JP2007242722A - 横型バイポーラトランジスタ - Google Patents

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Abstract

【課題】この発明はSOI構造の基板上に形成される横型バイポーラトランジスタに関し、MOSプロセスの流用により形成することができ、かつ、十分な増幅率を確保することを目的とする。
【解決手段】SOI構造の基板上にP+ベース引き出し拡散層１４を形成する。P+ベース引き出し拡散層１４の両側に分離絶縁膜１７Ｂ，１７Ｃを介してN+エミッタ拡散層１５Ａ，１５Ｂを形成する。それらを囲むように、ベース拡散層として機能するP型SOI層を形成し、その上に導電層２２を形成する。更にそれらを囲むように、N+コレクタ拡散層１６を形成する。
【選択図】図１

Description

この発明は、横型バイポーラトランジスタに係り、特に、埋め込み絶縁膜層の上にシリコン層を備えるSOI構造の基板上に形成される横型バイポーラトランジスタに関するものである。
従来、例えば特開平６−１５１８５９号公報に開示されているように、SOI(Silicon On Insulator)基板上にトランジスタを形成する構造が知られている。SOI基板は、素子形成の領域となるシリコン層の下に埋め込み酸化膜を備えている。このような構造によれば、基板の寄生要領を減らすことができ、その結果、集積回路を高速化することが可能である。
上記の公報には、より具体的には、エミッタ拡散層、ベース拡散層、及びコレクタ拡散層が、埋め込み酸化膜に到達するように形成された横型バイポーラトランジスタが開示されている。MOSトランジスタの高性能化のためにSOI基板を用いる事が行われる。この場合、SOI基板上にはMOSトランジスタと共に、上記のようなバイポーラトランジスタが形成されることがある。SOI基板上にMOSトランジスタを形成する場合には、接合容量を減らすために、ソース・ドレイン領域を、埋め込み酸化膜に到達するように形成するのが通常である。
上述した横型バイポーラトランジスタの構成によれば、エミッタ拡散層やコレクタ拡散層を、埋め込み酸化膜に達するソース・ドレイン領域を有するMOSトランジスタの形成プロセスのみで作り出すことができる。このため、上記従来の構造によれば、MOSトランジスタとバイポーラトランジスタとを同一のSOI基板上に有する集積回路のコストアップ防止を図ることが可能である。
特開平６−１５１８５９号公報 特開平４−２０７０３８号公報 特開昭６３−５５５２号公報 特開平７−１５３７７４号公報 特開２００２−３６８００２号公報
ところで、一般的なバイポーラトランジスタは、ウェル状に形成されたベース拡散層と、そのウェルの中に形成されるエミッタ拡散層及びコレクタ拡散層を有している。このような構造によれば、エミッタ拡散層、及びコレクタ拡散層は、それぞれ、それらの側面に加えてそれらの底面においてもベース拡散層と接することができる。そして、このような構造をとることで、十分なコレクタ電流の流通を可能とし、更には、十分な増幅率の確保を可能としている。
しかしながら、上述した横型バイポーラトランジスタでは、エミッタ拡散層、及びコレクタ拡散層は、それぞれ、それらの側面でしかベース拡散層と接することができない。このため、上述した従来の横型バイポーラトランジスタによっては、十分なコレクタ電流を確保することが困難であった。また、ベース引き出し拡散層がエミッタ拡散層に近接した場合、エミッタからベースに流れる電流が増加しエミッタ効率が低下して増幅率が上がらないという問題が有った。
この発明は、上述のような課題を解決するためになされたもので、MOSプロセスの流用により形成することができ、かつ、十分なコレクタ電流と増幅率を確保することのできる横型バイポーラトランジスタを提供することを目的とする。
第１の発明は、上記の目的を達成するため、埋め込み絶縁膜層の上にシリコン層を備えるSOI構造の基板上に形成される横型バイポーラトランジスタであって、
前記基板に形成されるエミッタ拡散層と、
前記エミッタ拡散層から離れた位置に形成されるベース引き出し拡散層と、
前記埋め込み絶縁膜層に到達し、かつ、前記ベース引き出し拡散層と接するように、前記エミッタ拡散層と前記ベース引き出し拡散層との間に形成される分離絶縁膜と、
前記分離絶縁膜の両側で、それぞれ前記ベース引き出し拡散層との電気的な接続を確保しつつ前記分離絶縁膜の側面と接する２つの端部領域と、前記エミッタ拡散層の周囲を覆うように前記２つの端部領域と一体的に形成される中央領域とを含むベース拡散層と、
少なくとも前記ベース拡散層の中央領域の周囲に形成されるコレクタ拡散層と、
を備えることを特徴とするものである。
また、第２の発明は、上記の目的を達成するため、埋め込み絶縁膜層の上にシリコン層を備えるSOI構造の基板上に形成される横型バイポーラトランジスタであって、
前記基板に形成されるエミッタ拡散層と、
前記エミッタ拡散層を挟むように形成される２つのベース拡散層と、
前記エミッタ拡散層及び前記２つのベース拡散層を挟むように形成される２つのコレクタ拡散層と、
前記２つのベース拡散層のそれぞれと電気的に接続された状態で、前記エミッタ拡散層から離れた位置に形成される少なくとも２つのベース引き出し拡散層と、
前記エミッタ拡散層の前記ベース拡散層と接していない部分の全域と接し、かつ、前記埋め込み絶縁膜層に到達するように形成された分離絶縁膜と、
を備えることを特徴とするものである。
第１の発明によれば、エミッタ拡散層を取り囲むようにベース拡散層の中央領域が設けられ、更に、その中央領域を取り囲むようにコレクタ拡散層が設けられる。このため、エミッタ拡散層とベース拡散層との間、及び、コレクタ拡散層とベース拡散層との間に十分な接触面積を得ることができる。また、本発明によれば、ベース引き出し拡散層とエミッタ拡散層との間には、分離絶縁膜が配置される。ベース引き出し拡散層とエミッタ拡散層とが分離絶縁膜を介さずに隣接されていると、エミッタ拡散層からベース拡散層に流れ込むべきキャリアの一部がエミッタ拡散層から、直接ベース引き出し拡散層に流れ込む事態が生じ、その結果、バイポーラトランジスタのエミッタ注入効率が低下する。本発明によれば、分離絶縁膜により、そのようなキャリアの流入を阻止することができる。このため、本発明によれば、MOSプロセスの流用により形成することができ、かつ、十分なコレクタ電流を確保することのできる横型バイポーラトランジスタを実現することができる。
また、第２の発明によれば、エミッタ拡散層の両側に、ベース拡散層とコレクタ拡散層とが設けられる。このため、エミッタ拡散層とベース拡散層との接触面積、及び、コレクタ拡散層とベース拡散層との接触面積を、何れも十分に確保することができる。また、本発明によれば、エミッタ拡散層から離れた位置にベース引き出し拡散層が形成され、かつ、エミッタ拡散層からベース引き出し拡散層に向かうキャリアの流れを阻止する分離絶縁膜が形成される。このため、本発明によっても、MOSプロセスの流用により形成することができ、かつ、十分なコレクタ電流を確保することのできる横型バイポーラトランジスタを実現することができる。
実施の形態１．
［実施の形態１の基本構造］
以下、この発明の実施の形態１について説明する。図１は、本実施形態の横型バイポーラトランジスタの平面図である。図２は、本実施形態の横型バイポーラトランジスタを図１に示すX-X'面に沿って切断することで得られる断面図である。また、図３は、本実施形態の横型バイポーラトランジスタを図１に示すY-Y'面に沿って切断することで得られる断面図である。
図１乃至図３において、１はP型シリコン基板である。P型シリコン基板１の上には埋め込み酸化膜層１１が形成されている。埋め込み酸化膜層１１の上には、図１乃至図３の中央部に示されているように、高濃度P型ベース引き出し拡散層１４（以下、「P+ベース引き出し拡散層１４」と称す）が形成されている。P+ベース引き出し拡散層１４は、図１に示すように、平面視が四角形状となるように形成されている。
図２に示すように、P+ベース引き出し拡散層１４の両側には、P型SOI層１２を介して、分離絶縁膜１７Ｂ，１７Ｃが形成されている。図１において、分離絶縁膜１７Ｂ，１７Ｃの領域は、破線とハッチングによって示されている。図１に示すように、分離絶縁膜１７Ｂ，１７Ｃは、平面視が四角形状となるように形成されている。
図２に示すように、分離絶縁膜１７Ｂ，１７Ｃの更に外側には、高濃度N型エミッタ拡散層１５Ａ，１５Ｂ（以下、「N+エミッタ拡散層１５Ａ，１５Ｂ」と称す）が形成されている。N+エミッタ拡散層１５Ａ，１５Ｂは、何れも、図１に示すように、平面視が四角形状となるように形成されている。
図２に示すように、N+エミッタ拡散層１５Ａ，１５Ｂの両側には、P型SOI層１２が形成されている。P型SOI層１２は、本実施形態の横型バイポーラトランジスタにおいて、ベース拡散層として機能する領域である。P型SOI層１２は、２つのN+エミッタ領域１５Ａ，１５Ｂと、その内側に位置する２つの分離絶縁膜１７Ｂ，１７Ｃと、トランジスタの中央に位置するP+ベース引き出し拡散層１４を取り囲むように形成される環状部分と、その環状部分から分かれてP+ベース引き出し拡散層１４と分離絶縁膜１７Ｂ、１７Ｃとの間に介在する分岐部分とで構成されている。
以下、P型SOI層１２のうち、特に、N+エミッタ拡散層１５Ａ，１５Ｂの側面を覆う部分を「中央領域１２cent」と称し、また、その他の部分、つまり、分離絶縁膜１７Ｂ，１７Ｃの両側で中央領域１２centとP+ベース引き出し拡散層１４とを電気的に導通させる部分を「端部領域１２end」と称す。
P型SOI層１２は、その上に形成される絶縁膜２１によって覆われている。図２に示すように、絶縁膜２１は、分離絶縁膜１７Ｂ，１７Ｃと高さが揃うように形成される。絶縁膜２１及び分離絶縁膜１７Ｂ，１７Ｃの上には、ポリシリコンによる導電層２２が形成されている。図１において、導電層２２は、梨地の領域により表されている。
後述するように、本実施形態の横型バイポーラトランジスタは、MOSプロセスにより製造される。そして、P型シリコン基板１の上には、図１乃至図３に示す横型バイポーラトランジスタと共に、Nチャネル型のMOSトランジスタが形成される。上記の絶縁膜２１及び導電層２２は、それぞれ、そのMOSトランジスタが備えるゲート絶縁膜、及びゲート導電層と同様に形成されている。
図２及び図３に示すように、埋め込み酸化膜層１１の上には、P型SOI層１２の外周を覆うように高濃度N型コレクタ拡散層１６（以下、「N+コレクタ拡散層１６」と称す）が形成されている。P型SOI層１２の外形は、ほぼ導電層２２の外形と同じである。このため、本実施形態の横型バイポーラトランジスタを平面視で表すと、図１に示すように、N+コレクタ拡散層１６は、導電層２２の外周を囲っているように表すことができる。
図１乃至図３に示すように、N+コレクタ拡散層１６の外側には、埋め込み酸化膜１１まで到達するように、分離酸化膜１７Ａが形成されている。本実施形態では、分離酸化膜１７Ａの内側に、単一の横型バイポーラトランジスタとして機能する一つのユニットが形成される。
図２に示すように、P+ベース引き出し拡散層１４の上には、シリサイド層４５とベースコンタクト５０が形成されている。N+エミッタ拡散層１５Ａ，１５Ｂの上には、それぞれ、シリサイド層４６Ａ，４６Ｂとエミッタコンタクト５１Ａ，５１Ｂが形成されている。また、N+コレクタ拡散層１６の上には、その全面を覆うシリサイド層４７が形成されている。そして、シリサイド層４７の上には、N+コレクタ拡散層１６の両端に位置するように、２つのコレクタコンタクト５２Ａ，５２Ｂが形成されている。更に、導電層２２の上には、その全面を覆うシリサイド層４８が形成されており、その上には、それぞれ分離絶縁膜１７Ｂ，１７Ｃの直上に当たる位置に、導電層コンタクト５３Ａ，５３Ｂが形成されている。
図１（シリサイド層の図示は省略）に示すように、ベースコンタクト５０には、ベース配線８が接続されている。また、２つのコレクタコンタクト５２Ａ，５２Ｂには、コンタクト共通配線１０が接続されている。更に、２つのエミッタコンタクト５１Ａ，５１Ｂ及び２つの導電層コンタクト５３Ａ，５３Ｂには、エミッタ共通配線９が接続されている。
［実施の形態１における寸法及び不純物濃度］
本実施形態の横型バイポーラトランジスタの、個々のパターンの寸法及び不純物濃度は、おおよそ以下の通りである。
・支持基盤１の不純物濃度：１０１５〜１０１６cm−３
・埋め込み酸化膜１１の厚さ：０．０２〜０．２μm
・SOI層の厚さ：０．０５〜０．３μm
・P型SOI層１２の不純物濃度：１０１５〜１０１８cm−３
・絶縁膜２１の膜厚：数〜数十nm
・導電層２２の膜厚：０．０５〜０．３μm
・P+ベース引き出し拡散層の不純物濃度：１０１９〜１０２２cm−３
・N+エミッタ拡散層１５Ａ，１５Ｂ及びN+コレクタ拡散層１６の不純物濃度：１０１９〜１０２２cm−３
［実施の形態１における製造方法］
次に、図４乃至図８を参照して、本実施形態の横型バイポーラトランジスタの製造方法について説明する。上述した通り、本実施形態の横型バイポーラトランジスタは、Nチャネル型のMOSトランジスタと共に、P型シリコン基板１上に形成される。図４乃至図８は、本実施形態の横型バイポーラトランジスタをMOSプロセスの流用により製造する過程を表している。
図４は、より具体的には、左側の領域（以下、「Nch MOS領域」と称す）にNチャネル型のMOSトランジスタを、また、右側の領域（以下、「NPN領域」と称す）に本実施形態の横型バイポーラトランジスタの一部を表している。図５乃至図８は、それぞれ、図４と同様に、Nch MOS領域とNPN領域とを表している。
すなわち、図４において、Nch MOS領域には、ソース・ドレイン領域４１Ａ，４１Ｂと、それらに挟まれたP型SOI層１２Ｂとが形成されている。ソース・ドレイン領域４１Ａ，４１Ｂの上には、それぞれ、シリサイド層４３Ａ，４３Ｂとソース・ドレインコンタクト５４Ａ，５４Ｂが形成されている。また、P型SOI層１２Ｂの上には、ゲート絶縁膜２１Ｂとゲート導電層４２が形成されている。ゲート導電層４２は、シリサイド４４によって覆われている。NPN領域の構成は、図１乃至図３を参照して説明した構成と同様であるため、ここでは、その説明を省略する。
図４に示す構成を製造するにあたっては、先ず、図５に示すように、P型シリコン基板１の上に、埋め込み酸化膜１１とSOI層が積層される。次に、その基板に、分離絶縁膜１７Ａ、１７Ｂ，１７Ｃと、P型SOI層１２，１２Ｂが形成される。分離絶縁膜１７Ａ，１７Ｂ，１７Ｃは、トレンチ分離等の手法で形成される。P型SOI層１２，１２Ｂは、分離絶縁膜１７Ａ，１７Ｂ，１７Ｃを形成する以前にSOI層にP型不純物をドーピングすることで形成しても、また、分離絶縁膜１７Ａ，１７Ｂ，１７Ｃの形成後にSOI層にP型不純物をドーピングすることで形成しても良い。
次に、図６に示すように、P型SOI層１２，１２Ｂの上に、バイポーラトランジスタの絶縁膜２１と、MOSトランジスタのゲート絶縁膜２１Ｂとが形成される。更に、それらの上に、バイポーラトランジスタの導電層２２と、MOSトランジスタのゲート導電層４２が形成される。導電層２２及びゲート導電層４２には、パターニングの前に、所望の不純物ドーピングが施される。
図７に示すように、次に、標準的なMOSプロセスの工程により、LDD(Lightly Doped Drain)の構造（図示略）が形成され、かつ、絶縁膜によるサイドウォール２３が形成される。次いで、Nチャネル型MOSトランジスタのソース・ドレインの形成工程により、フォトレジスト１００をマスクとして、砒素等のN型不純物１０１がP型SOI層１２，１２Ｂに注入される。N型不純物１０１は、より具体的には、N+エミッタ拡散層１５Ａ，１５Ｂ、N+コレクタ拡散層１６、及びソース・ドレイン領域４１Ａ，４１Ｂを形成するべき領域に注入される。
フォトレジスト１００が除去された後、Pチャネル型MOSトランジスタ（図示せず）のソース・ドレインの形成工程を利用して、図８に示すように、フォトレジスト１０２をマスクとして、ボロン等のP型不純物１０３がP型SOI層１２に注入される。P型不純物１０３は、より具体的には、P+ベース引き出し拡散層１４を形成するべき領域に注入される。
上記の工程により注入された不純物が、熱処理により活性化されることにより、N+エミッタ拡散層１５Ａ，１５Ｂ、N+コレクタ拡散層１６、ソース・ドレイン領域４１Ａ，４１Ｂ、及びP+ベース引き出し拡散層１４が形成される。次いで、シリコン及びポリシリコンの上に、選択的にシリサイド層４３Ａ，４３Ｂ；４４；４５；４６ａ，４６；４７；４８が形成される。
P型シリコン基板１の表面が覆われるように絶縁膜４９が形成される。絶縁膜４９にコンタクトホールが形成され、その中にタングステン等の金属が埋め込まれる。その結果、各種コンタクト５０；５１Ａ，５１Ｂ；５２Ａ，５２Ｂ；５３Ａ，５３Ｂ；５４Ａ，５４Ｂが形成される。その後、各種配線８〜１０の処理が施されることにより、Nチャネル型のMOSトランジスタと共に、P型シリコン基板１上に、本実施形態の横型バイポーラトランジスタが形成される。
［実施の形態１の特徴］
（MOSプロセスの利用）
上述した通り、本実施形態の横型バイポーラトランジスタは、一般的なMOSプロセスを利用して、MOSトランジスタと一緒に製造することができる。このため、本実施形態の構造によれば、MOSトランジスタと横型バイポーラトランジスタとを同一基板状に備える必要のあるデバイスを、安価に製造することが可能である。
（十分な増幅率の確保）
本実施形態の横型バイポーラトランジスタは、図１乃至図３に示すように、N+エミッタ拡散領域１５Ａ，１５Ｂのそれぞれが、３辺においてP型SOI層１２（ベース拡散層）の中央領域１２centと接触する構造となっている。そして、P型SOI層１２は、その全周においてN+コレクタ領域１６と接触している。
一般的な横型バイポーラトランジスタは、ベース拡散層を、エミッタ拡散層とコレクタ拡散層で挟んだような構成を有している。本実施形態の構成によれば、このような一般的な構成に比べて、N+エミッタ拡散層１５Ａ、１５Ｂが、P型SOI層１２（ベース拡散層）を挟んでN+コレクタ拡散層１６と対向している領域を、十分に大きく確保することができる。
ところで、N+エミッタ拡散層１５Ａ、１５ＢとN+コレクタ拡散層１６とが、P型SOI層１２を介して対向する領域は、本実施形態の構造に限らず、以下に説明する比較例のような構造によっても、十分に確保することができる。
図９は、比較例の横型バイポーラトランジスタの平面図である。また、図１０は、比較例の横型バイポーラトランジスタを図９に示すX-X'面に沿って切断することで得られる断面図である。図９及び図１０において、図１乃至図３に示す構成要素と同一の要素には、共通する符号が付されている。
比較例の横型バイポーラトランジスタは、P+ベース引き出し拡散層１４と、その両側に配置されるN+エミッタ拡散層１５Ａ、１５Ｂとの間に分離絶縁膜１７Ｂ、１７Ｃを備えていない点を除いて、本実施形態の横型バイポーラトランジスタと同様の構成を有している。
しかしながら、比較例の構造では、図１０中に矢印２００で示すように、N+エミッタ拡散層１５Ａ，１５ＢとP+ベース引き出し拡散層１４との間に、エミッタ電流が、P型SOI層１２を抜けて、P+ベース引き出し拡散層１４に直接流れ込む領域が存在している。この場合、真正ベース（P型SOI層１２）を抜けてN+コレクタ拡散層１６に流れ込む電流の量は、必然的に、P+ベース引き出し拡散層１４に直接流れ込む電流分だけ減少する。そして、N+コレクタ拡散層１６に流れ込むエミッタ電流の量が減ると、エミッタの注入効率が下がり、トランジスタの増幅率は低下する。
これに対して、本実施形態の構造では、N+エミッタ拡散層１５Ａ，１５ＢとP+ベース引き出し拡散層１４との間に、分離絶縁膜１７Ｂ、１７Ｃが設けられている。このような構造によれば、N+エミッタ拡散層１５Ａ，１５ＢからP+ベース引き出し拡散層１４に向かう電流の流れの殆どを阻止することができ、エミッタの注入効率の損失を最小限に抑えることができる。このため、本実施形態の横型バイポーラトランジスタによれば、比較例の場合に比して、優れた増幅率を得ることができる。
（電流容量の確保）
上述した通り、実施の形態１では、単一の横型バイポーラトランジスタに、２つのN+エミッタ拡散領域１５Ａ、１５Ｂを与えて、それらを囲むようにP型SOI層１２及びN+コレクタ拡散層１６を環状に形成することとしている。そして、実施の形態１では、このような構成において、２つのエミッタコンタクト５１Ａ、５１Ｂに対して共通の配線９を設け、かつ、２つのコレクタコンタクト５２Ａ，５２Ｂに対して共通の配線１０を設けることとしている。
このような構造によれば、N+エミッタ拡散領域を一つだけ設けた場合に比して、横型バイポーラトランジスタに、２倍の電流容量を付与することができる。このため、本実施形態の構造によれば、電流容量の大きな横型バイポーラトランジスタを実現することができる。
（P型SOI層内のチャネル発生防止）
本実施形態の横型バイポーラトランジスタは、最も一般的には、エミッタ電位が最低電位となる状態で用いられる。本実施形態の構成によれば、ベース拡散層として機能するP型SOI１２が、絶縁膜２１を介して導電層２２によって覆われている。そして、導電層２２は、N+エミッタ拡散層１５Ａ、１５Ｂと同様に、エミッタ共通配線９に接続されている。
このような構成によれば、導電層２２の電位を、最低電位であるエミッタ電位に固定することができる。通常MOSの閾値電圧はプラスに設定されているので、導電層２２が最低電位に固定されれば、P型SOI層１２に、N型のチャネルが形成されることはない。そして、P型SOI層１２内でのチャネルの発生が阻止できれば、キャリアがチャネルを流通することに起因するエミッタ注入効率の低下を防ぐことができる。本実施形態の横型バイポーラトランジスタは、この点においても、高い増幅率を確保するうえで優れた特性を有している。
（コンタクト製造時の耐性）
上述した通り、本実施形態においては、導電層２２をエミッタ電位に固定することで、P型SOI層１２におけるチャネルの発生を防止している。そして、この機能を実現するために、導電層２２上に導電層コンタクト５３Ａ，５３Ｂを設けることとしている。
特に、本実施形態では、導電層コンタクト５３Ａ、５３Ｂを、分離絶縁膜１７Ｂ、１７Ｃの直上となる領域で、導電層２２の上に形成している（図２参照）。導電層コンタクト５３Ａ、５３Ｂは、上記の領域に限らず、P型SOI層１２の直上となる領域に形成することも可能である。しかしながら、このような構成をとった場合、コンタクトの形成に伴って絶縁膜２１に損傷が生じ、導電層２２とP型SOI層１２間でリークする場合が有る。
分離絶縁膜１７Ｂ、１７Ｃは埋め込み酸化膜層まで達する厚い絶縁層なので、分離絶縁膜１７Ｂ、１７Ｃの直上にコンタクトを形成することとすれば、コンタクトの形成に伴う損傷の発生を事実上完全に防ぐことができる。この点で、本実施形態の横型バイポーラトランジスタは、品質の管理が容易であるという利点をも有している。
［実施の形態１の変形例］
上述した通り、本実施形態の横型バイポーラトランジスタは、一つのP+ベース引き出し拡散層１４に対して、２つのN+エミッタ拡散層１５Ａ、１５Ｂを有する構成とされている。しかしながら、本発明は、このような構成に限定されるものではない。すなわち、１つのP+ベース引き出し拡散層１４に対して、N+エミッタ拡散層を一つだけ設けることとしてもよい。
図１１は、P+ベース引き出し拡散層１４に対して、N+エミッタ拡散層を一つだけ設けた横型バイポーラトランジスタの平面図である。図１１において、図１に示す構成要素と同一の要素に対しては、共通する符号が付されている。図１１に示す変形例は、おおよそ、実施の形態１の横型バイポーラトランジスタを２分割することで得られる構成を有している。
このような構成によれば、実施の形態１の場合と比して電流容量は減少するものの、その他の効果、つまり、高い増幅率の確保、P型SOI層１２におけるチャネル発生の防止、コンタクトの形成に伴う損傷の防止等の効果は、実施の形態１の場合と同様に得ることができる。
ところで、上述した実施の形態１においては、同一基板上に、NPN型のバイポーラトランジスタと、Nチャネル型のMOSトランジスタを形成することとしているが、本発明の適用はこの場合に限定されるものではない。すなわち、同一基板上に上記に加えて、PNP型のバイポーラトランジスタ、Pチャネル型のMOSトランジスタのどの組み合わせを形成してもよい。
また、上述した実施の形態１においては、P+ベース引き出し拡散層１４やN+エミッタ拡散層１５Ａ、１５Ｂ、更にはN+コレクタ拡散層１６などを四角形状としているが、それらの形状はこれに限定されるものではない。すなわち、それらの形状は、円形や楕円形であってもよい。
実施の形態２．
次に、図１２を参照して、本発明の実施の形態２について説明する。図１２は、本発明の実施の形態２の横型バイポーラトランジスタの平面図を示す。図１２に示す構成は、導電層２２の四隅において、角が取られている点を除いて、図１に示す構成と同様である。
本実施形態の横型バイポーラトランジスタは、導電層２２と同様に、その下に位置する絶縁膜２１及びP型SOI層１２（何れも図１２においては省略）が、何れも四隅において角の取られた形状とされている。これらの要素が、角の取られた形状とされている点を除いて、本実施形態の横型バイポーラトランジスタは、実施の形態１のトランジスタと同様である。
バイポーラトランジスタは、コレクタとベースとの間に逆バイアスをかけて用いられることが多い。実施の形態１の横型バイポーラトランジスタにこのような逆バイアスを印加すると、導電層２２の四隅、つまり、角の部分に電解が集中する。このような電解の集中がおきると、トランジスタの耐圧が低下する事態が生じ易い。これに対して、導電層２２が角の取られていると、電解の集中を緩和させることができる。このため、本実施形態の構成によれば、耐圧の高い横型バイポーラトランジスタを実現することができる。
また、上述した実施の形態１の構成においては、N+エミッタ拡散層１５Ａ、１５ＢとN+コレクタ拡散層１６との距離が、導電層２２の角にあたる領域で、他の領域に比して長くなるという事情が生じている。エミッタ電流は、エミッタとコレクタとの距離が短いほど流通し易くなる。そして、導電層２２の角を取ると、導電層２２の四隅におけるエミッタ・コレクタ間の距離を短縮することができる。このため、本実施形態の構成によれば、実施の形態１の場合に比して、エミッタ電流の流通を容易とすることができ、バイポーラトランジスタの効率を更に向上させることができる。
実施の形態３．
次に、図１３乃至図１６を参照して、本発明の実施の形態３について説明する。図１３は、本実施形態の横型バイポーラトランジスタの平面図である。図１４は、本実施形態の横型バイポーラトランジスタを図１３に示すX-X'面に沿って切断することで得られる断面図である。また、図１５及び図１６は、それぞれ、本実施形態の横型バイポーラトランジスタを図１３に示すY1-Y1'面、又はY2-Y2'面に沿って切断することで得られる断面図である。
図１３乃至図１６において、上述した実施の形態１又は２における構成要素に相当する部分には、共通する符号が付されている。また、実施の形態１の場合と同様に、横型バイポーラトランジスタの平面図である図１３中においては、シリサイド層の図示を省略している。
実施の形態１の欄において説明した通り、横型バイポーラトランジスタにおいては、エミッタ拡散層からベース引き出し拡散層へのエミッタ電流の放出を抑制することが、増幅率の改善を図るうえで有効である。また、コレクタ電流を十分に確保するうえでは、ベース拡散層を挟んでエミッタ拡散層とコレクタ拡散層が対向する領域を大きく確保することが有効である。
図１３乃至図１６に示す本実施形態の構造は、それらの要求を満たし、かつ、実施の形態１の構造と異なる構造の一例である。すなわち、本実施形態の横型バイポーラトランジスタは、その中心部に、単一のN+エミッタ拡散領域１５を有している。
エミッタ拡散領域１５の両側には、それぞれP型SOI層１２（図１３中に梨地で示される領域）が形成されている。図１３において左側に示されるP型SOI層１２の両端と接する位置にはP+ベース引き出し拡散層１４Ａ，１４Ｃが形成されている。また、図１３において右側に示されるP型SOI層１２の両端と接する位置にはP+ベース引き出し拡散層１４Ｂ，１４Ｄが形成されている。
図１３における左側のP型SOI層１２の更に左側には、N+コレクタ拡散層１６Ａが形成されている。また、図１３における右側のP型SOI層１２の更に右側には、N+コレクタ拡散層１６Ｂが形成されている。そして、N+エミッタ拡散層１５、P型SOI層１２、P+ベース引き出し拡散層１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ、及びN+コレクタ拡散層１６Ａ，１６Ｂの周囲は、分離絶縁膜１７によって囲まれている。
つまり、本実施形態の構造によれば、４つのP+ベース引き出し拡散層１４Ａ，１４Ｂ，１４Ｃ，１４Ｄは、２つのP型SOI層１２のそれぞれと電気的に接続された状態で、N+エミッタ拡散層１５から離れた位置に形成されている。そして、N+エミッタ拡散層１５の、P型SOI層１２と接していない２つの辺は、その全域において、分離絶縁膜１７と接している。分離絶縁膜１７は、埋め込み酸化膜１１に到達するように形成されている。このため、N+エミッタ拡散層１５と、P+ベース引き出し拡散層１４Ａ，１４Ｂ，１４Ｃ，１４Ｄとの間は、分離絶縁膜１７によって電気的に遮断されている。
図１４に示すように、P型SOI層１２の上には絶縁膜２１が形成されている。絶縁膜２１の上には、導電層２２が形成されている。また、導電層２２の表面は、その全面においてシリサイド層４８で覆われている。
図１５に示すように、導電層２２及びシリサイド層４８は、N+エミッタ拡散層１５の両側では、分離酸化膜１７の上にも形成されている。つまり、図１３に示すように、導電層２２及びシリサイド層４８は、P+ベース引き出し拡散層１４Ａ，１４Ｃの間、及び、P+ベース引き出し拡散層１４Ｂ，１４Ｄの間にそれぞれ延在する縦方向の２辺と、それらの２辺の端部をつなぐ横方向の２辺とを備える環状のパターンに形成されている。
図１４に示すように、N+エミッタ拡散層１５の上には、シリサイド層４６とエミッタコンタクト５１が形成されている。また、N+コレクタ拡散層１６Ａ，１６Ｂの上には、それぞれ、シリサイド層４７Ａ，４７Ｂとコレクタコンタクト５２Ａ，５２Ｂが形成されている。
図１５に示すように、導電層２２上のシリサイド４８の上には、導電層コンタクト５３Ａ，５３Ｂが形成されている。導電層コンタクト５３Ａ，５３Ｂは、より具体的には、P型SOI層１２の直上領域ではなく、分離絶縁膜１７の直上領域において形成されている。
また、図１６に示すように、P+ベース引き出し拡散層１４Ｂ，１４Ｄの上には、それぞれ、シリサイド層４５Ｂ，４５Ｄと、ベースコンタクト５０Ｂ，５０Ｄとが形成されている。同様に、反対側のP+ベース引き出し拡散層１４Ａ，１４Ｃの上には、それぞれ、シリサイド層４５Ａ，４５Ｃと、ベースコンタクト５０Ａ，５０Ｃとが形成されている。
そして、図１３（シリサイド層の図示は省略）に示すように、ベースコンタクト５０Ａ，５０Ｂ，５０Ｃ，５０Ｄには、共通のベース配線８が接続されている。また、２つのコレクタコンタクト５２Ａ，５２Ｂには、コンタクト共通配線１０が接続されている。更に、エミッタコンタクト５１及び２つの導電層コンタクト５３Ａ，５３Ｂには、エミッタ共通配線９が接続されている。
［実施の形態３の特徴］
（MOSプロセスの利用）
本実施形態の横型バイポーラトランジスタは、実施の形態１の場合と同様に、一般的なMOSプロセスを利用して、MOSトランジスタと一緒に製造することができる。このため、本実施形態の構造によれば、MOSトランジスタと横型バイポーラトランジスタとを同一基板状に備える必要のあるデバイスを、安価に製造することが可能である。
（十分な増幅率の確保）
本実施形態の横型バイポーラトランジスタでは、上述した通り、N+エミッタ拡散層１５と、P+ベース引き出し拡散層１４Ａ，１４Ｂ，１４Ｃ，１４Ｄとの間が、分離絶縁膜１７によって電気的に遮断されている。このような構造によれば、実施の形態１の場合と同様に、N+エミッタ拡散層１５と、P+ベース引き出し拡散層１４Ａ，１４Ｂ，１４Ｃ，１４Ｄとの間で、エミッタ電流が流通するのを阻止することができ、エミッタの注入効率の損失を最小限に抑えることができる。以上の理由により、本実施形態の横型バイポーラトランジスタによれば、実施の形態１の場合と同様に、優れた増幅率を得ることができる。
（電流容量の確保）
実施の形態３の構成によれば、２つのコレクタコンタクト５２Ａ，５２Ｂに対して共通の配線１０が設けられる。また、４つのP+ベース引き出し拡散層５０Ａ，５０Ｂ，５０Ｃ，５０Ｄに対して、つまり、２つのP型SOI層１２（ベース拡散層）に対して共通の配線８が設けられる。このような構造によれば、上述した一般的なバイポーラトランジスタに比して２倍の電流容量を得ることができる。このため、本実施形態の構造によれば、電流容量の大きな横型バイポーラトランジスタを実現することができる。
（P型SOI層内のチャネル発生防止）
本実施形態の構造においても、実施の形態１の場合と同様に、ベース拡散層として機能するP型SOI１２の上に、絶縁膜２１を介して導電層２２が形成されている。そして、導電層２２は、N+エミッタ拡散層１５と同様に、エミッタ共通配線９に接続されている。このような構成によれば、実施の形態１の場合と同様に、P型SOI層１２内でのチャネルの発生を有効に防止することができる。
（コンタクト製造時の耐性）
上述した通り、本実施形態の構造によれば、導電層コンタクト５３Ａ，５３Ｂは、分離絶縁膜１７の上に形成される。このため、本実施形態の構造によっても、実施の形態１の場合と同様に、導電層コンタクト５３Ａ，５３Ｂの形成に伴って絶縁膜に損傷が生ずるのを、事実上完全に防ぐことができる。
（素子面積の縮小効果）
また、本実施形態の構造によれば、実施の形態１の場合に比して、P+ベース引き出し拡散層の数は増えるものの、N+コレクタ拡散層の領域を大幅に減らすことができる。加えて、この構造によれば、電界集中が生ずるような導電層２２の角部の発生を必然的に阻止することができる。このため、本実施形態の構造によれば、少ない素子面積で、実施の形態１の場合と同等の電流を流せるという効果を得ることができる。
実施の形態４．
次に、図１７を参照して、本発明の実施の形態４について説明する。図１７は、本発明の実施の形態４の横型バイポーラトランジスタの構成を説明するための図である。図１７において、上述した実施の形態１乃至３の何れかにおける構成要素に相当する部分には、共通する符号が付されている。図１７に示す横型バイポーラトランジスタは、エミッタ長が短縮されている点、及び、P+ベース引き出し拡散層１４Ａ，１４Ｂが、P型SOI層１２の片側だけに配置されている点を除いて実施の形態３のトランジスタと同様の構成を有している。
横型バイポーラトランジスタに要求される電流量が少ない場合は、エミッタ長を縮小することができる。上述した実施の形態３の構成において、エミッタ長を縮小されると、トランジスタの動作部分、つまり、N+エミッタ拡散層１５と、N+コレクタ拡散層１６Ａ，１６ＢがP型SOI層１２を挟んで対向する部分から、P+ベース引き出し拡散層１４Ａ、１４Ｂまでの距離が短縮され、その間の抵抗が低下する。
上記の抵抗が十分に低ければ、実施の形態４の場合のように、P+ベース引き出し拡散層１４Ａ、１４Ｂを、P型SOI層１２の片側のみに配置することとしても、トランジスタに要求される電気的特性を満足することが可能である。そして、このような構成によれば、実施の形態３の場合に比して、トランジスタの素子面積を更に小さくすることができる。このため、実施の形態４の構成によれば、実施の形態３の場合に比して、更に小型な横型バイポーラトランジスタを実現することができる。
実施の形態５．
次に、図１８を参照して、本発明の実施の形態５について説明する。図１８は、本発明の実施の形態５の横型バイポーラトランジスタの構成を説明するための図である。図１８において、上述した実施の形態１乃至４の何れかにおける構成要素に相当する部分には、共通する符号が付されている。
図１８に示す横型バイポーラトランジスタは、ｎ個のN+エミッタ拡散層１５Ａ，１５Ｂ・・と、（ｎ＋１）個のN+コレクタ拡散層１６Ａ，１６Ｂ，１６Ｃ・・を備えている。N+エミッタ拡散層１５Ａ，１５Ｂ・・と、N+コレクタ拡散層１６Ａ，１６Ｂ，１６Ｃ・・とは、それらの境界部分にP型SOI層１２が挟まれるように、かつ、互いに交互に並ぶように設けられている。このような構成は、概念的には、実施の形態３の横型バイポーラトランジスタ（図１３参照）を、N+コレクタ拡散層１６Ｂが、N+コレクタ拡散層１６Ａと重なるように、複数個並列に並べることにより得ることができる。
上述した実施の形態３の構成（図１３参照）によれば、エミッタ長を伸ばすことにより流通させ得る電流を大きくすることができる。しかしながら、エミッタ長を伸ばせば、トランジスタの動作部分からP+ベース引き出し拡散層１４Ａ，１４Ｂ，１４Ｃ，１４Ｄまでの距離が長くなり、その間の抵抗が増大する。このため、上記の距離を不当に長くすると、トランジスタの動作部分に所望の電圧が印加できない事態が生ずる。
大きな流通電流を確保する手法としては、例えば、図１３に示すユニットを複数個配列して、配線８，９，１０を共通化することで、それらのユニットを単一のトランジスタとして作動させることが考えられる。しかしながら、そのような手法を用いる場合に比して、実施の形態５の構成によれば（図１８参照）、N+コレクタ拡散層が重複する分だけ、個々のユニットを効率的に配置することができる。このため、本実施形態の構成によれば、大電流を流通させ得る横型バイポーラトランジスタを、小さな面積で実現することができる。
ところで、上述した実施の形態５では、図１３に示すユニットを、N+コレクタ拡散層が重複するように並列に複数個並べることとしているが、上記ユニットを並べる手法はこれに限定されるものではない。すなわち、図１９に示すように、P+ベース引き出し拡散層が重複するように、図１３に示すユニットを、縦方向に複数個並べることとしてもよい。
実施の形態６．
［実施の形態６の構成］
次に、図２０乃至図２４を参照して、本発明の実施の形態６について説明する。これらの図において、左側の領域は、上述した実施の形態４の横型バイポーラトランジスタの断面構造を示しており、右側の領域は、Nチャネル型のMOSトランジスタの断面構造を示している。また、これらの図において、実施の形態１乃至５の何れかの構成要素と対応するものには、共通の符号が付されている。
上述した実施の形態１乃至５においては、導電層２２の導電型について特に言及がなされていない。また、それらの実施形態では、横型バイポーラトランジスタと共に形成されるMOSトランジスタのゲート導電層４２の導電型についても、特に言及はなされていない。本実施形態の横型バイポーラトランジスタは、図２０に示すように、MOSトランジスタ（Nチャネル型）のゲート導電層４２が高濃度のN型（N+）であるのに対して、導電層２２がイントリンシックに調製されている点に特徴を有している。
図２０には、実施の形態４の横型バイポーラトランジスタの構造を基礎として、導電層２２をイントリンシックとした例を示しているが、本発明の適用が可能なトランジスタは、これに限定されるものではない。すなわち、導電層２２がイントリンシックに調製されている限り、トランジスタの基本構造は、実施の形態１乃至５の構造の何れであってもよい。
［実施の形態６の製造方法］
図２１乃至図２４は、実施の形態６の横型バイポーラトランジスタの製造方法を説明するための図である。本実施形態のトランジスタを製造する工程では、先ず、図２１に示すように、P型シリコン基板１の上に、埋め込み酸化膜１１とSOI層が積層される。次に、その基板に、分離絶縁膜１７と、P型SOI層１２，１２Ｂが形成される。
次いで、P型SOI層１２，１２Ｂの上に、バイポーラトランジスタの絶縁膜２１と、MOSトランジスタのゲート絶縁膜２１Ｂとが形成される。更に、それらの上に、導電層２２及びゲート導電層４２の基材となるポリシリコン２２Ａが堆積される。その後、Nチャネル型のMOSトランジスタの形成領域をカバーするように形成されたフォトレジスト１０４をマスクとして、バイポーラトランジスタの形成領域に堆積されているポリシリコン２２Ａに、ボロンB等のP型不純物１０５が高濃度イオン注入される。
シリコン基板１上には、横型バイポーラトランジスタ及びNチャネル型のMOSトランジスタと共に、図示しないが、通常Pチャネル型のMOSトランジスタが形成される。この場合、Pチャネル型のMOSトランジスタの形成領域には、P型に調製されたゲート導電層を形成することが必要である。そして、シリコン基板１上にPチャネル型のMOSトランジスタが形成される場合、そのゲート導電層へのP型不純物の注入と、図２１に示す上記のP型不純物の注入とは、同じ工程で行われる。
フォトレジスト１０４が除去された後、図２２に示すように、バイポーラトランジスタの形成領域をカバーするようにフォトレジスト１０６がパターニングされる。次いで、そのフォトレジスト１０６をマスクとして、Nチャネル型のMOSトランジスタの形成領域に、砒素As等のN型不純物１０７が高濃度イオン注入される。
フォトレジスト１０６が除去された後、ポリシリコン２２Ａが、導電層２２、及びゲート導電層４２の形状にパターニングされる。次いで、標準的なMOSプロセスであるLDD注入（図示省略）と、絶縁膜によるサイドウォール２３の形成とが行われる。その後、図２３に示すように、バイポーラトランジスタの形成領域、及びNチャネル型MOSトランジスタの形成領域の双方に、砒素As等のN型不純物が注入される。
上述したN型不純物の注入がなされることにより、バイポーラトランジスタの導電層２２となるポリシリコン２２Ａは、P型不純物（図２１参照）と、N型不純物（図２３参照）とが、ほぼ均等に注入された状態となる。他方、Nチャネル型MOSトランジスタのゲート導電層４２となるポリシリコン４２Ａは、N型不純物のみが高濃度に注入された状態となる。
シリコン基板１上にPチャネル型のMOSトランジスタが形成される場合は、そのゲート導電層にP型不純物を高濃度イオン注入する処理が行われる。その後、注入された不純物を活性化させるための熱処理が行われる。その結果、図２４に示すように、Nチャネル型MOSトランジスタの形成領域には、N+型のゲート導電層４２が形成される。また、バイポーラトランジスタの形成領域には、P型とN型が相殺してイントリンシックな導電層２２が形成される。
上記の熱処理が行われることにより、バイポーラトランジスタの形成領域におけるSOI層は、導電層２２に覆われた部分がP型SOI層１２となり、導電層２２に覆われていない部分がN+型エミッタ拡散層１５、並びにN+型コレクタ拡散層１６Ａ，１６Ｂとなる。他方、Nチャネル型MOSトランジスタの形成領域におけるSOI層は、ゲート導電層４２に覆われた部分がP型のボディとなり、ゲート導電層４２に覆われていない部分がN+ソース・ドレイン層４１Ａ，４１Ｂとなる。
図２４に示す状態が形成された後、シリコン及びポリシリコンの上に、シリサイド層４３〜４８が選択的に形成される。次いで、絶縁膜４９が形成され、コンタクトホールが開口され、その中にタングステン等の金属が埋め込まれることによりコンタクト５０〜５４が形成される。その後更に金属配線が施されることにより、図２０に示す横型バイポーラトランジスタが形成される。
［実施の形態６による効果］
実施の形態６の横型バイポーラトランジスタでは、P型SOI層（ベース拡散層）１２の上に形成される導電層２２がイントリンシックに調製されている。イントリンシックなポリシリコンの仕事関数は、N型のポリシリコンより高い値となる。このため、導電層２２がN型である場合に比して、導電層２２がイントリンシックである場合の方が、絶縁膜２１とP型SOI層１２との界面におけるバンドの曲がりが緩和される。
そして、バイポーラトランジスタにおいては、その部分のバンドの曲がりが緩和されるほど、その部分に微少電流（リーク電流）が流通し難くなる。更に、P型SOI層１２と絶縁膜２１との界面におけるリーク電流が少ないほど、エミッタの注入効率は改善される。このため、本実施形態の横型バイポーラトランジスタによれば、優れた増幅率を実現することができる。
ところで、上述した実施の形態６においては、シリコン基板１上にNPN型のバイポーラトランジスタを形成することとしているが、本発明はこれに限定されるものではない。すなわち、本発明は、PNP型のバイポーラトランジスタを形成する場合に適用してもよい。そして、Nチャネル型MOSトランジスタのゲート導電層にN型の不純物を注入するプロセス、及び、Pチャネル型MOSトランジスタのゲート導電層にP型の不純物を注入するプロセスは、MOSトランジスタの製造プロセスで一般的に行われている。このため、NPN型のバイポーラトランジスタの導電層、及びPNP型のバイポーラトランジスタの導電層は、バイポーラトランジスタの形成領域におけるマスクパターンを変えるだけで、MOSプロセスに新たな工程を加えることなくイントリンシック化することができる。従って、実施の形態６の構成は、バイポーラトランジスタがNPN型であってもPNP型であっても、大きなコスト上昇を伴うことなく実現することができる。
また、上述した実施の形態６においては、横型バイポーラトランジスタをSOI基板に形成することを前提としているが、本発明はこれに限定されるものではない。すなわち、上述した手法によってリーク電流を抑制する発明は、バルク基板上にバイポーラトランジスタを形成する際に適用することとしてもよい。
実施の形態７．
［実施の形態７の構成］
次に、図２５乃至図２７を参照して、本発明の実施の形態７について説明する。上述した実施の形態６の場合と同様に、図２５乃至図２７において、左側の領域は、実施の形態４の横型バイポーラトランジスタの断面構造を示しており、右側の領域は、Nチャネル型のMOSトランジスタの断面構造を示している。また、これらの図において、実施の形態１乃至５の何れかの構成要素と対応するものには、共通の符号が付されている。
本実施形態の横型バイポーラトランジスタは、図２５に示すように、MOSトランジスタ（Nチャネル型）のゲート導電層４２が高濃度のN型（N+）であるのに対して、導電層２２がP型に調製されている。この点を除いて、本実施形態の横型バイポーラトランジスタは、実施の形態６のトランジスタと同様である。
図２５には、実施の形態４の横型バイポーラトランジスタの構造を基礎として、導電層２２をP型とした例を示しているが、本発明の適用が可能なトランジスタは、これに限定されるものではない。すなわち、導電層２２がP型に調製されている限り、トランジスタの基本構造は、実施の形態１乃至５の構造の何れであってもよい。
［実施の形態７の製造方法］
以下、図２６及び図２７と共に、図２１及び図２２を参照して、実施の形態７の横型バイポーラトランジスタの製造方法を説明する。本実施形態のトランジスタを製造する工程では、実施の形態６の場合と同様の手順で、シリコン基板１上に分離絶縁膜１７が形成される（図２１参照）。但し、ここでは、後工程（図２６参照）で、導電層２２及びゲート導電層４２の上に形成される電極上酸化膜１０９の膜厚分だけ、実施の形態６の場合に比して分離酸化膜１７が厚く形成される。
次に、実施の形態６の場合と同様の手順で、バイポーラトランジスタの形成領域にP型不純物１０５が注入され（図２１参照）、更に、Nチャネル型MOSトランジスタの形成領域にN型不純物１０７が注入される（図２２参照）。次いで、基板の全面に酸化膜が堆積され、その酸化膜がポリシリコン２２Ａ，４２Ａの上に残存するように、それらのパターニングが行われる。
パターニングされたポリシリコン２２Ａ，４２Ａの側面を覆うように再度ウォール２３が形成される。その後、図２６に示すように、シリコン基板１の全面に、砒素As等のN型不純物１０８が高濃度にイオン注入される。この場合、ポリシリコン２２Ａ，４２Ａに覆われていないSOI領域中には、N型不純物１０８が高濃度で注入される。他方、導電層２２やゲート導電層４２となるポリシリコン２２Ａ，４２Ａ中には、電極上酸化膜１０９がバリアとなるため、N型不純物が一部のみ低濃度で注入される。
導電層２２となるポリシリコン２２Ａには、図２１に示す工程により、P型不純物が高濃度に注入されている。このため、図２６に示す注入工程の後に、そのポリシリコン２２Ａは、N型不純物に比して、P型不純物が高濃度に注入された状態となっている。
不純物を活性化させるための熱処理が行われると、図２７に示すように、Nチャネル型MOS領域には、実施の形態６の場合と同様に、N型のゲート導電層４２が形成される。他方、バイポーラトランジスタの形成領域には、P型の導電層２２が形成される。以後、実施の形態６の場合と同様の処理が行われることにより、図２５に示す横型バイポーラトランジスタが形成される。
［実施の形態７による効果］
実施の形態７の横型バイポーラトランジスタでは、P型SOI層（ベース拡散層）１２の上に形成される導電層２２がP型とされている。このため、本実施形態の構成では、導電層２２の仕事関数が、P型SOI層１２の仕事関数とほぼ同じになっている。つまり、本実施形態の構成では、絶縁膜２１とP型SOI層１２との界面には、バンドの曲がりがほぼ存在していない。
そして、バイポーラトランジスタにおいて、その部分にバンドの曲がりが存在しなければ、実施の形態６の場合に比して、更に、P型SOI層１２における微少電流（リーク電流）の流通を更に抑制することができる。このため、本実施形態の横型バイポーラトランジスタによれば、実施の形態６の場合に比して、更に優れた増幅率を実現することができる。
実施の形態７の製造工程には、マスクとして機能する電極上酸化膜１０９によってポリシリコン２２Ａ，４２Ａをエッチングするプロセスが含まれている。このようなプロセスは、MOSトランジスタの製造プロセスにおいて一般に行われている。従って、本実施形態の横型バイポーラトランジスタは、一般的なMOSプロセスを流用することで、特に新規な工程を追加することなく製造することができる。
また、上述した実施の形態７においては、横型バイポーラトランジスタをSOI基板に形成することを前提としているが、本発明はこれに限定されるものではない。すなわち、上述した手法によってリーク電流を抑制する発明は、バルク基板上にバイポーラトランジスタを形成する際に適用することとしてもよい。
更に、上述した実施の形態６及び７では、P型SOI層１２におけるリーク電流を抑制するために、導電層２２の導電型を、イントリンシック、又はP型とすることとしているが、そのリーク電流を抑制する手法はこれに限定されるものではない。すなわち、P型SOI層１２のリーク電流は、導電層２２の導電型が、Nチャネル型MOSトランジスタのゲート導電層４２に比してP型に近ければ抑制することが可能である。従って、導電層２２は、イントリンシックやP型に限らず、ゲート導電層４２に比して濃度の低いN型とすることとしてもよい。
本発明の実施の形態１の横型バイポーラトランジスタの平面図である。 本発明の実施の形態１の横型バイポーラトランジスタを図１に示すX-X'面に沿って切断することで得られる断面図である。 本発明の実施の形態１の横型バイポーラトランジスタを図１に示すY-Y'面に沿って切断することで得られる断面図である。 本発明の実施の形態１の横型バイポーラトランジスタの製造方法を説明するための図（その１）である。 本発明の実施の形態１の横型バイポーラトランジスタの製造方法を説明するための図（その２）である。 本発明の実施の形態１の横型バイポーラトランジスタの製造方法を説明するための図（その３）である。 本発明の実施の形態１の横型バイポーラトランジスタの製造方法を説明するための図（その４）である。 本発明の実施の形態１の横型バイポーラトランジスタの製造方法を説明するための図（その５）である。 比較例の横型バイポーラトランジスタの平面図である。 比較例の横型バイポーラトランジスタを図９に示すX-X'面に沿って切断することで得られる断面図である。 本発明の実施の形態１の変形例である横型バイポーラトランジスタの平面図である。 本発明の実施の形態２の横型バイポーラトランジスタの平面図である。 本発明の実施の形態３の横型バイポーラトランジスタの平面図である。 本発明の実施の形態３の横型バイポーラトランジスタを図１３に示すX-X'面に沿って切断することで得られる断面図である。 本発明の実施の形態３の横型バイポーラトランジスタを図１３に示すY1-Y1'面に沿って切断することで得られる断面図である。 本発明の実施の形態３の横型バイポーラトランジスタを図１３に示すY2-Y2'面に沿って切断することで得られる断面図である。 本発明の実施の形態４の横型バイポーラトランジスタの構成を説明するための図である。 本発明の実施の形態５の横型バイポーラトランジスタの構成を説明するための図である。 本発明の実施の形態５の変形例である横型バイポーラトランジスタの平面図である。 本発明の実施の形態６の横型バイポーラトランジスタの構成を説明するための図である。 本発明の実施の形態６の横型バイポーラトランジスタの製造方法を説明するための図（その１）である。 本発明の実施の形態６の横型バイポーラトランジスタの製造方法を説明するための図（その２）である。 本発明の実施の形態６の横型バイポーラトランジスタの製造方法を説明するための図（その３）である。 本発明の実施の形態６の横型バイポーラトランジスタの製造方法を説明するための図（その４）である。 本発明の実施の形態７の横型バイポーラトランジスタの構成を説明するための図である。 本発明の実施の形態７の横型バイポーラトランジスタの製造方法を説明するための図（その１）である。 本発明の実施の形態７の横型バイポーラトランジスタの製造方法を説明するための図（その２）である。
符号の説明
１ P型シリコン基板、 ８ ベース配線、 ９ エミッタ共通配線、 １０ コンタクト共通配線、 １２ P型SOI層、 １２cent 中央領域、 １２end 端部領域、 １４ P+ベース引き出し拡散層、 １５Ａ，１５Ｂ １６ N+コレクタ拡散層、 N+エミッタ拡散層、 １７Ｂ，１７Ｃ 分離絶縁膜、 ２２ 導電層、 ４２ ゲート導電層

Claims (11)

  1. 埋め込み絶縁膜層の上にシリコン層を備えるSOI構造の基板上に形成される横型バイポーラトランジスタであって、
    前記基板に形成されるエミッタ拡散層と、
    前記エミッタ拡散層から離れた位置に形成されるベース引き出し拡散層と、
    前記埋め込み絶縁膜層に到達し、かつ、前記エミッタ拡散層と前記ベース引き出し拡散層との間に形成される分離絶縁膜と、
    前記分離絶縁膜の両側で、それぞれ前記ベース引き出し拡散層との電気的な接続を確保しつつ前記分離絶縁膜の側面と接する２つの端部領域と、前記エミッタ拡散層の周囲を覆うように前記２つの端部領域と一体的に形成される中央領域とを含むベース拡散層と、
    少なくとも前記ベース拡散層の中央領域の周囲に形成されるコレクタ拡散層と、
    を備えることを特徴とする横型バイポーラトランジスタ。
  2. 前記エミッタ拡散層及び前記分離絶縁膜は、前記ベース引き出し拡散層の両側にそれぞれ設けられており、
    前記ベース拡散層は、前記ベース引き出し拡散層と、その両側に配置される２つの前記分離絶縁膜と、更にそれらの外側に配置される２つの前記エミッタ拡散層の周囲を囲むように環状に形成されており、
    前記コレクタ拡散層は、前記ベース拡散層の周囲を覆うように環状に形成されていることを特徴とする請求項１記載の横型バイポーラトランジスタ。
  3. 前記ベース引き出し拡散層に対して設けられるベース用配線と、
    前記エミッタ拡散層の全てに対して共通に設けられるエミッタ用配線と、
    前記コレクタ拡散層に対して設けられるコレクタ用配線と、
    を備えることを特徴とする請求項２記載の横型バイポーラトランジスタ。
  4. 前記ベース拡散層の中央領域は、前記エミッタ拡散層を囲むように互いに接続された３つの辺を有しており、
    前記辺の接続部は、角の取られた形状とされていることを特徴とする請求項１乃至３の何れか１項記載の横型バイポーラトランジスタ。
  5. 埋め込み絶縁膜層の上にシリコン層を備えるSOI構造の基板上に形成される横型バイポーラトランジスタであって、
    前記基板に形成されるエミッタ拡散層と、
    前記エミッタ拡散層を挟むように形成される２つのベース拡散層と、
    前記エミッタ拡散層及び前記２つのベース拡散層を挟むように形成される２つのコレクタ拡散層と、
    前記２つのベース拡散層のそれぞれと電気的に接続された状態で、前記エミッタ拡散層から離れた位置に形成される少なくとも２つのベース引き出し拡散層と、
    前記エミッタ拡散層の前記ベース拡散層と接していない部分の全域と接し、かつ、前記埋め込み絶縁膜層に到達するように形成された分離絶縁膜と、
    を備えることを特徴とする横型バイポーラトランジスタ。
  6. 請求項５記載の横型バイポーラトランジスタが、前記コレクタ拡散層が重なるように、複数個並列に配置されていることを特徴とする横型バイポーラトランジスタ。
  7. 請求項５記載の横型バイポーラトランジスタが、前記ベース引き出し拡散層が重なるように、複数個縦列に配置されていることを特徴とする横型バイポーラトランジスタ。
  8. 複数個配列された前記エミッタ拡散層の全てに対して共通に設けられるエミッタ用配線と、
    複数個配列された前記コレクタ拡散層の全てに対して共通に設けられるコレクタ用配線と、
    複数個配列された前記ベース引き出し拡散層の全てに対して共通に設けられるベース用配線と、
    を備えることを特徴とする請求項６又は７記載の横型バイポーラトランジスタ。
  9. 前記ベース拡散層は第１導電型に調製されており、
    前記基板上には、ゲート絶縁膜と、前記第１導電型と異なる第２導電型に調製されたゲート導電層とを備え、前記第２導電型のチャネルを形成するように構成されたMOSトランジスタが形成されており、
    前記ベース拡散層の表面を覆う絶縁膜と、
    前記絶縁膜の上に、前記ゲート導電層に比して前記第２導電型の特性が抑えられた状態で形成される導電層と、
    を更に備えることを特徴とする請求項１乃至８の何れか１項記載の横型バイポーラトランジスタ。
  10. 前記導電層は、導電型上イントリンシックであることを特徴とする請求項９記載の横型バイポーラトランジスタ。
  11. 前記導電層は、前記ベース拡散層と同様に、前記第１導電型に調製されていることを特徴とする請求項９記載の横型バイポーラトランジスタ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008244321A (ja) * 2007-03-28 2008-10-09 Oki Electric Ind Co Ltd 半導体装置及びその製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9035426B2 (en) 2011-12-28 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like BJT
FR2993406B1 (fr) * 2012-07-13 2014-08-22 Commissariat Energie Atomique Circuit integre sur soi comprenant un transistor bipolaire a tranchees d'isolation de profondeurs distinctes
US9130006B2 (en) 2013-10-07 2015-09-08 Freescale Semiconductor, Inc. Semiconductor device with buried conduction path
WO2022231884A1 (en) * 2021-04-29 2022-11-03 Texas Instruments Incorporated Repeater emitter for lateral bipolar transistor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000021894A (ja) * 1998-06-30 2000-01-21 Toshiba Corp バイポーラトランジスタおよびその製造方法
JP2001015524A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS547196B2 (ja) * 1971-08-26 1979-04-04
EP0251682A3 (en) 1986-06-25 1989-12-06 Hewlett-Packard Company Integrated bipolar-mos device
JPH04207038A (ja) 1990-11-30 1992-07-29 Fujitsu Ltd 半導体装置およびその製造方法
JPH06151859A (ja) 1992-09-15 1994-05-31 Canon Inc 半導体装置
JP3240231B2 (ja) 1993-11-29 2001-12-17 キヤノン株式会社 半導体装置の製造方法
US5455188A (en) * 1995-01-31 1995-10-03 United Microelectronics Corp. Process for fabricating a lateral bipolar junction transistor
US6034413A (en) * 1997-02-27 2000-03-07 Texas Instruments Incorporated High speed biCMOS gate power for power MOSFETs incorporating improved injection immunity
JP3982204B2 (ja) 2001-06-05 2007-09-26 松下電器産業株式会社 半導体装置およびその製造方法
US6867477B2 (en) * 2002-11-07 2005-03-15 Newport Fab, Llc High gain bipolar transistor
TWI282127B (en) * 2003-08-20 2007-06-01 Sanken Electric Co Ltd Semiconductor element

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000021894A (ja) * 1998-06-30 2000-01-21 Toshiba Corp バイポーラトランジスタおよびその製造方法
JP2001015524A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008244321A (ja) * 2007-03-28 2008-10-09 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP4573849B2 (ja) * 2007-03-28 2010-11-04 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法

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