JP3982204B2

JP3982204B2 - 半導体装置およびその製造方法

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Publication number: JP3982204B2
Application number: JP2001169234A
Authority: JP
Inventors: 三津夫杉浦
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2001-06-05
Filing date: 2001-06-05
Publication date: 2007-09-26
Anticipated expiration: 2021-06-05
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Description

【０００１】
【発明の属する技術分野】
本発明は、横型のバイポーラトランジスタからなる半導体装置およびその製造方法に関し、特にＳＯＩ（Silicon on Insulator）等の絶縁性基板上に形成されたＳｉ／ＳｉＧｅ等のヘテロ構造を用いたものに関するものである。
【０００２】
【従来の技術】
近年、移動体通信機器の高性能化や小型化が進展する中で、通信機器に搭載される半導体装置にはより低消費電力での高速動作が要求されている。このような要求を満足する一手段として、ＳＯＩ基板上に搭載されたＢｉＣＭＯＳ型の半導体装置が提案されている。
【０００３】
この半導体装置は、ＳＯＩ基板上にＣＭＯＳとバイポーラトランジスタを形成することにより、動作電圧の低電圧化、完全な素子間分離、寄生容量の低減化など優れた特性を実現している。また、通信機器の送受信部ではアナログ回路とデジタル回路の間のクロストークが問題となるが、ＳＯＩ基板を使うことにより従来技術よりも大幅なクロストークの低減が期待できる。
【０００４】
一方、従来のシリコンプロセスを用いた技術では難しいとされていたより高帯域の周波数領域で動作できる素子として、Ｓｉ／ＳｉＧｅまたはＳｉ／ＳｉＧｅＣ等のヘテロ構造を用いたヘテロバイポーラトランジスタが実用化されている。この素子では、ベースのバンドギャップがエミッタのバンドギャップよりも小さなヘテロ構造を用いることにより、ベースからエミッタへのキャリアの逆注入が抑えられるので、ベースの不純物濃度を従来よりも上げてベース抵抗を小さくできるなど、従来のシリコンバイポーラトランジスタに比べて有利な点がある。
【０００５】
しかし、上述したＢｉＣＭＯＳ型の半導体装置において、バイポーラトランジスタをＳＯＩ基板上に形成しようとすると、高速動作に適した縦型構造ではＳＯＩ層をある程度厚くする必要がある。一方、ＣＭＯＳについては、ＳＯＩ層を薄くすることが高速動作やリーク電流を抑えるために必要である。そこで、薄いＳＯＩ層を用いてバイポーラトランジスタを形成できれば製造工程の大幅な簡略化が可能であるが、横型のバイポーラトランジスタはそれを実現するための手段として有望である。また、横型にすることにより、寄生抵抗が小さくなり高速動作に関しても有利であるとの報告もある。このような試みの例として、東芝のＴ．Ｓｈｉｎｏらの研究報告（ＩＥＤＭ９８）がある。
【０００６】
以下、このような横型のバイポーラトランジスタについて、図面を参照して説明する。図４は、従来の横型のバイポーラトランジスタを示す構造図である。図４において、１０００はシリコン層（Ｓｉ基板）、１００１はＢＯＸ（Buried Oxide）層、１００２はコレクタ、１００４は内部ベース、１００５はエミッタ、１００６は外部ベース、１０９９はＳＯＩ層である。
【０００７】
図４に示すように、横型のバイポーラトランジスタはシリコン酸化膜からなるＢＯＸ層１００１およびシリコンからなるＳＯＩ層１０９９を含むＳＯＩ基板上に形成されている。ＳＯＩ基板を用いることにより素子の寄生容量が低減できる。ＳＯＩ層１０９９の厚さは０．１μｍである。内部ベース１００４はボロンでＰ型にドーピングされており、さらに高濃度にボロンドーピングされた２つの外部ベース１００６と接続されている。エミッタ１００５、コレクタ１００２は２つの外部ベース１００６を結ぶ線に対して垂直な方向に設け、内部ベース１００４に接するように形成されている。エミッタ１００５は砒素で高濃度にＮ型にドーピングされている。コレクタ１００２は砒素でＮ型にドーピングされているが内部ベース１００４と近い部分は耐圧を上げるために濃度が低くなっており、ベースから離れるに従い高濃度となるレトログレード構造である。また、各電極間の寄生容量が小さくなるように全体の平面形状は十字型になっている。このような横型のバイポーラトランジスタにより最大発振周波数ｆｍａｘは３１ＧＨｚを実現している。
【０００８】
次に、上記の横型のバイポーラトランジスタの製造方法について、図面を参照して説明する。図５、図６は、従来の横型のバイポーラトランジスタの製造工程を示す斜視図である。図５、図６において、１１００はシリコン層、１１０１はＢＯＸ層、１１０２はコレクタ、１１０４は内部ベース、１１０５はエミッタ、１１０６は外部ベース、１１０７はＮ^-型拡散領域、１１１０はＳｉ₃Ｎ₄マスク、１１１１はＴＥＯＳ（Tetra Ethyl Ortho Silicate）マスクである。
【０００９】
まず、図５（ａ）に示すように、ＳＯＩ層１０９９にリンを注入して横型のバイポーラトランジスタの活性領域になるＮ^-型拡散領域１１０７を形成する。その後、その上にＳｉＯ₂膜とＳｉ₃Ｎ₄膜を形成した後、ドックボーン型のレジストマスク１１０８を設け、これをマスクにしてボロンをドーズ量４Ｅ１５ｃｍ^-2で注入して外部ベースになるＰ⁺型拡散領域１１０９を形成する。
【００１０】
次に、図５（ｂ）に示すように、レジストマスク１１０８を用いて、窒化膜をエッチングしてサイドエッチを入れることにより、レジストマスク１１０８端から約０．２μｍのオフセットを設けてＳｉ₃Ｎ₄マスク１１１０を形成する。
【００１１】
次に、図５（ｃ）に示すように、レジストマスク１１０８を除去後、その上にＴＥＯＳ膜を形成する。その後、Ｓｉ₃Ｎ₄マスク１１１０に対してクロスするようにドックボーン型のレジストマスク（図示せず）を設けて、ベース形成領域にＴＥＯＳマスク１１１１を形成する。その後、コレクタ形成領域にレジストマスク（図示せず）を設けて、選択的にボロンをドーズ量１Ｅ１４ｃｍ^-2、加速エネルギー２５ｋｅＶで注入する。
【００１２】
次に、図６（ｄ）に示すように、注入したボロンを横方向に拡散して、内部ベース１１０４を形成する。ここで、内部ベースの幅は、ＴＥＯＳマスク１１１１の端から拡散したボロンの拡散距離によって決まる。
【００１３】
最後に、エミッタ、コレクタおよび外部ベースとなる部分をＳｉ₃Ｎ₄マスク１１１０とＴＥＯＳマスク１１１１を用いてメサエッチングする。その後、エミッタ１１０５とコレクタ１１０２にそれぞれ砒素をドーズ量１Ｅ１５ｃｍ^-2、加速エネルギー１２０ｋｅＶと、ドーズ量１Ｅ１６ｃｍ^-2、加速エネルギー６５ｋｅＶで注入して形成する。
【００１４】
以上のようにして、寄生容量が小さく、ｆｍａｘが高く高速動作することのできる横型のバイポーラトランジスタを形成することができる。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記の従来例においては、以下のような問題点がある。
【００１６】
まず第１に、内部ベース１１０４の幅をボロンの拡散により決めるために、所望とする急峻で均一な不純物分布が得られない。また、エミッタ１１０５も砒素の拡散によりエミッタ−ベース接合を形成するために、急峻な接合を形成することが難しい。したがって、電流増幅率や遮断周波数の低下を招きやすく、バラツキのない安定した電気特性を得ることが難しいという問題点を有している。
【００１７】
第２に、素子の寄生容量を極力小さくする構造になっているが、エミッタ１１０５、内部ベース１１０４およびコレクタ１１０２の半導体材料は同じシリコンであって、動作速度には限界がある。すなわち、ベース抵抗を下げるために内部ベース１１０４の不純物濃度を上げると、内部ベース１１０４からエミッタ１１０５側にホールが逆注入されて電流増幅率を下げてしまう。逆に、不純物濃度を下げるとベース抵抗が大きくなり、動作速度が下がるという問題点を有している。
【００１８】
本発明は上記の問題点を解決するもので、ＳＯＩ基板上に形成されて寄生容量や寄生抵抗が小さく、高速動作が可能な横型のヘテロバイポーラトランジスタからなる半導体装置およびその製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記の目的を達成するために、本発明による半導体装置は、ＳＯＩ基板上に形成された横型のバイポーラトランジスタからなる半導体装置において、埋め込み絶縁膜上に形成され、島状の第１の半導体層と、第１の半導体層の周囲に形成された分離溝と、分離溝の内部に誘電体膜を埋め込むように形成された分離層と、第１の半導体層の中央に形成された素子形成溝と、第１の半導体層の所定領域で、素子形成溝から分離溝の間に形成され、コレクタになる第１導電型の第１の拡散層と、所定領域の外で第１の拡散層の反対側に、素子形成溝から分離溝の間に形成され、外部ベースになる第２導電型の第２の拡散層と、素子形成溝の側壁部に形成されて第１の拡散層に接してＰＮ接合を形成し、内部ベースになる第２導電型の第２の半導体層と、素子形成溝の内部を埋め込むように形成されて第２の半導体層に接してＰＮ接合を形成し、エミッタになる第１導電型の第３の半導体層と、を備えたことを特徴とする。
【００２０】
また、上記の半導体装置において、第１の拡散層と接する分離層の片側に形成され、コレクタ電極になる第１の埋め込み導体層と、第１の埋め込み導体層と接する第１の拡散層の側壁部に形成され、コレクタコンタクト層になる第１導電型の第３の拡散層と、第２の拡散層と接する分離層の片側に形成され、ベース電極になる第２の埋め込み導体層と、第２の埋め込み導体層と接する第２の拡散層の側壁部に形成され、ベースコンタクト層になる第２導電型の第４の拡散層と、をさらに備えたことが好ましい。
【００２１】
また、上記の半導体装置において、第１の半導体層はシリコンであり、第２の半導体層はシリコンとゲルマニウムの合金または炭素を含むシリコンとゲルマニウムの合金であり、第３の半導体層はポリシリコンであることが好ましい。
【００２２】
次に、本発明による半導体装置の製造方法は、ＳＯＩ基板上に形成された横型のバイポーラトランジスタからなる半導体装置の製造方法において、埋め込み絶縁膜上に形成された第１の半導体層を電気的に分離する分離溝と、第１の半導体層の中央に素子形成溝とを形成する工程Ａと、分離溝の内部に誘電体膜を埋め込むようにして分離層を形成する工程Ｂと、第１の半導体層の所定領域で、素子形成溝から分離溝の間にコレクタになる第１導電型の第１の拡散層を形成する工程Ｃと、所定領域の外で第１の拡散層の反対側に、素子形成溝から分離溝の間に、外部ベースになる第２導電型の第２の拡散層を形成する工程Ｄと、素子形成溝に埋め込まれた誘電体膜だけをエッチングして第１の半導体層を露出させる工程Ｅと、素子形成溝の内部に露出した第１の半導体層をエッチングして平滑な半導体面を露出させる工程Ｆと、素子形成溝の内部に露出した半導体面の上に、ＵＨＶ−ＣＶＤ法により内部ベースになる第２導電型の第２の半導体層を選択的に形成する工程Ｇと、素子形成溝の内部を埋め込むようにして第２の半導体層の上に、エミッタになる第１導電型の第３の半導体層を形成する工程Ｈと、を備えたことを特徴とする。
【００２３】
また、上記の半導体装置の製造方法において、第１の拡散層および第２の拡散層と接する分離層に埋め込まれた誘電体膜をそれぞれの拡散層と接する片側だけエッチングしてコンタクト溝を形成する工程Ｉと、コンタクト溝の内部に露出した第１の拡散層の側壁部に、コレクタコンタクト層になる第１導電型の第３の拡散層を形成する工程Ｊと、コンタクト溝の内部に露出した第２の拡散層の側壁部に、ベースコンタクト層になる第２導電型の第４の拡散層を形成する工程Ｋと、コンタクト溝の内部を埋め込むようにして第３の拡散層と第４の拡散層とにそれぞれ接するようにして、コレクタ電極になる第１の埋め込み導体層とベース電極になる第２の埋め込み導体層とを形成する工程Ｌと、をさらに備えたことが好ましい。
【００２４】
また、上記の半導体装置の製造方法において、第１の半導体層はシリコンであり、第２の半導体層はシリコンとゲルマニウムの合金または炭素を含むシリコンとゲルマニウムの合金であり、第３の半導体層はポリシリコンであることが好ましい。
【００２５】
上記の構成により、内部ベースは急峻で均一な不純物分布が得られ、エミッタ−ベース接合も急峻な接合を形成できるので、電流増幅率や遮断周波数の低下は防止され、バラツキのない安定した電気特性を得ることができる。
【００２６】
また、ヘテロ接合を形成することにより内部ベースからエミッタへのキャリアの逆注入を抑制するので電流増幅率の低下を防ぐとともに、内部ベースの不純物濃度を上げてベース抵抗を低減することができる。さらに、各拡散層はＳＯＩ層の一方向に配置され、素子面積が削減されるので、寄生容量を低減することができる。
【００２７】
したがって、本発明は簡便な製造工程により、島状のＳＯＩ層の中央に素子形成溝を形成した後、この溝を挟むようにして一方にコレクタになるＮ^-型拡散層と他方に外部ベースになるＰ型拡散層とを形成し、次いで、素子形成溝の側壁部に内部ベースになるＰ型ＳｉＧｅ層を形成した後、この溝を埋め込むようにエミッタになるＮ⁺型ポリシリコン膜を形成するので、寄生容量や寄生抵抗が小さく、高速動作の可能な横型のへテロバイポーラトランジスタからなる半導体装置を実現することができる。
【００２８】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を参照して説明する。図１は、本実施形態におけるＳＯＩ基板上に形成された横型のヘテロバイポーラトランジスタからなる半導体装置を示しており、（ａ）は平面図で、（ｂ）は平面図のＸ−Ｘ’部分における断面図である。なお、図１では半導体装置の最終工程で形成するフィールド膜、コンタクトホールおよび配線は省略して図示していない。
【００２９】
図１において、１は埋め込み絶縁膜からなるＢＯＸ層、２は素子領域でシリコン層からなるＳＯＩ層、３はＳｉＯ₂膜、４はＳｉ₃Ｎ₄膜、５は誘電体膜からなる分離層、６はコレクタになるＮ^-型拡散層、７は外部ベースになるＰ⁺型拡散層、８は内部ベースになるＰ型ＳｉＧｅ層、９はエミッタになるＮ⁺型ポリシリコン膜、１０はコレクタコンタクト層になるＮ⁺型拡散層、１１はベースコンタクト層になるＰ⁺型拡散層、１２は埋め込み金属層、２５は分離溝、２６は素子形成溝、２７はコンタクト溝である。
【００３０】
図１に示すように、横型のヘテロバイポーラトランジスタはＢＯＸ層１上に設けたＳＯＩ層２に形成されている。このようにＳＯＩ基板を用いることにより素子の寄生容量が低減される。島状のＳＯＩ層２の中央に形成された素子形成溝２６の側壁部にＰ型ＳｉＧｅ層８の内部ベースが形成されている。この内部ベースの片側に接して高濃度のＰ⁺型拡散層７の外部ベースが形成されており、分離溝２５の側壁部に形成されたＰ⁺型拡散層１１のベースコンタクト層に接続している。また、素子形成溝２６の内部に埋め込まれるようにして、Ｐ型ＳｉＧｅ層８とＰＮ接合を形成するＮ⁺型ポリシリコン膜９のエミッタが形成されている。
【００３１】
次に、外部ベースの反対側に素子形成溝２６を挟むようにして、Ｐ型ＳｉＧｅ層８とＰＮ接合を形成するＮ^-型拡散層６のコレクタが形成されており、分離溝２５の側壁部に形成されたＮ⁺型拡散層１０のコレクタコンタクト層に接続している。また、Ｎ⁺型拡散層１０およびＰ⁺型拡散層１１にそれぞれ接する分離層５の片側にコンタクト溝２７が形成されており、コンタクト溝２７の内部に埋め込み金属層１２が形成されている。
【００３２】
次に、上記の半導体装置の製造方法について、図面を参照して説明する。図２、図３は、本実施形態におけるＳＯＩ基板上に形成された横型のヘテロバイポーラトランジスタからなる半導体装置の製造工程を示す断面図である。
【００３３】
まず、図２（ａ）に示すように、ＢＯＸ層１上に約０．１μｍの厚さのＳＯＩ層２を有するＳＯＩ基板上に、約１０ｎｍのＳｉＯ₂膜３を形成後、２００〜３００ｎｍのＳｉ₃Ｎ₄膜４を堆積する。続いて公知のフォトリソ、エッチング技術により分離溝２５を形成する。この際に、島状のＳＯＩ層２の中央に素子形成溝２６も同時に形成する。その後、誘電体膜からなるＴＥＯＳ膜を堆積し、ＣＭＰ（化学的機械研磨法）あるいはエッチバック法により平坦化を行って分離層５を形成する。この時、素子形成溝２６にもＴＥＯＳ膜が埋め込まれる。
【００３４】
次に、図２（ｂ）に示すように、素子形成溝２６から分離溝２５に跨る開口部を有する第１のレジストマスク２１を形成して、コレクタ領域にリンあるいは砒素を加速電圧１０〜８０ｋｅＶ程度、ドーズ量１Ｅ１３〜１Ｅ１４ｃｍ^-2程度でイオン注入してＮ^-型拡散層６を形成する。
【００３５】
次に、図２（ｃ）に示すように、素子形成溝２６から分離溝２５に跨る開口部を有する第２のレジストマスク２２を形成して、外部ベース領域にボロンを加速電圧１０ｋｅＶ程度、ドーズ量１Ｅ１４〜１Ｅ１５ｃｍ^-2程度でイオン注入して、Ｎ^-型拡散層６の反対側で素子形成溝２６を挟むようにしてＰ⁺型拡散層７を形成する。
【００３６】
次に、図２（ｄ）に示すように、分離層５を覆うようにレジストマスク（図示せず）を形成して、素子形成溝２６に埋め込まれたＴＥＯＳ膜のみを公知のエッチング技術によりエッチングする。その後、露出したＳＯＩ層２を公知のエッチング技術によりエッチングして平滑なシリコン面を形成する。
【００３７】
次に、図３（ｅ）に示すように、ＵＨＶ−ＣＶＤ（Ultra High Vacuum−Chemical Vapor Deposition）法を用いて、素子形成溝２６の内部に露出したＮ^-型拡散層６およびＰ⁺型拡散層７の側壁部分のみに、厚さ５０〜２００ｎｍでボロン濃度１〜５Ｅ１８ｃｍ^-3程度のＰ型ＳｉＧｅ層８を選択的にエピ成長して内部ベースを形成する。続いてリン濃度１〜７Ｅ２０ｃｍ^-3程度のドープドポリシリコンを堆積した後、ＣＭＰあるいはエッチバックにより平坦化を行って、素子形成溝２６の内部に埋め込むようにしてエミッタになるＮ⁺型ポリシリコン膜９を形成する。
【００３８】
次に、図３（ｆ）に示すように、Ｎ^-型拡散層６およびＰ⁺型拡散層７に接する分離層５に埋め込まれたＴＥＯＳ膜を、公知のエッチング技術によりそれぞれの拡散層と接する片側だけエッチングしてコンタクト溝２７を形成する。なお、横型のバイポーラトランジスタを鎖状に複数並べて形成する場合、隣接する拡散層が同じ導電型の時は、分離層５の反対側のＴＥＯＳ膜も残さずエッチングしても良い。その後、Ｎ^-型拡散層６に接する分離溝２５に開口部を有する第３のレジストマスク２３を形成して、露出したＮ^-型拡散層６の側壁部にリンあるいは砒素を加速電圧１０ｋｅＶ程度、ドーズ量１Ｅ１５〜１Ｅ１６ｃｍ^-2程度で４回転のイオン注入を行って、コレクタコンタクト層になるＮ⁺型拡散層１０を形成する。
【００３９】
次に、図３（ｇ）に示すように、Ｐ⁺型拡散層７に接する分離溝２５に開口部を有する第４のレジストマスク２４を形成して、露出したＰ⁺型拡散層７の側壁部にボロンを加速電圧１０ｋｅＶ程度、ドーズ量１Ｅ１５〜１Ｅ１６ｃｍ^-2程度で４回転のイオン注入を行って、ベースコンタクト層になるＰ⁺型拡散層１１を形成する。続いて８５０〜１１００℃、１０〜６０秒のＲＴＡ（Rapid Thermal Anneal）処理を行い、イオン注入により形成した各拡散層を活性化する。
【００４０】
次に、図３（ｈ）に示すように、コンタクト溝２７の内部を埋め込むようにしてスパッタ法などによりタングステン膜を堆積した後、ＣＭＰあるいはエッチバックにより平坦化を行って、Ｎ⁺型拡散層１０およびＰ⁺型拡散層１１に接する埋め込み金属層１２を形成する。最後に、絶縁膜からなるフィールド膜１３を堆積した後、公知のフォトリソ、エッチング技術によりコンタクトホールおよび配線を形成して、金属膜からなるベース電極１４、エミッタ電極１５およびコレクタ電極１６を形成する。
【００４１】
以上のように、内部ベースはＵＨＶ−ＣＶＤ法を用いたエピ成長によりＰ型ＳｉＧｅ層８を形成するので、従来例に比べて急峻で均一な不純物分布が得られる。また、エミッタもＮ⁺型ポリシリコン膜９で形成するので、従来例に比べてエミッタ−ベース接合も急峻な接合を形成することができる。したがって、横型のヘテロバイポーラトランジスタの電流増幅率や遮断周波数の低下は防止され、バラツキのない安定した電気特性を得ることができる。なお、ＳｉＧｅ層に代えて内部ベースをＳｉ層で形成しても、同様にして内部ベースは急峻で均一な不純物分布が得られ、エミッタ−ベース接合も急峻な接合を形成することができる。
【００４２】
また、エミッタ−ベース接合はヘテロ構造で形成され、内部ベースからエミッタへのキャリアの逆注入を抑制するので電流増幅率の低下を防ぐとともに、内部ベースの不純物濃度を上げてベース抵抗を低減することができる。さらに、各拡散層はＳＯＩ層の一方向に配置され、従来例に比べて素子面積が削減されるので、寄生容量を低減することができる。したがって、簡単な構成により横型のヘテロバイポーラトランジスタの寄生容量や寄生抵抗を低減して、高速動作を実現することができる。
【００４３】
なお、上記の実施形態においては、バイポーラトランジスタのうち、特にＮＰＮトランジスタを形成したが、これはＰＮＰトランジスタであっても良い。
【００４４】
また、上記の実施形態においては、内部ベースをＳｉＧｅ層で形成したが、これはＳｉＧｅＣ層、ＳｉＣ層等の混晶半導体層であっても良い。
【００４５】
また、上記の実施形態においては、埋め込み金属層をタングステン膜で形成したが、これはポリシリコン膜、金属シリサイド膜等の導体膜であっても良い。
【００４６】
また、上記の実施形態においては、分離層をＴＥＯＳ膜で形成したが、これはＳｉＯ₂膜、Ｓｉ₃Ｎ₄膜等の誘電体膜であっても良い。
【００４７】
また、上記の実施形態においては、コレクタと外部ベースが対向して４角形の素子形成溝を挟むように形成したが、コレクタまたは外部ベースの一方が４角形の３辺を囲むように形成しても良い。
【００４８】
また、上記の実施形態においては、島状のＳＯＩ層または素子形成溝は４角形に形成したが、これは８角形、円形等の形状であっても良い。
【００４９】
【発明の効果】
以上のように、本発明は簡便な製造工程により、島状のＳＯＩ層の中央に素子形成溝を形成した後、この溝を挟むようにして一方にコレクタになるＮ^-型拡散層と他方に外部ベースになるＰ型拡散層とを形成し、次いで、素子形成溝の側壁部に内部ベースになるＰ型ＳｉＧｅ層を形成した後、この溝を埋め込むようにエミッタになるＮ⁺型ポリシリコン膜を形成するので、寄生容量や寄生抵抗が小さく、高速動作の可能な横型のへテロバイポーラトランジスタからなる半導体装置を実現することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の一実施形態における半導体装置を示す平面図
（ｂ）は本発明の一実施形態における半導体装置を示す断面図
【図２】本発明の一実施形態における半導体装置の製造工程を示す断面図
【図３】本発明の一実施形態における半導体装置の製造工程を示す断面図
【図４】従来の半導体装置を示す構造図
【図５】従来の半導体装置の製造工程を示す斜視図
【図６】従来の半導体装置の製造工程を示す斜視図
【符号の説明】
１ＢＯＸ層
２ＳＯＩ層
３ＳｉＯ₂膜
４Ｓｉ₃Ｎ₄膜
５分離層
６Ｎ^-型拡散層
７Ｐ⁺型拡散層
８ＳｉＧｅ層
９Ｎ⁺型ポリシリコン膜
１０Ｎ⁺型拡散層
１１Ｐ⁺型拡散層
１２埋め込み金属層
１３フィールド膜
１４ベース電極
１５エミッタ電極
１６コレクタ電極
２１第１のレジストマスク
２２第２のレジストマスク
２３第３のレジストマスク
２４第４のレジストマスク
２５分離溝
２６素子形成溝
２７コンタクト溝
１０００シリコン層
１００１ＢＯＸ層
１００２コレクタ
１００４内部ベース
１００５エミッタ
１００６外部ベース
１０９９ＳＯＩ層
１１００シリコン層
１１０１ＢＯＸ層
１１０２コレクタ
１１０４内部ベース
１１０５エミッタ
１１０６外部ベース
１１０７Ｎ^-型拡散領域
１１０８レジストマスク
１１０９Ｐ⁺型拡散領域
１１１０Ｓｉ₃Ｎ₄マスク
１１１１ＴＥＯＳマスク

Claims

ＳＯＩ基板上に形成された横型のバイポーラトランジスタからなる半導体装置において、
埋め込み絶縁膜上に形成された島状の第１の半導体層と、
前記第１の半導体層の周囲に形成された分離溝と、
前記分離溝の内部に誘電体膜を埋め込むように形成された分離層と、
前記第１の半導体層の中央に、前記第１の半導体層の周縁部から離間するように形成された素子形成溝と、
前記素子形成溝を中心として前記第１の半導体層における一方の側において、前記素子形成溝から前記分離溝の間に形成され、コレクタになる第１導電型の第１の拡散層と、
前記素子形成溝を中心として前記第１の半導体層における他方の側において、前記素子形成溝から前記分離溝の間に形成され、外部ベースになる第２導電型の第２の拡散層と、
前記第１の半導体層における前記素子形成溝の周囲側壁部全体に形成されて、前記第１の拡散層に接してＰＮ接合を形成するとともに前記第２の拡散層に接する内部ベースになる第２導電型の第２の半導体層と、
前記素子形成溝の内部を埋め込むように形成されて前記第２の半導体層に接してＰＮ接合を形成し、エミッタになる第１導電型の第３の半導体層とを備え、
前記第１の半導体層はシリコンからなり、
前記第２の半導体層はシリコンとゲルマニウムの合金または炭素を含むシリコンとゲルマニウムの合金からなり、
前記第３の半導体層はポリシリコンからなることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記第１の拡散層と前記分離溝との間に、前記第１の拡散層側から順に隣接して形成された、コレクタコンタクト層になる第１導電型の第３の拡散層およびコレクタ電極になる第１の埋め込み導体層と、
前記第２の拡散層と前記分離溝との間に、前記第２の拡散層側から順に隣接して形成された、ベースコンタクト層になる第２導電型の第４の拡散層およびベース電極になる第２の埋め込み導体層と、
をさらに備えたことを特徴とする半導体装置。
ＳＯＩ基板上に形成された横型のバイポーラトランジスタからなる半導体装置の製造方法において、
埋め込み絶縁膜上に形成された第１の半導体層を周囲から電気的に分離する分離溝を形成するとともに、前記第１の半導体層の中央に、前記第１の半導体層の周縁部から離間するように素子形成溝を形成する工程Ａと、
前記分離溝の内部に誘電体膜を埋め込んで分離層を形成するとともに、前記素子形成溝の内部に誘電体膜を埋め込む工程Ｂと、
前記素子形成溝を中心として前記第１の半導体層における一方の側において、前記素子形成溝から前記分離溝の間に、コレクタになる第１導電型の第１の拡散層を形成する工程Ｃと、
前記素子形成溝を中心として前記第１の半導体層における他方の側において、前記素子形成溝から前記分離溝の間に、外部ベースになる第２導電型の第２の拡散層を形成する工程Ｄと、
前記素子形成溝に埋め込まれた前記誘電体膜だけを除去して前記第１の半導体層を露出させる工程Ｅと、
前記素子形成溝の内部に露出した前記第１の半導体層をエッチングして平滑な半導体面を露出させる工程Ｆと、
前記素子形成溝の内部に露出した前記半導体面の上に、ＵＨＶ−ＣＶＤ法により内部ベースになる第２導電型の第２の半導体層を、前記素子形成溝の周囲側壁部全体にわたって形成する工程Ｇと、
前記素子形成溝の内部を埋め込むようにして前記第２の半導体層の上に、エミッタになる第１導電型の第３の半導体層を形成する工程Ｈと、
を備えたことを特徴とする半導体装置の製造方法。
請求項３に記載の半導体装置の製造方法において、
前記第１の拡散層および前記第２の拡散層と接する前記分離層に埋め込まれた前記誘電体膜をそれぞれの拡散層と接する片側だけエッチングしてコンタクト溝を形成する工程Ｉと、
前記コンタクト溝の内部に露出した前記第１の拡散層の側壁部に、コレクタコンタクト層になる第１導電型の第３の拡散層を形成する工程Ｊと、
前記コンタクト溝の内部に露出した前記第２の拡散層の側壁部に、ベースコンタクト層になる第２導電型の第４の拡散層を形成する工程Ｋと、
前記コンタクト溝の内部を埋め込むようにして、前記第３の拡散層に接するコレクタ電極になる第１の埋め込み導体層と、前記第４の拡散層に接するベース電極になる第２の埋め込み導体層とを形成する工程Ｌと、
をさらに備えたことを特徴とする半導体装置の製造方法。
請求項３または４に記載の半導体装置の製造方法において、
前記第１の半導体層はシリコンであり、前記第２の半導体層はシリコンとゲルマニウムの合金または炭素を含むシリコンとゲルマニウムの合金であり、前記第３の半導体層はポリシリコンであることを特徴とする半導体装置の製造方法。