KR20030047513A - 바이폴라 소자 및 그 제조방법 - Google Patents
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Abstract
바이폴라 소자 및 그 제조방법을 제공한다. 이 소자는, SiGe 베이스층 상의 소정영역에 위치하는 Si 이미터층과, SiGe 베이스층 상의 Si 이미터층 양측에 위치하는 Si 베이스층과, Si 이미터층 및 상기 Si 베이스층에 각각 접속된 이미터 전극 및 베이스 전극을 포함한다. 이미터 전극 및 베이스 전극 사이에 절연층이 개재되어 이미터 전극 및 베이스 전극을 전기적으로 절연시킨다. 이미터 전극의 하부는 횡방향으로 확장되어 그 확장된 영역 상부에 베이스 전극이 오버랩되고, 이미터 전극의 하부전면이 Si 이미터층과 접속된다. 이 소자의 제조방법은, 반도체 기판 상에 SiGe 베이스층을 형성하고, SiGe 베이스층 상의 소정영역에 차례로 적층된 산화막 패턴 및 마스크 패턴을 형성한다. 산화막 패턴 및 마스크 패턴의 측벽 모두를 덮는 하부 측벽절연막 패턴을 형성하고, 하부 측벽절연막 패턴이 형성된 결과물 전면에 베이스 전극층 및 상부 절연막을 차례로 형성한다. 이어서, 상부절연막 및 베이스 전극층을 차례로 패터닝하여 마스크 패턴을 노출시키는 이미터 전극 창을 형성한다. 계속해서, 이미터 전극 창의 측벽들을 덮는 상부 측벽스페이서를 형성함과 동시에 이미터 전극 창 바닥의 산화막 패턴을 노출시킨다. 마지막으로, 산화막 패턴을 습식식각하여 이미터 전극창 하부에 언더 컷 영역을 형성하고, 이미터 전극 창 내부를 내우는 이미터 전극을 형성한다.
Description
발명은 반도체 소자 중에서도, 접합 다이오드 혹은 접합 트랜지스터와 같은 바이폴라 접합(Bipolar Junction) 소자 및 그 제조방법에 관한 것으로서, 더 구체적으로 베이스에 실리콘게르마늄(Silicon-Germanium)박막을 사용한 바이폴라 (Bipolar) 소자 및 그 제조 방법에 관련된 것이다.
현재의 고도로 발전된 반도체 기술은 메모리 분야와, ASIC(Applocation Specific Integrated Circuit)으로 대표되는 시스템 반도체 분야, 무선 통신에 필수적인 라디오 주파수 집적회로 (Radio Frequency Itegrated Circuit;RFIC) 분야그리고, 고속 디지털 및 아날로그 IC 분야 등으로 크게 분류할 수 있다. 본 발명에 있어서는 RFIC 및 고속 디지털/아날로그 IC에 관련된 고주파, 고속 반도체 소자에 관련된 것이다. 특히, 무선 통신의 수요가 급증하는 요즘에 통신의 품질 향상, 통신 주파수의 공용성 및 통신 서비스의 다양화에 의하여 고주파수 소자의 필요성이 점점 대두되고 있다.
실리콘-게르마늄은 실리콘보다 에너지 밴드갭(Band gap)이 작기 때문에 이를 베이스로 사용한 이종접합 바이폴라 트랜지스터(SiGe HBT)는 실리콘를 베이스로 사용한 것에 비하여 전류이득과 동작속도가 상당히 향상된다. 또한, 베이스에 불순물 도핑농도를 높여도 전류이득 값이 저하되지 않고, 베이스 저항이 낮아지므로 잡음지수를 낮출 수 있다. 뿐만 아니라, 동작전류도 감소되기 때문에 저전력화가 가능하다. 베이스를 이온주입으로 형성하는 종래의 방법과 달리 결정박막 성장법으로 형성함으로써 베이스의 두께를 0.02㎛ 정도로 초미세화 할 수 있다. 그 결과, 바이폴라 소자의 차단주파수가 증가된다. 또한, SiGe 베이스 내의 게르마늄 함량과 분포를 임의로 조절하여, 차단주파수 및 최대진동주파수를 더욱 증가 시킬 수 있다.
도 1은 종래의 바이폴라 소자를 나타낸 도면이다.
도 1을 참조하면 종래의 바이폴라 소자는 제1 도전형 기판(100) 상에 제2 도전형을 갖는 매몰 컬렉터층(102)이 존재하고, 상기 매몰 컬렉터층(102) 상에 제2 도전형을 갖는 Si 컬렉터층(104)이 존재한다. 상기 Si 컬렉터층(104)의 소정영역에 소자분리막(106)이 배치되어 베이스 활성영역 및 컬렉터 싱커영역을 한정한다. 상기 컬렉터 싱커영역에 상기 매몰 컬렉터층(102)에 접속된 제2 도전형의 컬렉터 싱커(104c)가 존재한다. 상기 베이스 활성영역 상에 제1 도전형을 갖는 SiGe 베이스층(108)이 배치된다. 통상적으로, 상기 SiGe 베이스층(108)은 하부 진성 실리콘층/제1 도전형 실리콘게르마늄(SiGe층)/상부 진성 실리콘층으로 구성된다. 상기 SiGe 베이스층(108) 상의 소정영역에 제2 도전형을 갖는 Si 이미터층(110e)이 존재하고, 상기 Si 이미터층(110e)의 양측으로 일정간격 이격되어 제1 도전형의 Si 베이스층들(110b) 위치한다. 상기 Si 베이스층들(110b)의 각각에 제1 도전형을 갖는 베이스 전극(118)들이 접속되고, 상기 Si 이미터층(110e)에 제2 도전형을 갖는 이미터 전극(126)이 접속된다. 일반적으로, 상기 이미터 전극(126) 및 상기 베이스 전극(118)은 폴리실리콘으로 형성한다. 상기 베이스 전극(118) 및 상기 이미터 전극(126)은 상기 베이스 전극들(118)의 각각의 상부를 덮는 캐핑 절연막(120)과, 상기 캐핑 절연막(120)들 및 상기 베이스 전극들(118)의 상기 이미터 전극(126)에 대향하는 측벽을 덮는 측벽절연막(124)에 의해 절연된다. 상기 Si 이미터층(110e) 및 상기 Si 베이스층(110b)은 각각 상기 이미터 전극(126) 및 베이스 전극(118) 내에 존재하는 불순물이 상기 SiGe베이스층(108)을 구성하는 상부 진성 실리콘층으로 확산되어 형성된다. 상기 구조물의 전면을 층간절연막(128)이 덮고, 상기 층간 절연막(128)을 관통하여 상기 이미터 전극(126)에 이미터 콘택 플러그(130e)가 접속되고, 상기 층간 절연막(128) 및 상기 캐핑 절연막(120)을 차례로 관통하여 상기 베이스 전극(118)에 베이스 콘택 플러그(130b)가 접속된다. 또한, 상기 층간 절연막(128)을 관통하여 상기 컬렉터 싱커(104)에 컬렉터 콘택 플러그(130c)가 접속된다.
도시된 것과 같이 상기 Si 이미터층(110e) 및 상기 Si 베이스층(110b) 사이의 상기 SiGe 베이스층(108) 상에 마스크 절연 패턴(112)이 존재한다. 상기 마스크 절연 패턴(112)은 상기 이미터 전극(126)을 형성하기 위하여 상기 베이스 전극(118)을 식각하는 동안 얇은 SiGe베이스층(108)이 과식각되는 것을 방지하기 위한 식각저지막에 해당한다. 상기 식각저지막은 사진공정의 마진을 확보하기 위하여 이미터 전극(126)의 폭보다 넓게 형성되기 때문에, 상기 이미터 전극(126) 인근의 상기 베이스 전극(118)이 상기 마스크 절연 패턴(112) 상에 위치하고, 상기 베이스 전극(118) 내의 불순물은 상기 SiGe베이스층(108)으로 확산되지 않는다. 따라서, 종래의 바이폴라 소자에서 상기 Si 이미터층(110e) 및 상기 Si 베이스층(110b)은 상기 마스크 절연 패턴(112)의 폭에 해당하는 거리만큼 이격되어 배치된다.
상술한 것과 같이 종래의 실리콘-게르마늄 베이스를 갖는 바이폴러 소자는 얇은 SiGe베이스층이 손상받는 것을 방지하기 위한 식각저지막에 의해 Si 이미터층과 Si 베이스층이 일정간격 떨어져 형성된다. 따라서, 상기 Si 이미터층과 상기 Si베이스층 사이에 기생저항이 존재하여 바이폴라 소저의 전류이득을 떨어뜨리고, 동작속도를 저하시킨다.
본 발명이 이루고자 하는 기술적 과제는 실리콘-게르마늄 베이스를 갖는 바이폴러 소자에 있어서, Si 이미터층과 Si 베이스층 사이의 저항을 최소화할 수 있는 바이폴라 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 높은 전류이득 및 빠른 동작속도를 갖는 바이폴라 소자 및 그 제조방법을 제공하는데 있다.
도 1은 종래의 바이폴라 소자를 나타낸 도면이다.
도 2는 본 발명의 바람직한 실시예에 따른 바이폴라 소자를 나타낸 단면도이다.
도 3 내지 도 7은 본 발명의 바람직한 실시예에 따른 바이폴라 소자의 제조방법을 설명하기 위하여 베이스 활성영역 부분을 도시한 공정단면도들이다.
상기 목적들은 실리콘-게르마늄 베이스층을 갖는 바이폴라 소자 및 그 제조방법에 의해 제공될 수 있다. 이 소자는, SiGe 베이스층 상의 소정영역에 위치하는 Si 이미터층과, 상기 SiGe 베이스층 상의 상기 Si 이미터층 양측에 위치하는 Si 베이스층 및 상기 Si 이미터층 및 상기 Si 베이스층에 각각 접속된 이미터 전극 및 베이스 전극을 포함한다. 상기 이미터 전극 및 상기 베이스 전극 사이에 절연층이 개재되어 상기 이미터 전극 및 상기 베이스 전극을 전기적으로 절연시킨다. 본 발명에서 상기 이미터 전극의 하부는 횡방향으로 확장되어 그 확장된 영역 상부에 상기 베이스 전극이 오버랩되고, 상기 이미터 전극의 하부전면이 상기 Si 이미터층과 접속된다.
본 발명의 일 실시예에서, 상기 이미터 전극 및 상기 베이스 전극 사이에 개재된 절연층은 상기 이미터 전극의 확장된 하부를 덮는 마스크 절연막 패턴과, 상기 이미터 전극의 확장된 하부측벽 및 상기 하부 절연층의 측벽을 덮는 하부 측벽산화막 패턴과, 상기 베이스 전극을 덮는 상부 절연막 패턴과, 상기 상부절연막 패턴 및 상기 베이스 전극의 측벽을 덮는 상부 측벽산화막 패턴으로 구성된다.
이 바이폴라 소자를 제조하는 방법은, 반도체 기판 상에 SiGe 베이스층을 형성하고, 상기 SiGe 베이스층 상의 소정영역에 차례로 적층된 산화막 패턴 및 마스크 패턴을 형성하는 것을 포함한다. 상기 산화막 패턴 및 상기 마스크 패턴의 측벽 모두를 덮는 하부 측벽절연막 패턴을 형성하고, 상기 하부 측벽절연막 패턴이 형성된 결과물 전면에 베이스 전극층 및 상부 절연막을 차례로 형성한다. 이어서, 상기 상부절연막 및 상기 베이스 전극층을 차례로 패터닝하여 상기 마스크 패턴을 노출시키는 이미터 전극 창을 형성한다. 계속해서, 상기 이미터 전극 창의 측벽들을 덮는 상부 측벽스페이서를 형성함과 동시에 상기 이미터 전극 창 바닥의 상기 산화막 패턴을 노출시킨다. 마지막으로, 상기 산화막 패턴을 습식식각하여 상기 이미터 전극창 하부에 언더 컷 영역을 형성하고, 상기 이미터 전극 창 내부를 내우는 이미터 전극을 형성한다.
본 발명의 일 실시예에서, 상기 SiGe 베이스층은 SiGe층 및 상부 진성 실리콘층을 차례로 적층하여 형성하고, 상기 베이스 전극층 및 상기 이미터 전극은 서로 다른 도전형으로 도우핑된 실리콘으로 형성하고, 상기 이미터 전극을 형성한 후 열처리공정을 적용하여 상기 상부 진성 실리콘층 내에 불순물을 확산시킴으로써 상기 SiGe 베이스층과 접속된 Si 이미터층 및 Si 베이스층을 형성할 수 있다.
종래기술에서 SiGe 베이스층의 식각을 방지하는 목적으로 형성되는 마스크 절연 패턴에 의해 Si 이미터층 및 Si 베이스층의 간격이 이격되는 것과 달리 본 발명에 따르면 Si 이미터층 및 Si 베이스층 간의 간격을 최소화시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따른 바이폴라 소자를 나타낸 단면도이다.
도 2를 참조하면, 제1 도전형의 반도체 기판(200) 상에 제2 도전형 불순물이 도우핑된 매몰 컬렉터층(202) 및 제2 도전형의 Si 컬렉터층(204)이 차례로 적층되어 있다. 상기 Si 컬렉터층(204)의 소정영역에 베이스 활성영역(A) 및 컬렉터 싱커영역(S)을 한정하는 소자분리막(206)이 배치되고, 상기 컬렉터 싱커영역(S)의 상기 Si 컬렉터층(204)에 컬렉터 컨택 플러그(230c)을 상기 매몰 컬렉터층(202)에 접속시키기 위한 제2 도전형의 컬렉터 싱커(204c)가 존재한다. 상기 Si 컬렉터층(204)은 상기 컬렉터 싱커(204c) 및 상기 매몰 컬렉터(202)보다 낮은 불순물 농도를 갖는다. 상기 베이스 활성영역 상에 SiGe 베이스층(208) 및 진성실리콘층(210)이 차례로 적층되고, 상기 진성실리콘층(210) 내에 상기 SiGe 베이스층(208)과 접속된 Si 이미터층(210e) 및 Si 베이스층(210b)이 존재한다. 상기 Si 베이스층(210b)은 상기 Si 이미터층(210e)의 양측에 위치한다. 상기 Si 이미터층(210e) 및 상기 Si 베이스층(210b)에 각각 이미터 전극(226) 및 베이스 전극(218)이 접속된다. 상기 이미터 전극(226) 및 상기 베이스 전극(218)은 서로 다른 도전형으로 도우핑된 실리콘으로 형성되고, 상기 Si 베이스층(210b) 및 상기 Si 이미터층(210e)은 각각 상기 베이스 전극(218) 및 상기 이미터 전극(226) 내부에 존재하는 불순물이 상기 진성 실리콘층(210)에 확산되어 이루어진다. 상기 이미터 전극(226)은 제2 도전형을 갖고, 상기 베이스 전극(218)은 제1 도전형을 갖는다.
본 발명의 바이폴라 소자에 있어서, 상기 이미터 전극(226)의 하부는 횡방향으로 확장되어 상기 확장된 영역의 상부에 상기 베이스 전극(218)이 오버랩된다. 상기 이미터 전극(226) 및 상기 베이스 전극(218)은 절연층으로 절연된다. 상기 절연층은 상기 이미터 전극의 확장된 영역 상부를 덮는 마스크 절연패턴(214), 상기 이미터 전극(226)의 확장된 하부 측벽 및 상기 마스크 절연패턴(214)의 측벽을 덮는 하부 측벽절연막(216), 상기 베이스 전극(218)의 상부를 덮는 캐핑절연막(220)과, 상기 캐핑절연막(220) 및 상기 베이스 전극(218)의 상기 이미터 전극(226)에 대향하는 측벽을 덮는 상부 측벽절연막(224)을 포함한다. 상기 이미터 전극(226) 및 상기 베이스 전극(218)은 상기 하부 측벽절연막(216)의 폭만큼 간경을 두고 상기 상부 진성실리콘층(210)에 접촉한다. 따라서, 종래기술에 비하여 상기 Si 이미터층(210e) 및 상기 Si 베이스층(210b)의 간격이 좁기 때문에 저항을 감소시켜 종래의 바이폴라 소자에 비하여 동작속도가 빠르고, 전류이득 또한 극대화 시킬 수 있다.
상기 바이폴라 소자의 전면을 층간절연막(228)이 덮는다. 또한, 상기 층간절연막(228) 및 상기 캐핑절연막(220)을 관통하여 상기 베이스 전극(218)에 베이스 콘택 플러그(230b)가 접속되고, 상기 층간절연막(228)을 관통하여 상기 이미터 전극(226)에 이미터 콘택 플러그(230e)가 접속되고, 상기 컬렉터 싱커(204c)에 컬렉터 콘택 플러그(230c)가 접속된다.
도 3 내지 도 7은 본 발명의 바람직한 실시예에 따른 바이폴라 소자의 제조방법을 설명하기 위하여 베이스 활성영역 부분을 도시한 공정단면도들이다.
도 3을 참조하면, 제1 도전형의 반도체 기판(200)에 제 2도전형의 불순물을 주입하여 매몰 컬렉터층(202)을 형성한다. NPN 바이폴라 소자의 경우 상기 제1 도전형은 P형에 해당하고, 상기 제2 도전형은 N형에 해당한다. 이어서, 상기 매몰 커렉터층(202) 상에 Si 컬렉터층(204)을 형성한다. 상기 Si 컬렉터층(204)은 상기 매몰 컬렉터층(202) 상에 단결정 실리콘을 에피택시얼 성장시켜 형성할 수 있다. 상기 Si 컬렉터층(204)을 형성하는 동안 제2 도전형의 불순물을 첨가하여 상기 Si 컬렉터층(204)은 상기 매몰 컬렉터층(202)보다 낮은 농도의 제2 도전형을 갖도록 형성하는 것이 바람직하다. 이어서, 상기 Si 컬렉터층(204)의 소정영역에 소자분리막(206)을 형성하여 베이스 활성영역을 한정한다. 이 때, 도시하지는 않았지만 상기 Si 컬렉터층(204)의 소정영역에 컬렉터 싱커영역(도 2의 S)이 한정될 수 있다.
도 4를 참조하면, 상기 소자분리막(206)이 형성된 결과물 전면에 SiGe베이스층(208) 및 진성 실리콘층(210)을 차례로 형성한다. 상기 SiGe 베이스층(208) 및 상기 진성실리콘층(210)은 에피택시얼 성장시키는 것이 바람직하다. 이 때, 상기 SiGe 베이스층(208)을 성장시키기 전에 SiGe에피택시얼층의 씨이드 층(seed layer)으로서 하부 진성실리콘층(도시 안함)을 먼저 형성할 수 있다. 상기 SiGe 베이스층(208)을 성장시키는 과정에서 제1 도전형의 불순물을 첨가하여 상기 SiGe베이스층(208)은 제1 도전형을 지니도록 형성하는 것이 바람직하다.
계속해서, 상기 진성실리콘층(210) 상에 산화막 및 마스크 절연막을 차례로 형성하고, 상기 마스크 절연막 및 상기 산화막을 순차적으로 패터닝하여 상기 진성실리콘층(210) 상에 차례로 적층된 산화막 패턴(212) 및 마스크 절연패턴(214)을 형성한다. 상기 마스크 절연막은 산화막 및 실리콘막과 식각선택비를 가지는 절연막으로써, 예컨대 실리콘질화막으로 형성하는 것이 바람직하다. 이어서, 상기 차례로 적층된 산화막 패턴(212) 및 상기 마스크 절연패턴(214)의 측벽에 하부 측벽절연막 패턴(216)을 형성한다. 상기 하부 측벽절연막 패턴(216)은 산화막과 식각선택비를 갖는 절연막으로써, 실리콘 질화막으로 형성하는 것이 바람직하다.
도 5를 참조하면, 상기 하부 측벽절연막 패턴(216)이 형성된 결과물 전면에 베이스 전극층(218) 및 캐핑절연층(220)을 형성한다. 상기 베이스 전극층(218)은 제1 도전형 불순물이 도우핑된 실리콘층으로 형성하는 것이 바람직하다. 상기 캐핑절연층(220) 및 상기 베이스 전극층(218)을 차례로 패터닝하여 상기 마스크 절연패턴을 노출시키는 이미터 전극 창(222)을 형성한다. 상기 베이스 전극층(218)은 바이폴라 소자의 베이스 전극에 해당한다.
도 6을 참조하면, 상기 이미터 전극 창(222)이 형성된 결과물 전면에 상부 절연막을 콘포말하게 형성한다. 상기 상부 절연막은 상기 마스크 절연패턴(214)과 동일한 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 계속해서, 상기 상부 절연막 및 상기 이미터 전극 창(222) 내의 상기 마스크 절연패턴(214)을 차례로 이방성 식각하여 상기 산화막 패턴(212)을 노출시킴과 동시에 상기 이미터 전극창(222)의 측벽들에 상부 측벽절연막 패턴(224)을 형성한다.
도 7을 참조하면, 상기 산화막 패턴(212)을 등방성 식각하여 제거한다. 그 결과, 상기 마스크 절연패턴(214) 하부에 언더 컷 영역이 형성되어 상기 상부 진성 실리콘층을 노출시킨다. 계속해서, 상기 언더 컷 영역을 포함한 상기 이미터 전극 창(222) 내부를 채우는 이미터 전극층을 형성하고, 상기 이미터 전극 층을 패터닝하여 상기 이미터 전극 창(222) 내에 상기 진성 실리콘층(210)과 접촉하는 이미터 전극(226)을 형성한다. 이 때, 상기 이미터 전극 층은 상기 베이스 전극층(218)과 다른 도전형, 본 실시예에서는 제2 도전형으로 도우핑된 실리콘층으로 형성하는 것이 바람직하다.
이어서, 상기 이미터 전극(226)이 형성된 결과물을 열처리하여 상기 이미터 전극(226) 및 상기 베이스 전극(218)내의 불순물을 상기 진성 실리콘층(218)으로 확산시켜 Si 이미터층(210e) 및 Si 베이스층(210b)을 각각 형성한다. 도시된 것과 같이, 상기 Si 이미터층(210e) 및 상기 Si 베이스층(210b) 사이의 간격은 상기 하부 측벽절연막 패턴(216)의 폭보다 작고, 불순물 확산의 정도에 따라 상기 Si 이미터층(210e)과 상기 Si 베이스층(210b)이 접합될 수도 있다.
결론적으로 본 발명에 따르면, Si 이미터층과 Si 베이스층 사이의 저항을 감소시킬 수 있기때문에 전류이득을 높일 수 있고, 동작속도를 가속화시킬 수 있다.
상술한 바와 같이 본 발명에 따르면, 바이폴러 소자의 이미터층과 베이스층 간의 저항을 낮추어 전류이득이 높고 빠른 동작속도를 갖는 바이폴러 소자를 제조할 수 있다.
Claims (9)
- SiGe 베이스층 상의 소정영역에 위치하는 Si 이미터층;상기 SiGe 베이스층 상의 상기 Si 이미터층 양측에 위치하는 Si 베이스층;상기 Si 이미터층 및 상기 Si 베이스층에 각각 접속된 이미터 전극 및 베이스 전극;및상기 이미터 전극 및 상기 베이스 전극 사이에 개재된 절연층을 포함하되,상기 이미터 전극의 하부는 횡방향으로 확장되어 그 확장된 영역 상부에 상기 베이스 전극이 오버랩되고, 상기 이미터 전극의 하부전면은 이미터층과 접촉하는 것을 특징으로 하는 바이폴라 소자.
- 제1 항에 있어서,상기 절연층은,상기 이미터 전극의 확장된 하부를 덮는 마스크 절연막 패턴;상기 이미터 전극의 확장된 하부측벽 및 상기 하부 절연층의 측벽을 덮는 하부 측벽산화막 패턴;상기 베이스 전극을 덮는 상부 절연막 패턴;및상기 상부절연막 패턴 및 상기 베이스 전극의 측벽을 덮는 상부 측벽산화막 패턴으로 구성된 것을 특징으로 하는 바이폴라 소자.
- 제1 항에 있어서,상기 SiGe 베이스층은 차례로 적층된 SiGe층 및 진성실리콘층을 포함하되,상기 Si 이미터층 및 상기 Si 베이스층은 각각 상기 진성실리콘층 내에 존재하며 상기 SiGe 베이스층과 접속된 것을 특징으로 하는 바이폴라 소자.
- 반도체 기판 상에 SiGe 베이스층 및 진성 실리콘층을 차례로 형성하는 단계;상기 진성 실리콘층 상의 소정영역에 차례로 적층된 마스크 산화막 패턴 및 마스크 절연막 패턴을 형성하는 단계;상기 마스크 산화막 패턴 및 상기 마스크 절연막 패턴의 측벽 모두를 덮는 하부 측벽절연막 패턴을 형성하는 단계;상기 하부 측벽절연막 패턴이 형성된 결과물 전면에 베이스 전극층 및 상부 절연막을 차례로 형성하는 단계;상기 상부절연막 및 상기 베이스 전극층을 차례로 패터닝하여 상기 마스크 패턴을 노출시키는 이미터 전극 창을 형성하는 단계;상기 이미터 전극 창의 측벽들을 덮는 상부 측벽스페이서를 형성함과 동시에 상기 이미터 전극 창 바닥의 상기 산화막 패턴을 노출시키는 단계;상기 산화막 패턴을 습식식각하여 상기 이미터 전극창 하부에 언더 컷 영역을 형성하는 단계;및상기 이미터 전극 창 내부를 채우는 이미터 전극을 형성하는 단계를 포함하는 바이폴라 소자의 제조방법.
- 제4 항에 있어서,상기 SiGe 베이스층을 형성하기 전에,상기 반도체 기판 상에 하부 진성실리콘층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 바이폴라 소자의 제조방법.
- 제4 항에 있어서,상기 SiGe 베이스층 및 상기 진성 실리콘층은 에피택시얼 성장방법을 사용하여 형성하는 것을 특징으로 하는 바이폴라 소자의 제조방법.
- 제4 항에 있어서,상기 마스크 패턴, 상기 하부 측벽절연막 및 상기 상부 측벽절연막은 실리콘질화막으로 형성하는 것을 특징으로 하는 바이폴라 소자의 제조방법.
- 제4 항에 있어서,상기 베이스 전극층 및 상기 이미터 전극은 서로 다른 도전형으로 도우핑된 실리콘으로 형성하고,상기 이미터 전극이 형성된 결과물을 열처리하여 상기 도우핑된 불순물을 상기 SiGe 베이스층 상부로 확산시켜 서로 다른 도전형을 갖는 Si 베이스층 및 Si 이미터층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 바이폴라 소자의 제조방법.
- 제4 항에 있어서,상기 이미터 전극이 형성된 후,상기 상부 절연막, 상기 베이스 전극층 및 상기 SiGe 베이스층을 차레로 패터닝하여 상기 SiGe 베이스층 상에 차례로 적층된 베이스 전극 및 상부 절연막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 바이폴라 소자의 제조방법.
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2001
- 2001-12-11 KR KR1020010078161A patent/KR20030047513A/ko not_active Application Discontinuation
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