JP3077798B2

JP3077798B2 - 半導体装置およびその製造方法

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Publication number: JP3077798B2
Application number: JP09250207A
Authority: JP
Inventors: 宏基藤井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-09-16
Filing date: 1997-09-16
Publication date: 2000-08-14
Anticipated expiration: 2017-09-16
Also published as: JPH1187359A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置および半
導体装置の製造方法に関し、特に自己整合型（セルフア
ライン型）バイポーラトランジスタの構造およびその製
造方法に関するものである。

【０００２】

【従来の技術】自己整合型バイポーラトランジスタに関
わる従来例として特開平６−２０４２３５号公報に記載
されたものについて説明する。その工程順断面図を図７
（ａ）〜（ｃ）および図８（ａ）〜（ｃ）に示す。まず
ｐ型シリコン基板１上にｎ⁺ 型埋め込み層２を形成した
後、ｎ型コレクタ層１５をエピタキシャル成長させる。
次に、このｎ型コレクタ層１５の表面のトランジスタを
形成しない部分およびコレクタ引き出し領域を分離する
領域に、素子分離酸化膜４を選択的に形成し、その後、
コレクタ引き出し領域にｎ型不純物を導入して、ｎ型コ
レクタ引き出し領域３を形成する。しかる後に、シリコ
ン酸化膜１０３、ベース引き出し電極を形成するための
ｐ⁺ 型ポリシリコン層５ａおよびシリコン窒化膜６をこ
の順に成長させる〔図７（ａ）〕。

【０００３】次に、エミッタ領域形成予定部のシリコン
窒化膜６、ｐ⁺ 型ポリシリコン層５ａをドライエッチン
グにより除去してエミッタ開口を形成する〔図７
（ｂ）〕。次に、露出したシリコン酸化膜１０３をウェ
ットエッチングにより除去しさらに横方向にエッチング
してスリット部１０４を形成する〔図７（ｃ）〕。その
後、このスリット部１０４を埋め込むように全面にポリ
シリコン膜８を成長させ〔図８（ａ）〕、等方性エッチ
ングによりスリット１０４内にのみポリシリコン膜８を
残すようにする〔図８（ｂ）〕。次に、開口部のｎ型コ
レクタ層１５上に熱酸化膜を形成した後、ｐ型不純物を
導入して真性ベース領域１４を形成する。サイドウォー
ル９を形成した後、ｎ⁺ 型エミッタポリシリコン電極１
０を形成する。続いて、シリコン窒化膜６とｐ⁺ 型ポリ
シリコン層５ａをパターニングしてｐ⁺型ベースポリシ
リコン電極５を形成した後、熱処理を行って、ｎ⁺ 型エ
ミッタポリシリコン電極１０下にｎ⁺ 型エミッタ領域１
３を形成すると共に、ｐ⁺ 型ベースポリシリコン電極５
からポリシリコン膜８を介して不純物を拡散させｐ⁺ 型
グラフトベース領域１２を形成する〔図８（ｃ）〕。

【０００４】

【発明が解決しようとする課題】バイポーラトランジス
タの高周波特性を向上させるためには、エミッタコンタ
クトの両側からベース電極をとってベースポリシリコン
電極５の抵抗を下げるダブルベース構造が有利である。
例えば、電力利得が１になる周波数である最高発振周波
数ｆｍａｘは、ベース抵抗の１／２乗に反比例し、ベー
ス抵抗の低減が最高発振周波数ｆｍａｘの向上に寄与す
る。また、最高発振周波数ｆｍａｘはコレクタ−ベース
間の容量の１／２乗にも反比例するので、このコレクタ
−ベース間容量を低減させることも重要になる。ところ
が、ダブルベース構造にするとシングルベース構造より
も素子分離酸化膜４上のベースポリシリコン電極５の面
積が増えるため、素子分離酸化膜４を介した、コレクタ
層１５−ベースポリシリコン電極５間の寄生容量が増加
することになる。

【０００５】すなわち、図９（ａ）、（ｂ）に示すよう
に、ｐ⁺ 型ベースポリシリコン電極５とコレクタ領域１
５とが、素子分離酸化膜４を介して広い面積に渡って対
向しており、ここで大きなコレクタ−ベース間容量が寄
生するため、これにより高周波特性などの各種のトラン
ジスタ特性が劣化する。図９（ｂ）に示すベース領域の
平面レイアウトにおいて、レイアウトサイズを例えば、
エミッタ開口の面積を０．６×１．６μｍ² 、エミッタ
開口部と素子分離酸化膜４間のマージンを０．４μｍ、
その内の埋め込みポリシリコン膜８の領域の幅を０．４
μｍ、ｐ⁺ 型ベースポリシリコン電極５の面積を４．６
×３．２μｍ² 、とし、素子分離酸化膜４の厚さを２０
０ｎｍ、スリット部の酸化膜厚を５０ｎｍとしたとき、
ｎ型コレクタ層１５とｐ⁺ 型ベースポリシリコン電極５
との間に素子分離酸化膜４による容量が２．０ｆＦ付
く。ｎ型コレクタ層１５とベース領域１２、１４の接合
容量は通常２．５〜３．０ｆＦであるので、この寄生容
量はコレクタ−ベース間全体の容量を６７〜８０％も増
加させることになる。

【０００６】トランジスタの微細化に伴い、真性ベース
領域１４の面積も小さくなり、前記例のように素子分離
酸化膜を介したコレクタ層１５−ベースポリシリコン電
極５間の寄生容量のコレクタ−ベース間全体の寄生容量
に占める割合が大きくなってくる。従って、例えば最高
発振周波数ｆｍａｘの向上という観点からすれば、コレ
クタ−ベース間のベース抵抗の低減による効果を、コレ
クタ−ベース間容量の増加分が打ち消してしまうことに
なる。前記例の平面レイアウトをもつバイポーラトラン
ジスタでは、ベース抵抗が４０〜５０％減少し、コレク
タ−ベース間容量が６７〜８０％増加するので、ダブル
ベース構造にしたことによる最高発振周波数ｆｍａｘの
向上は高々９％にとどまってしまう。このことを解決す
るための手段としては、素子分離酸化膜４を厚くした
り、ｐ⁺ 型ベースポリシリコン電極５の占める面積を減
少させたりすることが挙げられる。しかし、素子分離酸
化膜４を厚くすればバーズビークを大きくすることにな
り、また、ｐ⁺ 型ベースポリシリコン電極５の占める面
積を減少させれば、ベースコンタクト開口時などの目合
わせずれの条件をより厳しくし、エミッタ−ベース間の
配線ピッチをより厳しい条件で製造しなければならなく
なる不都合が生じる。したがって、本発明の解決すべき
課題は、素子分離酸化膜を厚くしたりベースポリシリコ
ン電極の占有面積を縮小することなく、コレクタ−ベー
ス電極間の寄生容量を削減できるようにすることであ
る。

【０００７】

【課題を解決するための手段】上述した本発明の課題
は、コレクタ層−ベースポリシリコン電極間に介在する
素子分離酸化膜の一部をエッチング除去してその部分を
空洞とすることによって、解決することができる。

【０００８】［作用］本発明の半導体装置においては、
コレクタ層−ベースポリシリコン電極間の素子分離酸化
膜の一部が空洞になされる。シリコン酸化膜の誘電率が
３．９であり、空気のそれがほぼ１であるので、シリコ
ン酸化膜の全膜厚を空洞に置き換えたものとすると、そ
の部分の容量をほぼ１／４に低減することができる。

【０００９】

【発明の実施の形態】本発明の半導体装置は、第１導電
型のコレクタ層（１５）と、前記コレクタ層上に形成さ
れた素子分離酸化膜（４）と、前記素子分離酸化膜によ
って区画された前記コレクタ層の表面領域内に形成され
た第２導電型のベース領域（１２、１４）と、前記ベー
ス領域の表面の外周部に接続され前記素子分離酸化膜上
に延在する第２導電型のポリシリコンからなるベース引
き出し電極（５）と、前記ベース領域の表面領域に形成
された第１導電型のエミッタ領域（１３）と、前記エミ
ッタ領域に接触する、前記ベース引き出し電極からは絶
縁膜（９）を介して絶縁されたエミッタ引き出し電極
（１０）と、を有するものであって、少なくとも前記コ
レクタ層と前記ベース引き出し電極との間に形成された
前記素子分離酸化膜の一部は除去されてその部分が空洞
（１１）となされていることを特徴としている。そし
て、好ましくは、前記ベース引き出し電極は環状に形成
され、前記絶縁膜は前記ベース引き出し電極の側面に形
成されたサイドウォールスペーサであり、かつ、前記エ
ミッタ引き出し電極は第１導電型のポリシリコンによっ
て形成され、前記エミッタ領域は前記エミッタ引き出し
電極からの不純物拡散によって形成される。また、前記
空洞部−前記絶縁膜間であって、前記ベース領域−前記
ベース引き出し電極間には、第２導電型の半導体層
（８、１７）、または、前記絶縁膜寄りに第２導電型の
半導体層（８、１７）および前記空洞部寄りにシリコン
酸化膜（７）が形成されており、該第２導電型半導体層
により前記ベース領域−前記ベース引き出し電極間が電
気的に接続される。

【００１０】また、本発明の半導体装置の製造方法は、
（１）第１導電型コレクタ層上に、選択的に素子分離酸
化膜を形成し、素子分離酸化膜に覆われていない領域上
に素子分離酸化膜より薄いシリコン酸化膜を形成する工
程と、（２）前記素子分離酸化膜および前記シリコン酸
化膜上に第２導電型のポリシリコン膜およびシリコン酸
化膜とはエッチング性を異にする絶縁膜とをこの順に形
成する工程と〔図１（ｂ）；図４（ｂ）〕、（３）前記
絶縁膜、前記ポリシリコン膜および前記シリコン酸化膜
を選択的にエッチング除去して、前記素子分離酸化膜に
囲まれた前記コレクタ層の中央部にエミッタ開口を形成
する工程と〔図１（ｃ）；図４（ｃ）〕、（４）前記エ
ミッタ開口に露出した前記シリコン酸化膜をエッチング
除去し、さらに前記シリコン酸化膜を横方向にエッチン
グしてスリットを形成するとともに前記コレクタ層と前
記ポリシリコン膜との間に挟まれた前記素子分離酸化膜
を一部エッチング除去して空洞を形成する工程と〔図２
（ａ）；図４（ｄ）〕、（５）前記スリット内部に半導
体層を形成するとともに前記エミッタ開口下の前記コレ
クタ層の表面に第２導電型の真性ベース領域を形成する
工程と〔図３（ｂ）、図６（ｂ）〕、（６）前記エミッ
タ開口の内壁部にサイドウォールスペーサを形成し、該
サイドウォールスペーサに囲まれた領域内に第１導電型
のエミッタポリシリコン電極を形成する工程と、（７）
熱処理を行って前記エミッタポリシリコン電極の不純物
を前記真性ベース領域内に拡散させてエミッタ領域を形
成する工程と〔図３（ｃ）；図５（ｃ）、図６
（ｃ）〕、を有する。そして、好ましくは、前記第
（５）の工程には、前記スリット部および前記空洞部
の内側周りにシリコン酸化膜を埋め込んだ後、前記スリ
ット内に埋め込まれたシリコン酸化膜の内前記エミッタ
開口寄りの一部を除去して再びスリットを形成するサブ
工程〔図２（ｃ）〕、全面にポリシリコンを成長さ
せ、前記スリットに埋め込まれたポリシリコンのみを残
すように他の部分のポリシリコンを除去するサブ工程
〔図３（ａ）〕、前記エミッタ開口下の前記コレクタ
層の表面に第２導電型の不純物を導入して真性ベース領
域を形成するサブ工程〔図３（ｂ）〕、が含まれている
か、若しくは、全面にポリシリコンを成長させた後、
このポリシリコンの内前記スリット内および前記空洞の
内壁に形成されたポリシリコンのみを残すように他の部
分のポリシリコンを除去するサブ工程〔図５（ｂ）〕、
前記エミッタ開口下の前記コレクタ層の表面に第２導
電型の不純物を導入して真性ベース領域を形成するサブ
工程、が含まれている。

【００１１】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。［第１の実施例］図１（ａ）〜（ｃ）、図２（ａ）〜
（ｄ）および図３（ａ）〜（ｃ）は、本発明の第１の実
施例を示す製造工程順の断面図である。まず、ｐ型シリ
コン基板１上にｎ型不純物をイオン注入してｎ⁺ 型埋め
込み層２を形成し、その後、全体に厚さ１〜２μｍ、比
抵抗０．５〜２Ω・ｃｍのシリコンエピタキシャル層か
らなるｎ型コレクタ層１５を形成する。１０〜４０ｎｍ
の熱酸化膜１０１を形成した後、シリコン窒化膜１０２
を１００〜２００ｎｍの厚さに成長させる。次に、レジ
ストマスクを用いて、バイポーラトランジスタをつくる
領域のシリコン窒化膜１０２、酸化膜１０１をドライエ
ッチングにより除去し、さらにｎ型コレクタ層１５を３
０〜１００ｎｍの厚さ分だけドライエッチングにより除
去した後、レジストマスクを除去する。次に、素子分離
用の熱酸化膜４を２００〜４００ｎｍの膜厚に選択的に
成長させる〔図１（ａ）〕。

【００１２】続いて、シリコン窒化膜１０２、酸化膜１
０１をウェツトエッチングにより除去した後、レジスト
マスクを用いて、コレクタ引き出し領域にのみｎ型不純
物をイオン注入してｎ⁺ 型コレクタ引き出し層３を形成
する。レジストマスクを除去した後、２０〜１００ｎｍ
のシリコン酸化膜１０３、１５０〜３００ｎｍのｐ⁺型
ポリシリコン層５ａ、１５０〜３００ｎｍのシリコン窒
化膜６をこの順に成長させる〔図１（ｂ）〕。次に、エ
ミッタ形成予定部分の領域のシリコン窒化膜６およびｐ
⁺ 型ポリシリコン層５ａをレジストマスクを用いてドラ
イエッチングにより選択的に除去してエミッタ開口を形
成する〔図１（ｃ）〕。しかる後に、ウェットエッチン
グによりシリコン酸化膜１０３を除去してスリット１０
４を形成する。このスリット１０４の厚さは、シリコン
酸化膜１０３の厚さで決まることになる。また、このウ
ェツトエッチングの際、素子分離酸化膜４の一部を除去
して、空洞１１を形成する〔図２（ａ）〕。

【００１３】次に、スリット１０４の厚さの半分から２
倍までの膜厚をもつシリコン酸化膜７を成長させること
によりスリット１０４をシリコン酸化膜７で埋め込む
〔図２（ｂ）〕。そして、ウェツトエッチングにより露
出しているシリコン酸化膜７を除去するとともにポリシ
リコン層５ａ下のシリコン酸化膜７を一部エッチングし
てスリット１０４を形成する〔図２（ｃ）〕。その後、
スリット１０４の厚さの半分から２倍までの膜厚をもつ
ポリシリコン膜８を成長させ、スリット１０４を埋め込
む〔図２（ｄ）〕。ここで、スリット部分１０４のアス
ペクト比が１００より高いと、この部分に埋め込んだポ
リシリコン膜８が均一に成長せずに所々でボイドが発生
し、後に形成されるｐ⁺ 型ベースポリシリコン電極５と
ｐ⁺ 型グラフトベース領域１２との間の接触が不十分に
なってベース抵抗が増大するので、例えばスリット１０
４の幅が０．３μｍの場合には、スリット１０４の厚さ
（シリコン酸化膜１０３の膜厚で決まる）は３０ｎｍ以
上にする必要がある。次に、ポリシリコン膜８を、下地
のｎ型コレクタ層１５にエッチングダメージを与えない
ように、例えばＣＦ₄ の低エネルギーラジカルイオンエ
ッチングにより、スリット１０４内にのみ残るよう除去
する〔図３（ａ）〕。

【００１４】しかる後に、エミッタ開口部にボロン又は
ＢＦ₂ を、例えばエネルギー１０〜３０ｋｅＶ、ドーズ
量２〜７×１０¹³ｃｍ^-2の条件でイオン注入して真性ベ
ース領域１４を形成する。その後、シリコン酸化膜を全
面に堆積し、このシリコン酸化膜を異方性ドライエッチ
ングによりエッチバックして、エミッタ開口部の内側面
にサイドウォール９を形成する〔図３（ｂ）〕。次に、
全面にｎ⁺ 型ポリシリコン膜を１５０〜３００ｎｍの膜
厚に成長させ、レジストマスクを用いて少なくともエミ
ッタ開口部に残るようにパターニングしてｎ⁺ 型エミッ
タポリシリコン電極１０を形成する。その後、シリコン
窒化膜６、ｐ⁺ 型ポリシリコン層５ａを、パターニング
してｐ⁺ 型ベースポリシリコン電極５を形成する。

【００１５】次に、ＲＴＡ（ラピッドサーマルアニーリ
ング）法により、１０００〜１０５０℃、１０〜３０秒
の条件で熱処理を加え、ｎ⁺ 型エミッタポリシリコン電
極１０を拡散源としてリンを拡散させてｎ⁺ 型エミッタ
領域１３を形成すると同時に、ｐ⁺ 型ベースポリシリコ
ン電極５を拡散源としてボロンを拡散させ、ｐ⁺ 型グラ
フトベース領域１２を形成する〔図３（ｃ）〕。この実
施例によれば、素子分離酸化膜４の一部に空洞１１を設
けたことによりこの部分の誘電率が下がり、この部分の
ｎ型コレクタ層１５とｐ⁺ 型ベースポリシリコン電極５
との間の寄生容量が約１／４に減少する。図９に示した
平面レイアウトをもつバイポーラトランジスタの場合、
素子分離酸化膜４をｐ⁺ 型ベースポリシリコン電極５の
端から例えば０．２〜０．６μｍのマージンをもって除
去すれぼ、図４（ｂ）の平面レイアウトに示すように、
リング状に空洞部ができる。図４（ａ）はこの平面レイ
アウトとの対応関係を示すバイポーラトランジスタの断
面図である。素子分離酸化膜４がｐ⁺ 型ベースポリシリ
コン電極５の端から０．３μｍのマージンをもって除去
された場合（グラフトベース１２端より素子分離酸化膜
４を１．３μｍ掘り込んだ場合）、この空洞により、コ
レクターベース間の全体の寄生容量を２５〜２８％も減
らすことができる。従って、ベースポリシリコン電極の
面積を減少させることなくコレクタ−ベース間の寄生容
量を減少させることができるので、平面レイアウトのマ
ージンを無理に縮小させなくとも高性能なバイポーラト
ランジスタを提供することができる。

【００１６】［第２の実施例］図５（ａ）〜（ｄ）は、
本発明の第２の実施例を示す工程順の断面図である。図
５（ａ）に示す、ウェットエッチングによりシリコン酸
化膜および素子分離酸化膜４の一部を除去してスリット
１０４および空洞１１を形成するところまでの製造工程
は、図１（ａ）〜図２（ａ）に示した第１の実施例の場
合と同じであるので、図示およびその詳細な説明は省略
する。図５（ａ）に示す状態に加工した後、スリット１
０４の厚さの半分から２倍までの膜厚をもつポリシリコ
ン膜８を全面に成長させる〔図５（ｂ）〕。次に、ポリ
シリコン膜８を、下地のｎ型コレクタ層１５にエッチン
グダメージを与えないように、例えばＣＦ₄ の低エネル
ギーラジカルイオンエッチングにより、スリット１０４
部分にのみ残るよう除去する〔図５（ｃ）〕。その後の
製造工程は、第１の実施例と同様であるので省略する
が、最終的に、図５（ｄ）に示す断面構造となる。

【００１７】この実施例によれば、第１の実施例と同様
に、素子分離酸化膜４の一部に空洞１１を設けたことに
より、この部分のｎ型コレクタ層１５とｐ⁺ 型ベースポ
リシリコン電極５との間の寄生容量が約１／４に減少
し、かつ、従来の製造工程に工程数を追加する必要がな
い。但し、本実施例の場合、埋め込みポリシリコン膜８
が空洞１１内部に残っているため、熱処理の際には、例
えば１０００〜１０５０℃、１０〜３０秒によるＲＴＡ
法などの適度な条件により、ボロンが空洞１１内部に埋
め込まれたポリシリコン膜８へ拡散しないようにしてｐ
⁺ 型グラフトベース１２の領域の拡大を防ぎ、コレクタ
層１５−グラフトベース１２間の容量を増加させないよ
うにする必要がある。

【００１８】［第３の実施例］図６（ａ）〜（ｃ）は、
本発明の第３の実施例を示す工程順の断面図である。図
１（ａ）〜（ｃ）に示す、エミッタ開口を形成するまで
の工程は第１の実施例の場合と同様である。図１（ｃ）
の状態に加工した後、シリコン窒化膜を全面に堆積し異
方性ドライエッチングによりエッチバックを行って、エ
ミッタ開口の内壁部にサイドウォール１６を形成する
〔図６（ａ）〕。その後、図２（ａ）〜（ｃ）に示され
る工程と同様の工程により、空洞１１およびスリットを
形成する。次に、シリコンをスリットの厚さの０．５〜
１倍の厚さに選択エピタキシャル成長させて、ｎ型コレ
クタ層１５の表面にｐ型シリコン層を形成する。このと
き、ｎ型コレクタ層１６の表面からは単結晶シリコンが
成長し、ｐ⁺ 型ポリシリコン層５ａの下面からはポリシ
リコンが成長して、スリット内部を埋め込む〔図６
（ｂ）〕。その後、第１の実施例の場合と同様に、サイ
ドウォール９とｐ⁺ 型エミッタポリシリコン電極１０を
形成し、ＲＴＡ法により熱処理を行うと、ｐ⁺ 型グラフ
トベース領域１２とｎ⁺ 型エミッタ領域１３が形成され
る

【００１９】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された範囲内において各種の変更が可
能なものである。例えば、導電型をすべて逆にしてｐｎ
ｐバイポーラトランジスタに本発明を適用することがで
きる。また、第２の実施例と第３の実施例とを組み合わ
せて、空洞１１およびスリットに酸化膜７を形成するこ
となく、ｐ型シリコン層を選択エピタキシャル成長させ
るようにしてもよい。

【００２０】

【発明の効果】以上説明したように、本発明の半導体装
置は、コレクタ層とベースポリシリコン電極に挟まれた
素子分離酸化膜の一部を除去してその部分を空洞とした
ものであるので、この部分の誘電率を低くすることがで
きる。従って、本発明によれば、コレクタ−ベース間の
全体の寄生容量を低減することができ、バイポーラトラ
ンジスタの高周波特性として重要な最高遮断周波数ｆｍ
ａｘを向上させることができる。また、ベースポリシリ
コン電極の面積を減少させることなくコレクタ−ベース
間の寄生容量を減少きせることができるので、平面レイ
アウトのマージンを縮小させることなく高性能なバイポ
ーラトランジスタを得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順断面図の一部。

【図２】本発明の第１の実施例の製造方法を説明するた
めの、図１の工程に続く工程での工程順断面図の一部。

【図３】本発明の第１の実施例の製造方法を説明するた
めの、図２の工程に続く工程での工程順断面図。

【図４】本発明の第１の実施例により製作された縦形ｎ
ｐｎバイポーラトランジスタの平面図および断面図。

【図５】本発明の第２の実施例の製造方法を説明するた
めの工程順断面図。

【図６】本発明の第３の実施例の製造方法を説明するた
めの工程順断面図。

【図７】従来例の製造方法を説明するための工程順断面
図の一部。

【図８】従来例の製造方法を説明するための、図７の工
程に続く工程での工程順断面図。

【図９】従来例により製造された縦形ｎｐｎバイポーラ
トランジスタの平面図および断面図。

【符号の説明】

１ｐ型シリコン基板２ｎ⁺ 型埋め込み層３ｎ⁺ 型コレクタ引き出し領域４素子分離酸化膜５ａｐ⁺ 型ポリシリコン層５ｐ⁺ 型ベースポリシリコン電極６シリコン窒化膜７酸化膜８ポリシリコン膜９サイドウォール１０ｎ⁺ 型エミッタポリシリコン電極１１空洞１２ｐ⁺ 型グラフトベース領域１３ｎ⁺ 型エミッタ領域１４真性ベース領域１５ｎ型コレクタ層１６サイドウォール１７ｐ型シリコン層１０１熱酸化膜１０２シリコン窒化膜１０３シリコン酸化膜１０４スリット

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型のコレクタ層と、前記コレク
タ層上に形成された素子分離酸化膜と、前記素子分離酸
化膜によって区画された前記コレクタ層の表面領域内に
形成された第２導電型のベース領域と、前記ベース領域
の表面の外周部に接続され前記素子分離酸化膜上に延在
する、第２導電型のポリシリコンからなるベース引き出
し電極と、前記ベース領域の表面領域に形成された第１
導電型のエミッタ領域と、前記エミッタ領域に接触す
る、前記ベース引き出し電極からは絶縁膜を介して絶縁
されたエミッタ引き出し電極と、を有する半導体装置に
おいて、少なくとも前記コレクタ層と前記ベース引き出
し電極との間に形成された前記素子分離酸化膜の一部は
除去されてその部分が空洞になされていることを特徴と
する半導体装置。
【請求項２】前記ベース引き出し電極は環状に形成さ
れ、前記絶縁膜は前記ベース引き出し電極の側面に形成
されたサイドウォールスペーサであり、かつ、前記エミ
ッタ引き出し電極は第１導電型のポリシリコンによって
形成され、前記エミッタ領域は前記エミッタ引き出し電
極からの不純物拡散によって形成されたものであること
を特徴とする請求項１記載の半導体装置。
【請求項３】前記空洞と前記絶縁膜との間であって、
前記ベース領域−前記ベース引き出し電極間には、第２
導電型の半導体層、または、前記絶縁膜寄りに第２導電
型の半導体層および前記空洞寄りにシリコン酸化膜が形
成されており、該第２導電型半導体層により前記ベース
領域−前記ベース引き出し電極間が電気的に接続されて
いることを特徴とする請求項１または２記載の半導体装
置。
【請求項４】（１）第１導電型コレクタ層上に、選択
的に素子分離酸化膜を形成し、素子分離酸化膜に覆われ
ていない領域上に素子分離酸化膜より薄いシリコン酸化
膜を形成する工程と、（２）前記素子分離酸化膜および前記シリコン酸化膜上
に第２導電型のポリシリコン膜およびシリコン酸化膜と
はエッチング性を異にする絶縁膜とをこの順に形成する
工程と、（３）前記絶縁膜および前記ポリシリコン膜を選択的に
エッチング除去して、前記素子分離酸化膜に囲まれた前
記コレクタ層の中央部にエミッタ開口を形成する工程
と、（４）前記エミッタ開口に露出した前記シリコン酸化膜
をエッチング除去し、さらに前記シリコン酸化膜を横方
向にエッチングしてスリットを形成するとともに前記コ
レクタ層と前記ポリシリコン膜との間に挟まれた前記素
子分離酸化膜を一部エッチング除去して空洞を形成する
工程と、（５）前記スリット内部に半導体層を形成するとともに
前記エミッタ開口下の前記コレクタ層の表面に第２導電
型の真性ベース領域を形成する工程と、（６）前記エミッタ開口の内壁部にサイドウォールスペ
ーサを形成し、該サイドウォールスペーサに囲まれた領
域内に第１導電型のエミッタポリシリコン電極を形成す
る工程と、（７）熱処理を行って前記エミッタポリシリコン電極の
不純物を前記真性ベース領域内に拡散させてエミッタ領
域を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項５】前記第（５）の工程には、前記スリッ
ト部および前記空洞部の内側周りにシリコン酸化膜を埋
め込んだ後、前記スリット内に埋め込まれたシリコン酸
化膜の内前記エミッタ開口寄りの一部を除去して再びス
リットを形成するサブ工程、全面にポリシリコンを成
長させ、前記スリットに埋め込まれたポリシリコンのみ
を残すように他の部分のポリシリコンを除去するサブ工
程、前記エミッタ開口下の前記コレクタ層の表面に第
２導電型の不純物を導入して真性ベース領域を形成する
サブ工程、が含まれていることを特徴とする請求項４記
載の半導体装置の製造方法。
【請求項６】前記第（５）の工程には、全面にポリ
シリコンを成長させた後、このポリシリコンの内前記ス
リット内および前記空洞の内壁に形成されたポリシリコ
ンのみを残すように他の部分のポリシリコンを除去する
サブ工程、前記エミッタ開口下の前記コレクタ層の表
面に第２導電型の不純物を導入して真性ベース領域を形
成するサブ工程、が含まれていることを特徴とする請求
項４記載の半導体装置の製造方法。
【請求項７】前記第（３）の工程の後前記第（４）の
工程に先立って、前記エミッタ開口内壁面に、シリコン
酸化膜とはエッチング性を異にする材料からなる難エッ
チング性サイドウォールスペーサを形成する工程が付加
され、かつ、前記第（５）の工程には、前記スリット
部および前記空洞部の内側周りにシリコン酸化膜を埋め
込んだ後、前記スリット内に埋め込まれたシリコン酸化
膜の内前記エミッタ開口寄りの一部を除去して再びスリ
ットを形成するサブ工程、第２導電型のシリコンの選
択成長を行って、前記エミッタ開口の下部において真性
ベース領域となるとともに前記スリット内を埋め込む第
２導電型半導体層を形成するサブ工程、が含まれている
ことを特徴とする請求項４記載の半導体装置の製造方
法。