JP2000068281A - バイポーラトランジスタ半導体装置及びその製造方法 - Google Patents
バイポーラトランジスタ半導体装置及びその製造方法Info
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- JP2000068281A JP2000068281A JP10233037A JP23303798A JP2000068281A JP 2000068281 A JP2000068281 A JP 2000068281A JP 10233037 A JP10233037 A JP 10233037A JP 23303798 A JP23303798 A JP 23303798A JP 2000068281 A JP2000068281 A JP 2000068281A
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Abstract
(57)【要約】
【課題】 ダブルポリシリコンバイポーラトランジスタ
半導体装置におけるベース・エミッタ間を絶縁膜を介し
て分離するトランジスタ装置とその製造方法を提供す
る。 【解決手段】 真性ベース層７に接続するリンクベース
層６を備えたバイポーラトランジスタ半導体装置に於い
て、半導体基板上に備えられた前記リンクベース層６
と、リンクベース層６に接続する前記半導体基板に形成
された前記真性ベース層７と、このリンクベース層６と
エミッタ領域１５を絶縁体により分離するサイドウォー
ル１０，１２とを備える。 【効果】 ベース・エミッタ間の耐圧を向上させ、かつ
接合容量を減少させることにより周波数特性を向上さ
せ、またベース抵抗を小さくすることができる。
半導体装置におけるベース・エミッタ間を絶縁膜を介し
て分離するトランジスタ装置とその製造方法を提供す
る。 【解決手段】 真性ベース層７に接続するリンクベース
層６を備えたバイポーラトランジスタ半導体装置に於い
て、半導体基板上に備えられた前記リンクベース層６
と、リンクベース層６に接続する前記半導体基板に形成
された前記真性ベース層７と、このリンクベース層６と
エミッタ領域１５を絶縁体により分離するサイドウォー
ル１０，１２とを備える。 【効果】 ベース・エミッタ間の耐圧を向上させ、かつ
接合容量を減少させることにより周波数特性を向上さ
せ、またベース抵抗を小さくすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラトラン
ジスタ半導体装置及びその製造方法に関し、更に詳しく
は、エミッタとベース電極配線層が共にポリシリコンで
形成されたバイポーラトランジスタ半導体装置及びその
製造方法に関する。
ジスタ半導体装置及びその製造方法に関し、更に詳しく
は、エミッタとベース電極配線層が共にポリシリコンで
形成されたバイポーラトランジスタ半導体装置及びその
製造方法に関する。
【０００２】
【従来の技術】いわゆるダブルポリシリコン構造のバイ
ポーラトランジスタ半導体装置では、ポリシリコン層で
形成されたエミッタ電極とポリシリコン層で形成された
ベース電極を分離し、且つ真性ベース領域の表層にエミ
ッタ領域を自己整合的（セルフアライン）に形成するた
めのサイドウォールが形成されている。そして、サイド
ウォールの直下の半導体基板には真性ベース領域とグラ
フトベース領域とを接続し、同時にサイドウォールの直
下の不純物（ｎｐｎトランジスタの場合はアクセプタ）
濃度の安定化を図るためのリンクベース領域が形成され
ている。このリンクベース領域はサイドウォール形成前
に、イオンインプランテーション法を用いて形成され
る。しかしながら、図４の断面図に示すように、従来の
バイポーラトランジスタ半導体装置では、エミッタ領域
１１１の側周にリンクベース領域１１２が接合してい
る。
ポーラトランジスタ半導体装置では、ポリシリコン層で
形成されたエミッタ電極とポリシリコン層で形成された
ベース電極を分離し、且つ真性ベース領域の表層にエミ
ッタ領域を自己整合的（セルフアライン）に形成するた
めのサイドウォールが形成されている。そして、サイド
ウォールの直下の半導体基板には真性ベース領域とグラ
フトベース領域とを接続し、同時にサイドウォールの直
下の不純物（ｎｐｎトランジスタの場合はアクセプタ）
濃度の安定化を図るためのリンクベース領域が形成され
ている。このリンクベース領域はサイドウォール形成前
に、イオンインプランテーション法を用いて形成され
る。しかしながら、図４の断面図に示すように、従来の
バイポーラトランジスタ半導体装置では、エミッタ領域
１１１の側周にリンクベース領域１１２が接合してい
る。
【０００３】すなわち、グラフトベース取り出し１１３
ｂとその上層の酸化シリコン膜１１４とに形成した開口
部の側壁にサイドウォール１１６を形成する前に、イオ
ンインプランテーション法によって上記開口部より不純
物を注入することにより、上記リンクベース領域１１２
はこの開口部に形成した半導体基板の上層に形成され
る。そのためサイドウォール１１６を形成した後に、上
記開口部に形成した第２層目のエミッタ電極層１１７か
らの不純物の拡散によって真性ベース領域１１８の表層
に形成されるエミッタ領域１１１は、横方向にも拡散す
るために上記リンクベース領域１１２に確実に接合する
ことになる。
ｂとその上層の酸化シリコン膜１１４とに形成した開口
部の側壁にサイドウォール１１６を形成する前に、イオ
ンインプランテーション法によって上記開口部より不純
物を注入することにより、上記リンクベース領域１１２
はこの開口部に形成した半導体基板の上層に形成され
る。そのためサイドウォール１１６を形成した後に、上
記開口部に形成した第２層目のエミッタ電極層１１７か
らの不純物の拡散によって真性ベース領域１１８の表層
に形成されるエミッタ領域１１１は、横方向にも拡散す
るために上記リンクベース領域１１２に確実に接合する
ことになる。
【０００４】このように、真性ベース領域１１８と比較
して高濃度のリンクベース領域１１２がエミッタ領域と
接合するため、エミッタ・ベース間における耐圧の劣
化、信頼性の低下、接合容量の増大等の問題が生じる。
逆に、上記問題を危惧することにより、リンクベース領
域１１２の不純物濃度を上げられないことから、ベース
抵抗の増大を招きトランジスタの電気的特性の劣化に繋
がる。
して高濃度のリンクベース領域１１２がエミッタ領域と
接合するため、エミッタ・ベース間における耐圧の劣
化、信頼性の低下、接合容量の増大等の問題が生じる。
逆に、上記問題を危惧することにより、リンクベース領
域１１２の不純物濃度を上げられないことから、ベース
抵抗の増大を招きトランジスタの電気的特性の劣化に繋
がる。
【０００５】
【発明が解決しようとする課題】本発明は、上述した半
導体装置におけるベース領域の形成方法とこの形成方法
により形成されたバイポーラトランジスタの半導体装置
のベース・エミッタ間の構造を改善することにある。ま
たベース・エミッタ間の構造を改善することにより、こ
のベース・エミッタ間の電気的耐圧を向上させるととも
に、エミッタ・ベース接合容量を減少させることにあ
る。さらにベース領域の不純物濃度を上げてベース抵抗
を小さくし、電気的特性とくに高周波特性の改善、雑音
特性（ノイズフィギュアー）等を小さくすることにあ
る。
導体装置におけるベース領域の形成方法とこの形成方法
により形成されたバイポーラトランジスタの半導体装置
のベース・エミッタ間の構造を改善することにある。ま
たベース・エミッタ間の構造を改善することにより、こ
のベース・エミッタ間の電気的耐圧を向上させるととも
に、エミッタ・ベース接合容量を減少させることにあ
る。さらにベース領域の不純物濃度を上げてベース抵抗
を小さくし、電気的特性とくに高周波特性の改善、雑音
特性（ノイズフィギュアー）等を小さくすることにあ
る。
【０００６】
【課題を解決するための手段】本願の第１の発明は、真
性ベース領域に接続するリンクベース領域を備えたバイ
ポーラトランジスタ半導体装置に於いて、半導体基板上
に形成された前記リンクベース領域と、リンクベース領
域に接続する半導体基板に形成された真性ベース領域
と、リンクベース領域とエミッタ領域を絶縁体により分
離するスペーサ領域とを備えたバイポーラトランジスタ
半導体装置である。
性ベース領域に接続するリンクベース領域を備えたバイ
ポーラトランジスタ半導体装置に於いて、半導体基板上
に形成された前記リンクベース領域と、リンクベース領
域に接続する半導体基板に形成された真性ベース領域
と、リンクベース領域とエミッタ領域を絶縁体により分
離するスペーサ領域とを備えたバイポーラトランジスタ
半導体装置である。
【０００７】本願の第２の発明は、バイポーラトランジ
スタ半導体装置の製造方法に於いて、第１の導電型の半
導体基板上にベース電極の取り出しとなる第２の導電型
の不純物を含む第１の導電層を形成する工程と、この第
１の導電層上に第１の絶縁層を形成する工程と、レジス
トマスクにより第１の絶縁層及びこの第１の導電層の一
部を連続して開口し、第１の開口部を形成する工程と、
イオン注入法により高濃度の第２の導電型の不純物を第
１の開口部に注入しリンクベース層を形成する工程と、
イオン注入法によりリンクベース層の下に第２の導電型
の不純物を注入し、真性ベース層を形成する工程と、第
２の絶縁層を形成し、この第２の絶縁層をエッチバック
することにより第１の開口部の側面に第３の絶縁層を形
成し、第２の開口部を形成する工程と、第３の絶縁層を
形成した後露出している第２の開口部の表面に第４の絶
縁層を形成すると共にこの第４の絶縁層形成部の半導体
基板中のリンクベース層を第４の絶縁層中に取り込む工
程と、第１の導電層から不純物を導入してグラフトベー
ス領域を形成する工程と、第５の絶縁層を形成し、この
第５の絶縁層をエッチバックすることにより第３の絶縁
層の側面に第６の絶縁層を形成すると共に第４の絶縁層
の一部を開口し第３の開口部を形成する工程と、第４の
絶縁層の一部を開口して露出した第３の開口部上にエミ
ッタ領域を形成するために第１の導電型の不純物を含む
第２の導電層を形成する工程と、第２の導電層中の不純
物を前記真性ベース層に導入してエミッタ領域を形成す
る工程とを備えたバイポーラトランジスタ半導体装置の
製造方法である。
スタ半導体装置の製造方法に於いて、第１の導電型の半
導体基板上にベース電極の取り出しとなる第２の導電型
の不純物を含む第１の導電層を形成する工程と、この第
１の導電層上に第１の絶縁層を形成する工程と、レジス
トマスクにより第１の絶縁層及びこの第１の導電層の一
部を連続して開口し、第１の開口部を形成する工程と、
イオン注入法により高濃度の第２の導電型の不純物を第
１の開口部に注入しリンクベース層を形成する工程と、
イオン注入法によりリンクベース層の下に第２の導電型
の不純物を注入し、真性ベース層を形成する工程と、第
２の絶縁層を形成し、この第２の絶縁層をエッチバック
することにより第１の開口部の側面に第３の絶縁層を形
成し、第２の開口部を形成する工程と、第３の絶縁層を
形成した後露出している第２の開口部の表面に第４の絶
縁層を形成すると共にこの第４の絶縁層形成部の半導体
基板中のリンクベース層を第４の絶縁層中に取り込む工
程と、第１の導電層から不純物を導入してグラフトベー
ス領域を形成する工程と、第５の絶縁層を形成し、この
第５の絶縁層をエッチバックすることにより第３の絶縁
層の側面に第６の絶縁層を形成すると共に第４の絶縁層
の一部を開口し第３の開口部を形成する工程と、第４の
絶縁層の一部を開口して露出した第３の開口部上にエミ
ッタ領域を形成するために第１の導電型の不純物を含む
第２の導電層を形成する工程と、第２の導電層中の不純
物を前記真性ベース層に導入してエミッタ領域を形成す
る工程とを備えたバイポーラトランジスタ半導体装置の
製造方法である。
【０００８】また第３の本発明は、上述の第２の本発明
の第１の絶縁層形成後に多結晶シリコン層を形成する工
程と、レジストマスクによりこの多結晶シリコン層、第
１の絶縁層及び第１の導電層の一部を開口する工程と、
第２の絶縁層のエッチバックの際多結晶シリコン層と第
２の絶縁層との選択比を用い多結晶シリコン層をマスク
として第２の絶縁層のみオーバーエッチングし、第１の
絶縁層の幅を第２の絶縁層の幅に比べて小さくする工程
と、第４の絶縁層の形成の際、多結晶シリコン層を酸化
する工程とを備えたバイポーラトランジスタ半導体装置
の製造方法である。
の第１の絶縁層形成後に多結晶シリコン層を形成する工
程と、レジストマスクによりこの多結晶シリコン層、第
１の絶縁層及び第１の導電層の一部を開口する工程と、
第２の絶縁層のエッチバックの際多結晶シリコン層と第
２の絶縁層との選択比を用い多結晶シリコン層をマスク
として第２の絶縁層のみオーバーエッチングし、第１の
絶縁層の幅を第２の絶縁層の幅に比べて小さくする工程
と、第４の絶縁層の形成の際、多結晶シリコン層を酸化
する工程とを備えたバイポーラトランジスタ半導体装置
の製造方法である。
【０００９】したがって、本発明のダブルポリシリコン
バイポーラトランジスタ半導体装置は、サイドウォール
により、リンクベース領域とエミッタ領域が構造上分離
されベースエミッタ間の耐圧が向上しまた接合容量が小
さくなる。更に、本発明のバイポーラトランジスタ半導
体装置の製造方法によると、リンクベース領域を高濃度
に形成することができ、ベース抵抗を小さくできる。
バイポーラトランジスタ半導体装置は、サイドウォール
により、リンクベース領域とエミッタ領域が構造上分離
されベースエミッタ間の耐圧が向上しまた接合容量が小
さくなる。更に、本発明のバイポーラトランジスタ半導
体装置の製造方法によると、リンクベース領域を高濃度
に形成することができ、ベース抵抗を小さくできる。
【００１０】
【発明の実施の形態】以下、本発明の具体的な実施の形
態につき添付図面を参照して説明する。 実施の形態例１ まず、図１を参照しながら本発明の半導体装置の構造に
ついて説明する。
態につき添付図面を参照して説明する。 実施の形態例１ まず、図１を参照しながら本発明の半導体装置の構造に
ついて説明する。
【００１１】図１はダブルポリシリコンバイポーラトラ
ンジスタ半導体装置の断面構造図である。この例では縦
型ｎｐｎ型トランジスタの構造を示したものである。ｐ
型半導体基板（ｐ−ｓｕｂ）内に高濃度のｎ型埋め込み
領域（以後ｎ−ＢＬ：ｎ−Ｂｕｒｉｅｄ Ｌａｙｅｒ、
コレクタ埋め込み層とも記載する）で構成され、その外
周にチャンネルストッパとも呼ばれる素子分離領域（Ｉ
ＳＯ）が縦方向にｐ型の高濃度拡散された領域で構成さ
れ、このＩＳＯを用いて素子が分離されている。
ンジスタ半導体装置の断面構造図である。この例では縦
型ｎｐｎ型トランジスタの構造を示したものである。ｐ
型半導体基板（ｐ−ｓｕｂ）内に高濃度のｎ型埋め込み
領域（以後ｎ−ＢＬ：ｎ−Ｂｕｒｉｅｄ Ｌａｙｅｒ、
コレクタ埋め込み層とも記載する）で構成され、その外
周にチャンネルストッパとも呼ばれる素子分離領域（Ｉ
ＳＯ）が縦方向にｐ型の高濃度拡散された領域で構成さ
れ、このＩＳＯを用いて素子が分離されている。
【００１２】このｐ型高濃度不純物領域のＩＳＯ（Ｉｓ
ｏｌａｔｉｏｎ）の上部にさらにシリコン酸化膜で構成
された素子分離領域（ＬＯＣＯＳ；Ｌｏｃａｌ Ｏｘｉ
ｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）が構成されてい
る。ＬＯＣＯＳで囲まれた領域内に素子例えばトランジ
スタが形成されている。ｎ型埋め込み領域（ｎ−ＢＬ）
の上部にエピタキシャル成長して形成されたｎ型エピタ
キシャル層（ｎ−ｅｐｉ）１が形成されている。また、
このｎ型エピタキシャル層１内部にｐ型の真性ベース領
域７さらにこの真性ベース領域７内にｎ型の不純物が拡
散されたエミッタ領域１５が構成されている。
ｏｌａｔｉｏｎ）の上部にさらにシリコン酸化膜で構成
された素子分離領域（ＬＯＣＯＳ；Ｌｏｃａｌ Ｏｘｉ
ｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）が構成されてい
る。ＬＯＣＯＳで囲まれた領域内に素子例えばトランジ
スタが形成されている。ｎ型埋め込み領域（ｎ−ＢＬ）
の上部にエピタキシャル成長して形成されたｎ型エピタ
キシャル層（ｎ−ｅｐｉ）１が形成されている。また、
このｎ型エピタキシャル層１内部にｐ型の真性ベース領
域７さらにこの真性ベース領域７内にｎ型の不純物が拡
散されたエミッタ領域１５が構成されている。
【００１３】真性ベース領域７の周辺部の上面に高濃度
ｐ型領域で形成されたリンクベース領域６が形成され、
このリンクベース領域６の横方向にベース電極層２との
接続領域であるグラフトベース１１が形成されている。
グラフトベース１１の内側の接続されているリンクベー
ス領域６の内周部は除去され凹部の構造に構成され、こ
のリンクベース領域６の内周部から隔ててエミッタ領域
１５とその電極取り出し口が設けられ、この取り出し口
にポリシリコン層のエミッタ電極１４の一部がコンタク
トされている。
ｐ型領域で形成されたリンクベース領域６が形成され、
このリンクベース領域６の横方向にベース電極層２との
接続領域であるグラフトベース１１が形成されている。
グラフトベース１１の内側の接続されているリンクベー
ス領域６の内周部は除去され凹部の構造に構成され、こ
のリンクベース領域６の内周部から隔ててエミッタ領域
１５とその電極取り出し口が設けられ、この取り出し口
にポリシリコン層のエミッタ電極１４の一部がコンタク
トされている。
【００１４】更に、素子分離のＬＯＣＯＳ領域の上部で
かつグラフトベース１１の外周部の領域に絶縁膜が形成
されていて、この絶縁膜上にポリシリコンで形成された
ベース電極層２が構成されその一端部がグラフトベース
１１と接続されている。ベース電極層２の上部にＳｉＯ
2等の絶縁膜３が構成され、かつこの絶縁膜３の内周端
部でエミッタ電極１４、リンクベース領域６さらに真性
ベース領域７の露出された表面との間にサイドウォール
１０（１２）が構成されている。さらに図１に図示して
あるようにサイドウォール１０（１２）の一部がリンク
ベース領域６とエミッタ電極１４の間まで入りこんでい
る。
かつグラフトベース１１の外周部の領域に絶縁膜が形成
されていて、この絶縁膜上にポリシリコンで形成された
ベース電極層２が構成されその一端部がグラフトベース
１１と接続されている。ベース電極層２の上部にＳｉＯ
2等の絶縁膜３が構成され、かつこの絶縁膜３の内周端
部でエミッタ電極１４、リンクベース領域６さらに真性
ベース領域７の露出された表面との間にサイドウォール
１０（１２）が構成されている。さらに図１に図示して
あるようにサイドウォール１０（１２）の一部がリンク
ベース領域６とエミッタ電極１４の間まで入りこんでい
る。
【００１５】次にｎ−ｅｐｉ１に接続されｎ−ＢＬの内
部から上部方向にｎ型の高濃度の不純物で形成されたＰ
ＬＧ（プラグ）が形成される。このＰＬＧの上部にＡｌ
等のコレクタ用金属電極層１６が形成され、このＡｌ等
の金属電極層１６は同時に他のベース、エミッタのポリ
シリコン電極配線層の上部にも積層され各電極配線層の
一部が形成されている。
部から上部方向にｎ型の高濃度の不純物で形成されたＰ
ＬＧ（プラグ）が形成される。このＰＬＧの上部にＡｌ
等のコレクタ用金属電極層１６が形成され、このＡｌ等
の金属電極層１６は同時に他のベース、エミッタのポリ
シリコン電極配線層の上部にも積層され各電極配線層の
一部が形成されている。
【００１６】実施の形態例２ 次に、本発明の実施の形態例２であるダブルポリシリコ
ンバイポーラトランジスタ半導体装置の製造方法につい
て図２と図３を参照しながら説明する。図２（ａ）から
図２（ｃ）と図３（ｄ）から図３（ｆ）はベース電極層
２とエミッタ電極層１４がポリシリコンで形成されたい
わゆるダブルポリシリコン構造のｎｐｎトランジスタの
製造方法の各ステップを図示したものである。ここでは
ｎｐｎトランジスタのエミッタとベース領域のみを図示
し、それ以外は省略している。図２（ａ）では、ｐ型半
導体基板（ｐ−ｓｕｂ）上にｎ型埋め込み領域（ｎ−Ｂ
Ｌ）、ｐ型拡散領域の素子分離領域ＩＳＯやさらにその
上部のＳｉＯ2で形成されたＬＯＣＯＳの形成方法につ
いては図示せず、簡単に説明する。
ンバイポーラトランジスタ半導体装置の製造方法につい
て図２と図３を参照しながら説明する。図２（ａ）から
図２（ｃ）と図３（ｄ）から図３（ｆ）はベース電極層
２とエミッタ電極層１４がポリシリコンで形成されたい
わゆるダブルポリシリコン構造のｎｐｎトランジスタの
製造方法の各ステップを図示したものである。ここでは
ｎｐｎトランジスタのエミッタとベース領域のみを図示
し、それ以外は省略している。図２（ａ）では、ｐ型半
導体基板（ｐ−ｓｕｂ）上にｎ型埋め込み領域（ｎ−Ｂ
Ｌ）、ｐ型拡散領域の素子分離領域ＩＳＯやさらにその
上部のＳｉＯ2で形成されたＬＯＣＯＳの形成方法につ
いては図示せず、簡単に説明する。
【００１７】ｐ型半導体基板（ｐ−ｓｕｂ、またはサブ
ストレートとも記載する）を用意し、その主面上にｎ型
の高濃度のコレクタ埋め込み層（ｎ−ＢＬ）を選択的拡
散等により形成し、またこのコレクタ埋め込み層（ｎ−
ＢＬ）の形成部の周囲を囲み、すなわち最終的に得る各
回路素子間を囲んで例えばメッシュ状パターンにｐ型の
高濃度チャンネルストップ領域のＩＳＯを選択的に形成
し、これらコレクタ埋め込み層（ｎ−ＢＬ）とチャンネ
ルストッパが形成されたサブストレート（ｐ−ｓｕｂ）
の主表面上のサブストレート（ｐ−ｓｕｂ）と異なる導
電体層をエピタキシャル成長して半導体基体（ｐ−ｓｕ
ｂ、ｎ−ｅｐｉ、ｎ−ＢＬ）が形成される。
ストレートとも記載する）を用意し、その主面上にｎ型
の高濃度のコレクタ埋め込み層（ｎ−ＢＬ）を選択的拡
散等により形成し、またこのコレクタ埋め込み層（ｎ−
ＢＬ）の形成部の周囲を囲み、すなわち最終的に得る各
回路素子間を囲んで例えばメッシュ状パターンにｐ型の
高濃度チャンネルストップ領域のＩＳＯを選択的に形成
し、これらコレクタ埋め込み層（ｎ−ＢＬ）とチャンネ
ルストッパが形成されたサブストレート（ｐ−ｓｕｂ）
の主表面上のサブストレート（ｐ−ｓｕｂ）と異なる導
電体層をエピタキシャル成長して半導体基体（ｐ−ｓｕ
ｂ、ｎ−ｅｐｉ、ｎ−ＢＬ）が形成される。
【００１８】次に、最終的に形成する各素子間に相当す
る部分すなわち例えばチャンネルストッパのＩＳＯ上を
含む分離領域等のいわゆるフィールド部（ＬＯＣＯＳ）
と、さらに最終的にバイポーラトランジスタ半導体装置
におけるベース領域とコレクタ領域とを区分する部分と
に選択的に酸化を行って厚いＳｉＯ2酸化膜による絶縁
膜を形成する。そして、たとえば選択的イオン注入によ
ってコレクタ埋め込み層（ｎ−ＢＬ）と同導電型のｎ型
の不純物を高濃度でドープして低抵抗のコレクタ取り出
し領域のＰＬＧを形成する。
る部分すなわち例えばチャンネルストッパのＩＳＯ上を
含む分離領域等のいわゆるフィールド部（ＬＯＣＯＳ）
と、さらに最終的にバイポーラトランジスタ半導体装置
におけるベース領域とコレクタ領域とを区分する部分と
に選択的に酸化を行って厚いＳｉＯ2酸化膜による絶縁
膜を形成する。そして、たとえば選択的イオン注入によ
ってコレクタ埋め込み層（ｎ−ＢＬ）と同導電型のｎ型
の不純物を高濃度でドープして低抵抗のコレクタ取り出
し領域のＰＬＧを形成する。
【００１９】縦型構造のｎｐｎトランジスタを形成する
ためのｎ型エピタキシャル層１上の全面に、減圧ＣＶＤ
法によりグラフトベースの拡散源及びベース電極の取り
出し（配線）となるｐ型不純物を含んだポリシリコン層
２を１５０ｎｍ程度このｎ型エピタキシャル層上に形成
する。この減圧ＣＶＤ法は、例えば生成温度６３０℃、
ＳｉＨ4１５００ｃｃ／ｍｉｎ、ＰＨ3を４５０ｃｃ／ｍ
ｉｎ、Ｈｅを０．８ｌ／ｍｉｎ、生成圧力を１．４Ｔｏ
ｒｒで生成速度７．３ｎｍ／ｍｉｎである。またこのポ
リシリコン層２は不純物のないポリシリコン層を形成し
た後、イオンインプランテーション等を用いて不純物を
拡散させｐ型のポリシリコン層２を形成することもでき
る。このポリシリコン層２はベース電極のパターンにエ
ッチングされ、ベース領域以外は除去される。
ためのｎ型エピタキシャル層１上の全面に、減圧ＣＶＤ
法によりグラフトベースの拡散源及びベース電極の取り
出し（配線）となるｐ型不純物を含んだポリシリコン層
２を１５０ｎｍ程度このｎ型エピタキシャル層上に形成
する。この減圧ＣＶＤ法は、例えば生成温度６３０℃、
ＳｉＨ4１５００ｃｃ／ｍｉｎ、ＰＨ3を４５０ｃｃ／ｍ
ｉｎ、Ｈｅを０．８ｌ／ｍｉｎ、生成圧力を１．４Ｔｏ
ｒｒで生成速度７．３ｎｍ／ｍｉｎである。またこのポ
リシリコン層２は不純物のないポリシリコン層を形成し
た後、イオンインプランテーション等を用いて不純物を
拡散させｐ型のポリシリコン層２を形成することもでき
る。このポリシリコン層２はベース電極のパターンにエ
ッチングされ、ベース領域以外は除去される。
【００２０】続けて、常圧ＣＶＤ法によりＳｉＯ2層３
を前述のポリシリコン層２上とそれ以外のＬＯＣＯＳ上
の酸化膜の全面に約３００ｎｍ程度形成する。常圧ＣＶ
Ｄ法は、例えば生成温度３８０℃、ＳｉＨ4を５００ｃ
ｃ／ｍｉｎ、Ｏ2を１２０ｃｃ／ｍｉｎ、Ｈｅを３．８
ｌ／ｍｉｎ、生成速度約１０ｎｍ／ｍｉｎである。
を前述のポリシリコン層２上とそれ以外のＬＯＣＯＳ上
の酸化膜の全面に約３００ｎｍ程度形成する。常圧ＣＶ
Ｄ法は、例えば生成温度３８０℃、ＳｉＨ4を５００ｃ
ｃ／ｍｉｎ、Ｏ2を１２０ｃｃ／ｍｉｎ、Ｈｅを３．８
ｌ／ｍｉｎ、生成速度約１０ｎｍ／ｍｉｎである。
【００２１】さらに今度は、例えば、生成温度６００
℃、反応圧力を０．８Ｔｏｒｒ、ＳｉＨ4を２５０ｃｃ
／ｍｉｎ、Ｈｅ（Ｎ2）１．５ｌ／ｍｉｎ、生成速度を
約８ｎｍ／ｍｉｎの減圧ＣＶＤ法（ＬＰＣＶＤ）により
このＳｉＯ2層３上の全面にポリシリコン層４を約１０
０ｎｍ程度形成する。
℃、反応圧力を０．８Ｔｏｒｒ、ＳｉＨ4を２５０ｃｃ
／ｍｉｎ、Ｈｅ（Ｎ2）１．５ｌ／ｍｉｎ、生成速度を
約８ｎｍ／ｍｉｎの減圧ＣＶＤ法（ＬＰＣＶＤ）により
このＳｉＯ2層３上の全面にポリシリコン層４を約１０
０ｎｍ程度形成する。
【００２２】次に、トランジスタのエミッタ形成部を通
常のフォトリソグラフィー法により、幅１．０μｍ程度
で開口する。続けて、ドライエッチングたとえばＲＩＥ
法によりこのポリシリコン層４、ＳｉＯ2層３とポリシ
リコン層２を連続してエッチングする。このエッチング
は半導体基板、ｎ−ｅｐｉ１の表面が露出されるまで行
い、開口部５を形成する。その後、エッチングマスクに
用いた上記レジスト膜を除去する。
常のフォトリソグラフィー法により、幅１．０μｍ程度
で開口する。続けて、ドライエッチングたとえばＲＩＥ
法によりこのポリシリコン層４、ＳｉＯ2層３とポリシ
リコン層２を連続してエッチングする。このエッチング
は半導体基板、ｎ−ｅｐｉ１の表面が露出されるまで行
い、開口部５を形成する。その後、エッチングマスクに
用いた上記レジスト膜を除去する。
【００２３】続いて、イオン注入法により、開口部５か
らリンクベース層６を形成するためのｐ型不純物である
二フッ化ホウ素（ＢＦ2）を導入する。このイオン注入
条件としては、たとえば、打ち込みエネルギーを４０ｋ
ｅｖ、ドーズ量を１×１０14個／ｃｍ2程度に設定す
る。
らリンクベース層６を形成するためのｐ型不純物である
二フッ化ホウ素（ＢＦ2）を導入する。このイオン注入
条件としては、たとえば、打ち込みエネルギーを４０ｋ
ｅｖ、ドーズ量を１×１０14個／ｃｍ2程度に設定す
る。
【００２４】さらに、この開口部５からイオン注入法に
よってリンクベース層６の下層のｎ型エピタキシャル層
１に真性ベース層７を形成するためｐ型不純物である二
フッ化ホウ素（ＢＦ2）を導入する。このイオン注入条
件としては、たとえば打ち込みエネルギーを１０ｋｅ
ｖ、ドーズ量を１×１０13個／ｃｍ2程度に設定した。
よってリンクベース層６の下層のｎ型エピタキシャル層
１に真性ベース層７を形成するためｐ型不純物である二
フッ化ホウ素（ＢＦ2）を導入する。このイオン注入条
件としては、たとえば打ち込みエネルギーを１０ｋｅ
ｖ、ドーズ量を１×１０13個／ｃｍ2程度に設定した。
【００２５】次に、図２（ｂ）に示すように、この開口
部５内を埋め込む状態にして、ポリシリコン層４の上に
サイドウォール８を形成するためのＳｉＯ2膜をたとえ
ば常圧ＣＶＤ法により５００ｎｍ程度形成する。続いて
このＳｉＯ2膜をエッチバックして、開口部の側壁にサ
イドウォール８を形成する。この時、このポリシリコン
層４と上記ＳｉＯ2膜とのエッチング選択比により、こ
のサイドウォール８のみにオーバーエッチングが掛かる
形とする。
部５内を埋め込む状態にして、ポリシリコン層４の上に
サイドウォール８を形成するためのＳｉＯ2膜をたとえ
ば常圧ＣＶＤ法により５００ｎｍ程度形成する。続いて
このＳｉＯ2膜をエッチバックして、開口部の側壁にサ
イドウォール８を形成する。この時、このポリシリコン
層４と上記ＳｉＯ2膜とのエッチング選択比により、こ
のサイドウォール８のみにオーバーエッチングが掛かる
形とする。
【００２６】これにより、このサイドウォール８はたと
えば０．２μｍ程度の幅に形成される。したがって、サ
イドウォール８の間には０．６μｍ程度の幅でリンクベ
ース層６が露出される。
えば０．２μｍ程度の幅に形成される。したがって、サ
イドウォール８の間には０．６μｍ程度の幅でリンクベ
ース層６が露出される。
【００２７】続けて、図２（ｃ）に示すように、９００
℃程度の熱酸化によりこのｎ−ｅｐｉ１の表面を酸化し
１００ｎｍ程度のＳｉＯ2層１０を形成すると同時に前
にＣＶＤ法で形成したポリシリコン層４を酸化しＳｉＯ
2層とする。この熱酸化処理により、各ベース不純物の
拡散・活性化を同時に進める。且つＳｉＯ2層１０の直
下のリンクベース層６及びリンクベース中のｐ型不純物
はこのＳｉＯ2層１０に取り込まれ、ＳｉＯ2層１０直下
のｎ−ｅｐｉ１表面のｐ型不純物プロファイルは真性ベ
ース領域７となっている。
℃程度の熱酸化によりこのｎ−ｅｐｉ１の表面を酸化し
１００ｎｍ程度のＳｉＯ2層１０を形成すると同時に前
にＣＶＤ法で形成したポリシリコン層４を酸化しＳｉＯ
2層とする。この熱酸化処理により、各ベース不純物の
拡散・活性化を同時に進める。且つＳｉＯ2層１０の直
下のリンクベース層６及びリンクベース中のｐ型不純物
はこのＳｉＯ2層１０に取り込まれ、ＳｉＯ2層１０直下
のｎ−ｅｐｉ１表面のｐ型不純物プロファイルは真性ベ
ース領域７となっている。
【００２８】次に、図３（ｄ）に示すように、開口部９
を埋め込む状態にして、前述したサイドウォール８上に
第２のサイドウォール１２を形成するため絶縁膜を堆積
する。この絶縁膜はＳｉＯ2で形成され、たとえば常圧
ＣＶＤ法により５００ｎｍ程度堆積される。続いて、上
記ＳｉＯ2膜をエッチバックして、上述した開口部９の
側壁にサイドウォール１２を形成する。これにより、サ
イドウォール１２はたとえば０．４μｍ程度の幅に形成
される。したがって、サイドウォール１２間には０．２
μｍ程度の幅でリンクベース層６が露出される。
を埋め込む状態にして、前述したサイドウォール８上に
第２のサイドウォール１２を形成するため絶縁膜を堆積
する。この絶縁膜はＳｉＯ2で形成され、たとえば常圧
ＣＶＤ法により５００ｎｍ程度堆積される。続いて、上
記ＳｉＯ2膜をエッチバックして、上述した開口部９の
側壁にサイドウォール１２を形成する。これにより、サ
イドウォール１２はたとえば０．４μｍ程度の幅に形成
される。したがって、サイドウォール１２間には０．２
μｍ程度の幅でリンクベース層６が露出される。
【００２９】続けて、エミッタ中の不純物の拡散源とな
るｎ型不純物を含むポリシリコン層を１５０ｎｍ程度、
露出しているｎ−ｅｐｉ１上の真性ベース層７の開口部
１３に形成する。
るｎ型不純物を含むポリシリコン層を１５０ｎｍ程度、
露出しているｎ−ｅｐｉ１上の真性ベース層７の開口部
１３に形成する。
【００３０】その後、図３（ｅ）に示すように、たとえ
ば８００℃程度のファーネスアニーリングまたは１１０
０℃程度のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌｉｎｇ）にてｎ型不純物、ＰまたはＡｓをポリ
シリコン層から真性ベース層７の内部へ拡散する。その
後、これを第１電極となる金属電極層１６とともにパタ
ーンニングして、エミッタ電極１４を形成する。
ば８００℃程度のファーネスアニーリングまたは１１０
０℃程度のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌｉｎｇ）にてｎ型不純物、ＰまたはＡｓをポリ
シリコン層から真性ベース層７の内部へ拡散する。その
後、これを第１電極となる金属電極層１６とともにパタ
ーンニングして、エミッタ電極１４を形成する。
【００３１】図３（ｆ）に本発明の実施の形態例２で示
された製造方法で形成されたダブルポリシリコンバイポ
ーラトランジスタ半導体装置の最終構造を示す。
された製造方法で形成されたダブルポリシリコンバイポ
ーラトランジスタ半導体装置の最終構造を示す。
【００３２】従って、上述のダブルポリシリコンバイポ
ーラトランジスタ半導体装置はエミッタとベース特にリ
ンクベース層を構造上絶縁膜を介して分離することがで
きる。この結果、トランジスタのサイズが小さくなった
場合でも、エミッタ・ベース間の耐圧を向上することが
できる。さらにエミッタ領域とリンクベース層が直接接
触していないのでエミッタ・ベース接合容量を減らすこ
とができると共に高周波特性が良くなる。
ーラトランジスタ半導体装置はエミッタとベース特にリ
ンクベース層を構造上絶縁膜を介して分離することがで
きる。この結果、トランジスタのサイズが小さくなった
場合でも、エミッタ・ベース間の耐圧を向上することが
できる。さらにエミッタ領域とリンクベース層が直接接
触していないのでエミッタ・ベース接合容量を減らすこ
とができると共に高周波特性が良くなる。
【００３３】
【発明の効果】以上の説明から明らかなように、本発明
のダブルポリシリコンバイポーラトランジスタ半導体装
置は、リンクベース層の少なくとも一部が酸化されるこ
とにより、半導体基板表面が真性ベース層の表層となる
と同時に、最終的にエミッタ及びその不純物の拡散源と
なる導電体とリンクベース層は絶縁膜で電気的に分離さ
れる。エミッタとリンクベース層が構造的に絶縁膜で分
離されることにより、エミッタ・ベース間の耐圧の向
上、エミッタ・ベース間の信頼性の向上が得られる。ま
た、上述したように本発明のバイポーラトランジスタ半
導体装置の製造方法によると、ベース抵抗を下げること
ができ、トランジスタの電気的特性例えば雑音指数を小
さくできると共にエミッタ・ベース間の接合容量を減ら
すこともでき、高周波特性を改善できる。
のダブルポリシリコンバイポーラトランジスタ半導体装
置は、リンクベース層の少なくとも一部が酸化されるこ
とにより、半導体基板表面が真性ベース層の表層となる
と同時に、最終的にエミッタ及びその不純物の拡散源と
なる導電体とリンクベース層は絶縁膜で電気的に分離さ
れる。エミッタとリンクベース層が構造的に絶縁膜で分
離されることにより、エミッタ・ベース間の耐圧の向
上、エミッタ・ベース間の信頼性の向上が得られる。ま
た、上述したように本発明のバイポーラトランジスタ半
導体装置の製造方法によると、ベース抵抗を下げること
ができ、トランジスタの電気的特性例えば雑音指数を小
さくできると共にエミッタ・ベース間の接合容量を減ら
すこともでき、高周波特性を改善できる。
【図１】本発明の実施の形態例１に係るダブルポリシリ
コンバイポーラトランジスタ半導体装置の概略断面構造
図である。
コンバイポーラトランジスタ半導体装置の概略断面構造
図である。
【図２】図２（ａ）から図２（ｃ）は本発明の実施の形
態例２に係るダブルポリシリコンバイポーラトランジス
タ半導体装置の製造方法のプロセスを示す概略断面構造
図である。
態例２に係るダブルポリシリコンバイポーラトランジス
タ半導体装置の製造方法のプロセスを示す概略断面構造
図である。
【図３】図３（ｄ）から図３（ｆ）は本発明の実施の形
態例２に係るダブルポリシリコンバイポーラトランジス
タ半導体装置の製造方法のプロセスを示す概略断面構造
図である。
態例２に係るダブルポリシリコンバイポーラトランジス
タ半導体装置の製造方法のプロセスを示す概略断面構造
図である。
【図４】従来例のバイポーラトランジスタ半導体装置の
主要部の概略断面構造図である。
主要部の概略断面構造図である。
ｐ−ｓｕｂ…ｐ型半導体基板、ｎ−ＢＬ…ｎ型埋め込み
領域（コレクタ埋め込み層）、ＬＯＣＯＳ…素子分離領
域、１…ｎ−ｅｐｉ（ｎ型エピタキシャル層）、ＰＬＧ
…プラグ（コレクタ取り出し領域）、ＩＳＯ…ｉｓｏｌ
ａｔｉｏｎ（チャンネルストッパ；素子分離領域）、２
…（ポリシリコン層）ベース電極層、３…絶縁膜（Ｓｉ
Ｏ2）、６，１１２…リンクベース層（領域）、７，１
１８…真性ベース層（領域）、１１，１１３ａ…グラフ
トベース、１０，１２，１１６…絶縁分離領域（サイド
ウォール）、１４，１１７…エミッタ電極（層）、１
５，１１１…エミッタ領域、１６…金属（Ａｌ）電極層
領域（コレクタ埋め込み層）、ＬＯＣＯＳ…素子分離領
域、１…ｎ−ｅｐｉ（ｎ型エピタキシャル層）、ＰＬＧ
…プラグ（コレクタ取り出し領域）、ＩＳＯ…ｉｓｏｌ
ａｔｉｏｎ（チャンネルストッパ；素子分離領域）、２
…（ポリシリコン層）ベース電極層、３…絶縁膜（Ｓｉ
Ｏ2）、６，１１２…リンクベース層（領域）、７，１
１８…真性ベース層（領域）、１１，１１３ａ…グラフ
トベース、１０，１２，１１６…絶縁分離領域（サイド
ウォール）、１４，１１７…エミッタ電極（層）、１
５，１１１…エミッタ領域、１６…金属（Ａｌ）電極層
Claims (5)
- 【請求項１】 真性ベース領域に接続するリンクベース
領域を備えたバイポーラトランジスタ半導体装置に於い
て、 半導体基板上に備えられた前記リンクベース領域と、 前記リンクベース領域に接続する前記半導体基板に形成
された前記真性ベース領域と、 前記リンクベース領域とエミッタ領域を絶縁体により分
離するスペーサ領域とを備えたことを特徴とするバイポ
ーラトランジスタ半導体装置。 - 【請求項２】 前記スペーサ領域および前記エミッタ領
域は前記半導体基板の凹部に構成され、前記リンクベー
ス領域が該凹部の外側に備えられたことを特徴とする請
求項１記載のバイポーラトランジスタ半導体装置。 - 【請求項３】 前記スペーサ領域は前記半導体基板の熱
酸化された酸化シリコンで構成されたことを特徴とする
請求項１記載のバイポーラトランジスタ半導体装置。 - 【請求項４】 バイポーラトランジスタ半導体装置の製
造方法に於いて、 第１の導電型の半導体基板上にベース電極の取り出しと
なる第２の導電型の不純物を含む第１の導電層を形成す
る工程と、 該第１の導電層上に第１の絶縁層を形成する工程と、 レジストマスクにより該第１の絶縁層及び該第１の導電
層の一部を連続して開口し、第１の開口部を形成する工
程と、 イオン注入法により高濃度の前記第２の導電型の不純物
を前記第１の開口部に注入しリンクベース層を形成する
工程と、 イオン注入法により前記リンクベース層の下に第２の導
電型の不純物を注入し、真性ベース層を形成する工程
と、 第２の絶縁層を形成し、該第２の絶縁層をエッチバック
することにより前記第１の開口部の側面に第３の絶縁層
を形成し、第２の開口部を形成する工程と、 前記第３の絶縁層を形成した後露出している前記第２の
開口部の表面に第４の絶縁層を形成すると共に該第４の
絶縁層形成部の半導体基板中の前記リンクベース層を該
第４の絶縁層中に取り込む工程と、 前記第１の導電層から不純物を導入してグラフトベース
領域を形成する工程と、 第５の絶縁層を形成し、該第５の絶縁層をエッチバック
することにより前記第３の絶縁層の側面に第６の絶縁層
を形成すると共に前記第４の絶縁層の一部を開口し第３
の開口部を形成する工程と、 前記第４の絶縁層の一部を開口して露出した前記第３の
開口部上にエミッタ領域を形成するために前記第１の導
電型の不純物を含む第２の導電層を形成する工程と、 前記第２の導電層中の不純物を前記真性ベース層に導入
してエミッタ領域を形成する工程とを備えたことを特徴
とするバイポーラトランジスタ半導体装置の製造方法。 - 【請求項５】 前記第１の絶縁層形成後に多結晶シリコ
ン層を形成する工程と、 レジストマスクにより該多結晶シリコン層、前記第１の
絶縁層及び前記第１の導電層の一部を開口する工程と、 前記第２の絶縁層のエッチバックの際、前記多結晶シリ
コン層と前記第２の絶縁層との選択比を用い前記多結晶
シリコン層をマスクとして前記第２の絶縁層のみオーバ
ーエッチングし、前記第１の絶縁層の幅を前記第２の絶
縁層の幅に比べて小さくする工程と、 前記第４の絶縁層の形成の際、前記多結晶シリコン層を
酸化する工程とを備えたことを特徴とする請求項４記載
のバイポーラトランジスタ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10233037A JP2000068281A (ja) | 1998-08-19 | 1998-08-19 | バイポーラトランジスタ半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10233037A JP2000068281A (ja) | 1998-08-19 | 1998-08-19 | バイポーラトランジスタ半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000068281A true JP2000068281A (ja) | 2000-03-03 |
Family
ID=16948825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10233037A Abandoned JP2000068281A (ja) | 1998-08-19 | 1998-08-19 | バイポーラトランジスタ半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000068281A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6436782B2 (en) * | 2000-03-06 | 2002-08-20 | Stmicroelectronics S.A. | Process for fabricating a self-aligned double-polysilicon bipolar transistor |
| US11355585B2 (en) | 2019-10-01 | 2022-06-07 | Analog Devices International Unlimited Company | Bipolar junction transistor, and a method of forming a charge control structure for a bipolar junction transistor |
| US11404540B2 (en) | 2019-10-01 | 2022-08-02 | Analog Devices International Unlimited Company | Bipolar junction transistor, and a method of forming a collector for a bipolar junction transistor |
| US11563084B2 (en) | 2019-10-01 | 2023-01-24 | Analog Devices International Unlimited Company | Bipolar junction transistor, and a method of forming an emitter for a bipolar junction transistor |
-
1998
- 1998-08-19 JP JP10233037A patent/JP2000068281A/ja not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6436782B2 (en) * | 2000-03-06 | 2002-08-20 | Stmicroelectronics S.A. | Process for fabricating a self-aligned double-polysilicon bipolar transistor |
| US11355585B2 (en) | 2019-10-01 | 2022-06-07 | Analog Devices International Unlimited Company | Bipolar junction transistor, and a method of forming a charge control structure for a bipolar junction transistor |
| US11404540B2 (en) | 2019-10-01 | 2022-08-02 | Analog Devices International Unlimited Company | Bipolar junction transistor, and a method of forming a collector for a bipolar junction transistor |
| US11563084B2 (en) | 2019-10-01 | 2023-01-24 | Analog Devices International Unlimited Company | Bipolar junction transistor, and a method of forming an emitter for a bipolar junction transistor |
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Legal Events
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|---|---|---|---|
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