JP2615652B2 - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
- Publication number
- JP2615652B2 JP2615652B2 JP62206181A JP20618187A JP2615652B2 JP 2615652 B2 JP2615652 B2 JP 2615652B2 JP 62206181 A JP62206181 A JP 62206181A JP 20618187 A JP20618187 A JP 20618187A JP 2615652 B2 JP2615652 B2 JP 2615652B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- forming
- groove
- element isolation
- bipolar transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、特にバイポーラトランジスタ集積回路の製
造に適用して好適なバイポーラトランジスタの製造方法
に関わる。
造に適用して好適なバイポーラトランジスタの製造方法
に関わる。
本発明は、半導体基板上にフィールド部における素子
分離領域及びコレクタ取り出し領域の形成後に、素子分
離溝の形成と低温度でこの素子分離溝内を充填する工程
とを経ることによって半導体基体領域とコレクタ領域間
の接合容量CCSの減少化と特性の安定化と信頼性の向上
を図る。
分離領域及びコレクタ取り出し領域の形成後に、素子分
離溝の形成と低温度でこの素子分離溝内を充填する工程
とを経ることによって半導体基体領域とコレクタ領域間
の接合容量CCSの減少化と特性の安定化と信頼性の向上
を図る。
少くとも一部の回路素子としてのバイポーラトランジ
スタを有する集積回路を製造する場合の、素子間分離を
行う方法としては、例えばジャパニーズ・ジャーナル・
オブ・アプライドフィジックス，ボリューム21（1982）
サプルメント−21,P37〜40（Proceedings of the 13th
Conference on SolidState Devices,Tokyo,1981:Japane
se Journal of Applied Physics,Volume 21（1982）Sup
plement 21−１），特開昭57−60851号公報、特開昭61
−95542号公報等に開示されているように素子形成領域
を囲んで深い分離溝を堀り込み、この分離溝内に、分離
溝によって半導体表面に激しい凹凸が形成されるを回避
する等の目的をもってSiO2あるいはSi3N4等の絶縁層を
介して多結晶シリコンが充填された構造をとる方法があ
る。
スタを有する集積回路を製造する場合の、素子間分離を
行う方法としては、例えばジャパニーズ・ジャーナル・
オブ・アプライドフィジックス，ボリューム21（1982）
サプルメント−21,P37〜40（Proceedings of the 13th
Conference on SolidState Devices,Tokyo,1981:Japane
se Journal of Applied Physics,Volume 21（1982）Sup
plement 21−１），特開昭57−60851号公報、特開昭61
−95542号公報等に開示されているように素子形成領域
を囲んで深い分離溝を堀り込み、この分離溝内に、分離
溝によって半導体表面に激しい凹凸が形成されるを回避
する等の目的をもってSiO2あるいはSi3N4等の絶縁層を
介して多結晶シリコンが充填された構造をとる方法があ
る。
この種、バイポーラトランジスタ集積回路におけるそ
の回路素子としてのトランジスタは、一般に低比抵抗、
すなわち高不純物濃度のコレクタ埋め込み領域が設けら
れ、この半導体基板表面からこのコレクタ埋め込み領域
に達するかあるいはほぼ達する深い深さに低比抵抗高不
純物濃度のコレクタ電極をオーミックに被着するに供す
るすなわちコレクタ取り出し領域を形成するものであっ
て、このコレクタ取り出し領域の形成に当たっては例え
ば選択的イオン注入後に高温例えば1000℃の熱拡散処理
を伴うことから素子分離溝内の充填物による熱歪みが発
生して、その応力によって素子形成領域に、結晶欠陥の
発生を招来し、特性劣化あるいは不良品の発生を生じる
など信頼性の低下を招来することがないように前述した
ように分離溝内には半導体基板の構成材料と同じシリコ
ンの充填を行って熱歪みの発生を回避する構造がとられ
る。しかしながら、この場合においてその分離溝内に充
填された多結晶シリコン表面に跨って配線導電層を配置
することができるようにその絶縁性を図って分離溝内に
充填された多結晶シリコン表面を熱酸化してSiO2絶縁層
のキャッピングを施す必要があり、その高温の熱処理に
よって多結晶シリコンとSiO2酸化膜との間の熱歪みの発
生、不純物の再分布などの問題が生じ、素子の特性に不
安定性を招来するなどの不都合が生じる。
の回路素子としてのトランジスタは、一般に低比抵抗、
すなわち高不純物濃度のコレクタ埋め込み領域が設けら
れ、この半導体基板表面からこのコレクタ埋め込み領域
に達するかあるいはほぼ達する深い深さに低比抵抗高不
純物濃度のコレクタ電極をオーミックに被着するに供す
るすなわちコレクタ取り出し領域を形成するものであっ
て、このコレクタ取り出し領域の形成に当たっては例え
ば選択的イオン注入後に高温例えば1000℃の熱拡散処理
を伴うことから素子分離溝内の充填物による熱歪みが発
生して、その応力によって素子形成領域に、結晶欠陥の
発生を招来し、特性劣化あるいは不良品の発生を生じる
など信頼性の低下を招来することがないように前述した
ように分離溝内には半導体基板の構成材料と同じシリコ
ンの充填を行って熱歪みの発生を回避する構造がとられ
る。しかしながら、この場合においてその分離溝内に充
填された多結晶シリコン表面に跨って配線導電層を配置
することができるようにその絶縁性を図って分離溝内に
充填された多結晶シリコン表面を熱酸化してSiO2絶縁層
のキャッピングを施す必要があり、その高温の熱処理に
よって多結晶シリコンとSiO2酸化膜との間の熱歪みの発
生、不純物の再分布などの問題が生じ、素子の特性に不
安定性を招来するなどの不都合が生じる。
本発明は、上述したバイポーラトランジスタ集積回路
の製造において、そのトランジスタ素子間の分離、他と
の電気的分離を分離溝の形成によって行うものの熱歪み
の問題、不純物の再分布の問題等を解決して信頼性の高
いバイポーラトランジスタを確実に得ることができるバ
イポーラトランジスタの製造方法を提供する。
の製造において、そのトランジスタ素子間の分離、他と
の電気的分離を分離溝の形成によって行うものの熱歪み
の問題、不純物の再分布の問題等を解決して信頼性の高
いバイポーラトランジスタを確実に得ることができるバ
イポーラトランジスタの製造方法を提供する。
本発明は、第１図Ａに示すように半導体基体（１）の
表面に第１導電型の高不純物濃度半導体層（２）を形成
する工程と、その上に第１導電型の低不純物濃度半導体
層（３）を形成する工程と、第１図Ｂに示すように局部
的熱酸化いわゆるLOCOS（Local Oxidation of Silico
n）によって素子分離領域（４）を形成する工程と、第
１図Ｃに示すように第１導電型のコレクタ取り出し領域
（５）を形成する工程と、その後に第１図Ｅに示すよう
に、素子分離領域（４）によって囲まれた部分内に更に
素子形成領域を囲んで、素子分離領域（４）より深い素
子分離溝（６）を形成する工程と、第１図Ｆに示すよう
に素子分離溝（６）を上述の第１導電型のコレクタ取り
出し領域（５）の形成温度より低い温度の気相成長でSi
O2絶縁層14によって充填する分離領域（７）の形成工程
と、第１図Ｈに示すように分離領域（７）によって囲ま
れた素子形成領域内にベース領域（12）とエミッタ領域
（８）を形成する工程とを経て目的とするバイポーラト
ランジスタ（９）を構成する。
表面に第１導電型の高不純物濃度半導体層（２）を形成
する工程と、その上に第１導電型の低不純物濃度半導体
層（３）を形成する工程と、第１図Ｂに示すように局部
的熱酸化いわゆるLOCOS（Local Oxidation of Silico
n）によって素子分離領域（４）を形成する工程と、第
１図Ｃに示すように第１導電型のコレクタ取り出し領域
（５）を形成する工程と、その後に第１図Ｅに示すよう
に、素子分離領域（４）によって囲まれた部分内に更に
素子形成領域を囲んで、素子分離領域（４）より深い素
子分離溝（６）を形成する工程と、第１図Ｆに示すよう
に素子分離溝（６）を上述の第１導電型のコレクタ取り
出し領域（５）の形成温度より低い温度の気相成長でSi
O2絶縁層14によって充填する分離領域（７）の形成工程
と、第１図Ｈに示すように分離領域（７）によって囲ま
れた素子形成領域内にベース領域（12）とエミッタ領域
（８）を形成する工程とを経て目的とするバイポーラト
ランジスタ（９）を構成する。
上述の本発明製造方法によれば、高温処理を伴う素子
分離領域（４）の形成とコレクタ取り出し領域（５）と
を形成して後に素子分離溝（６）を形成して、この溝
（６）内に低温気相成長によってこの溝（６）を埋め込
む充填工程を行うようにしたのでこの素子分離溝（６）
内の充填物による熱歪みの問題がなく更にこの充填物と
して酸化シリコンすなわち絶縁物を充填することができ
ることからこの充填物の表面を熱酸化するなどの高温熱
処理の回避したがってこれに伴う不純物の再分布等の回
避がなされ、上述の熱歪みの発生の回避とが相俟って特
性劣化の招来がなく、安定した特性を有する信頼性の高
いバイポーラトランジスタを得ることができる。
分離領域（４）の形成とコレクタ取り出し領域（５）と
を形成して後に素子分離溝（６）を形成して、この溝
（６）内に低温気相成長によってこの溝（６）を埋め込
む充填工程を行うようにしたのでこの素子分離溝（６）
内の充填物による熱歪みの問題がなく更にこの充填物と
して酸化シリコンすなわち絶縁物を充填することができ
ることからこの充填物の表面を熱酸化するなどの高温熱
処理の回避したがってこれに伴う不純物の再分布等の回
避がなされ、上述の熱歪みの発生の回避とが相俟って特
性劣化の招来がなく、安定した特性を有する信頼性の高
いバイポーラトランジスタを得ることができる。
第１図Ａ〜Ｈを参照して本発明をnpn型バイポーラト
ランジスタによる半導体集積回路を得る場合について説
明する。
ランジスタによる半導体集積回路を得る場合について説
明する。
第１図Ａに示すように、半導体基板（21）を用意す
る。この半導体基板（21）は、ｐ型の例えば単結晶シリ
コン半導体基板（１）を設け、これの上にその表面に全
面拡散等によってコレクタ埋め込み領域を構成するｎ型
の高不純物濃度の半導体層（２）を形成し、これの上に
コレクタ・ベース接合耐圧を上げるためにｎ型の低不純
物濃度の半導体層（３）をエピタキシャル成長等によっ
て形成する。
る。この半導体基板（21）は、ｐ型の例えば単結晶シリ
コン半導体基板（１）を設け、これの上にその表面に全
面拡散等によってコレクタ埋め込み領域を構成するｎ型
の高不純物濃度の半導体層（２）を形成し、これの上に
コレクタ・ベース接合耐圧を上げるためにｎ型の低不純
物濃度の半導体層（３）をエピタキシャル成長等によっ
て形成する。
第１図Ｂに示すように、半導体層（３）の表面に選択
的に酸化のマスクとなる例えばSi3N4耐酸化マスク層（1
0）をバイポーラトランジスタを形成する素子形成領域
に被着し、この領域以外のいわゆるフィールド部を外部
に露出するように選択的に形成する。その後熱酸化処理
を行ってフィールド部に所要の比較的厚い表面不活性用
絶縁層よりなる素子分離領域（４）を形成する。すなわ
ち、いわゆる局部的熱酸化によって素子分離領域（４）
を形成する。
的に酸化のマスクとなる例えばSi3N4耐酸化マスク層（1
0）をバイポーラトランジスタを形成する素子形成領域
に被着し、この領域以外のいわゆるフィールド部を外部
に露出するように選択的に形成する。その後熱酸化処理
を行ってフィールド部に所要の比較的厚い表面不活性用
絶縁層よりなる素子分離領域（４）を形成する。すなわ
ち、いわゆる局部的熱酸化によって素子分離領域（４）
を形成する。
第１図Ｃに示すように、例えばマスク層（10）を除去
して後選択的に高濃度半導体層（２）すなわちコレクタ
埋め込み領域と同導電型のｎ型の不純物を選択的にイオ
ン注入してコレクタ取り出し領域（５）を形成する。
して後選択的に高濃度半導体層（２）すなわちコレクタ
埋め込み領域と同導電型のｎ型の不純物を選択的にイオ
ン注入してコレクタ取り出し領域（５）を形成する。
第１図Ｄに示すように全面的に、後述する素子分離溝
の形成のマスクとなる溝形成マスク層（11）を例えばSi
O2の化学的気相成長法（CVD法）等によって形成する。
その後、コレクタ取り出し領域（５）の注入された不純
物の活性化処理のための熱処理すなわち1000℃のアニー
ル処理を行う。このようにして半導体層（３）を横切り
埋め込み領域となる半導体層（２）に達する深さのコレ
クタ取り出し領域（５）を素子分離領域（４）によって
囲まれた領域の周辺部の少くとも一部に形成する。
の形成のマスクとなる溝形成マスク層（11）を例えばSi
O2の化学的気相成長法（CVD法）等によって形成する。
その後、コレクタ取り出し領域（５）の注入された不純
物の活性化処理のための熱処理すなわち1000℃のアニー
ル処理を行う。このようにして半導体層（３）を横切り
埋め込み領域となる半導体層（２）に達する深さのコレ
クタ取り出し領域（５）を素子分離領域（４）によって
囲まれた領域の周辺部の少くとも一部に形成する。
第１図Ｅに示すように、マスク層（11）に選択的に例
えば反応性イオンエッチング（RIE）法によって素子分
離領域（４）によって囲まれた部分のコレクタ取り出し
領域（５）を横切るようにその素子分離領域（４）によ
って囲まれた部分の周辺部に沿って円形あるいは方形パ
ターン等のリング状パターンの開口（11a）を穿設し、
マスク層（11）をマスクとしてその開口（11a）を通じ
てRIEによって半導体層（３）及びさらに半導体基体
（１）に対して半導体基体（１）に達する深さ、すなわ
ち素子分離領域（４）より深い深さをもって素子分離溝
（６）を形成する。
えば反応性イオンエッチング（RIE）法によって素子分
離領域（４）によって囲まれた部分のコレクタ取り出し
領域（５）を横切るようにその素子分離領域（４）によ
って囲まれた部分の周辺部に沿って円形あるいは方形パ
ターン等のリング状パターンの開口（11a）を穿設し、
マスク層（11）をマスクとしてその開口（11a）を通じ
てRIEによって半導体層（３）及びさらに半導体基体
（１）に対して半導体基体（１）に達する深さ、すなわ
ち素子分離領域（４）より深い深さをもって素子分離溝
（６）を形成する。
次に、第１図Ｆに示すように、溝（６）の底部にチャ
ンネルストップ領域（13）を形成する。この領域（13）
の形成は、通常のように例えば溝（６）の少くとも内側
面に薄いSiO2被膜を酸化によって形成して（図示せ
ず）、イオン注入を基板（21）の面と直交するように溝
（６）の開口側からイオン注入することによって溝
（６）の壁面に関しては、イオン打ち込み方向にSiO2の
厚さが溝（６）の深さに対応する厚さをもって形成され
ていることによってこれがイオン注入のマスクとして作
用することによって溝（６）の底面にチャンネルストッ
プ領域（13）を形成することができる。次に、溝（６）
内を埋め込むように、例えばテトラエトキシオルソシラ
ンを原料気体とする低温CVDによってSiO2層等の絶縁剤
層（14）を全面的に堆積し、溝（６）内にこの絶縁材層
（14）が充填されてなる分離領域（７）を形成する。そ
して、この絶縁材層（14）の表面の凹凸を埋め込むよう
に所要の樹脂（15）をスピンコートする。
ンネルストップ領域（13）を形成する。この領域（13）
の形成は、通常のように例えば溝（６）の少くとも内側
面に薄いSiO2被膜を酸化によって形成して（図示せ
ず）、イオン注入を基板（21）の面と直交するように溝
（６）の開口側からイオン注入することによって溝
（６）の壁面に関しては、イオン打ち込み方向にSiO2の
厚さが溝（６）の深さに対応する厚さをもって形成され
ていることによってこれがイオン注入のマスクとして作
用することによって溝（６）の底面にチャンネルストッ
プ領域（13）を形成することができる。次に、溝（６）
内を埋め込むように、例えばテトラエトキシオルソシラ
ンを原料気体とする低温CVDによってSiO2層等の絶縁剤
層（14）を全面的に堆積し、溝（６）内にこの絶縁材層
（14）が充填されてなる分離領域（７）を形成する。そ
して、この絶縁材層（14）の表面の凹凸を埋め込むよう
に所要の樹脂（15）をスピンコートする。
次に、第１図Ｇに示すように樹脂（15）の表面より全
面的にいわゆるエッチバックを行って表面平坦化処理を
行う。
面的にいわゆるエッチバックを行って表面平坦化処理を
行う。
その後、第１図Ｈに示すようにｐ型のベース領域（1
2）を形成し、その一部に選択的にこれと異なる導電型
のｎ型のエミッタ領域（８）をそれぞれ例えば選択的拡
散によって導入して形成し、絶縁材層（14）に対してエ
ミッタ領域（８）上とコレクタ取り出し領域（５）上
と、更にベース領域（12）上とにそれぞれ選択的エッチ
ングによって電極窓を穿設し、これら電極窓を通じてエ
ミッタ領域（８）上にエミッタ電極ないしは配線層（1
6）を、コレクタ取り出し領域（５）上にコレクタ電極
ないしは配線層（17）を、ベース領域（12）上にベース
電極ないしは配線層（18）をそれぞれオーミックに被着
する。これら電極ないしは配線層（16）〜（18）は、例
えばAl金属層の全面蒸着及びフォトリソグラフィによる
パターン化によって同時に形成し得る。このようにすれ
ば、npn型のバイポーラトランジスタ（９）が構成され
る。
2）を形成し、その一部に選択的にこれと異なる導電型
のｎ型のエミッタ領域（８）をそれぞれ例えば選択的拡
散によって導入して形成し、絶縁材層（14）に対してエ
ミッタ領域（８）上とコレクタ取り出し領域（５）上
と、更にベース領域（12）上とにそれぞれ選択的エッチ
ングによって電極窓を穿設し、これら電極窓を通じてエ
ミッタ領域（８）上にエミッタ電極ないしは配線層（1
6）を、コレクタ取り出し領域（５）上にコレクタ電極
ないしは配線層（17）を、ベース領域（12）上にベース
電極ないしは配線層（18）をそれぞれオーミックに被着
する。これら電極ないしは配線層（16）〜（18）は、例
えばAl金属層の全面蒸着及びフォトリソグラフィによる
パターン化によって同時に形成し得る。このようにすれ
ば、npn型のバイポーラトランジスタ（９）が構成され
る。
尚、上述した例においてはnpn型バイポーラトランジ
スタを得る場合に本発明を適用した場合であるが、pnp
型バイポーラトランジスタを得る場合に適用することも
でき、この場合においては図示の各領域の導電型をそれ
ぞれ逆の導電型に選定する。
スタを得る場合に本発明を適用した場合であるが、pnp
型バイポーラトランジスタを得る場合に適用することも
でき、この場合においては図示の各領域の導電型をそれ
ぞれ逆の導電型に選定する。
また、上述した例においては素子分離領域（４）を選
択的熱酸化による厚いSiO2絶縁膜によって形成した場合
であるが、この厚い酸化膜の形成前にこの素子分離領域
（４）を形成する部分に選択的エッチングによって所要
の深さの凹部を形成して後、熱酸化によって厚い絶縁膜
の形成を行うようにすることもできるし、また、これに
加えてあるいはこの絶縁膜の形成工程に代えて上述した
素子分離溝（６）の形成と分離領域（７）の形成のため
の溝（６）内の充填作業と同一工程において素子分離領
域（４）に溝の形成と充填を行うことによる素子分離領
域（４）の形成を行うこともできる。
択的熱酸化による厚いSiO2絶縁膜によって形成した場合
であるが、この厚い酸化膜の形成前にこの素子分離領域
（４）を形成する部分に選択的エッチングによって所要
の深さの凹部を形成して後、熱酸化によって厚い絶縁膜
の形成を行うようにすることもできるし、また、これに
加えてあるいはこの絶縁膜の形成工程に代えて上述した
素子分離溝（６）の形成と分離領域（７）の形成のため
の溝（６）内の充填作業と同一工程において素子分離領
域（４）に溝の形成と充填を行うことによる素子分離領
域（４）の形成を行うこともできる。
上述の本発明製造方法によれば、高熱処理を伴う局部
的熱酸化による素子分離領域（４）の形成と、コレクタ
取り出し領域（５）の形成後において素子分離溝（６）
の形成とその充填作業による分離領域（７）の形成を行
うようにしたことによって、この分離領域（７）におけ
る熱歪みによっての特性劣化ないしは変動の回避がなさ
れる。また、このように熱歪みの問題が回避されること
によって分離領域（７）を構成する素子分離溝（６）内
の充填物としてはSiO2絶縁層等の使用が可能になるため
に多結晶シリコンを用いる場合における配線層との絶縁
性をはかるための表面の熱酸化処理を回避できることに
よって少くともこの酸化に伴う熱歪みの発生、不純物の
再分布の発生は回避できる。
的熱酸化による素子分離領域（４）の形成と、コレクタ
取り出し領域（５）の形成後において素子分離溝（６）
の形成とその充填作業による分離領域（７）の形成を行
うようにしたことによって、この分離領域（７）におけ
る熱歪みによっての特性劣化ないしは変動の回避がなさ
れる。また、このように熱歪みの問題が回避されること
によって分離領域（７）を構成する素子分離溝（６）内
の充填物としてはSiO2絶縁層等の使用が可能になるため
に多結晶シリコンを用いる場合における配線層との絶縁
性をはかるための表面の熱酸化処理を回避できることに
よって少くともこの酸化に伴う熱歪みの発生、不純物の
再分布の発生は回避できる。
また、素子分離帯（６）はコレクタ取り出し領域
（５）の形成後に形成することからコレクタ取り出し領
域（５）内に形成することができ、この分離領域すなわ
ち素子分離溝（６）によって囲まれる実質的素子形成領
域の縮小化、したがって半導体基体（１）による基体領
域とコレクタ領域との間のpn接合による寄生容量CCSの
減少化を図ることができる。
（５）の形成後に形成することからコレクタ取り出し領
域（５）内に形成することができ、この分離領域すなわ
ち素子分離溝（６）によって囲まれる実質的素子形成領
域の縮小化、したがって半導体基体（１）による基体領
域とコレクタ領域との間のpn接合による寄生容量CCSの
減少化を図ることができる。
また、溝（６）内に多結晶シリコンを充填する場合、
この多結晶シリコンの誘電率が高いことから、溝（６）
の幅を狭くするときこの溝部での寄生容量の発生の問
題、更に浮遊電荷の排除の問題が生じるが、この多結晶
シリコンに代えてSiO2等を用いることによってこれらの
問題点も回避される。
この多結晶シリコンの誘電率が高いことから、溝（６）
の幅を狭くするときこの溝部での寄生容量の発生の問
題、更に浮遊電荷の排除の問題が生じるが、この多結晶
シリコンに代えてSiO2等を用いることによってこれらの
問題点も回避される。
第１図Ａ〜Ｈは本発明製造方法の一例を示す各工程の略
線的拡大断面図である。 （21）は半導体基板、（１）は半導体基体、（２）は第
１導電型高濃度半導体層、（３）は第２導電型半導体
層、（４）は素子分離領域、（５）はコレクタ取り出し
領域、（６）は素子分離溝、（７）は分離領域、（８）
はエミッタ領域、（12）はベース領域である。
線的拡大断面図である。 （21）は半導体基板、（１）は半導体基体、（２）は第
１導電型高濃度半導体層、（３）は第２導電型半導体
層、（４）は素子分離領域、（５）はコレクタ取り出し
領域、（６）は素子分離溝、（７）は分離領域、（８）
はエミッタ領域、（12）はベース領域である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−80276（ＪＰ，Ａ) 特開 昭59−43545（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基体表面に第１導電型の高濃度半導
体層を形成する工程と、 第１導電型の低濃度半導体層を形成する工程と、 素子形成領域以外に局部的熱酸化によって素子分離領域
を形成する工程と、第１導電型のコレクタ取り出し領域
を形成する工程と、 上記素子分離領域を形成する工程と上記コレクタ取り出
し領域を形成する工程を経て後に、上記素子形成領域を
囲み上記素子分離領域より深い素子分離溝を形成する工
程と、 上記素子分離溝を、上記第１導電型のコレクタ取り出し
領域の形成温度より低温の気相成長でSiO2絶縁材層の形
成を行うことによって充填して分離領域を形成する工程
と、 上記素子形成領域内にベース領域とエミッタ領域を形成
する工程とを有することを特徴とするバイポーラトラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62206181A JP2615652B2 (ja) | 1987-08-19 | 1987-08-19 | バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62206181A JP2615652B2 (ja) | 1987-08-19 | 1987-08-19 | バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6449261A JPS6449261A (en) | 1989-02-23 |
| JP2615652B2 true JP2615652B2 (ja) | 1997-06-04 |
Family
ID=16519156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62206181A Expired - Lifetime JP2615652B2 (ja) | 1987-08-19 | 1987-08-19 | バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2615652B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2786259B2 (ja) * | 1989-06-21 | 1998-08-13 | 沖電気工業株式会社 | 半導体素子の製造方法 |
| KR20010102310A (ko) * | 1999-12-24 | 2001-11-15 | 롤페스 요하네스 게라투스 알베르투스 | 매립된 절연층상에 위치한 실리콘 웨이퍼의 상부층에형성된 반도체 소자를 포함하는 반도체 장치의 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5943545A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | 半導体集積回路装置 |
| US4519128A (en) * | 1983-10-05 | 1985-05-28 | International Business Machines Corporation | Method of making a trench isolated device |
-
1987
- 1987-08-19 JP JP62206181A patent/JP2615652B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6449261A (en) | 1989-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH088270A (ja) | 半導体装置およびその製造方法 | |
| US5856700A (en) | Semiconductor device with doped semiconductor and dielectric trench sidewall layers | |
| JP2748898B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0719838B2 (ja) | 半導体装置およびその製造方法 | |
| JP3258123B2 (ja) | 半導体装置 | |
| JP4138806B2 (ja) | バイポーラトランジスタの形成方法 | |
| US20030080394A1 (en) | Control of dopant diffusion from polysilicon emitters in bipolar integrated circuits | |
| JPH11330084A (ja) | バイポ―ラトランジスタ―の製造方法及びその構造 | |
| JP4202389B2 (ja) | バイポーラ半導体構成要素、特にバイポーラ・トランジスタ、および対応するバイポーラ半導体構成要素の製造方法 | |
| US5763931A (en) | Semiconductor device with SOI structure and fabrication method thereof | |
| JP2803548B2 (ja) | 半導体装置の製造方法 | |
| KR950001146B1 (ko) | 폴리실리콘 자체 정렬 바이폴라 장치 및 이의 제조 방법 | |
| JP2615652B2 (ja) | バイポーラトランジスタの製造方法 | |
| JPS58140137A (ja) | 半導体装置 | |
| JPS6095969A (ja) | 半導体集積回路の製造方法 | |
| JPH0621365A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2858510B2 (ja) | 半導体装置の製造方法 | |
| JP3711697B2 (ja) | 半導体装置の製造方法 | |
| JPH0758123A (ja) | ラテラルバイポーラトランジスタの製造方法 | |
| JPH08288299A (ja) | 半導体装置およびその製造方法 | |
| JPH1098111A (ja) | Ｍｏｓ型半導体装置とその製造方法 | |
| JP2888652B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH0621077A (ja) | 半導体装置およびその製造方法 | |
| JPH0817181B2 (ja) | 半導体装置およびその製造方法 | |
| JPH06291132A (ja) | バイポーラトランジスタ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080311 Year of fee payment: 11 |