JP3711697B2 - 半導体装置の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の製造に用いられるプロセス技術の一つに、単結晶の半導体基板上に、この半導体基板と同じ面方位を持つ単結晶の半導体層（エピタキシャル層）を成長させる、いわゆるエピタキシャル成長技術が知られている。このエピタキシャル成長技術は、特に、双極型半導体装置、例えばバイポーラトランジスタを集積したバイポーラ集積回路（ＩＣ）の製造にとって重要な技術となっている。これは、バイポーラＩＣに搭載されるバイポーラトランジスタのほとんどのものが、構造的に縦方向動作を必要とするためである。したがって、エピタキシャル成長技術は、横方向動作を主とする単極型半導体装置、例えばＭＯＳＦＥＴを集積したＭＯＳＩＣの製造には、あまり必要とされていないのが一般的である。
【０００３】
ところが、最近になって、ＢｉＣＭＯＳＩＣに代表されるようなバイポーラトランジスタとＭＯＳＦＥＴとを混載した半導体装置が考えられるようになり、当然のことながら、このＢｉＣＭＯＳＩＣの製造にも、エピタキシャル成長技術が用いられている。
【０００４】
また、エピタキシャル成長技術は、半導体基板に導入された不純物と異なる不純物を添加した半導体層を形成することができ、しかも、このような半導体層の積層構造を形成することが可能なため、用途によっては非常に有効な手段となる。
【０００５】
さて、半導体装置の分野においては、動作電圧の低電圧化、動作速度の高速化、高集積化など軽薄短小化が進む一方で、例えばテレビジョン装置の陰極線管（ＣＲＴ）の動作制御用の高耐圧トランジスタなどのように、高電圧を扱うものも少なくない。しかし、この分野でのモノリシック化はあまり進んでいないのが現状である。これは、高耐圧トランジスタは、通常、半導体基板上に厚く形成されたエピタキシャル層を用いて形成されるが、この種の高耐圧トランジスタには、高電圧を印加しても破壊されないことや、ＣＲＴの走査線を駆動するために動作速度を速くすることなどが要求されるため、製造にかなりの困難を伴うからである。
【０００６】
ここで、エピタキシャル層上に高耐圧トランジスタを形成するようにした、従来の半導体装置の製造方法について説明する。この半導体装置は、高電圧および高電流を扱うものであり、例えば、ＣＲＴの動作制御などに用いられる。ここでは、同一の半導体基板上に高耐圧の縦型ｎｐｎトランジスタおよび高耐圧の縦型ｐｎｐトランジスタを混載する場合を例にとって説明する。
【０００７】
すなわち、この従来の半導体装置の製造方法においては、図１４に示すように、例えば、熱酸化法により、ｐ型シリコン（Ｓｉ）基板のような半導体基板１０１の表面を酸化することにより、この半導体基板１０１上に、厚さ５０〜１００ｎｍ程度の二酸化シリコン（ＳｉＯ₂ ）膜１０２を形成した後、このＳｉＯ₂ 膜１０２上にリソグラフィー法により所定形状のレジストパターン１０３を形成する。ここで、このレジストパターン１０３は、縦型ｎｐｎトランジスタ形成領域を覆い、縦型ｐｎｐトランジスタ形成領域の所定部分に開口部を有する。続いて、このレジストパターン１０３をマスクとして、半導体基板１０１に、例えば、イオン注入法によりリン（Ｐ）のようなｎ型不純物を、例えば注入エネルギー５０〜１００ｋｅＶ、ドーズ量５×１０¹²〜１×１０¹³／ｃｍ² の条件でドープする。この後、イオン注入マスクとして用いたレジストパターン１０３を除去する。
【０００８】
次に、図１５に示すように、例えば、窒素雰囲気中で１２００℃の温度で５０００分程度の熱処理を行うことにより、注入不純物の電気的活性化を行うとともに、注入不純物を半導体基板１０１中に深く拡散させる。これにより、半導体基板１０１中の所定部分にｎ型ポケット層１０４が形成される。このｎ型ポケット層１０４は、この領域に形成される縦型ｐｎｐトランジスタを、半導体基板１０１と電気的に絶縁するためのものである。ここで、このｎ型ポケット層１０４を形成するにあたって、１２００℃の高温で５０００分の長時間の熱処理を行っているのは、後に形成されるｐ⁺ 型埋め込み拡散層とｎ型ポケット層１０４との耐圧を高くするために、半導体基板１０１中にｎ型ポケット層１０４を低不純物濃度で、かつ、深く形成する必要があるからである。この場合、このｎ型ポケット層１０４の不純物濃度は例えば１×１０¹⁶／ｃｍ³ 程度に選ばれ、半導体基板１０１の表面からみたｎ型ポケット層１０４の深さは、例えば２０μｍ程度に選ばれる。この後、イオン注入による欠陥を除去するために、半導体基板１０１の表面に酸化処理（犠牲酸化）を施す。図１５は、この酸化処理までを行った様子を示す。
【０００９】
次に、図１６に示すように、半導体基板１０１上のＳｉＯ₂ 膜１０２上に、所定形状のレジストパターン１０５を形成する。このレジストパターン１０５は、縦型ｐｎｐトランジスタ形成領域を覆い、縦型ｎｐｎトランジスタ形成領域の所定部分に開口部を有する。続いて、このレジストパターン１０５をマスクとして、半導体基板１０１中に、例えば、イオン注入法により砒素（Ａｓ）のようなｎ型不純物を、例えば注入エネルギー５０〜１５０ｋｅＶ、ドーズ量１×１０¹⁴〜１×１０¹⁶／ｃｍ² の条件でドープする。この後、イオン注入のマスクとして用いたレジストパターン１０５を除去する。
【００１０】
次に、図１７に示すように、半導体基板１０１上のＳｉＯ₂ 膜１０２上に、所定形状のレジストパターン１０６を形成する。このレジストパターン１０６は、図１６に示す工程でｎ型不純物が注入された領域を覆い、縦型ｐｎｐトランジスタ形成領域のｎ型ポケット層１０４に対応する部分と、縦型ｐｎｐトランジスタおよび縦型ｎｐｎトランジスタの境界に対応する部分とに開口部を有する。続いて、このレジストパターン１０６をマスクとして、半導体基板１０１中に、例えば、イオン注入法によりボロン（Ｂ）のようなｐ型不純物を、例えば注入エネルギー２０〜８０ｋｅＶ、ドーズ量１×１０¹⁴〜１×１０¹⁶／ｃｍ² の条件でドープする。この後、イオン注入のマスクとして用いたレジストパターン１０６を除去する。
【００１１】
次に、例えば窒素雰囲気中で、１２００℃の温度で５０〜１００分程度の熱処理を行うことにより、注入不純物の電気的活性化を行う。これにより、図１８に示すように、ｎ型不純物が注入された部分に縦型ｎｐｎトランジスタの埋め込みコレクタ領域となるｎ⁺ 型埋め込み拡散層１０７が形成され、一方、ｐ型不純物が注入された部分のうち、ｎ型ポケット層１０４に対応する部分に、縦型ｐｎｐトランジスタの埋め込みコレクタ領域となるｐ⁺ 型埋め込み拡散層１０８が形成されるとともに、縦型ｐｎｐトランジスタ形成領域と縦型ｎｐｎトランジスタ形成領域との境界部に、素子分離のためのｐ⁺ 型埋め込み拡散層１０９が形成される。
【００１２】
次に、図１９に示すように、半導体基板１０１上のＳｉＯ₂ 膜１０２を除去した後、既存のエピタキシャル成長法により、半導体基板１０１上にｎ型Ｓｉからなるｎ型エピタキシャル層１１０を形成する。このとき、ｎ⁺ 型埋め込み拡散層１０７およびｐ⁺ 型埋め込み拡散層１０８，１０９中の不純物が、ｎ型エピタキシャル層１１０の下層側に拡散されることにより、このｎ型エピタキシャル層１１０の下層にもｎ⁺ 型埋め込み拡散層１０７およびｐ⁺ 型埋め込み拡散層１０８，１０９が形成される。
【００１３】
このようにｎ型エピタキシャル層１１０を形成した後、通常のバイポーラトランジスタの製造プロセスの手順に従って、縦型ｐｎｐトランジスタ形成領域に縦型ｐｎｐトランジスタを形成するとともに、縦型ｎｐｎトランジスタ形成領域に縦型ｎｐｎトランジスタを形成する。図２０は、最終的に形成される縦型ｐｎｐトランジスタおよび縦型ｎｐｎトランジスタの一例を示す。
【００１４】
図２０に示すように、縦型ｎｐｎトランジスタにおいては、半導体基板１０１中に埋め込みコレクタ領域となるｎ⁺ 型埋め込み拡散層１０７が形成され、半導体基板１１０上にｎ型エピタキシャル層１１０が形成されている。また、縦型ｎｐｎトランジスタ形成領域と縦型ｐｎｐトランジスタ形成領域との境界部における半導体基板１０１中には、ｐ型Ｓｉ基板１０１に達する素子分離のためのｐ⁺ 型埋め込み拡散層１０９が形成されている。このｐ⁺ 型埋め込み拡散層１０９に対応する部分におけるｎ型エピタキシャル層１１０中には、ｐ⁺ 型埋め込み拡散層１０９に達するｐ⁺ 型素子分離拡散層１２０が形成され、これによって、縦型ｎｐｎトランジスタと縦型ｐｎｐトランジスタとの素子分離が行われている。
【００１５】
ｎ型エピタキシャル層１１０には、厚さ１μｍ程度のフィールド酸化膜１２１が選択的に形成され、素子分離が行われている。符号１２２は、ＳｉＯ₂ 膜などからなる絶縁膜を示す。この絶縁膜１２２は、所定部分に開口部を有している。
【００１６】
フィールド酸化膜１２１で覆われていない活性領域におけるｎ型エピタキシャル層１１０の所定部分には、ｐ型ベース領域１２３が形成され、さらに、このｐ型ベース領域１２３と接続するｐ⁺ 型グラフトベース領域１２４が形成されている。この場合、ｐ⁺ 型グラフトベース領域１２４は、フィールド酸化膜１２１の下部にも形成されている。このｐ⁺ 型グラフトベース領域１２４は、例えばイオン注入法によりｎ型エピタキシャル層１１０中に選択的にＢのようなｐ型不純物をドープすることにより形成され、このｐ⁺ 型グラフトベース領域１２４の深さは、例えば３μｍ程度に選ばれる。ｐ型ベース領域１２３の上層部にはｎ⁺ 型エミッタ領域１２５が形成されている。また、ｐ⁺ 型グラフトベース領域１２４から所定の距離だけ離れた所定位置におけるｎ型エピタキシャル層１１０中には、ｎ⁺ 型埋め込み拡散層１０７に達するｎ⁺ 型プラグ層１２６が形成されている。このｎ⁺ 型プラグ層１２６の上層部には、ｎ⁺ 型コレクタ取り出し拡散層１２７が形成されている。
【００１７】
ｐ⁺ 型グラフトベース領域１２４上には、絶縁膜１２２に形成された開口部を通して例えばｐ型不純物が高濃度にドープされた多結晶Ｓｉ膜からなるベース電極１２８が接続され、ｎ⁺ 型エミッタ領域１２５上には、絶縁膜１２２に形成された開口部を通して例えばｎ型不純物が高濃度にドープされた多結晶Ｓｉ膜からなるエミッタ電極１２９が接続され、ｎ⁺ 型コレクタ取り出し拡散層１２７上には、例えばｎ型不純物が高濃度にドープされた多結晶Ｓｉ膜からなるコレクタ電極１３０が接続されている。ここで、ベース電極１２８、エミッタ電極１２９およびコレクタ電極１３０の厚さは、例えば０．４μｍ程度に選ばれる。
【００１８】
フィールド酸化膜１２１、絶縁膜１２２、ベース電極１２８、エミッタ電極１２９およびコレクタ電極１３０上には、例えば厚さ０．３５μｍ程度のＳｉＯ₂ 膜からなる層間絶縁膜１３１が形成されている。この層間絶縁膜１３１には、ベース電極１２８、エミッタ電極１２９およびコレクタ電極１３０に対応する部分に、それぞれ、開口部１３２〜１３４が形成されている。層間絶縁膜１３１上には、開口部１３２〜１３４の部分で密着層１３５を介して、ベース電極１２８、エミッタ電極１２９およびコレクタ電極１３０と接続するベース電極配線１３６、エミッタ電極配線１３７およびコレクタ電極配線１３８が、それぞれ形成されている。ここで、密着層１３５は、例えば、厚さ３０ｎｍ程度のＴｉ膜と、厚さ７０ｎｍ程度のＴｉＯＮ膜と、厚さ３０ｎｍ程度のＴｉ膜とが順次積層された多層膜からなる。また、ベース電極配線１３６、エミッタ電極配線１３７およびコレクタ電極配線１３８は、例えば厚さ１２００ｎｍ程度のＡｌ膜またはＡｌ合金膜からなる。
【００１９】
層間絶縁膜１３２、ベース電極配線１３６、エミッタ電極配線１３７およびコレクタ電極配線１３８上の全面には、例えば厚さ０．８μｍ程度のＳｉＯ₂ 膜からなる層間絶縁膜１３９が形成され、この層間絶縁膜１３９上には、例えば厚さ０．８μｍ程度のＳｉＮ膜からなるパッシベーション膜１４０が形成されている。
【００２０】
一方、縦型ｐｎｐトランジスタにおいては、半導体基板１０１中にｎ型ポケット層１０４が形成され、ｎ型ポケット層１０４に対応する部分における半導体基板１０１中に、埋め込みコレクタ領域となるｐ⁺ 型埋め込み拡散層１０８が形成されている。半導体基板１０１上には、ｎ型エピタキシャル層１１０が形成されている。ｐ⁺ 型埋め込み拡散層１０８に対応する部分におけるｎ型エピタキシャル層１１０中には、ｐ⁺ 型埋め込み拡散層１０８に達するｐ^- 型ウエル層１４１が形成されている。この縦型ｐｎｐトランジスタは、ｐ^- 型ウエル層１４１に対応する部分に形成されている。
【００２１】
ｎ型エピタキシャル層１１０には、フィールド酸化膜１２１が選択的に形成され、素子分離が行われている。
【００２２】
フィールド酸化膜１２１で覆われていない活性領域におけるｎ型エピタキシャル層１１０の所定部分には、ｎ型ベース領域１４２が形成され、さらに、このｎ型ベース領域１４２と接続するｎ⁺ 型グラフトベース領域１４３が形成されている。この場合、ｎ⁺ 型グラフトベース領域１４３は、フィールド酸化膜１２１の下部にも形成されている。このｎ⁺ 型グラフトベース領域１４３は、例えばイオン注入法によりｎ型エピタキシャル層１１０中に選択的にＰのようなｎ型不純物をドープすることにより形成され、このｎ⁺ 型グラフトベース領域１４３の深さは、例えば３μｍ程度に選ばれる。ｎ型ベース領域１４２の上層部にはｐ⁺ 型エミッタ領域１４４が形成されている。また、ｎ⁺ 型グラフトベース領域１４３から所定の距離だけ離れた所定位置におけるｎ型エピタキシャル層１１０中には、ｐ⁺ 型埋め込み拡散層１０８に達するｐ⁺ 型プラグ層１４５が形成されている。このｐ⁺ 型プラグ層１４５の上層部には、ｐ⁺ 型コレクタ取り出し拡散層１４６が形成されている。符号１４７は、ｐ⁺ 型素子分離拡散層を示す。このｐ⁺ 型素子分離拡散層１４７は、ｐ^- 型ウエル層１４１中に形成され、ｐ⁺ 型埋め込み拡散層１０８に達する深さを有する。
【００２３】
ｎ⁺ 型グラフトベース領域１４３上には、絶縁膜１２２に形成された開口部を通して例えばｎ型不純物が高濃度にドープされた多結晶Ｓｉ膜からなるベース電極１４８が接続され、ｐ⁺ 型エミッタ領域１４４上には、絶縁膜１２２に形成された開口部を通して例えばｐ型不純物が高濃度にドープされた多結晶Ｓｉ膜からなるエミッタ電極１４９が接続され、ｐ⁺ 型コレクタ取り出し拡散層１４６上には、例えばｐ型不純物が高濃度にドープされた多結晶Ｓｉ膜からなるコレクタ電極１５０が接続されている。ここで、ベース電極１４８、エミッタ電極１４９およびコレクタ電極１５０の厚さは、例えば０．４μｍ程度に選ばれる。
【００２４】
フィールド酸化膜１２１、絶縁膜１２２、ベース電極１４８、エミッタ電極１４９およびコレクタ電極１５０上には層間絶縁膜１３１が形成され、この層間絶縁膜１３１には、ベース電極１４８、エミッタ電極１４９およびコレクタ電極１５０に対応する部分に、それぞれ、開口部１５１〜１５３が形成されている。層間絶縁膜１３１上には、開口部１５１〜１５３の部分で密着層１３５を介して、ベース電極１４８、エミッタ電極１４９およびコレクタ電極１５０と接続するベース電極配線１５４、エミッタ電極配線１５５およびコレクタ電極配線１５６が、それぞれ形成されている。ここで、ベース電極配線１５４、エミッタ電極配線１５５およびコレクタ電極配線１５６は、例えば厚さ１２００ｎｍ程度のＡｌ膜またはＡｌ合金膜からなる。
【００２５】
層間絶縁膜１３２、ベース電極配線１５４、エミッタ電極配線１５５およびコレクタ電極配線１５６上の全面には、ＳｉＯ₂ 膜からなる層間絶縁膜１３９とＳｉＮ膜からなるパッシベーション膜１４０とが順次積層されている。
【００２６】
この従来の半導体装置の製造方法では、縦型ｐｎｐトランジスタ形成領域において、ｎ型ポケット層１０４とｐ⁺ 型埋め込み拡散層１０８との耐圧を高くするために、ｐ⁺ 型埋め込み拡散層１０８の底部からみたｎ型ポケット層１０４の深さが所定の深さ以上にされる。例えば、ｎ型ポケット層１０４の不純物濃度が１×１０¹⁶／ｃｍ³ 程度で、耐圧を１００Ｖ程度とする場合は、ｐ⁺ 型埋め込み拡散層１０８の底部からみたｎ型ポケット層１０４の深さが、８μｍ程度必要となる。
【００２７】
【発明が解決しようとする課題】
しかしながら、上述の従来の半導体装置の製造方法では、半導体基板１０１中にｎ型ポケット層１０４を形成した後、このｎ型ポケット層１０４中にｐ⁺ 型埋め込み拡散層１０８を形成するようにしているので、ｎ型ポケット層１０４とｐ⁺ 型埋め込み拡散層１０８との耐圧を高くするためには、半導体基板１０１中にｎ型ポケット層１０４を形成する際に、後に形成されるｐ⁺ 型埋め込み拡散層１０８の深さの分だけ、ｎ型ポケット層１０４を余計に深く拡散させなければならなかった。このため、このｎ型ポケット層１０４を半導体基板１０１中に深く拡散させるために、１２００℃の高温で５０００分程度の長時間の熱処理を行う必要があるため、熱処理装置の炉心管がすぐに変形してしまい、熱処理装置の能力が低下するばかりでなく、メンテナンスを頻繁に行わなければならないという問題があった。また、ｎ型ポケット層１０４を形成するために要する時間が長くなるため、他のプロセス条件との整合がとれないという問題があった。このため、従来の半導体装置の製造方法では、素子の耐圧を高くしようとすると、半導体装置の製造のスループットが低くなるという問題があった。
【００２８】
また、ｎ型エピタキシャル層１１０上に形成される縦型ｐｎｐトランジスタや縦型ｎｐｎトランジスタの耐圧は、このｎ型エピタキシャル層１１０の厚さにより決まるため、耐圧の異なるトランジスタを同一の半導体基板１０１上に混載することは困難であった。
【００２９】
したがって、この発明の目的は、素子の耐圧を劣化させることなく、半導体装置の製造に要する時間を短縮することができる半導体装置の製造方法を提供することにある。
【００３０】
この発明の他の目的は、互いに耐圧の異なる素子を同一の半導体基板上に混載することができる半導体装置の製造方法を提供することにある。
【００３１】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の発明は、
縦型ｎｐｎトランジスタおよび縦型ｐｎｐトランジスタを混載した半導体装置の製造方法において、
縦型ｐｎｐトランジスタの形成領域におけるｐ型Ｓｉ基板中にｎ型ポケット層を形成する工程と、
ｐ型Ｓｉ基板上に、原料としてＳｉＨ ₄ ガスを用いた常圧エピタキシャル成長法により第１のｎ型Ｓｉエピタキシャル層を形成する工程と、
縦型ｎｐｎトランジスタの形成領域における第１のｎ型Ｓｉエピタキシャル層中に縦型ｎｐｎトランジスタの埋め込みコレクタ領域となるｎ型埋め込み拡散層を形成する工程と、
ｎ型ポケット層に対応する部分における第１のｎ型Ｓｉエピタキシャル層中に縦型ｐｎｐトランジスタの埋め込みコレクタ領域となるｐ型埋め込み拡散層を形成する工程と、
第１のｎ型Ｓｉエピタキシャル層上に、原料としてＳｉＨ ₂ Ｃｌ ₂ ガスを用いた減圧エピタキシャル成長法により第２のｎ型Ｓｉエピタキシャル層を形成する工程と、
ｐ型埋め込み拡散層に対応する部分における第２のｎ型Ｓｉエピタキシャル層中にｐ型埋め込み拡散層に達するｐ型ウエル層を形成する工程と、
ｐ型ウエル層中に縦型ｐｎｐトランジスタ用のｎ型ベース領域およびｐ型エミッタ領域を形成する工程と、
第２のｎ型Ｓｉエピタキシャル層中に縦型ｎｐｎトランジスタ用のｐ型ベース領域およびｎ型エミッタ領域を形成する工程
とを有することを特徴とするものである。
【００３２】
この発明の第２の発明は、
第１の縦型ｎｐｎトランジスタおよび第２の縦型ｎｐｎトランジスタを混載し、第１の縦型ｎｐｎトランジスタの耐圧は第２の縦型ｎｐｎトランジスタの耐圧よりも高い半導体装置の製造方法において、
第１の縦型ｎｐｎトランジスタの形成領域におけるｐ型Ｓｉ基板中にｎ型ポケット層を形成する工程と、
ｐ型Ｓｉ基板上に、原料としてＳｉＨ₄ ガスを用いた常圧エピタキシャル成長法により第１のｎ型Ｓｉエピタキシャル層を形成する工程と、
第２の縦型ｎｐｎトランジスタの形成領域における第１のｎ型Ｓｉエピタキシャル層中に第２の縦型ｎｐｎトランジスタの埋め込みコレクタ領域となるｎ型埋め込み拡散層を形成する工程と、
第１のｎ型Ｓｉエピタキシャル層上に、原料としてＳｉＨ₂ Ｃｌ₂ ガスを用いた減圧エピタキシャル成長法により第２のｎ型Ｓｉエピタキシャル層を形成する工程と、
第２のｎ型Ｓｉエピタキシャル層中に第１の縦型ｎｐｎトランジスタ用のｐ型ベース領域およびｎ型エミッタ領域ならびに第２の縦型ｎｐｎトランジスタ用のｐ型ベース領域およびｎ型エミッタ領域を形成する工程
とを有することを特徴とするものである。
【００３６】
上述のように構成されたこの発明の第１の発明においては、まず、半導体基板中にこの半導体基板の導電型と逆導電型の拡散層を形成した後、この半導体基板上に第１のエピタキシャル層を形成する。次に、拡散層に対応する部分における第１のエピタキシャル層中に拡散層の導電型と逆導電型の埋め込み拡散層を形成する。第１のエピタキシャル層中には、拡散層に対応する部分と異なる部分に、例えば、拡散層の導電型と同一導電型の埋め込み拡散層など、他の埋め込み拡散層を形成してもよい。その後、第１のエピタキシャル層上に第２のエピタキシャル層を形成する。
【００３７】
ここで、半導体基板中に形成された半導体基板の導電型と逆導電型の拡散層は、例えば、この拡散層に対応する部分における第１のエピタキシャル層中に形成された、拡散層の導電型と逆導電型の埋め込み拡散層の上側に形成されるトランジスタなどの素子を、半導体基板から分離する層（ポケット層）として作用する。通常、このようなポケット層としての拡散層は、その上に形成される埋め込み拡散層との耐圧を高くするために、埋め込み拡散層よりも低不純物濃度で、かつ、埋め込み拡散層の底部に対して深く拡散させる必要がある。この第１の発明においては、半導体基板中にこの半導体基板の導電型と逆導電型の拡散層を形成し、この拡散層に対応する部分における第１のエピタキシャル層中に拡散層の導電型と逆導電型の埋め込み拡散層を形成することにより、拡散層の上部にこの拡散層と接続するようにして埋め込み拡散層が形成される。したがって、埋め込み拡散層の底部からみた拡散層の深さは、半導体基板の表面からみた拡散層の深さとほぼ等しい。言い換えれば、従来に比べて半導体基板の表面からみた拡散層の深さが小さくても、埋め込み拡散層の底部からみた拡散層の深さは、従来と同程度にすることができ、その結果、従来と同程度の耐圧を得ることができる。
【００３８】
したがって、この第１の発明によれば、従来のように高温、長時間の熱処理を行うことにより、半導体基板中に拡散層を深く形成していた場合と同程度の耐圧を得るために、従来と比べて、半導体基板中に拡散層を深く形成する必要がないので、拡散層を形成するための熱処理時間を短縮することができる。このため、素子の耐圧を劣化させることなく、半導体装置の製造に要する時間の短縮を図ることができる。
【００３９】
また、この発明の第２の発明においては、まず、半導体基板中にこの半導体基板の導電型と逆導電型の拡散層を形成した後、この半導体基板上に第１のエピタキシャル層を形成する。次に、拡散層に対応する部分と異なる部分における第１のエピタキシャル層中に埋め込み拡散層を形成する。この埋め込み拡散層は、例えば、拡散層の導電型と同一導電型とする。その後、第１のエピタキシャル層上に第２のエピタキシャル層を形成する。
【００４０】
ここで、半導体基板中に形成された半導体基板の導電型と逆導電型の拡散層は、例えば、拡散層に対応する部分と異なる部分における第１のエピタキシャル層中に形成された埋め込み拡散層と同様に、トランジスタなどの素子の埋め込み拡散層として作用する。この場合、第２のエピタキシャル層の表面からみて、半導体基板中に形成される拡散層は、第１のエピタキシャル層中に形成される埋め込み拡散層よりも深い位置に形成されるため、半導体基板中に形成される拡散層の上側のエピタキシャル層の厚さと、第１のエピタキシャル層中に形成される埋め込み拡散層の上側のエピタキシャル層の厚さとが互いに異なっている。このため、拡散層に対応する部分に形成される素子と、埋め込み拡散層に対応する部分に形成される素子とでは、実効的なエピタキシャル層の厚さが互いに異なるので、耐圧も互いに異なったものとなる。したがって、この第２の発明によれば、耐圧の異なる素子を同一の半導体基板上に混載することができる。
【００４１】
【発明の実施の形態】
以下、この発明の実施形態について図面を参照しながら説明する。なお、実施形態の全図において、同一または対応する部分には同一の符号を付す。
【００４２】
まず、この発明の第１の実施形態による半導体装置の製造方法について説明する。図１〜図８は、この第１の実施形態による半導体装置の製造方法を示す。この半導体装置は、高電圧および高電流を扱うものであり、例えば、ＣＲＴの動作制御などに用いられる。ここでは、同一の半導体基板上に高耐圧の縦型ｎｐｎトランジスタおよび高耐圧の縦型ｐｎｐトランジスタを混載する場合を例にとって説明する。この場合、縦型ｎｐｎトランジスタおよび縦型ｐｎｐトランジスタは、例えば１００Ｖ以上の耐圧を有する。
【００４３】
この半導体装置の製造方法においては、まず、図１に示すように、例えば、熱酸化法により、抵抗率８〜１２Ωｃｍ程度のｐ型Ｓｉ基板のような半導体基板１の表面を酸化することにより、この半導体基板１上に厚さ５０〜１００ｎｍ程度のＳｉＯ₂ 膜２を形成した後、このＳｉＯ₂ 膜２上にリソグラフィー法により所定形状のレジストパターン３を形成する。ここで、このレジストパターン３は、縦型ｎｐｎトランジスタの形成領域を覆い、縦型ｐｎｐトランジスタの形成領域の所定部分に開口部を有する。続いて、このレジストパターン３をマスクとして、半導体基板１に、例えば、イオン注入法によりＰのようなｎ型不純物を、例えば注入エネルギー５０〜１００ｋｅＶ、ドーズ量５×１０¹²〜１×１０¹³／ｃｍ² の条件でドープする。この後、イオン注入マスクとして用いたレジストパターン３を除去する。
【００４４】
次に、図２に示すように、例えば、窒素雰囲気中で１２００℃の温度で２００〜５００分程度の熱処理を行うことにより、注入不純物の電気的活性化を行うとともに、注入不純物を半導体基板１中に拡散させる。これにより、半導体基板１中の所定部分にｎ型ポケット層４が形成される。このｎ型ポケット層４は、この領域に形成される縦型ｐｎｐトランジスタを、半導体基板１と電気的に絶縁するためのものである。この場合、ｎ型ポケット層４は、半導体基板１の表面からの深さが、例えば８μｍ程度となるように形成される。また、このｎポケット層４の不純物濃度は、例えば１×１０¹⁶／ｃｍ³ 程度に選ばれる。この後、イオン注入による欠陥を除去するために、半導体基板１の表面に酸化処理（犠牲酸化）を施す。図２は、この酸化処理までを行った様子を示す。
【００４５】
次に、図３に示すように、半導体基板１の表面のＳｉＯ₂ 膜２を除去した後、原料としてＳｉＨ₄ ガスを用いた常圧エピタキシャル成長法により、半導体基板１上に第１のエピタキシャル層として、半導体基板１と逆導電型のｎ型Ｓｉからなるｎ型エピタキシャル層５を形成する。ここで、ｎ型エピタキシャル層５の厚さは、好ましくは５〜１０μｍ程度に選ばれる。また、このｎ型エピタキシャル層５の不純物濃度は、好ましくは５×１０¹⁴／ｃｍ³ 〜１×１０¹⁶ｃｍ³ 程度に選ばれ、抵抗率は１〜１０Ωｃｍ程度に選ばれる。これは、後に形成される縦型ｐｎｐトランジスタおよび縦型ｎｐｎトランジスタの耐圧を高くするためである。
【００４６】
次に、図４に示すように、例えば、熱酸化法により、ｎ型エピタキシャル層５の表面を酸化することにより、このｎ型エピタキシャル層５上に厚さ１０〜１００ｎｍ程度のＳｉＯ₂ 膜６を形成した後、このＳｉＯ₂ 膜６上に所定形状のレジストパターン７を形成する。このレジストパターン７は、縦型ｐｎｐトランジスタ形成領域を覆い、縦型ｎｐｎトランジスタの形成領域の所定部分に開口部を有する。続いて、このレジストパターン７をマスクとして、ｎ型エピタキシャル層５中に、例えば、イオン注入法によりＡｓのようなｎ型不純物を、例えば注入エネルギー５０〜１５０ｋｅＶ、ドーズ量１×１０¹⁴〜１×１０¹⁶／ｃｍ² の条件でドープする。この後、イオン注入のマスクとして用いたレジストパターン７を除去する。
【００４７】
次に、図５に示すように、ｎ型エピタキシャル層５上のＳｉＯ₂ 膜６上に、所定形状のレジストパターン８を形成する。このレジストパターン８は、図４に示す工程でｎ型不純物をドープした領域を覆い、縦型ｐｎｐトランジスタ形成領域のｎ型ポケット層４に対応する部分と、縦型ｐｎｐトランジスタおよび縦型ｎｐｎトランジスタの境界に対応する部分とに開口部を有する。続いて、このレジストパターン８をマスクとして、ｎ型エピタキシャル層５中に、例えば、イオン注入法によりＢのようなｐ型不純物を、例えば注入エネルギー２０〜８０ｋｅＶ、ドーズ量１×１０¹⁴〜１×１０¹⁶／ｃｍ² の条件でドープする。この後、イオン注入のマスクとして用いたレジストパターン８を除去する。
【００４８】
次に、例えば窒素雰囲気中で、１２００℃の温度で５０〜１００分程度の熱処理を行うことにより、注入不純物の電気的活性化を行う。これにより、図６に示すように、ｎ型エピタキシャル層５中のｎ型不純物をドープした部分に、縦型ｎｐｎトランジスタの埋め込みコレクタ領域となるｎ⁺ 型埋め込み拡散層９が形成され、一方、ｎ型エピタキシャル層５中のｐ型不純物をドープした部分のうち、ｎ型ポケット層４に対応する部分に、縦型ｐｎｐトランジスタの埋め込みコレクタ領域となるｐ⁺ 型埋め込み拡散層１０が形成されるとともに、縦型ｐｎｐトランジスタおよび縦型ｎｐｎトランジスタの境界に対応する部分に、両者の素子分離のためのｐ⁺ 型埋め込み拡散層１１が形成される。この後、上述のイオン注入により生じた欠陥を除去するために、ｎ型エピタキシャル層５の表面に酸化処理を施す。図６は、この酸化処理までを行った様子を示す。
【００４９】
次に、図７に示すように、ｎ型エピタキシャル層５上のＳｉＯ₂ 膜６を除去した後、原料としてＳｉＨ₂ Ｃｌ₂ ガスを用いた減圧エピタキシャル成長法により、ｎ型エピタキシャル層５上に、第２のエピタキシャル層としてｎ型Ｓｉからなるｎ型エピタキシャル層１２を形成する。ここで、ｎ型エピタキシャル層１２の厚さは、好ましくはｎ型エピタキシャル層５の厚さよりも大きく選ばれる。この場合、ｎ型エピタキシャル層１２の厚さは、好ましくは１０〜２０μｍ程度に選ばれる。また、このｎ型エピタキシャル層１２の不純物濃度、抵抗率は、好ましくはｎ型エピタキシャル層５と同様な値に選ばれる。なお、このｎ型エピタキシャル層１２の形成時には、ｎ⁺ 型埋め込み拡散層９およびｐ⁺ 型埋め込み拡散層１０，１１の不純物が、ｎ型エピタキシャル層５の下層側に拡散し、ｐ⁺ 型埋め込み拡散層１０，１１は、半導体基板１の上層にも形成される。その結果、ｎ型エピタキシャル層５中に形成されたｐ⁺ 型埋め込み拡散層１０は、半導体基板１中に形成されたｎ型ポケット層４の上部に達する。また、このとき、ｎ⁺ 型埋め込み拡散層９およびｐ⁺ 型埋め込み拡散層１０，１１の不純物が、ｎ型エピタキシャル層１２の下層側に拡散するため、このｎ型エピタキシャル層１２に下層にも、ｎ⁺ 型埋め込み拡散層９およびｐ⁺ 型埋め込み拡散層１０，１１が形成される。
【００５０】
このように、ｎ型エピタキシャル層１２を形成した後、通常のバイポーラトランジスタの製造プロセスの手順に従って、縦型ｐｎｐトランジスタ形成領域に縦型ｐｎｐトランジスタを形成するとともに、縦型ｎｐｎトランジスタ形成領域に縦型ｎｐｎトランジスタを形成する。図８は、最終的に形成される縦型ｐｎｐトランジスタおよび縦型ｎｐｎトランジスタの一例を示す。
【００５１】
図８に示すように、縦型ｎｐｎトランジスタにおいては、半導体基板１上にｎ型エピタキシャル層５が形成され、ｎ型エピタキシャル層５中に埋め込みコレクタ領域となるｎ⁺ 型埋め込み拡散層９が形成されている。また、縦型ｎｐｎトランジスタ形成領域と縦型ｐｎｐトランジスタ形成領域との境界部におけるｎ型エピタキシャル層５中には、ｐ型Ｓｉ基板１に達する素子分離のためのｐ⁺ 型埋め込み拡散層１１が形成されている。ｎ型エピタキシャル層５上には、ｎ型エピタキシャル層１２が形成されている。ｐ⁺ 型埋め込み拡散層１１に対応する部分におけるｎ型エピタキシャル層１２中には、ｐ⁺ 型埋め込み拡散層１１に達するｐ⁺ 型素子分離拡散層２０が形成され、これによって、縦型ｎｐｎトランジスタと縦型ｐｎｐトランジスタとの素子分離が行われている。
【００５２】
ｎ型エピタキシャル層１２には、厚さ１μｍ程度のフィールド酸化膜２１が選択的に形成され、素子分離が行われている。符号２２は、ＳｉＯ₂ 膜などからなる絶縁膜を示す。この絶縁膜２２は、所定部分に開口部を有している。
【００５３】
フィールド酸化膜２１で覆われていない活性領域におけるｎ型エピタキシャル層１２の所定部分には、ｐ型ベース領域２３が形成され、さらに、このｐ型ベース領域２３と接続するｐ⁺ 型グラフトベース領域２４が形成されている。この場合、ｐ⁺ 型グラフトベース領域２４は、フィールド酸化膜２１の下部にも形成されている。このｐ⁺ 型グラフトベース領域２４は、例えばイオン注入法によりｎ型エピタキシャル層１２中に選択的にＢのようなｐ型不純物をドープすることにより形成され、このｐ⁺ 型グラフトベース領域２４の深さは、例えば３μｍ程度に選ばれる。ｐ型ベース領域２３の上層部にはｎ⁺ 型エミッタ領域２５が形成されている。また、ｐ⁺ 型グラフトベース領域２４から所定の距離だけ離れた所定位置におけるｎ型エピタキシャル層１２中には、ｎ⁺ 型埋め込み拡散層９に達するｎ⁺ 型プラグ層２６が形成されている。このｎ⁺ 型プラグ層２６の上層部には、ｎ⁺ 型コレクタ取り出し拡散層２７が形成されている。
【００５４】
ｐ⁺ 型グラフトベース領域２４上には、絶縁膜２２に形成された開口部を通して例えばｐ型不純物が高濃度にドープされた多結晶Ｓｉ膜からなるベース電極２８が接続され、ｎ⁺ 型エミッタ領域２５上には、絶縁膜２２に形成された開口部を通して例えばｎ型不純物が高濃度にドープされた多結晶Ｓｉ膜からなるエミッタ電極２９が接続され、ｎ⁺ 型コレクタ取り出し拡散層２７上には、例えばｎ型不純物が高濃度にドープされた多結晶Ｓｉ膜からなるコレクタ電極３０が接続されている。ここで、ベース電極２８、エミッタ電極２９およびコレクタ電極３０の厚さは、例えば０．４μｍ程度に選ばれる。
【００５５】
フィールド酸化膜２１、絶縁膜２２、ベース電極２８、エミッタ電極２９およびコレクタ電極３０上には、例えば厚さ０．３５μｍ程度のＳｉＯ₂ 膜からなる層間絶縁膜３１が形成されている。この層間絶縁膜３１には、ベース電極２８、エミッタ電極２９およびコレクタ電極３０に対応する部分に、それぞれ、開口部３２〜３４が形成されている。層間絶縁膜３１上には、開口部３２〜３４の部分で密着層３５を介して、ベース電極２８、エミッタ電極２９およびコレクタ電極３０と接続するベース電極配線３６、エミッタ電極配線３７およびコレクタ電極配線３８が、それぞれ形成されている。ここで、密着層３５は、例えば、厚さ３０ｎｍ程度のＴｉ膜と、厚さ７０ｎｍ程度のＴｉＯＮ膜と、厚さ３０ｎｍ程度のＴｉ膜とが順次積層された多層膜からなる。また、ベース電極配線３６、エミッタ電極配線３７およびコレクタ電極配線３８は、例えば厚さ１２００ｎｍ程度のＡｌ膜またはＡｌ合金膜からなる。
【００５６】
層間絶縁膜３２、ベース電極配線３６、エミッタ電極配線３７およびコレクタ電極配線３８上の全面には、例えば厚さ０．８μｍ程度のＳｉＯ₂ 膜からなる層間絶縁膜３９が形成され、この層間絶縁膜３９上には、例えば厚さ０．８μｍ程度のＳｉＮ膜からなるパッシベーション膜４０が形成されている。
【００５７】
一方、縦型ｐｎｐトランジスタにおいては、半導体基板１中にｎ型ポケット層４が形成され、半導体基板１上にｎ型エピタキシャル層５が形成されている。ｎ型ポケット層４に対応する部分におけるｎ型エピタキシャル層５中には、埋め込みコレクタ領域となるｐ⁺ 型埋め込み拡散層１０がｎ型ポケット層４の上部に達するようにして形成されている。ｎ型エピタキシャル層５上には、ｎ型エピタキシャル層１２が形成されている。ｐ⁺ 型埋め込み拡散層１０に対応する部分におけるｎ型エピタキシャル層１２中には、ｐ⁺ 型埋め込み拡散層１０に達するｐ^- 型ウエル層４１が形成されている。この縦型ｐｎｐトランジスタは、ｐ^- 型ウエル層４１に対応する部分に形成されている。
【００５８】
ｎ型エピタキシャル層１２には、フィールド酸化膜２１が選択的に形成され、素子分離が行われている。
【００５９】
フィールド酸化膜２１で覆われていない活性領域におけるｎ型エピタキシャル層１２の所定部分には、ｎ型ベース領域４２が形成され、さらに、このｎ型ベース領域４２と接続するｎ⁺ 型グラフトベース領域４３が形成されている。この場合、ｎ⁺ 型グラフトベース領域４３は、フィールド酸化膜２１の下部にも形成されている。このｎ⁺ 型グラフトベース領域４３は、例えばイオン注入法によりｎ型エピタキシャル層１２中に選択的にＰのようなｎ型不純物をドープすることにより形成され、このｎ⁺ 型グラフトベース領域４３の深さは、例えば３μｍ程度に選ばれる。ｎ型ベース領域４２の上層部にはｐ⁺ 型エミッタ領域４４が形成されている。また、ｎ⁺ 型グラフトベース領域４３から所定の距離だけ離れた所定位置におけるｎ型エピタキシャル層１２中には、ｐ⁺ 型埋め込み拡散層１０に達するｐ⁺ 型プラグ層４５が形成されている。このｐ⁺ 型プラグ層４５の上層部には、ｐ⁺ 型コレクタ取り出し拡散層４６が形成されている。符号４７は、ｐ⁺ 型素子分離拡散層を示す。このｐ⁺ 型素子分離拡散層４７は、ｐ^- 型ウエル層４１中に形成され、ｐ⁺ 型埋め込み拡散層１０に達する深さを有する。
【００６０】
ｎ⁺ 型グラフトベース領域４３上には、絶縁膜２２に形成された開口部を通して例えばｎ型不純物が高濃度にドープされた多結晶Ｓｉ膜からなるベース電極４８が接続され、ｐ⁺ 型エミッタ領域４４上には、絶縁膜２２に形成された開口部を通して例えばｐ型不純物が高濃度にドープされた多結晶Ｓｉ膜からなるエミッタ電極４９が接続され、ｐ⁺ 型コレクタ取り出し拡散層４６上には、例えばｐ型不純物が高濃度にドープされた多結晶Ｓｉ膜からなるコレクタ電極５０が接続されている。ここで、ベース電極４８、エミッタ電極４９およびコレクタ電極５０の厚さは、例えば０．４μｍ程度に選ばれる。
【００６１】
フィールド酸化膜２１、絶縁膜２２、ベース電極４８、エミッタ電極４９およびコレクタ電極５０上には層間絶縁膜３１が形成され、この層間絶縁膜３１には、ベース電極４８、エミッタ電極４９およびコレクタ電極５０に対応する部分に、それぞれ、開口部５１〜５３が形成されている。層間絶縁膜３１上には、開口部５１〜５３の部分で密着層３５を介して、ベース電極４８、エミッタ電極４９およびコレクタ電極５０と接続するベース電極配線５４、エミッタ電極配線５５およびコレクタ電極配線５６が、それぞれ形成されている。ここで、ベース電極配線５４、エミッタ電極配線５５およびコレクタ電極配線５６は、例えば厚さ１２００ｎｍ程度のＡｌ膜またはＡｌ合金膜からなる。
【００６２】
層間絶縁膜３２、ベース電極配線５４、エミッタ電極配線５５およびコレクタ電極配線５６上の全面には、ＳｉＯ₂ 膜からなる層間絶縁膜３９とＳｉＮ膜からなるパッシベーション膜４０とが順次積層されている。
【００６３】
上述のように構成されたこの半導体装置の製造方法によれば、半導体基板１中にｎ型ポケット層４を形成した後、この半導体基板１上にｎ型エピタキシャル層５を形成し、ｎ型ポケット層４に対応する部分におけるｎ型エピタキシャル層５中にｐ⁺ 型埋め込み拡散層１０を形成するようにしているので、ｐ⁺ 型埋め込み拡散層１０が、ｎ型ポケット層４の上側に、このｎ型ポケット層４の上部と接続されるようにして形成され、擬似的にｎ型ポケット層４を半導体基板１中に深く形成したのと同様な効果を得ることができる。
【００６４】
例えば、ｎ型ポケット層４の不純物濃度を１×１０¹⁶／ｃｍ³ として、耐圧を１００Ｖ程度とする場合は、ｐ⁺ 型埋め込み拡散層１０の底部からみたｎ型ポケット層４の深さが、８μｍ程度必要となるが、この半導体装置の場合、ｐ⁺ 型埋め込み拡散層１０の底部からみたｎ型ポケット層４の深さが、半導体基板１の表面からみたｎ型ポケット層４の深さとほぼ等しくなるため、従来のようにｎ型ポケット層４を半導体基板１中に深く拡散させなくて済む。言い換えれば、従来と同程度の耐圧を得るのであれば、半導体基板１の表面からみたｎ型ポケット層４の深さは、従来よりも小さくてよい。したがって、従来は、１２００℃の高温で５０００分の長時間の熱処理を行って半導体基板１０１中にｎ型ポケット層１０４を深く形成していたのに対して、この半導体装置の製造方法によれば、ｎ型ポケット層４を形成するための熱処理時間を従来の１／１０以下にまで短縮することが可能である。また、ｎ型ポケット層４を形成するための熱処理時間が短縮されることから、従来のように、熱処理装置の処理能力が低下するという問題や、メンテナンスの頻度が高くなるという問題もなくなる。
【００６５】
以上のように、この半導体装置の製造方法によれば、半導体基板１中にｎ型ポケット層４を形成した後、この半導体基板１上にｎ型エピタキシャル層５を形成し、ｎ型ポケット層４に対応する部分におけるｎ型エピタキシャル層５中にｐ⁺ 型埋め込み拡散層１０を形成するようにしているので、耐圧を劣化させることなく、半導体装置の製造に要する時間の短縮を図ることができる。
【００６６】
また、この半導体装置の製造方法によれば、一層目のｎ型エピタキシャル層５を、原料として安価なＳｉＨ₄ ガスを用いた常圧エピタキシャル成長法により形成することにより、コストの上昇を抑えることが可能である。さらに、二層目のｎ型エピタキシャル層１２を、原料としてＳｉＨ₂ Ｃｌ₂ ガスを用いた減圧エピタキシャル成長法により形成することにより、半導体基板１上に形成されたアライメントマーク（図示せず）を、パターン歪みを小さく抑えてｎ型エピタキシャル層１２の表面に転写させることが可能となり、これによって、ｎ型エピタキシャル層１２の形成後に行われるリソグラフィー工程において、露光時のアライメントを精度良く、容易に行うこと可能である。
【００６７】
次に、この発明の第２の実施形態による半導体装置の製造方法について説明する。図９〜図１３は、この第２の実施形態による半導体装置の製造方法を示す。この半導体装置も、高電圧および高電流を扱うものである。ここでは、同一の半導体基板上に、互いに耐圧の異なる第１の縦型ｎｐｎトランジスタおよび第２の縦型ｎｐｎトランジスタを混載する場合を例に説明する。なお、この場合、第１の縦型ｎｐｎトランジスタ形成領域は、第１の実施形態における縦型ｐｎｐトランジスタ形成領域に対応し、第２の縦型ｎｐｎトランジスタ形成領域は、第１の実施形態における縦型ｎｐｎトランジスタ形成領域に対応する。また、この場合、第１の縦型ｎｐｎトランジスタの方が、第２の縦型ｎｐｎトランジスタよりも高い耐圧を有するものとする。
【００６８】
この半導体装置の製造方法においては、第１の実施形態による半導体装置の製造方法における図１〜図３に示す工程と同様にして、半導体基板１上にＳｉＯ₂ 膜２を形成し、半導体基板１中にＰのようなｎ型不純物を選択的にドープした後、注入不純物の電気的活性化と注入不純物の拡散とを目的とした熱処理を行うことにより、第１の縦型ｎｐｎトランジスタ形成領域における半導体基板１中の所定部分にｎ型ポケット層４を形成し、イオン注入による欠陥を除去するための酸化処理を行った後、半導体基板１上のＳｉＯ₂ 膜２を除去し、半導体基板１上に、原料としてＳｉＨ₄ ガスを用いた常圧エピタキシャル成長法によりｎ型エピタキシャル層５を形成する。ここで、半導体基板１中に形成されるｎ型ポケット層４は、このｎ型ポケット層４の上側に形成される第１の縦型ｎｐｎトランジスタの埋め込みコレクタ領域となる。この場合、半導体基板１中にｎ型ポケット層４を形成する際の熱処理時間は、第１の実施形態の場合よりも少なくすることができる。
【００６９】
次に、第１の実施形態の場合と同様にして、図９に示すように、ｎ型エピタキシャル層５上にＳｉＯ₂ 膜６を形成した後、このＳｉＯ₂ 膜６上に所定形状のレジストパターン７を形成する。このレジストパターン７は、第１の縦型ｎｐｎトランジスタ形成領域を覆い、第２の縦型ｎｐｎトランジスタ形成領域の所定部分、したがって、ｎ型ポケット層４に対応する部分と異なる部分に開口部を有する。続いて、このレジストパターン７をマスクとして、例えば、第１の実施形態の場合と同様に、ｎ型エピタキシャル層５中に、イオン注入法により選択的にＡｓのようなｎ型不純物をドープする。
【００７０】
この後、図１０に示すように、ｎ型エピタキシャル層５上のＳｉＯ₂ 膜６上に、所定形状のレジストパターン６１を形成する。このレジストパターン６１は、第１の縦型ｎｐｎトランジスタ形成領域および第２の縦型ｎｐｎトランジスタ形成領域の境界に対応する部分に開口部を有する。続いて、このレジストパターン６１をマスクとして、例えば、イオン注入法によりＢのようなｐ型不純物を、例えば注入エネルギー２０〜８０ｋｅＶ、ドーズ量１×１０¹⁴〜１×１０¹⁶／ｃｍ² の条件でドープする。この後、イオン注入のマスクとして用いたレジストパターン６１を除去する。
【００７１】
この後、例えば、第１の実施形態の場合と同様にして、窒素雰囲気中で熱処理を行って、注入不純物の電気的活性化を行うことにより、図１１に示すように、ｎ型エピタキシャル層５中のｎ型不純物がイオン注入された部分に、第２の縦型ｎｐｎトランジスタの埋め込みコレクタ領域となるｎ⁺ 型埋め込み拡散層９が形成され、一方、ｎ型エピタキシャル層５中のｐ型不純物が注入された部分に、第１の縦型ｎｐｎトランジスタと第２の縦型ｎｐｎトランジスタとの素子分離を行うｐ⁺ 型埋め込み拡散層１１が形成される。この後、上述のイオン注入により生じた欠陥を除去するために、ｎ型エピタキシャル層５の表面に酸化処理を施す。図１１は、この酸化処理までを行った様子を示す。
【００７２】
次に、第１の実施形態の場合と同様に、図１２に示すように、ｎ型エピタキシャル層５上のＳｉＯ₂ 膜６を除去した後、原料としてＳｉＨ₂ Ｃｌ₂ ガスを用いた減圧エピタキシャル成長法により、ｎ型エピタキシャル層５上に、第２のエピタキシャル層としてｎ型エピタキシャル層１２を形成する。なお、このｎ型エピタキシャル層１２の形成時には、ｎ⁺ 型埋め込み拡散層９およびｐ⁺ 型埋め込み拡散層１１の不純物が、ｎ型エピタキシャル層５の下層側に拡散し、ｐ⁺ 型埋め込み拡散層１１は、半導体基板１の上層にも形成される。また、このとき、ｎ⁺ 型埋め込み拡散層９およびｐ⁺ 型埋め込み拡散層１１の不純物が、ｎ型エピタキシャル層１２の下層側に拡散するため、このｎ型エピタキシャル層１２に下層にも、ｎ⁺ 型埋め込み拡散層９およびｐ⁺ 型埋め込み拡散層１１が形成される。
【００７３】
このように、ｎ型エピタキシャル層１２を形成した後、通常のバイポーラトランジスタの製造プロセスの手順に従って、第１の縦型ｎｐｎトランジスタ形成領域に第１の縦型ｎｐｎトランジスタを形成するとともに、第２の縦型ｎｐｎトランジスタ形成領域に第２の縦型ｎｐｎトランジスタを形成する。図１３は、最終的に形成される第１の縦型ｎｐｎトランジスタおよび第２の縦型ｎｐｎトランジスタの一例を示す。
【００７４】
この場合、図１３に示すように、第１の縦型ｎｐｎトランジスタは、半導体基板１中に埋め込みコレクタ領域となるｎ型ポケット層４が形成され、このｎ型ポケット層４に対応する部分におけるｎ型エピタキシャル層５中には、ｎ型ポケット層４に達するｎ⁺ 型埋め込み拡散層７１が形成され、このｎ⁺ 型埋め込み拡散層７１に対応する部分におけるｎ型エピタキシャル層１２中に、ｎ⁺ 型埋め込み拡散層７１に達するｎ⁺ 型プラグ層２６が形成されていることを除いて、第１の実施形態における縦型ｎｐｎトランジスタと同様に構成され、第２の縦型ｎｐｎトランジスタは、第１の実施形態における縦型ｎｐｎトランジスタと同様に構成されている。
【００７５】
ここで、第１の縦型ｎｐｎトランジスタのｎ⁺ 型埋め込み拡散層７１は、半導体基板１中に形成されたｎ型ポケット層４と、ｎ型エピタキシャル層１２中に形成されたｎ⁺ 型プラグ層２６とを接続するプラグ層としての役割を有するものである。このｎ⁺ 型埋め込み拡散層７１は、ｎ型エピタキシャル層５を形成した後、このｎ型エピタキシャル層５に注入した不純物の活性化を行うための熱処理を行う前に、予め、イオン注入法によりＰのようなｎ型不純物を、例えば注入エネルギー３０〜７０ｋｅＶ、ドーズ量５×１０¹³／ｃｍ² 〜５×１０¹⁴／ｃｍ² の条件で、ｎ型ポケット層４に対応する部分におけるｎ型エピタキシャル層５中に選択的にドープしておくことにより、その後の注入不純物の活性化のための熱処理によって、ｎ⁺ 型埋め込み拡散層９およびｐ⁺ 型埋め込み拡散層１１とともにｎ型エピタキシャル層５中に形成される。なお、図９〜図１２において、ｎ⁺ 型埋め込み拡散層７１は図示省略されている。
【００７６】
これらの第１の縦型ｎｐｎトランジスタおよび第２の縦型ｎｐｎトランジスタは、同一のプロセスによって形成されるが、第１の縦型ｎｐｎトランジスタの耐圧を決定するエピタキシャル層の厚さは、ｎ型ポケット層４の上側のｎ型エピタキシャル層５とｎ型エピタキシャル層１２との合計の厚さとなるのに対して、第２の縦型ｎｐｎトランジスタの耐圧を決定するエピタキシャル層の厚さは、ｎ⁺ 型埋め込み拡散層９の上側のｎ型エピタキシャル層１２の厚さとなり、第１の縦型ｎｐｎトランジスタの場合よりも小さくなっている。したがって、第１の縦型ｎｐｎトランジスタの耐圧は、第２の縦型ｎｐｎトランジスタの耐圧よりも高くなっている。
【００７７】
上述のように構成されたこの半導体装置の製造方法によれば、半導体基板１中に、第１の縦型ｎｐｎトランジスタの埋め込みコレクタ領域となるｎ型ポケット層４を形成し、この半導体基板１上にｎ型エピタキシャル層５を形成し、ｎ型ポケット層４に対応する部分と異なる部分におけるｎ型エピタキシャル層５中に、第２の縦型ｎｐｎトランジスタの埋め込みコレクタ領域となるｎ⁺ 型埋め込み拡散層９を形成し、ｎ型エピタキシャル層５上にｎ型エピタキシャル層１２を形成するようにしているので、ｎ型エピタキシャル層１２の表面からみて、ｎ型ポケット層４はｎ⁺ 型埋め込み拡散層９よりも深い位置に形成される。このため、ｎ型ポケット層４を埋め込みコレクタ領域とする第１の縦型ｎｐｎトランジスタと、ｎ⁺ 型埋め込み拡散層９を埋め込みコレクタ領域とする第２の縦型ｎｐｎトランジスタとの実効的なエピタキシャル層の厚さを、互いに異ならせることができ、これにより、互いに耐圧の異なる第１の縦型ｎｐｎトランジスタおよび第２の縦型ｎｐｎトランジスタを、同一の半導体基板１上に混載することができる。
【００７８】
また、この半導体装置の製造方法によっても、第１の実施形態の場合と同様に、一層目のｎ型エピタキシャル層５を、原料として安価なＳｉＨ₄ ガスを用いた常圧エピタキシャル成長法により形成することにより、コストの上昇を抑えることが可能であり、二層目のｎ型エピタキシャル層１２を、原料としてＳｉＨ₂ Ｃｌ₂ ガスを用いた減圧エピタキシャル成長法により形成することにより、ｎ型エピタキシャル層１２の表面に転写されるアライメントマークのパターン歪みを小さく抑え、その後に行われるリソグラフィー工程において、露光時のアライメントを精度良く容易に行うことが可能である。
【００７９】
以上この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。例えば、実施形態において挙げた数値、材料、構造などはあくまで例にすぎず、これに限定されるものではない。具体的には、例えば、第１の実施形態において示した縦型ｐｎｐトランジスタおよび縦型ｎｐｎトランジスタの構造、ならびに、第２の実施形態において示した第１の縦型ｎｐｎトランジスタおよび第２の縦型ｎｐｎトランジスタの構造は、あくまで一例であり、それぞれ、これらと異なる構造のバイポーラトランジスタであってもよい。
【００８０】
【発明の効果】
以上説明したように、この発明の第１の発明によれば、半導体基板中にこの半導体基板の導電型と逆導電型の拡散層を形成する工程と、半導体基板上に第１のエピタキシャル層を形成する工程と、拡散層に対応する部分における第１のエピタキシャル層中に拡散層の導電型と逆導電型の埋め込み拡散層を形成する工程と、第１のエピタキシャル層上に第２のエピタキシャル層を形成する工程とを有するので、埋め込み拡散層を拡散層の上部に達するようにして形成することができるため、擬似的に拡散層を半導体基板中に深く形成したのと同様な効果を得ることができる。これによって、素子の耐圧を劣化させることなく、半導体装置の製造に要する時間の短縮を図ることができる。
【００８１】
この発明の第２の発明によれば、半導体基板中にこの半導体基板の導電型と逆導電型の拡散層を形成する工程と、半導体基板上に第１のエピタキシャル層を形成する工程と、拡散層に対応する部分と異なる部分における第１のエピタキシャル層中に埋め込み拡散層を形成する工程と、第１のエピタキシャル層上に第２のエピタキシャル層を形成する工程とを有するので、半導体基板中に形成される拡散層の上側のエピタキシャル層の厚さと、第１のエピタキシャル層中に形成される埋め込み拡散層の上側のエピタキシャル層の厚さとを互いに異ならせることができる。これによって、耐圧の異なる素子を同一の半導体基板上に混載することができる。
【図面の簡単な説明】
【図１】 この発明の第１の実施形態による半導体装置の製造方法を説明するための断面図である。
【図２】 この発明の第１の実施形態による半導体装置の製造方法を説明するための断面図である。
【図３】 この発明の第１の実施形態による半導体装置の製造方法を説明するための断面図である。
【図４】 この発明の第１の実施形態による半導体装置の製造方法を説明するための断面図である。
【図５】 この発明の第１の実施形態による半導体装置の製造方法を説明するための断面図である。
【図６】 この発明の第１の実施形態による半導体装置の製造方法を説明するための断面図である。
【図７】 この発明の第１の実施形態による半導体装置の製造方法を説明するための断面図である。
【図８】 この発明の第１の実施形態による半導体装置の製造方法を説明するための拡大断面図である。
【図９】 この発明の第２の実施形態による半導体装置の製造方法を説明するための断面図である。
【図１０】 この発明の第２の実施形態による半導体装置の製造方法を説明するための断面図である。
【図１１】 この発明の第２の実施形態による半導体装置の製造方法を説明するための断面図である。
【図１２】 この発明の第２の実施形態による半導体装置の製造方法を説明するための断面図である。
【図１３】 この発明の第２の実施形態による半導体装置の製造方法を説明するための拡大断面図である。
【図１４】 従来の半導体装置の製造方法を説明するための断面図である。
【図１５】 従来の半導体装置の製造方法を説明するための断面図である。
【図１６】 従来の半導体装置の製造方法を説明するための断面図である。
【図１７】 従来の半導体装置の製造方法を説明するための断面図である。
【図１８】 従来の半導体装置の製造方法を説明するための断面図である。
【図１９】 従来の半導体装置の製造方法を説明するための断面図である。
【図２０】 従来の半導体装置の製造方法を説明するための拡大断面図である。
【符号の説明】
１・・・半導体基板、４・・・ｎ型ポケット層、５，１２・・・ｎ型エピタキシャル層、９・・・ｎ⁺ 型埋め込み拡散層、１０，１１・・・ｐ⁺ 型埋め込み拡散層

Claims (6)

1. 縦型ｎｐｎトランジスタおよび縦型ｐｎｐトランジスタを混載した半導体装置の製造方法において、
   上記縦型ｐｎｐトランジスタの形成領域におけるｐ型Ｓｉ基板中にｎ型ポケット層を形成する工程と、
   上記ｐ型Ｓｉ基板上に、原料としてＳｉＨ₄ ガスを用いた常圧エピタキシャル成長法により第１のｎ型Ｓｉエピタキシャル層を形成する工程と、
   上記縦型ｎｐｎトランジスタの形成領域における上記第１のｎ型Ｓｉエピタキシャル層中に上記縦型ｎｐｎトランジスタの埋め込みコレクタ領域となるｎ型埋め込み拡散層を形成する工程と、
   上記ｎ型ポケット層に対応する部分における上記第１のｎ型Ｓｉエピタキシャル層中に上記縦型ｐｎｐトランジスタの埋め込みコレクタ領域となるｐ型埋め込み拡散層を形成する工程と、
   上記第１のｎ型Ｓｉエピタキシャル層上に、原料としてＳｉＨ₂ Ｃｌ₂ ガスを用いた減圧エピタキシャル成長法により第２のｎ型Ｓｉエピタキシャル層を形成する工程と、
   上記ｐ型埋め込み拡散層に対応する部分における上記第２のｎ型Ｓｉエピタキシャル層中に上記ｐ型埋め込み拡散層に達するｐ型ウエル層を形成する工程と、
   上記ｐ型ウエル層中に上記縦型ｐｎｐトランジスタ用のｎ型ベース領域およびｐ型エミッタ領域を形成する工程と、
   上記第２のｎ型Ｓｉエピタキシャル層中に上記縦型ｎｐｎトランジスタ用のｐ型ベース領域およびｎ型エミッタ領域を形成する工程
   とを有することを特徴とする半導体装置の製造方法。
2. 上記第１のｎ型Ｓｉエピタキシャル層の厚さは上記第２のｎ型Ｓｉエピタキシャル層の厚さよりも小さいことを特徴とする請求項１記載の半導体装置の製造方法。
3. 上記第１のｎ型Ｓｉエピタキシャル層の不純物濃度および上記第２のｎ型Ｓｉエピタキシャル層の不純物濃度は、それぞれ５×１０¹⁴／ｃｍ³ 以上１×１０¹⁶／ｃｍ³ 以下であることを特徴とする請求項１記載の半導体装置の製造方法。
4. 第１の縦型ｎｐｎトランジスタおよび第２の縦型ｎｐｎトランジスタを混載し、上記第１の縦型ｎｐｎトランジスタの耐圧は上記第２の縦型ｎｐｎトランジスタの耐圧よりも高い半導体装置の製造方法において、
   上記第１の縦型ｎｐｎトランジスタの形成領域におけるｐ型Ｓｉ基板中にｎ型ポケット層を形成する工程と、
   上記ｐ型Ｓｉ基板上に、原料としてＳｉＨ₄ ガスを用いた常圧エピタキシャル成長法により第１のｎ型Ｓｉエピタキシャル層を形成する工程と、
   上記第２の縦型ｎｐｎトランジスタの形成領域における上記第１のｎ型Ｓｉエピタキシャル層中に上記第２の縦型ｎｐｎトランジスタの埋め込みコレクタ領域となるｎ型埋め込み拡散層を形成する工程と、
   上記第１のｎ型Ｓｉエピタキシャル層上に、原料としてＳｉＨ₂ Ｃｌ₂ ガスを用いた減圧エピタキシャル成長法により第２のｎ型Ｓｉエピタキシャル層を形成する工程と、
   上記第２のｎ型Ｓｉエピタキシャル層中に上記第１の縦型ｎｐｎトランジスタ用のｐ型ベース領域およびｎ型エミッタ領域ならびに上記第２の縦型ｎｐｎトランジスタ用のｐ型ベース領域およびｎ型エミッタ領域を形成する工程
   とを有することを特徴とする半導体装置の製造方法。
5. 上記第１のｎ型Ｓｉエピタキシャル層の厚さは上記第２のｎ型Ｓｉエピタキシャル層の厚さよりも小さいことを特徴とする請求項４記載の半導体装置の製造方法。
6. 上記第１のｎ型Ｓｉエピタキシャル層の不純物濃度および上記第２のｎ型Ｓｉエピタキシャル層の不純物濃度は、それぞれ５×１０¹⁴／ｃｍ³ 以上１×１０¹⁶／ｃｍ³ 以下であることを特徴とする請求項４記載の半導体装置の製造方法。

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