JP2002026138A - 半導体装置 - Google Patents
半導体装置Info
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- JP2002026138A JP2002026138A JP2000206308A JP2000206308A JP2002026138A JP 2002026138 A JP2002026138 A JP 2002026138A JP 2000206308 A JP2000206308 A JP 2000206308A JP 2000206308 A JP2000206308 A JP 2000206308A JP 2002026138 A JP2002026138 A JP 2002026138A
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Abstract
(57)【要約】
【課題】 半導体装置のＮＰＮトランジスタにおいて、
コレクタ導出領域となるＮ+型拡散領域と第１エピタキ
シャル層と第２エピタキシャル層との間に形成されるＮ
+型付加埋め込み層とを確実に連結させることで、ＮＰ
Ｎトランジスタにおけるコレクタ−エミッタ間飽和電圧
を低減させることを目的とする。 【解決手段】 この半導体装置では、ＮＰＮトランジス
タ３１におけるＮ+型付加埋め込み層４５は、拡散速度
の速いリン（Ｐ）で形成される。そして、Ｎ+型付加埋
め込み層４５を他の工程と合わせて拡散するとき、Ｎ+
型付加埋め込み層４５はより幅広く形成される。そのこ
とで、Ｎ+型拡散領域４９とＮ+型付加埋め込み層４５と
は確実に連結され、ＮＰＮトランジスタ３１におけるコ
レクタ−エミッタ間飽和電圧が低減される。
コレクタ導出領域となるＮ+型拡散領域と第１エピタキ
シャル層と第２エピタキシャル層との間に形成されるＮ
+型付加埋め込み層とを確実に連結させることで、ＮＰ
Ｎトランジスタにおけるコレクタ−エミッタ間飽和電圧
を低減させることを目的とする。 【解決手段】 この半導体装置では、ＮＰＮトランジス
タ３１におけるＮ+型付加埋め込み層４５は、拡散速度
の速いリン（Ｐ）で形成される。そして、Ｎ+型付加埋
め込み層４５を他の工程と合わせて拡散するとき、Ｎ+
型付加埋め込み層４５はより幅広く形成される。そのこ
とで、Ｎ+型拡散領域４９とＮ+型付加埋め込み層４５と
は確実に連結され、ＮＰＮトランジスタ３１におけるコ
レクタ−エミッタ間飽和電圧が低減される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＮＰＮトランジス
タと縦型ＰＮＰトランジスタとを一体化した半導体装置
に関するものである。
タと縦型ＰＮＰトランジスタとを一体化した半導体装置
に関するものである。
【０００２】
【従来の技術】ＮＰＮトランジスタと縦型ＰＮＰトラン
ジスタとでコンプリメンタリ回路を形成する半導体装置
は、カーオディオのアンプの出力回路や冷蔵庫等の制御
回路の出力回路等として使用されている。
ジスタとでコンプリメンタリ回路を形成する半導体装置
は、カーオディオのアンプの出力回路や冷蔵庫等の制御
回路の出力回路等として使用されている。
【０００３】このような半導体装置の従来の構造として
示す図１１は、その一例の半導体装置の断面図である。
この半導体装置は、Ｐ型の半導体基板３上にＮ-型の第
１エピタキシャル層４、Ｎ-型の第２エピタキシャル層
５から成る２層のエピタキシャル層で形成される。そし
て、第１および第２エピタキシャル層をＰ+型分離領域
６により第１の島領域７および第２の島領域８へと分離
する。この第１の島領域７にはＮＰＮトランジスタ１
が、また、第２の島領域８には縦型ＰＮＰトランジスタ
２が一体化してモノリシックに形成される。また、Ｐ+
型分離領域６は、Ｐ型の半導体基板３の表面から上方向
へ拡散するＰ+型分離領域９、第１エピタキシャル層と
第２エピタキシャル層との間から上下方向へ拡散するＰ
+型分離領域１０および第２エピタキシャル層の表面か
ら拡散するＰ+型分離領域１１の３者が連結することで
形成される。
示す図１１は、その一例の半導体装置の断面図である。
この半導体装置は、Ｐ型の半導体基板３上にＮ-型の第
１エピタキシャル層４、Ｎ-型の第２エピタキシャル層
５から成る２層のエピタキシャル層で形成される。そし
て、第１および第２エピタキシャル層をＰ+型分離領域
６により第１の島領域７および第２の島領域８へと分離
する。この第１の島領域７にはＮＰＮトランジスタ１
が、また、第２の島領域８には縦型ＰＮＰトランジスタ
２が一体化してモノリシックに形成される。また、Ｐ+
型分離領域６は、Ｐ型の半導体基板３の表面から上方向
へ拡散するＰ+型分離領域９、第１エピタキシャル層と
第２エピタキシャル層との間から上下方向へ拡散するＰ
+型分離領域１０および第２エピタキシャル層の表面か
ら拡散するＰ+型分離領域１１の３者が連結することで
形成される。
【０００４】ＮＰＮトランジスタ１では、Ｐ型の半導体
基板３と第１エピタキシャル層４との間にＮ+型埋め込
み層１２が、また、第１エピタキシャル層４と第２エピ
タキシャル層５との間にＮ+型埋め込み層１４が形成さ
れ、第２エピタキシャル層５をコレクタとしたものであ
る。そして、第２エピタキシャル層５には、Ｎ+型拡散
領域１９、２１およびＰ型の拡散領域２０が形成され
る。Ｎ+型拡散領域１９はコレクタ取り出し領域として
働き、Ｎ+型拡散領域２１はエミッタとして働き、Ｐ型
拡散領域２０はベースとして働くことで、このＮＰＮト
ランジスタ１は形成される。
基板３と第１エピタキシャル層４との間にＮ+型埋め込
み層１２が、また、第１エピタキシャル層４と第２エピ
タキシャル層５との間にＮ+型埋め込み層１４が形成さ
れ、第２エピタキシャル層５をコレクタとしたものであ
る。そして、第２エピタキシャル層５には、Ｎ+型拡散
領域１９、２１およびＰ型の拡散領域２０が形成され
る。Ｎ+型拡散領域１９はコレクタ取り出し領域として
働き、Ｎ+型拡散領域２１はエミッタとして働き、Ｐ型
拡散領域２０はベースとして働くことで、このＮＰＮト
ランジスタ１は形成される。
【０００５】縦型ＰＮＰトランジスタ２では、Ｐ型の半
導体基板３と第１エピタキシャル層４との間にＮ+型埋
め込み層１３が形成され、第１エピタキシャル層４と第
２エピタキシャル層５との間にコレクタ領域となるＰ+
型の埋め込み層１７が形成される。そして、第２エピタ
キシャル層５には、ベース領域としてＮ+型拡散領域２
３が、また、エミッタ領域としてＰ+型拡散領域２４、
２５が形成される。そして、寄生素子防止のためにＮ+
型埋め込み層１６、１８、コレクタ領域の取り出し領域
としてＰ+型拡散領域２２、２６が形成される。
導体基板３と第１エピタキシャル層４との間にＮ+型埋
め込み層１３が形成され、第１エピタキシャル層４と第
２エピタキシャル層５との間にコレクタ領域となるＰ+
型の埋め込み層１７が形成される。そして、第２エピタ
キシャル層５には、ベース領域としてＮ+型拡散領域２
３が、また、エミッタ領域としてＰ+型拡散領域２４、
２５が形成される。そして、寄生素子防止のためにＮ+
型埋め込み層１６、１８、コレクタ領域の取り出し領域
としてＰ+型拡散領域２２、２６が形成される。
【０００６】
【発明が解決しようとする課題】従来の半導体装置は、
カーオディオのアンプの出力回路や冷蔵庫等の制御回路
の出力回路等で用いるコンプリメンタリ回路が組み込ま
れていた。そして、縦型ＰＮＰトランジスタ２におい
て、大きな電流能力が必要とされるため、それを満足す
る縦型ＰＮＰトランジスタ２のサイズは大きく形成され
た。しかし、この半導体装置では、ＮＰＮトランジスタ
１と縦型ＰＮＰトランジスタ２とが一体にモノリシック
に形成された。そのため、ＮＰＮトランジスタ１の特性
を優先すると縦型ＰＮＰトランジスタ２の特性が満たさ
れず、また、その逆のことも言えた。つまり、同時に双
方のトランジスタの特性をバランス良く得られないとい
う課題があった。
カーオディオのアンプの出力回路や冷蔵庫等の制御回路
の出力回路等で用いるコンプリメンタリ回路が組み込ま
れていた。そして、縦型ＰＮＰトランジスタ２におい
て、大きな電流能力が必要とされるため、それを満足す
る縦型ＰＮＰトランジスタ２のサイズは大きく形成され
た。しかし、この半導体装置では、ＮＰＮトランジスタ
１と縦型ＰＮＰトランジスタ２とが一体にモノリシック
に形成された。そのため、ＮＰＮトランジスタ１の特性
を優先すると縦型ＰＮＰトランジスタ２の特性が満たさ
れず、また、その逆のことも言えた。つまり、同時に双
方のトランジスタの特性をバランス良く得られないとい
う課題があった。
【０００７】また、上記した課題に伴い、従来の半導体
装置におけるＮＰＮトランジスタ１では、コレクタ領域
として用いられる第２エピタキシャル層５の表面からコ
レクタ導出領域として形成されるＮ+型拡散領域１９
が、第１エピタキシャル層４と第２エピタキシャル層５
との間に形成されるＮ+型付加埋め込み層１４と連結さ
れていなかった。そのため、この回路を流れる電子が抵
抗の大きいＮ-型の第２エピタキシャル層５を通過しな
ければならなかった。このことにより、ＮＰＮトランジ
スタ１におけるコレクタ−エミッタ間飽和電圧が大きく
なり、ＮＰＮトランジスタ１と縦型ＰＮＰトランジスタ
２との双方の特性が同時に得られないという課題があっ
た。
装置におけるＮＰＮトランジスタ１では、コレクタ領域
として用いられる第２エピタキシャル層５の表面からコ
レクタ導出領域として形成されるＮ+型拡散領域１９
が、第１エピタキシャル層４と第２エピタキシャル層５
との間に形成されるＮ+型付加埋め込み層１４と連結さ
れていなかった。そのため、この回路を流れる電子が抵
抗の大きいＮ-型の第２エピタキシャル層５を通過しな
ければならなかった。このことにより、ＮＰＮトランジ
スタ１におけるコレクタ−エミッタ間飽和電圧が大きく
なり、ＮＰＮトランジスタ１と縦型ＰＮＰトランジスタ
２との双方の特性が同時に得られないという課題があっ
た。
【０００８】
【課題を解決するための手段】本発明は、上記した従来
の課題に鑑みてなされたもので、本発明である半導体装
置は、ＮＰＮトランジスタにおいて、第１エピタキシャ
ル層と第２エピタキシャル層との間に形成されるＮ+型
付加埋め込み層に拡散速度の速いリン（Ｐ）を使用し、
Ｎ+型付加埋め込み層の幅を第２エピタキシャル層表面
から形成されるコレクタ導出領域となるＮ+型拡散領域
の幅よりも広く形成する。そして、その幅を広く形成さ
れたＮ+型付加埋め込み層、第２エピタキシャル層表面
から形成されるコレクタ導出領域となるＮ+型拡散領域
および第１エピタキシャル層と第２エピタキシャル層と
の間に形成されるＮ+型付加埋め込み層の３者が確実に
連結される構造を有している。
の課題に鑑みてなされたもので、本発明である半導体装
置は、ＮＰＮトランジスタにおいて、第１エピタキシャ
ル層と第２エピタキシャル層との間に形成されるＮ+型
付加埋め込み層に拡散速度の速いリン（Ｐ）を使用し、
Ｎ+型付加埋め込み層の幅を第２エピタキシャル層表面
から形成されるコレクタ導出領域となるＮ+型拡散領域
の幅よりも広く形成する。そして、その幅を広く形成さ
れたＮ+型付加埋め込み層、第２エピタキシャル層表面
から形成されるコレクタ導出領域となるＮ+型拡散領域
および第１エピタキシャル層と第２エピタキシャル層と
の間に形成されるＮ+型付加埋め込み層の３者が確実に
連結される構造を有している。
【０００９】この結果、コレクタ導出領域となるＮ+型
拡散領域、Ｎ+型付加埋め込み層および第１エピタキシ
ャル層と第２エピタキシャル層との間に形成されるＮ+
型埋め込み層との３者によるＮ+型の低抵抗領域が形成
されるので、ＮＰＮトランジスタにおけるコレクタ−エ
ミッタ間飽和電圧を低減することができる半導体装置を
得ることができる。
拡散領域、Ｎ+型付加埋め込み層および第１エピタキシ
ャル層と第２エピタキシャル層との間に形成されるＮ+
型埋め込み層との３者によるＮ+型の低抵抗領域が形成
されるので、ＮＰＮトランジスタにおけるコレクタ−エ
ミッタ間飽和電圧を低減することができる半導体装置を
得ることができる。
【００１０】
【発明の実施の形態】以下に本発明の実施の形態につい
て図面を参照しながら詳細に説明する。
て図面を参照しながら詳細に説明する。
【００１１】図１はＮＰＮトランジスタ３１と縦型ＰＮ
Ｐトランジスタ３２とを組み込んだＩＣの断面図であ
る。Ｐ型の単結晶シリコン基板３３に気相成長法により
ＮまたはＮ-で積層した厚さ１２〜１５μｍの第１エピ
タキシャル層３４を形成し、第１エピタキシャル層３４
上に気相成長法によりリン（Ｐ）ドープで積層した厚さ
１１〜１５μｍの第２エピタキシャル層３５を形成す
る。
Ｐトランジスタ３２とを組み込んだＩＣの断面図であ
る。Ｐ型の単結晶シリコン基板３３に気相成長法により
ＮまたはＮ-で積層した厚さ１２〜１５μｍの第１エピ
タキシャル層３４を形成し、第１エピタキシャル層３４
上に気相成長法によりリン（Ｐ）ドープで積層した厚さ
１１〜１５μｍの第２エピタキシャル層３５を形成す
る。
【００１２】第１および第２エピタキシャル層３４、３
５は、両者を完全に貫通するＰ+型分離領域３６によっ
てＮＰＮトランジスタ３１を形成する第１の島領域３７
と、縦型ＰＮＰトランジスタ３２を形成する第２の島領
域３８とに電気的に分離される。この分離領域３６は、
Ｐ型の単結晶シリコン基板３３表面から上下方向に拡散
した第１の分離領域３９と、第１および第２エピタキシ
ャル層３４、３５の境界から上下方向に拡散した第２の
分離領域４０と、第２エピタキシャル層３５表面から形
成した第３の分離領域４１から成り、３者が連結するこ
とで第１と第２のエピタキシャル層３４、３５を島状に
分離する。
５は、両者を完全に貫通するＰ+型分離領域３６によっ
てＮＰＮトランジスタ３１を形成する第１の島領域３７
と、縦型ＰＮＰトランジスタ３２を形成する第２の島領
域３８とに電気的に分離される。この分離領域３６は、
Ｐ型の単結晶シリコン基板３３表面から上下方向に拡散
した第１の分離領域３９と、第１および第２エピタキシ
ャル層３４、３５の境界から上下方向に拡散した第２の
分離領域４０と、第２エピタキシャル層３５表面から形
成した第３の分離領域４１から成り、３者が連結するこ
とで第１と第２のエピタキシャル層３４、３５を島状に
分離する。
【００１３】そして、ＮＰＮトランジスタ３１では、Ｎ
+型拡散領域４９はコレクタ導出領域となり、Ｎ+型の拡
散領域５１はエミッタ領域となり、Ｐ+型拡散領域５０
はベース領域となることで、このＮＰＮトランジスタ３
１は形成される。
+型拡散領域４９はコレクタ導出領域となり、Ｎ+型の拡
散領域５１はエミッタ領域となり、Ｐ+型拡散領域５０
はベース領域となることで、このＮＰＮトランジスタ３
１は形成される。
【００１４】縦型ＰＮＰトランジスタ３２は、Ｐ型の単
結晶シリコン基板３３と第１エピタキシャル層３４との
間にＮ+型埋め込み層４３が形成される。第１エピタキ
シャル層３４と第２エピタキシャル層３５との間にはコ
レクタ導出領域となるＰ+型埋め込み層４７、寄生素子
防止のためのＮ+型埋め込み層４６、４８が形成され
る。そして、第２エピタキシャル層３５には、縦型ＰＮ
Ｐトランジスタ３２のＰ +型のエミッタ領域５５、５
６、Ｐ+型のコレクタ領域４７、Ｎ+型のベース領域５４
およびＰ+型の分離領域５３、５７等が形成される。
結晶シリコン基板３３と第１エピタキシャル層３４との
間にＮ+型埋め込み層４３が形成される。第１エピタキ
シャル層３４と第２エピタキシャル層３５との間にはコ
レクタ導出領域となるＰ+型埋め込み層４７、寄生素子
防止のためのＮ+型埋め込み層４６、４８が形成され
る。そして、第２エピタキシャル層３５には、縦型ＰＮ
Ｐトランジスタ３２のＰ +型のエミッタ領域５５、５
６、Ｐ+型のコレクタ領域４７、Ｎ+型のベース領域５４
およびＰ+型の分離領域５３、５７等が形成される。
【００１５】ここで、図には示さなかったが、他の周辺
回路とを一体化してモノリシックに形成する場合は、シ
リコン酸化膜５９上にＡｌによる電極配線、ポリイミド
系絶縁膜による層間絶縁膜、ポリイミド系のジャケット
・コート等が形成される。
回路とを一体化してモノリシックに形成する場合は、シ
リコン酸化膜５９上にＡｌによる電極配線、ポリイミド
系絶縁膜による層間絶縁膜、ポリイミド系のジャケット
・コート等が形成される。
【００１６】次に、本発明に関するＮＰＮトランジスタ
３１について説明する。
３１について説明する。
【００１７】ＮＰＮトランジスタ３１は、第１エピタキ
シャル層３４と第２エピタキシャル層３５との間にＮ+
型埋め込み層４４、Ｎ+型付加埋め込み層４５が形成さ
れる。そして、第２エピタキシャル層３５に形成される
コレクタ導出領域となるＮ+型拡散領域４９、Ｎ+型付加
埋め込み層４５およびＮ+型埋め込み層４４の３者とが
連結することでＮ+型の低抵抗領域が形成され、ＮＰＮ
トランジスタ３１のコレクタ−エミッタ間飽和電圧を低
減することができる。上記したように、本発明における
ＮＰＮトランジスタ３１のＮ+型付加埋め込み層４５
は、拡散速度の速いリン（Ｐ）を使用して形成される。
また、Ｎ+型付加埋め込み層４５のパターン幅は、Ｎ+型
拡散領域４９のパターン幅よりも広く設計される。その
ことにより、同じ拡散条件の下でＮ+型付加埋め込み層
４５は上下幅も左右幅も広く拡散される。そのことによ
り、この半導体装置の製造過程において、多少のエピタ
キシャル層のパターンシフトやマスクずれが起こったと
しても、Ｎ+型付加埋め込み層４５の幅はコレクタ導出
領域となるＮ+型拡散領域４９の幅より広く形成されて
いるので確実に連結される。
シャル層３４と第２エピタキシャル層３５との間にＮ+
型埋め込み層４４、Ｎ+型付加埋め込み層４５が形成さ
れる。そして、第２エピタキシャル層３５に形成される
コレクタ導出領域となるＮ+型拡散領域４９、Ｎ+型付加
埋め込み層４５およびＮ+型埋め込み層４４の３者とが
連結することでＮ+型の低抵抗領域が形成され、ＮＰＮ
トランジスタ３１のコレクタ−エミッタ間飽和電圧を低
減することができる。上記したように、本発明における
ＮＰＮトランジスタ３１のＮ+型付加埋め込み層４５
は、拡散速度の速いリン（Ｐ）を使用して形成される。
また、Ｎ+型付加埋め込み層４５のパターン幅は、Ｎ+型
拡散領域４９のパターン幅よりも広く設計される。その
ことにより、同じ拡散条件の下でＮ+型付加埋め込み層
４５は上下幅も左右幅も広く拡散される。そのことによ
り、この半導体装置の製造過程において、多少のエピタ
キシャル層のパターンシフトやマスクずれが起こったと
しても、Ｎ+型付加埋め込み層４５の幅はコレクタ導出
領域となるＮ+型拡散領域４９の幅より広く形成されて
いるので確実に連結される。
【００１８】そして、上記したように、縦型ＰＮＰトラ
ンジスタ３２において、大きな電流能力が必要とされる
ため、本発明の半導体装置には制約条件が与えられる。
ＮＰＮトランジスタ３１の制約条件は、コレクタ−エミ
ッタ間飽和電圧が０．７Ｖ以下である。縦型ＰＮＰトラ
ンジスタ３２の制約条件は、コレクタ−エミッタ間飽和
電圧が０．９Ｖ以下、コレクタ−エミッタ間耐圧が２１
Ｖ以上である。これら双方のトランジスタの制約条件が
満足されるコンプリメンタリ回路が組み込まれた半導体
装置が必要とされる。
ンジスタ３２において、大きな電流能力が必要とされる
ため、本発明の半導体装置には制約条件が与えられる。
ＮＰＮトランジスタ３１の制約条件は、コレクタ−エミ
ッタ間飽和電圧が０．７Ｖ以下である。縦型ＰＮＰトラ
ンジスタ３２の制約条件は、コレクタ−エミッタ間飽和
電圧が０．９Ｖ以下、コレクタ−エミッタ間耐圧が２１
Ｖ以上である。これら双方のトランジスタの制約条件が
満足されるコンプリメンタリ回路が組み込まれた半導体
装置が必要とされる。
【００１９】縦型ＰＮＰトランジスタ３２において、図
９は、本発明の半導体装置の縦型ＰＮＰトランジスタに
おけるコレクタ−エミッタ間飽和電圧とエピタキシャル
層膜厚との関係を示す特性図である。この特性図より、
コレクタ−エミッタ間飽和電圧が０．９Ｖ以下の条件下
では、第２エピタキシャル層膜厚が基準値より約＋４２
％以下となる。また、図１０は、本発明の半導体装置の
縦型ＰＮＰトランジスタにおけるコレクタ−エミッタ間
耐圧とエピタキシャル層膜厚との関係を示す特性図であ
る。この特性図より、コレクタ−エミッタ間耐圧が２１
Ｖ以上の条件下では、第２エピタキシャル層膜厚が基準
値より約＋１２％以上となる。この結果、縦型ＰＮＰト
ランジスタ３２の第２エピタキシャル層膜厚は基準値よ
り約＋１２％〜約＋４２％の範囲を満足しなければなら
ない。ここで、基準値は８〜１２μｍとする。
９は、本発明の半導体装置の縦型ＰＮＰトランジスタに
おけるコレクタ−エミッタ間飽和電圧とエピタキシャル
層膜厚との関係を示す特性図である。この特性図より、
コレクタ−エミッタ間飽和電圧が０．９Ｖ以下の条件下
では、第２エピタキシャル層膜厚が基準値より約＋４２
％以下となる。また、図１０は、本発明の半導体装置の
縦型ＰＮＰトランジスタにおけるコレクタ−エミッタ間
耐圧とエピタキシャル層膜厚との関係を示す特性図であ
る。この特性図より、コレクタ−エミッタ間耐圧が２１
Ｖ以上の条件下では、第２エピタキシャル層膜厚が基準
値より約＋１２％以上となる。この結果、縦型ＰＮＰト
ランジスタ３２の第２エピタキシャル層膜厚は基準値よ
り約＋１２％〜約＋４２％の範囲を満足しなければなら
ない。ここで、基準値は８〜１２μｍとする。
【００２０】ＮＰＮトランジスタ３１において、図８
は、本発明の半導体装置のＮＰＮトランジスタ１におけ
るコレクタ−エミッタ間飽和電圧とエピタキシャル層膜
厚との関係を示す図である。この図に用いられる線は、
Ｎ+型付加埋め込み層４５に使用されるリン（Ｐ）の注
入量に応じて分けられている。破線は、リン（Ｐ）が全
く注入されていないときのデータである。一点鎖線は、
リン（Ｐ）が３．００〜５．００×１０15個／ｃｍ3注
入されているときのデータである。二点鎖線は、リン
（Ｐ）が９．００×１０15〜１．００×１０16個／ｃｍ
3注入されているときのデータである。ここでは、一点
鎖線および二点鎖線は、Ｎ+型付加埋め込み層４５のパ
ターン幅がＮ+型拡散領域４９のパターン幅と同じ幅に
形成され、Ｎ+型付加埋め込み層４５とコレクタ導出領
域となるＮ+型拡散領域４９とがマスクずれを起こした
ときのデータである。そして、実線は、リン（Ｐ）が
９．００×１０15〜１．００×１０16個／ｃｍ3注入さ
れている本発明であるＮ+型埋め込み層４５とコレクタ
導出領域となるＮ+型拡散領域４９とがマスクずれを起
こさないときのデータである。ここで、実線のＮ+型埋
め込み層４５の幅は、コレクタ導出領域となるＮ+型拡
散領域４９の幅より２〜３μｍ広く形成されている。こ
のことで、Ｎ+型付加埋め込み層４５とコレクタ導出領
域となるＮ+型拡散領域４９とは、マスクずれを起こさ
ず確実連結される。
は、本発明の半導体装置のＮＰＮトランジスタ１におけ
るコレクタ−エミッタ間飽和電圧とエピタキシャル層膜
厚との関係を示す図である。この図に用いられる線は、
Ｎ+型付加埋め込み層４５に使用されるリン（Ｐ）の注
入量に応じて分けられている。破線は、リン（Ｐ）が全
く注入されていないときのデータである。一点鎖線は、
リン（Ｐ）が３．００〜５．００×１０15個／ｃｍ3注
入されているときのデータである。二点鎖線は、リン
（Ｐ）が９．００×１０15〜１．００×１０16個／ｃｍ
3注入されているときのデータである。ここでは、一点
鎖線および二点鎖線は、Ｎ+型付加埋め込み層４５のパ
ターン幅がＮ+型拡散領域４９のパターン幅と同じ幅に
形成され、Ｎ+型付加埋め込み層４５とコレクタ導出領
域となるＮ+型拡散領域４９とがマスクずれを起こした
ときのデータである。そして、実線は、リン（Ｐ）が
９．００×１０15〜１．００×１０16個／ｃｍ3注入さ
れている本発明であるＮ+型埋め込み層４５とコレクタ
導出領域となるＮ+型拡散領域４９とがマスクずれを起
こさないときのデータである。ここで、実線のＮ+型埋
め込み層４５の幅は、コレクタ導出領域となるＮ+型拡
散領域４９の幅より２〜３μｍ広く形成されている。こ
のことで、Ｎ+型付加埋め込み層４５とコレクタ導出領
域となるＮ+型拡散領域４９とは、マスクずれを起こさ
ず確実連結される。
【００２１】図８が示すように、縦型ＰＮＰトランジス
タ３２の制約条件による第２エピタキシャル層膜厚が基
準値から約＋１２％〜約＋４２％の範囲では、ＮＰＮト
ランジスタ３１のコレクタ−エミッタ間飽和電圧は、エ
ピタキシャル層を間に挟み２者が連結されないパターン
シフトやマスクずれを起こす条件下では０．６〜１．２
Ｖの範囲になってしまう。これでは、上記したコレクタ
−エミッタ間飽和電圧が０．７Ｖ以下というＮＰＮトラ
ンジスタ３１の制約条件を満足できない。
タ３２の制約条件による第２エピタキシャル層膜厚が基
準値から約＋１２％〜約＋４２％の範囲では、ＮＰＮト
ランジスタ３１のコレクタ−エミッタ間飽和電圧は、エ
ピタキシャル層を間に挟み２者が連結されないパターン
シフトやマスクずれを起こす条件下では０．６〜１．２
Ｖの範囲になってしまう。これでは、上記したコレクタ
−エミッタ間飽和電圧が０．７Ｖ以下というＮＰＮトラ
ンジスタ３１の制約条件を満足できない。
【００２２】しかし、本発明のＮＰＮトランジスタ３１
では、Ｎ+型付加埋め込み層４５とコレクタ導出領域と
なるＮ+型拡散領域４９が確実に連結される。そのこと
で、図８が示すように、第２エピタキシャル層膜厚が基
準値より約＋４２％のとき、ＮＰＮトランジスタ３１の
コレクタ−エミッタ間飽和電圧が０．７Ｖとなり、縦型
ＰＮＰトランジスタ３２の制約条件も満足する。
では、Ｎ+型付加埋め込み層４５とコレクタ導出領域と
なるＮ+型拡散領域４９が確実に連結される。そのこと
で、図８が示すように、第２エピタキシャル層膜厚が基
準値より約＋４２％のとき、ＮＰＮトランジスタ３１の
コレクタ−エミッタ間飽和電圧が０．７Ｖとなり、縦型
ＰＮＰトランジスタ３２の制約条件も満足する。
【００２３】その結果、ＮＰＮトランジスタ３１におけ
るコレクタ−エミッタ間飽和電圧にばらつきが生じるこ
とがなく、また、コレクタ−エミッタ間飽和電圧が低減
され、ＮＰＮトランジスタ３１と縦型ＰＮＰトランジス
タ３２との双方のトランジスタの特性を満足する半導体
装置が得られることができる。
るコレクタ−エミッタ間飽和電圧にばらつきが生じるこ
とがなく、また、コレクタ−エミッタ間飽和電圧が低減
され、ＮＰＮトランジスタ３１と縦型ＰＮＰトランジス
タ３２との双方のトランジスタの特性を満足する半導体
装置が得られることができる。
【００２４】次に、図１に示した本発明の半導体装置の
製造方法を図２〜図７を参照にして説明する。
製造方法を図２〜図７を参照にして説明する。
【００２５】先ず、図２に示すように、Ｐ型の単結晶シ
リコン基板３３の表面を熱酸化して酸化膜を形成し、酸
化膜をホトエッチングしてそれぞれの選択マスクとす
る。そして、Ｐ型の単結晶シリコン基板３３表面に分離
領域３６の第１の分離領域３９を形成するボロン（Ｂ）
およびＮ+型埋め込み層４２、４３を形成するアンチモ
ン（Ｓｂ）を拡散する。
リコン基板３３の表面を熱酸化して酸化膜を形成し、酸
化膜をホトエッチングしてそれぞれの選択マスクとす
る。そして、Ｐ型の単結晶シリコン基板３３表面に分離
領域３６の第１の分離領域３９を形成するボロン（Ｂ）
およびＮ+型埋め込み層４２、４３を形成するアンチモ
ン（Ｓｂ）を拡散する。
【００２６】次に、図３に示すように、選択マスクとし
て用いた酸化膜を全て除去した後、Ｐ型の単結晶シリコ
ン基板３３をエピタキシャル成長装置のサセプタ上に配
置し、ランプ加熱によってＰ型の単結晶シリコン基板３
３に１１４０℃程度の高温を与えると共に反応管内にＳ
ｉＨ2Ｃｌ2ガスとＨ2ガスを導入することにより、Ｎま
たはＮ-の第１エピタキシャル層３４を１２〜１５μｍ
成長させる。
て用いた酸化膜を全て除去した後、Ｐ型の単結晶シリコ
ン基板３３をエピタキシャル成長装置のサセプタ上に配
置し、ランプ加熱によってＰ型の単結晶シリコン基板３
３に１１４０℃程度の高温を与えると共に反応管内にＳ
ｉＨ2Ｃｌ2ガスとＨ2ガスを導入することにより、Ｎま
たはＮ-の第１エピタキシャル層３４を１２〜１５μｍ
成長させる。
【００２７】次に、図４に示すように、第１エピタキシ
ャル層３４表面を熱酸化して選択マスクを形成する。こ
の熱処理で第１の分離領域３９も少し拡散される。次い
で選択マスクを変更し、分離領域３６の第２分離領域４
０を形成するボロン（Ｂ）、Ｎ+型埋め込み層４４、４
５、４６、４８およびＰ+型埋め込み層４７を拡散す
る。ここで、Ｎ+型付加埋め込み層４５はリン（Ｐ）か
ら形成されているため、Ｎ+型埋め込み層４４よりも速
く、大きく拡散する。そして酸化膜付けを行いながらＰ
型の単結晶シリコン基板３３全体に熱処理を与え、第１
と第２の分離領域３９、４０を拡散することにより両者
を連結させる。
ャル層３４表面を熱酸化して選択マスクを形成する。こ
の熱処理で第１の分離領域３９も少し拡散される。次い
で選択マスクを変更し、分離領域３６の第２分離領域４
０を形成するボロン（Ｂ）、Ｎ+型埋め込み層４４、４
５、４６、４８およびＰ+型埋め込み層４７を拡散す
る。ここで、Ｎ+型付加埋め込み層４５はリン（Ｐ）か
ら形成されているため、Ｎ+型埋め込み層４４よりも速
く、大きく拡散する。そして酸化膜付けを行いながらＰ
型の単結晶シリコン基板３３全体に熱処理を与え、第１
と第２の分離領域３９、４０を拡散することにより両者
を連結させる。
【００２８】次に、図５に示すように、酸化膜を除去し
て第１エピタキシャル層３４の上に膜厚１１〜１５μｍ
のリンドープの第２エピタキシャル層３５を形成する。
そして、第２エピタキシャル層３５表面を熱酸化して選
択マスクを形成し、分離領域３６の第３分離領域４１を
形成するボロン（Ｂ）を拡散し、熱処理を加えて第２と
第３の分離領域４０、４１を連結する。また同時に、Ｎ
+型拡散領域４９、５４およびＰ+型拡散領域５３，５７
も拡散する。この工程で第２の分離領域４０は上方向へ
４〜５μｍ、第３の分離領域４１は２〜３μｍ拡散され
る。
て第１エピタキシャル層３４の上に膜厚１１〜１５μｍ
のリンドープの第２エピタキシャル層３５を形成する。
そして、第２エピタキシャル層３５表面を熱酸化して選
択マスクを形成し、分離領域３６の第３分離領域４１を
形成するボロン（Ｂ）を拡散し、熱処理を加えて第２と
第３の分離領域４０、４１を連結する。また同時に、Ｎ
+型拡散領域４９、５４およびＰ+型拡散領域５３，５７
も拡散する。この工程で第２の分離領域４０は上方向へ
４〜５μｍ、第３の分離領域４１は２〜３μｍ拡散され
る。
【００２９】次に、図６に示すように、Ｎ+型拡散領域
４９およびＰ+型拡散領域５３，５７に熱処理を加えて
拡散し、Ｎ+型拡散領域４９とＮ+型付加埋め込み層４５
とを、また、Ｐ+型拡散領域５３，５７とＰ+型埋め込み
層４７とを連結させる。
４９およびＰ+型拡散領域５３，５７に熱処理を加えて
拡散し、Ｎ+型拡散領域４９とＮ+型付加埋め込み層４５
とを、また、Ｐ+型拡散領域５３，５７とＰ+型埋め込み
層４７とを連結させる。
【００３０】次に、図７に示すように、第１の島領域３
７にＮ+型拡散領域５０、Ｐ型拡散領域５１を形成し、
ＮＰＮトランジスタ３１が完成する。そして、第２の島
領域３８にＰ+型拡散領域５５、５６およびＰ型拡散領
域５２、５８を形成し、縦型ＰＮＰトランジスタ３２が
完成する。その後、図１に示すように、シリコン酸化膜
５９形成によって図１の半導体装置の構造となる。
７にＮ+型拡散領域５０、Ｐ型拡散領域５１を形成し、
ＮＰＮトランジスタ３１が完成する。そして、第２の島
領域３８にＰ+型拡散領域５５、５６およびＰ型拡散領
域５２、５８を形成し、縦型ＰＮＰトランジスタ３２が
完成する。その後、図１に示すように、シリコン酸化膜
５９形成によって図１の半導体装置の構造となる。
【００３１】
【発明の効果】本発明によれば、半導体装置におけるＮ
ＰＮトランジスタにおいて、第１のエピタキシャル層と
第２エピタキシャル層との間に形成されるＮ+型付加埋
め込み層の幅は、コレクタ導出領域となるＮ+型拡散領
域の幅よりも広く形成される。そのことにより、第２エ
ピタキシャル層表面に形成されるコレクタ導出領域とな
るＮ+型拡散領域とＮ+型付加埋め込み層とが、多少のエ
ピパターンシフトやマスクずれに関係なく確実に連結さ
れる。その結果、ＮＰＮトランジスタのコレクタ−エミ
ッタ間飽和電圧を低減することができ、ＮＰＮトランジ
スタと縦型ＰＮＰトランジスタとの双方の特性が満足さ
れる半導体装置を得ることができる。
ＰＮトランジスタにおいて、第１のエピタキシャル層と
第２エピタキシャル層との間に形成されるＮ+型付加埋
め込み層の幅は、コレクタ導出領域となるＮ+型拡散領
域の幅よりも広く形成される。そのことにより、第２エ
ピタキシャル層表面に形成されるコレクタ導出領域とな
るＮ+型拡散領域とＮ+型付加埋め込み層とが、多少のエ
ピパターンシフトやマスクずれに関係なく確実に連結さ
れる。その結果、ＮＰＮトランジスタのコレクタ−エミ
ッタ間飽和電圧を低減することができ、ＮＰＮトランジ
スタと縦型ＰＮＰトランジスタとの双方の特性が満足さ
れる半導体装置を得ることができる。
【図１】本発明の半導体装置を説明する断面図である。
【図２】本発明の製造方法を説明する断図面である。
【図３】本発明の製造方法を説明する断図面である。
【図４】本発明の製造方法を説明する断図面である。
【図５】本発明の製造方法を説明する断図面である。
【図６】本発明の製造方法を説明する断図面である。
【図７】本発明の製造方法を説明する断図面である。
【図８】本発明の半導体装置のＮＰＮトランジスタにお
けるコレクタ−エミッタ間飽和電圧とエピタキシャル層
膜厚との関係を示す特性図である。
けるコレクタ−エミッタ間飽和電圧とエピタキシャル層
膜厚との関係を示す特性図である。
【図９】本発明の半導体装置の縦型ＰＮＰトランジスタ
におけるコレクタ−エミッタ間飽和電圧とエピタキシャ
ル層膜厚との関係を示す特性図である。
におけるコレクタ−エミッタ間飽和電圧とエピタキシャ
ル層膜厚との関係を示す特性図である。
【図１０】本発明の半導体装置の縦型ＰＮＰトランジス
タにおけるコレクタ−エミッタ間耐圧とエピタキシャル
層膜厚との関係を示す特性図である。
タにおけるコレクタ−エミッタ間耐圧とエピタキシャル
層膜厚との関係を示す特性図である。
【図１１】従来の半導体装置を説明する断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 畑 博嗣 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 小川 昌洋 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5F003 AP00 BA25 BA93 BC02 BC05 BC08 BC90 BG03 BJ03 BP08 BP31 BP41 5F082 AA03 BA02 BA12 BA13 BA23 BA47 BC04 EA09 EA22 EA45 FA01
Claims (3)
- 【請求項１】 一導電型の半導体基板と、 該基板表面に積層された逆導電型の第１および第２のエ
ピタキシャル層と、 該第１および第２のエピタキシャル層を分離して第１お
よび第２の島領域を形成する一導電型の分離領域と、 前記第１の島領域に形成される前記第１および第２のエ
ピタキシャル層間に形成される逆導電型の埋め込み層
と、 前記第２のエピタキシャル層より形成される逆導電型の
コレクタ導出領域と前記第２のエピタキシャル層表面に
形成されるベース領域とエミッタ領域より成る一導電タ
イプのトランジスタと、 前記第２の島領域に形成される前記第１および第２のエ
ピタキシャル層に形成される一導電型埋め込みコレクタ
領域と、 該埋め込みコレクタ領域上の前記第２のエピタキシャル
層で形成されるベース領域と、 該ベース領域領域表面に形成されるエミッタ領域より成
る逆導電タイプのトランジスタとを備え、前記第２のエ
ピタキシャル層を前記逆導電タイプのトランジスタの所
望の特性を満足する厚みに形成し、前記一導電タイプの
トランジスタの前記埋め込み層に前記埋め込み層より拡
散速度の速い不純物で逆導電型の付加埋め込み層を設
け、該埋め込み層により前記コレクタ導出領域と前記埋
め込み層との連結を行うことを特徴とする半導体装置。 - 【請求項２】 前記付加埋め込み層は、不純物をリンで
形成されることを特徴とする請求項１に記載した半導体
装置。 - 【請求項３】 前記付加埋め込み層の幅は、前記コレク
タ導出領域の幅よりも広く形成されることを特徴とする
請求項１に記載した半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000206308A JP2002026138A (ja) | 2000-07-07 | 2000-07-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000206308A JP2002026138A (ja) | 2000-07-07 | 2000-07-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002026138A true JP2002026138A (ja) | 2002-01-25 |
Family
ID=18703255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000206308A Pending JP2002026138A (ja) | 2000-07-07 | 2000-07-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002026138A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100778984B1 (ko) | 2005-12-09 | 2007-11-22 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS55111156A (en) * | 1979-02-20 | 1980-08-27 | Nec Corp | Semiconductor device |
| JPS5660049A (en) * | 1980-10-20 | 1981-05-23 | Hitachi Ltd | Manufacture of semiconductor integrated circuit device |
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| JPH04112539A (ja) * | 1990-08-31 | 1992-04-14 | Sharp Corp | 半導体装置の製造方法 |
| JPH053293A (ja) * | 1991-06-26 | 1993-01-08 | Sanyo Electric Co Ltd | 半導体集積回路 |
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| JPH10326836A (ja) * | 1997-05-23 | 1998-12-08 | Sony Corp | 半導体装置の製造方法 |
-
2000
- 2000-07-07 JP JP2000206308A patent/JP2002026138A/ja active Pending
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| KR100778984B1 (ko) | 2005-12-09 | 2007-11-22 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
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|
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