JPH0410562A - ＢｉＣＭＯＳ半導体集積回路の製造方法 - Google Patents
ＢｉＣＭＯＳ半導体集積回路の製造方法Info
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- JPH0410562A JPH0410562A JP2110314A JP11031490A JPH0410562A JP H0410562 A JPH0410562 A JP H0410562A JP 2110314 A JP2110314 A JP 2110314A JP 11031490 A JP11031490 A JP 11031490A JP H0410562 A JPH0410562 A JP H0410562A
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- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000004519 manufacturing process Methods 0.000 title description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 21
- 238000002955 isolation Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 abstract description 23
- 238000000605 extraction Methods 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 14
- 239000012535 impurity Substances 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 6
- 230000005684 electric field Effects 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 241000723353 Chrysanthemum Species 0.000 description 1
- 235000007516 Chrysanthemum Nutrition 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
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- Manufacturing & Machinery (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、高速で動作する縦型のＰＮＰバイポーラト
ランジスタを含むＢｉＣＭＯＳ半導体集積回路の製造方
法に関するものである。
ランジスタを含むＢｉＣＭＯＳ半導体集積回路の製造方
法に関するものである。
（従来の技術）
従来のこの種の半導体集積回路装置の製造方法に関して
は、例えば、特公平１−３８３７８号公報に開示された
ものがあり、第４図により従来の半導体集積回路装置の
製造方法について説明する。
は、例えば、特公平１−３８３７８号公報に開示された
ものがあり、第４図により従来の半導体集積回路装置の
製造方法について説明する。
まず、第４図（ａ）に示すように、Ｐ型シリコン基板１
００（以下、単に基板という）のＮＰＮバイポーラトラ
ンジスタ形成予定領域１０１には、Ｎ型シート抵抗５０
Ω／口の第１埋め込み層１０５を形成する。
００（以下、単に基板という）のＮＰＮバイポーラトラ
ンジスタ形成予定領域１０１には、Ｎ型シート抵抗５０
Ω／口の第１埋め込み層１０５を形成する。
また、縦型（以下、■と略称する）ＰＮＰバイポーラト
ランジスタ形成予定領域１０２には、Ｐ型埋め込み層分
離のための第１埋め込み層１０５と、その内側には、Ｐ
型シート抵抗３５０Ω／口の第２埋め込み層１０６を形
成する。
ランジスタ形成予定領域１０２には、Ｐ型埋め込み層分
離のための第１埋め込み層１０５と、その内側には、Ｐ
型シート抵抗３５０Ω／口の第２埋め込み層１０６を形
成する。
さらに、ＰｃｈＭＯＳトランジスタ形成予定領域１０３
にも、第１埋め込み層１０５およびＮｃｈＭＯＳトラン
ジスタ形成領域１０４には、第２埋め込み層１０６を形
成し、かつＮＰＮバイポーラトランジスタ形成予定領域
１０１とＰＮＰノ〈イボーラトランジスタ形成予定領域
１０２の素子分離のための第１分離層１０７を第２埋め
込み層１０６と同時に、周知のホトリソ技術と、イオン
インプランテーションとアニール技術で形成する。
にも、第１埋め込み層１０５およびＮｃｈＭＯＳトラン
ジスタ形成領域１０４には、第２埋め込み層１０６を形
成し、かつＮＰＮバイポーラトランジスタ形成予定領域
１０１とＰＮＰノ〈イボーラトランジスタ形成予定領域
１０２の素子分離のための第１分離層１０７を第２埋め
込み層１０６と同時に、周知のホトリソ技術と、イオン
インプランテーションとアニール技術で形成する。
次に、第４図（ｂ）に示すように、上記基板１００の表
面に、周知のエピタキシャル技術を用いて、Ｎ型不純物
濃度１．５Ｅ１６個／ｃｊのエピタキシャル膜１０８を
２〜４ＪＩ１１生成する。
面に、周知のエピタキシャル技術を用いて、Ｎ型不純物
濃度１．５Ｅ１６個／ｃｊのエピタキシャル膜１０８を
２〜４ＪＩ１１生成する。
次に、第４図（ｃ）に示すように、素子分離のための第
２分離層１０９と ＮｃｈＭＯＳトランジスタを形成す
るＰ ｉＩ域１１０を同時に表面濃度２Ｅ１６個／ｃｄ
、拡散の深さ１〜２趨で、エピタキシャル膜１０８に形
成し、あらかしめ埋め込まれた第１分離層１０７と第２
分離層１０９、Ｐ領域１１０と第２埋め込み層１１１を
それぞれ連続させる。
２分離層１０９と ＮｃｈＭＯＳトランジスタを形成す
るＰ ｉＩ域１１０を同時に表面濃度２Ｅ１６個／ｃｄ
、拡散の深さ１〜２趨で、エピタキシャル膜１０８に形
成し、あらかしめ埋め込まれた第１分離層１０７と第２
分離層１０９、Ｐ領域１１０と第２埋め込み層１１１を
それぞれ連続させる。
これにより、第１埋め込み層１０７はアンチモンで形成
しており、また、第２埋め込み層１０９はボロンで形成
しているため、Ｖ−ＰＮＰバイポーラトランジスタ形成
予定領域１０２においては、第２埋め込み層１０６は第
１埋め込みｌ１ｉ１０５より多くエピタキシャル膜１０
Ｂに上方拡散する。
しており、また、第２埋め込み層１０９はボロンで形成
しているため、Ｖ−ＰＮＰバイポーラトランジスタ形成
予定領域１０２においては、第２埋め込み層１０６は第
１埋め込みｌ１ｉ１０５より多くエピタキシャル膜１０
Ｂに上方拡散する。
この結果、基板１００より分離したＶ−ＰＮＰバイポー
ラトランジスタ用のコレクタとして機能するＰ型埋め込
み層１１２が第１埋め込み層１０５上に形成できる。
ラトランジスタ用のコレクタとして機能するＰ型埋め込
み層１１２が第１埋め込み層１０５上に形成できる。
さらに、上記のように、第２分離層１０９、Ｐ ｅＪＩ
域１１０、第２埋め込み層１１１を形成した半導体基体
をＬＯＣＯ３法でＬＯＧＯ３酸化膜１１３を第４図（ｄ
）に示すように７０００人程度０厚さに形成する。
域１１０、第２埋め込み層１１１を形成した半導体基体
をＬＯＣＯ３法でＬＯＧＯ３酸化膜１１３を第４図（ｄ
）に示すように７０００人程度０厚さに形成する。
次いで、ＮＰＮバイポーラトランジスタのコレクタ取り
出し層１１４はＮ型不純物の拡散によって形成する。
出し層１１４はＮ型不純物の拡散によって形成する。
また、Ｖ−ＰＮＰ トランジスタのコレクタ取り出し層
１１５はＰ型不純物の拡散によって、Ｐ型埋め込み層１
１２に到達させて形成する。
１１５はＰ型不純物の拡散によって、Ｐ型埋め込み層１
１２に到達させて形成する。
その後、ＮＰＮトランジスタのベース層１１６を表面濃
度５Ｅ１７個／Ｃｌ１１、拡散の深さ０．６μで形成す
る。
度５Ｅ１７個／Ｃｌ１１、拡散の深さ０．６μで形成す
る。
次に、第４図（ｅ）に示すように、上記の半導体基体に
周知のＭＯＳゲート形成技術により、ゲート酸化膜１１
７およびポリシリコンゲート１１Ｂを形成する。
周知のＭＯＳゲート形成技術により、ゲート酸化膜１１
７およびポリシリコンゲート１１Ｂを形成する。
次いで、ＮＰＮバイポーラトランジスタのエミツタ層１
１９とＶ−ＰＮＰバイポーラトランジスタのベース取り
出し層１２０と、ＮｃｈＭＯＳトランジスタのソース・
ドレイン１２１を砒素インプランテーションにより形成
する。
１９とＶ−ＰＮＰバイポーラトランジスタのベース取り
出し層１２０と、ＮｃｈＭＯＳトランジスタのソース・
ドレイン１２１を砒素インプランテーションにより形成
する。
また、ＮＰＮバイポーラトランジスタのベース取り出し
層１２２とＶ−ＰＮＰバイポーラトランジスタのエミツ
タ層１２３と、ＰｃｈＭＯＳトランジスタのソース・ド
レイン層１２４はＢＦ、イオンインプランテーションに
より形成する。
層１２２とＶ−ＰＮＰバイポーラトランジスタのエミツ
タ層１２３と、ＰｃｈＭＯＳトランジスタのソース・ド
レイン層１２４はＢＦ、イオンインプランテーションに
より形成する。
しかる後に、それぞれの素子の配線接続のためのコンタ
クトホールの開口、アルミ電極の形成の各工程を経て、
Ｂｉ ＣＭＯ５構造が形成されるが、この技術は周知
の技術であり、ここでは詳しい説明は省略する。
クトホールの開口、アルミ電極の形成の各工程を経て、
Ｂｉ ＣＭＯ５構造が形成されるが、この技術は周知
の技術であり、ここでは詳しい説明は省略する。
次に、第４図（ｆ）および第４図（６）により、従来の
半導体集積回路装置の製造方法の別の例について説明す
る。
半導体集積回路装置の製造方法の別の例について説明す
る。
まず、第４図（ｆ）において、上記第４図（ａ）の基板
１００の表面にＮ型不純物濃度１．５Ｅ ｌ ５１ｏｎ
ｓ／ｃｄのエピタキシャル膜１０８を２〜４μ形成する
。
１００の表面にＮ型不純物濃度１．５Ｅ ｌ ５１ｏｎ
ｓ／ｃｄのエピタキシャル膜１０８を２〜４μ形成する
。
その後、素子分離のための第２分離層１０９とＮｃｈＭ
ＯＳトランジスタを形成するＰ領域１１０を同時に表面
濃度２Ｅ１６個／ｃｉｉ、拡散の深さ１〜２μで形成し
、あらかしめ埋め込まれた第１分離層１０７と第２分離
層１０９、Ｐ領域１１０と第２埋め込み層１１１をそれ
ぞれ連続させる。
ＯＳトランジスタを形成するＰ領域１１０を同時に表面
濃度２Ｅ１６個／ｃｉｉ、拡散の深さ１〜２μで形成し
、あらかしめ埋め込まれた第１分離層１０７と第２分離
層１０９、Ｐ領域１１０と第２埋め込み層１１１をそれ
ぞれ連続させる。
これにより、第４［Ｄ（ｃ）と同様に、Ｖ−ＰＮＰバイ
ポーラトランジスタ形成予定領域１０２においては、基
板１００より分離したＶ−ＰＮＰバイポーラトランジス
タ用のコレクタとして機能するＰ型埋め込み層１１２が
第１埋め込み層１０５上に形成できる。
ポーラトランジスタ形成予定領域１０２においては、基
板１００より分離したＶ−ＰＮＰバイポーラトランジス
タ用のコレクタとして機能するＰ型埋め込み層１１２が
第１埋め込み層１０５上に形成できる。
また、Ｐ領域１１０と同時に、ＰｃｈＭＯＳトランジス
タを形成するＮ領域１２５とＶ−ＰＮＰトランジスタ形
成予定領域１０２にも表面濃度５Ｅ１６個／ｄ、拡散の
深す１〜２ Ｍ テＮ ＳＩ ｋＡ１２５をＰ型埋め込
み層１１２に到達するように形成する。
タを形成するＮ領域１２５とＶ−ＰＮＰトランジスタ形
成予定領域１０２にも表面濃度５Ｅ１６個／ｄ、拡散の
深す１〜２ Ｍ テＮ ＳＩ ｋＡ１２５をＰ型埋め込
み層１１２に到達するように形成する。
次に、第４図（６）に示すように、第４図（ｄ）と同様
に、ＬＯＣＯ３酸化膜１１３とＮＰＮバイポーラトラン
ジスタのコレクタ取り出し層１１４、ＮＰＮバイポーラ
トランジスタのベース層１１６を形成する。
に、ＬＯＣＯ３酸化膜１１３とＮＰＮバイポーラトラン
ジスタのコレクタ取り出し層１１４、ＮＰＮバイポーラ
トランジスタのベース層１１６を形成する。
その後、第４図（ｅ）と同様に、ゲート酸化膜１１７お
よびポリンリコンゲート１１８、ＮＰＮバイポーラトラ
ンジスタのエミツタ層１１９、Ｖ−ＰＮＰバイポーラト
ランジスタのベース取り出し層１２０．Ｎｃｈ ＭＯＳ
トランジスタのソース・トレイン１２１、ＮＰＮバイ
ポーラトランジスタのベース取り出し層１２２、Ｖ−Ｐ
ＮＰバイポーラトランジスタのエミツタ層１２３、Ｐｃ
ｈＭＯＳトランジスタのソース・ドレイン１２４をそれ
ぞれ形成する。
よびポリンリコンゲート１１８、ＮＰＮバイポーラトラ
ンジスタのエミツタ層１１９、Ｖ−ＰＮＰバイポーラト
ランジスタのベース取り出し層１２０．Ｎｃｈ ＭＯＳ
トランジスタのソース・トレイン１２１、ＮＰＮバイ
ポーラトランジスタのベース取り出し層１２２、Ｖ−Ｐ
ＮＰバイポーラトランジスタのエミツタ層１２３、Ｐｃ
ｈＭＯＳトランジスタのソース・ドレイン１２４をそれ
ぞれ形成する。
（発明が解決しようとする課題）
しかしながら、上記第４図（ａ）〜第４図（ｅ）で示す
製造方法で製造された半導体装置では、第５図に示すよ
うに、Ｖ−ＰＮＰバイポーラトランジスタのベース層が
均一濃度のＮエピタキシャル膜であるため、第６図に示
すように、高周波特性、すなわち、ｆ、は２００ＭＨｚ
程度となってしまい、他のＢｉＣＭＯＳ素子とスピード
を比較すると、１７１０以下であった。
製造方法で製造された半導体装置では、第５図に示すよ
うに、Ｖ−ＰＮＰバイポーラトランジスタのベース層が
均一濃度のＮエピタキシャル膜であるため、第６図に示
すように、高周波特性、すなわち、ｆ、は２００ＭＨｚ
程度となってしまい、他のＢｉＣＭＯＳ素子とスピード
を比較すると、１７１０以下であった。
このような従来のエビタキシャルベースＰＮＰバイポー
ラトランジスタにおいては、ベース領域が均一濃度のエ
ピタキシャル層により形成されているため、エミッタ領
域からベース領域に注入される少数キャリアは加速電界
を受けない。
ラトランジスタにおいては、ベース領域が均一濃度のエ
ピタキシャル層により形成されているため、エミッタ領
域からベース領域に注入される少数キャリアは加速電界
を受けない。
したがって、拡散ベースＰＮＰバイポーラトランジスタ
と比較して、ｆ、対１ｃ特性が劣るという欠点があった
。これは次の（１）式により知られている。
と比較して、ｆ、対１ｃ特性が劣るという欠点があった
。これは次の（１）式により知られている。
２πｆ、＝τ、＋τ、十τ。＋τ０ ・・・（
１）この（１）式において、一般に、第２項τ、（ベー
ス時定数）が一番大きいと云われ、これはｒ ｈ ＝
ｗ ｗｚ／ｎ Ｄｌｌ−（２）で表される。
１）この（１）式において、一般に、第２項τ、（ベー
ス時定数）が一番大きいと云われ、これはｒ ｈ ＝
ｗ ｗｚ／ｎ Ｄｌｌ−（２）で表される。
この（２）式において、
Ｗ、はベース幅、
ｎはベース内生数キャリア分布に依存する定数、Ｄ、は
ベース内少数キャリアの拡散定数、である。
ベース内少数キャリアの拡散定数、である。
エピタキシャルＰＮＰバイポーラトランジスタは通２、
均一ベーストランジスタであるため、拡散勾配に起因す
る加速電界を受けず、拡散へ−ストランジスタに比較し
て、τ１が大となり、ｆ、が小となる。
均一ベーストランジスタであるため、拡散勾配に起因す
る加速電界を受けず、拡散へ−ストランジスタに比較し
て、τ１が大となり、ｆ、が小となる。
また、第４図げ）および第４図（ｇ）で示した製造方法
においては、Ｖ−ＰＮＰバイポーラトランジスタは拡散
で形成したＮ ＳＩ域に形成でき、ｆ、は向上するが、
エピタキシャル膜生成において、Ｎ型不純物濃度１．５
Ｅ１５個／ｃｄという低濃度の膜が必要となる。
においては、Ｖ−ＰＮＰバイポーラトランジスタは拡散
で形成したＮ ＳＩ域に形成でき、ｆ、は向上するが、
エピタキシャル膜生成において、Ｎ型不純物濃度１．５
Ｅ１５個／ｃｄという低濃度の膜が必要となる。
これはＮ ＳＩ域１２５の表面濃度がＭＯ５特性より５
Ｅ１６個／ｃｄに決定されており、それより十分低い濃
度が工程マージン上要求されるわけである。
Ｅ１６個／ｃｄに決定されており、それより十分低い濃
度が工程マージン上要求されるわけである。
ところが、Ｖ−ＰＮＰバイポーラトランジスタを含むＢ
ｉＣＭＯＳの場合、Ｐ型の第２埋め込み層１１１のボロ
ン表面濃度は高く、かつウェーハ上面積も大きい。
ｉＣＭＯＳの場合、Ｐ型の第２埋め込み層１１１のボロ
ン表面濃度は高く、かつウェーハ上面積も大きい。
そこで、ウェーハ自身からのオートドーピング現象によ
り、エピタキシャル膜生成ではＮ型比抵抗値の制御は困
難であり、しばしばＰ型エピタキシャル膜を生成する程
度であった。
り、エピタキシャル膜生成ではＮ型比抵抗値の制御は困
難であり、しばしばＰ型エピタキシャル膜を生成する程
度であった。
このように、Ｖ−ＰＮＰバイポーラトランジスタの高周
波特性と、エピタキシャル膜生成においては、トレード
オフの関係にあり、技術的に満足できるものは得られな
かった。
波特性と、エピタキシャル膜生成においては、トレード
オフの関係にあり、技術的に満足できるものは得られな
かった。
この発明は前記従来技術が持っている問題点のうち、Ｖ
−ＰＮＰバイポーラトランジスタの高周波特性とエピタ
キシャル膜生成がトレードオフとなる点について解決し
たＢｉＣＭＯ５半導体集積回路の製造方法を提供するも
のである。
−ＰＮＰバイポーラトランジスタの高周波特性とエピタ
キシャル膜生成がトレードオフとなる点について解決し
たＢｉＣＭＯ５半導体集積回路の製造方法を提供するも
のである。
（課題を解決するための手段）
この発明は前記問題点を解決するために、ＢｉＣＭＯＳ
半導体集積回路の製造方法において、半導体基板に Ｐ
ｃｈＭＯＳトランジスタのＰ型のチャネル部分の表面濃
度以下のエピタキシャル膜を生成する工程と、半導体基
板のＰＮＰバイポーラトランジスタ形成領域と Ｐｃｈ
ＭＯＳトランジスタ形成領域のそれぞれのＮ型埋め込み
層より１回り大きい領域にエピタキシャル膜のＰ型不純
物濃度より大きい濃度のＮ型不純物の拡散によりＮ型埋
め込み層と連続したＮ ６１域を形成するとともに、こ
のＮｑ域内にＰＮＰバイポーラトランジスタおよび Ｐ
ｃｈＭＯＳトランジスタを形成する工程とを導入したも
のである。
半導体集積回路の製造方法において、半導体基板に Ｐ
ｃｈＭＯＳトランジスタのＰ型のチャネル部分の表面濃
度以下のエピタキシャル膜を生成する工程と、半導体基
板のＰＮＰバイポーラトランジスタ形成領域と Ｐｃｈ
ＭＯＳトランジスタ形成領域のそれぞれのＮ型埋め込み
層より１回り大きい領域にエピタキシャル膜のＰ型不純
物濃度より大きい濃度のＮ型不純物の拡散によりＮ型埋
め込み層と連続したＮ ６１域を形成するとともに、こ
のＮｑ域内にＰＮＰバイポーラトランジスタおよび Ｐ
ｃｈＭＯＳトランジスタを形成する工程とを導入したも
のである。
（作 用）
この発明によれば、ＢｉＣＭＯＳ半導体集積回路の製造
方法において、以上のような工程を導入したので、Ｐ型
エピタキシャル膜によりＶ−ＰＮＰバイポーラトランジ
スタを含むＢｉ ＣＭＯ５にて生じるポロンによるオ
ートドープ現象を抑制するとともに、Ｎ領域内にＰＮＰ
バイポーラトランジスタと ＰｃｈＭＯＳトランジスタ
が形成されることから、Ｎ型ベース層に加速電界のため
の不純物の濃度勾配の形成を可能にし、高周波特性を改
善するように作用し、したがって、前記問題点が除去で
きる。
方法において、以上のような工程を導入したので、Ｐ型
エピタキシャル膜によりＶ−ＰＮＰバイポーラトランジ
スタを含むＢｉ ＣＭＯ５にて生じるポロンによるオ
ートドープ現象を抑制するとともに、Ｎ領域内にＰＮＰ
バイポーラトランジスタと ＰｃｈＭＯＳトランジスタ
が形成されることから、Ｎ型ベース層に加速電界のため
の不純物の濃度勾配の形成を可能にし、高周波特性を改
善するように作用し、したがって、前記問題点が除去で
きる。
（実施例）
以下、この発明のＢｉＣＭＯＳ半導体集積回路の製造方
法の実施例について図面に基づき説明する。第１図（菊
ないし第１図（ｅ）はその一実施例を説明するための工
程断面図である。
法の実施例について図面に基づき説明する。第１図（菊
ないし第１図（ｅ）はその一実施例を説明するための工
程断面図である。
この第１図（ａ）ないし第１図（ｅ）において、第４図
（ａ）ないし第４図（ｇ）と同一部分には同一符号を付
して述べる。
（ａ）ないし第４図（ｇ）と同一部分には同一符号を付
して述べる。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板１
００ （この実施例においても、以下、単に基板という
）のＮＰＮバイポーラトランジスタ形成予定領域１０１
には、Ｎ型シート抵抗５０Ω／口の第１埋め込み層１０
５を周知のホトリソ技術とイオンインプランテーション
とアニール技術により形成する。
００ （この実施例においても、以下、単に基板という
）のＮＰＮバイポーラトランジスタ形成予定領域１０１
には、Ｎ型シート抵抗５０Ω／口の第１埋め込み層１０
５を周知のホトリソ技術とイオンインプランテーション
とアニール技術により形成する。
また、Ｖ−ＰＮＰバイポーラトランジスタ形成予定領域
１０２には、Ｐ型埋め込み層分離のための第１埋め込み
層１０５とその内側にＰ型シート抵抗３５０Ω／口の第
２埋め込み層１０６を周知のホトリソ技術およびイオン
インプランテーションとアニール技術により形成する。
１０２には、Ｐ型埋め込み層分離のための第１埋め込み
層１０５とその内側にＰ型シート抵抗３５０Ω／口の第
２埋め込み層１０６を周知のホトリソ技術およびイオン
インプランテーションとアニール技術により形成する。
さらに、ＰｃｈＭＯＳトランジスタ形成領域１０３にも
第１埋め込み層１０５を形成するとともに、ＮｃｈＭＯ
Ｓトランジスタ形成予定領域１０４ には、第２埋め込
み層１０６を同時に、周知のホトリソ技術とイオンイン
プランテーシぢンおよびアニール技術で形成する。
第１埋め込み層１０５を形成するとともに、ＮｃｈＭＯ
Ｓトランジスタ形成予定領域１０４ には、第２埋め込
み層１０６を同時に、周知のホトリソ技術とイオンイン
プランテーシぢンおよびアニール技術で形成する。
次に、第１図（ｂ）に示すように、基板１００の表面に
周知のエピタキシャル技術を用いて、Ｐ型不純物濃度１
．５Ｅ１５個／ｃｄのエピタキシャル膜１０を２〜４＃
生成する。
周知のエピタキシャル技術を用いて、Ｐ型不純物濃度１
．５Ｅ１５個／ｃｄのエピタキシャル膜１０を２〜４＃
生成する。
次に、第１図（ｃ）に示すように、ＰｃｈＭＯＳトラン
ジスタを形成するＮ領域１１とＮＰＮバイポーラトラン
ジスタを形成するＮ ｆｉＪＩ域１２および■ＰＮＰバ
イポーラトランジスタを形成するＮ ６Ｍ域１３をＶ−
ＰＮＰバイポーラトランジスタ形成予定領域１０２の第
１埋め込み層１０５より１回り大きく、同時に表面濃度
５Ｅ１６個／ ｃｄ、拡散の深さ１〜２μで形成する。
ジスタを形成するＮ領域１１とＮＰＮバイポーラトラン
ジスタを形成するＮ ｆｉＪＩ域１２および■ＰＮＰバ
イポーラトランジスタを形成するＮ ６Ｍ域１３をＶ−
ＰＮＰバイポーラトランジスタ形成予定領域１０２の第
１埋め込み層１０５より１回り大きく、同時に表面濃度
５Ｅ１６個／ ｃｄ、拡散の深さ１〜２μで形成する。
かくして、各Ｎ領域１１．１２ １３ばあらかしめ埋め
込まれた第１の埋め込み層１４と連続する。
込まれた第１の埋め込み層１４と連続する。
ＰｃｈＭＯＳトランジスタの第１埋め込み層１４とＮＰ
Ｎバイポーラトランジスタの第１埋め込み層１４はそれ
ぞれ上記第１埋め込み層１０５に相当し、Ｖ−ＰＮＰバ
イポーラトランジスタの第１埋め込み層１４は上記第１
埋め込み層１０５と第２埋め込み層１０６とに相当する
。
Ｎバイポーラトランジスタの第１埋め込み層１４はそれ
ぞれ上記第１埋め込み層１０５に相当し、Ｖ−ＰＮＰバ
イポーラトランジスタの第１埋め込み層１４は上記第１
埋め込み層１０５と第２埋め込み層１０６とに相当する
。
上述のようにして、各Ｎ ｅＭ域１１〜１３と第１埋め
込み層１４と連続することにより、第１埋め込み層１０
５はアンチモンで形成し、第２埋め込み層１０６はポロ
ンで形成しているため、Ｖ−ＰＮＰバイポーラトランジ
スタ形成予定領域１０２においては、第２埋め込み層１
０６は第１埋め込み層１０５より多くエピタキシャル膜
１０に上方拡散する。
込み層１４と連続することにより、第１埋め込み層１０
５はアンチモンで形成し、第２埋め込み層１０６はポロ
ンで形成しているため、Ｖ−ＰＮＰバイポーラトランジ
スタ形成予定領域１０２においては、第２埋め込み層１
０６は第１埋め込み層１０５より多くエピタキシャル膜
１０に上方拡散する。
これにともない、基板１００より分離した■−ＰＮＰバ
イポーラトランジスタ用のコレクタとして機能するＰ型
埋め込み層１１２が第１埋め込み層１４上に形成できる
。
イポーラトランジスタ用のコレクタとして機能するＰ型
埋め込み層１１２が第１埋め込み層１４上に形成できる
。
次に、第１図（ｄ）に示すように、上述のように形成さ
れた半導体基体をＬＯＣＯ３法でＬＯＣＯ３酸化膜１１
３を７０００人程度０厚さに形成する。
れた半導体基体をＬＯＣＯ３法でＬＯＣＯ３酸化膜１１
３を７０００人程度０厚さに形成する。
次いで、ＮＰＮバイポーラトランジスタのコレクタ取り
出し層１１４をＮ型不純物拡散によって形成する。
出し層１１４をＮ型不純物拡散によって形成する。
また、Ｖ−ＰＮＰバイポーラトランジスタのコレクタ取
り出し層１１５はＶ−ＰＮＰバイポーラトランジスタを
形成するＮ領域１３の内側にＰ型不純物の拡散によって
、Ｐ型埋め込み層１１２に到達させて形成する。
り出し層１１５はＶ−ＰＮＰバイポーラトランジスタを
形成するＮ領域１３の内側にＰ型不純物の拡散によって
、Ｐ型埋め込み層１１２に到達させて形成する。
その後、ＮＰＮバイポーラトランジスタのベース層１１
６を表面濃度５Ｅ１７個／ｃｄ、拡散の深さ０．６μで
形成する。
６を表面濃度５Ｅ１７個／ｃｄ、拡散の深さ０．６μで
形成する。
次に、第１図（ｄ）のように形成した半導体基体に、周
知のＭＯＳゲート形成技術により、ゲート酸化膜１１７
およびポリシリコンゲート１１Ｂを形成する。
知のＭＯＳゲート形成技術により、ゲート酸化膜１１７
およびポリシリコンゲート１１Ｂを形成する。
次いで、ＮＰＮバイポーラトランジスタのエミフタ１１
９とＶ−ＰＮＰバイポーラトランジスタのベース取り出
し層１２０および ＮＣｈＭＯＳトランジスタのソース
・ドレイン１２１は砒素インプランテーションにより形
成する。
９とＶ−ＰＮＰバイポーラトランジスタのベース取り出
し層１２０および ＮＣｈＭＯＳトランジスタのソース
・ドレイン１２１は砒素インプランテーションにより形
成する。
また、ＮＰＮバイポーラトランジスタのベース取り出し
層１２２とＶ−ＰＮＰバイポーラトランジスタのエミン
タ層１２３および ＰｃｈＭＯＳトランジスタのソース
・ドレイン１２４はＢＦ、イオンインプランテーション
により形成する。
層１２２とＶ−ＰＮＰバイポーラトランジスタのエミン
タ層１２３および ＰｃｈＭＯＳトランジスタのソース
・ドレイン１２４はＢＦ、イオンインプランテーション
により形成する。
しかる後に、それぞれの素子の配線接続のためのコンタ
クトホールの開口、アルミ電極の形成の工程を経て、Ｂ
ｉ ＣＭＯ３構造が形成されるが、この技術は周知の技
術であり、ここでの詳述は省略する。
クトホールの開口、アルミ電極の形成の工程を経て、Ｂ
ｉ ＣＭＯ３構造が形成されるが、この技術は周知の技
術であり、ここでの詳述は省略する。
このように、第１図の実施例では、第１埋め込み層１０
５と第２埋め込み層１０６の形成後に、Ｐ型エピタキシ
ャル膜１０を生成するから、ＶＰＮＰトランジスタを含
むＢｉＣＭＯＳにおいて、特に起き易いオートドープ現
象を十分制御できるようになる。
５と第２埋め込み層１０６の形成後に、Ｐ型エピタキシ
ャル膜１０を生成するから、ＶＰＮＰトランジスタを含
むＢｉＣＭＯＳにおいて、特に起き易いオートドープ現
象を十分制御できるようになる。
また、Ｎ ｆｉＪＩ域１３にＶ−ＰＮＰ トランジスタ
の形成が可能となるから、第２図に示すＶ−ＰＮＰトラ
ンジスタの濃度プロファイルからも明らかなように、Ｎ
型のベース取り出し層１２０に加速電界を目的とする不
純物濃度勾配を設けることができる。
の形成が可能となるから、第２図に示すＶ−ＰＮＰトラ
ンジスタの濃度プロファイルからも明らかなように、Ｎ
型のベース取り出し層１２０に加速電界を目的とする不
純物濃度勾配を設けることができる。
したがって、工程数を増加することなく、第３図のＶ−
ＰＮＰバイポーラトランジスタのｒ、対Ｉｃ特性に示す
ように、高周波特性において、ｆｒは５００ＭＨｚ程度
となり、高周波特性が改善されることになる。
ＰＮＰバイポーラトランジスタのｒ、対Ｉｃ特性に示す
ように、高周波特性において、ｆｒは５００ＭＨｚ程度
となり、高周波特性が改善されることになる。
（発明の効果）
以上詳細に説明したように、この発明によれば、第１埋
め込み層と第２埋め込み層の形成後にＰ型エピタキシャ
ル膜を生成するようにしたので、Ｖ−ＰＮＰバイポーラ
トランジスタを含むＢｉ ＣＭＯ３におけるボロンに
よるオートドープ現象は十分制御できるようになる。
め込み層と第２埋め込み層の形成後にＰ型エピタキシャ
ル膜を生成するようにしたので、Ｖ−ＰＮＰバイポーラ
トランジスタを含むＢｉ ＣＭＯ３におけるボロンに
よるオートドープ現象は十分制御できるようになる。
これにともない、Ｎ ８１域内のＶ−ＰＮＰバイポーラ
トランジスタの形成が可能となり、Ｎ型のベース取り出
し層に加速電界を得るための不純物の濃度勾配を設ける
ことができ、高周波特性の改善されたＶ−ＰＮＰバイポ
ーラトランジスタが得られることになる。
トランジスタの形成が可能となり、Ｎ型のベース取り出
し層に加速電界を得るための不純物の濃度勾配を設ける
ことができ、高周波特性の改善されたＶ−ＰＮＰバイポ
ーラトランジスタが得られることになる。
また、素子分離において、アクティブ領域のＮ領域はＮ
型層の拡散を用いているため、分ｍｌ ８１域にＰ型の
埋め込み層を形成する必要がなくなり、より一層エピタ
キシャル膜の生成時にオートドープ現象が少なくなる利
点がある。
型層の拡散を用いているため、分ｍｌ ８１域にＰ型の
埋め込み層を形成する必要がなくなり、より一層エピタ
キシャル膜の生成時にオートドープ現象が少なくなる利
点がある。
第１図（ａ）ないし第１図（ｅ）はこの発明のＢｉＣＭ
Ｏ５半導体集積回路の製造方法の一実施例の工程断面図
、第２図は同上実施例で得られるＶ−ＰＮＰバイポーラ
トランジスタの濃度プロファイル、第３図は同上Ｖ−Ｐ
ＮＰバイポーラトランジスタのｆア対Ｉ、特性図、第４
図（ａ）ないし第４図（ｅ）は従来の半導体集積回路装
置の製造方法の一例の工程断面図、第４図（ｆ）および
第４図（８０は従来の半導体集積回路装置の製造方法の
別の例の工程断面図、第５図は従来の製造方法で得られ
るＶ−ＰＮＰバイポーラトランジスタの濃度プロファイ
ル、第６図は従来の製造方法で得られるＶ−ＰＮＰバイ
ポーラトランジスタのｆ７対■、特性図である。 １０・・・エピタキシャル層、１１〜１３・・・Ｎ ８
１ ｋＡ、１４．１０５・・・第１埋め込み層、１００
・・・基板、１０１・・・ＮＰＮバイポーラトランジス
タ形成予定領域、１０２・・・Ｖ−ＰＮＰバイポーラト
ランジスタ形成予定領域、１０３・・・ＰｃｈＭＯＳト
ランジスタ形成予定領域、１０４・・・ＮｃｈＭＯ８ｋ
ランジスタ形成予定領域、１０６・・・第２埋め込み層
、１１４．１１５・・・コレクタ取り出し層、１１６・
・・ベース層、１１７・・・ゲート酸化膜、１１８・・
・ポリシリコンゲート、１１９，１２３・・・エミンタ
層、１２０．１２２・・・ベース取り出し層、１２１１
２４・・・ソース・ドレイン。 ｆｒ（ＭＨｚ） ｆ７ （ＭＨｚ） シ４３崖（ｃｍ’）
Ｏ５半導体集積回路の製造方法の一実施例の工程断面図
、第２図は同上実施例で得られるＶ−ＰＮＰバイポーラ
トランジスタの濃度プロファイル、第３図は同上Ｖ−Ｐ
ＮＰバイポーラトランジスタのｆア対Ｉ、特性図、第４
図（ａ）ないし第４図（ｅ）は従来の半導体集積回路装
置の製造方法の一例の工程断面図、第４図（ｆ）および
第４図（８０は従来の半導体集積回路装置の製造方法の
別の例の工程断面図、第５図は従来の製造方法で得られ
るＶ−ＰＮＰバイポーラトランジスタの濃度プロファイ
ル、第６図は従来の製造方法で得られるＶ−ＰＮＰバイ
ポーラトランジスタのｆ７対■、特性図である。 １０・・・エピタキシャル層、１１〜１３・・・Ｎ ８
１ ｋＡ、１４．１０５・・・第１埋め込み層、１００
・・・基板、１０１・・・ＮＰＮバイポーラトランジス
タ形成予定領域、１０２・・・Ｖ−ＰＮＰバイポーラト
ランジスタ形成予定領域、１０３・・・ＰｃｈＭＯＳト
ランジスタ形成予定領域、１０４・・・ＮｃｈＭＯ８ｋ
ランジスタ形成予定領域、１０６・・・第２埋め込み層
、１１４．１１５・・・コレクタ取り出し層、１１６・
・・ベース層、１１７・・・ゲート酸化膜、１１８・・
・ポリシリコンゲート、１１９，１２３・・・エミンタ
層、１２０．１２２・・・ベース取り出し層、１２１１
２４・・・ソース・ドレイン。 ｆｒ（ＭＨｚ） ｆ７ （ＭＨｚ） シ４３崖（ｃｍ’）
Claims (1)
- 【特許請求の範囲】 （ａ）半導体基板上に、ＰＮＰトランジスタのコレクタ
分離領域とＰｃｈＭＯＳトランジスタ形成領域下のＮ型
の埋め込み層を同時に形成する工程と、 （ｂ）上記半導体基板に、上記分離領域より１回り小さ
く形成した上記ＰＮＰトランジスタのコレクタ形成領域
とＮｃｈＭＯＳトランジスタ形成領域下のＰ型埋め込み
層を同時に形成する工程と、 （ｃ）上記半導体基板に、ＰｃｈＭＯＳトランジスタの
チャネル部分の表面濃度以下のＰ型のエピタキシャル膜
を生成して半導体基体を形成する工程と、 （ｄ）上記半導体基体に、上記ＰＮＰトランジスタ形成
領域とＰｃｈＭＯＳトランジスタ形成領域のそれぞれの
Ｎ型埋め込み層より１回り大きい領域に上記エピタキシ
ャル膜のＰ型不純物濃度より大きい濃度のＮ型不純物の
拡散により上記埋め込み層と連続したＮ領域を形成する
工程と、 （ｅ）上記それぞれのＮ領域内にＰＮＰトランジスタと
ＰｃｈＭＯＳトランジスタを形成する工程と、 （ｆ）上記半導体基体の上記Ｐ型埋め込み層上の上記エ
ピタキシャル膜にＮｃｈＭＯＳトランジスタを形成する
工程と、 よりなるＢｉＣＭＯＳ半導体集積回路の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2110314A JP2950577B2 (ja) | 1990-04-27 | 1990-04-27 | ＢｉＣＭＯＳ半導体集積回路の製造方法 |
| US07/686,429 US5179036A (en) | 1990-04-27 | 1991-04-17 | Process for fabricating Bi-CMOS integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2110314A JP2950577B2 (ja) | 1990-04-27 | 1990-04-27 | ＢｉＣＭＯＳ半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0410562A true JPH0410562A (ja) | 1992-01-14 |
| JP2950577B2 JP2950577B2 (ja) | 1999-09-20 |
Family
ID=14532576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2110314A Expired - Fee Related JP2950577B2 (ja) | 1990-04-27 | 1990-04-27 | ＢｉＣＭＯＳ半導体集積回路の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5179036A (ja) |
| JP (1) | JP2950577B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5169794A (en) * | 1991-03-22 | 1992-12-08 | National Semiconductor Corporation | Method of fabrication of pnp structure in a common substrate containing npn or MOS structures |
| JPH05226589A (ja) * | 1992-02-17 | 1993-09-03 | Mitsubishi Electric Corp | Ｃ−ＢｉＣＭＯＳ型半導体装置およびその製造方法 |
| US6249030B1 (en) * | 1992-12-07 | 2001-06-19 | Hyundai Electronics Industries Co., Ltd. | BI-CMOS integrated circuit |
| EP0613181A1 (en) * | 1993-02-26 | 1994-08-31 | STMicroelectronics S.r.l. | Bipolar transistor compatible with CMOS processes |
| US5455189A (en) * | 1994-02-28 | 1995-10-03 | National Semiconductor Corporation | Method of forming BICMOS structures |
| US5889315A (en) * | 1994-08-18 | 1999-03-30 | National Semiconductor Corporation | Semiconductor structure having two levels of buried regions |
| JP3547811B2 (ja) * | 1994-10-13 | 2004-07-28 | 株式会社ルネサステクノロジ | バイポーラトランジスタを有する半導体装置およびその製造方法 |
| EP0746033A3 (en) * | 1995-06-02 | 1999-06-02 | Texas Instruments Incorporated | Improvements in or relating to semiconductor processing |
| FR2736208B1 (fr) * | 1995-06-30 | 1997-09-19 | Motorola Semiconducteurs | Procede de fabrication de circuits integres |
| US6057184A (en) * | 1997-03-21 | 2000-05-02 | International Business Machines Corporation | Semiconductor device fabrication method using connecting implants |
| US5911104A (en) * | 1998-02-20 | 1999-06-08 | Texas Instruments Incorporated | Integrated circuit combining high frequency bipolar and high power CMOS transistors |
| US6162695A (en) * | 1999-08-18 | 2000-12-19 | Taiwan Semiconductor Manufacturing Company | Field ring to improve the breakdown voltage for a high voltage bipolar device |
| US6404038B1 (en) * | 2000-03-02 | 2002-06-11 | The United States Of America As Represented By The Secretary Of The Navy | Complementary vertical bipolar junction transistors fabricated of silicon-on-sapphire utilizing wide base PNP transistors |
| US6794730B2 (en) * | 2000-12-31 | 2004-09-21 | Texas Instruments Incorporated | High performance PNP bipolar device fully compatible with CMOS process |
| US6768183B2 (en) * | 2001-04-20 | 2004-07-27 | Denso Corporation | Semiconductor device having bipolar transistors |
| US6809024B1 (en) | 2003-05-09 | 2004-10-26 | International Business Machines Corporation | Method to fabricate high-performance NPN transistors in a BiCMOS process |
| US6972466B1 (en) | 2004-02-23 | 2005-12-06 | Altera Corporation | Bipolar transistors with low base resistance for CMOS integrated circuits |
| US20110198689A1 (en) * | 2010-02-17 | 2011-08-18 | Suku Kim | Semiconductor devices containing trench mosfets with superjunctions |
| CN104681621B (zh) * | 2015-02-15 | 2017-10-24 | 上海华虹宏力半导体制造有限公司 | 一种源极抬高电压使用的高压ldmos及其制造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4637125A (en) * | 1983-09-22 | 1987-01-20 | Kabushiki Kaisha Toshiba | Method for making a semiconductor integrated device including bipolar transistor and CMOS transistor |
| JPS6080267A (ja) * | 1983-10-07 | 1985-05-08 | Toshiba Corp | 半導体集積回路装置の製造方法 |
| DE3618166A1 (de) * | 1986-05-30 | 1987-12-03 | Telefunken Electronic Gmbh | Lateraltransistor |
| JPH0671978B2 (ja) * | 1987-08-07 | 1994-09-14 | キヤノン株式会社 | シ−ト材出力装置 |
| JPS6450349A (en) * | 1987-08-21 | 1989-02-27 | Hitachi Ltd | Superconductive lens for charged particle beam |
| JPH0237765A (ja) * | 1988-07-27 | 1990-02-07 | Nec Corp | 集積回路の製造方法 |
-
1990
- 1990-04-27 JP JP2110314A patent/JP2950577B2/ja not_active Expired - Fee Related
-
1991
- 1991-04-17 US US07/686,429 patent/US5179036A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5179036A (en) | 1993-01-12 |
| JP2950577B2 (ja) | 1999-09-20 |
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