JPH0237765A - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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- JPH0237765A JPH0237765A JP18872188A JP18872188A JPH0237765A JP H0237765 A JPH0237765 A JP H0237765A JP 18872188 A JP18872188 A JP 18872188A JP 18872188 A JP18872188 A JP 18872188A JP H0237765 A JPH0237765 A JP H0237765A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路の製造方法に関し、特にイオン注入
等のためのマスクを形成する工程を含む集積回路の製造
方法に関する。
等のためのマスクを形成する工程を含む集積回路の製造
方法に関する。
この種工程の従来技術をＢｉ−ＣＭＯ８集積回路の製造
方法を例にあげて説明する。第３図（ａ）〜第３図（ｄ
）は従来のＢｉ−ＣＭＯ３集積回路の工程断面図である
。まず、ｐ型シリコン基板１上にｎ型高濃度領域２及び
ｐ型筒濃度領域３を選択的に形成し、ｎ型シリ７７層４
をエピタキシャル成長する。次にｐチャネルＭＯ３）ラ
ンジスタが形成されるｎウェル領域５、ｎチャネルＭＯ
３）ランジスタが形成されるｐウェル領域６ｓ ｎｐｎ
バイポーラトランジスタのコレクタ取出部７、フィール
ド酸化膜８、ゲート酸化膜９を設けた後、ＭＯＳトラン
ジスタのゲート電極となる多結晶シリコン１０を形成し
、その表面をシリコン酸化膜１１で覆う［第３図（ａ）
］。次いで、ｎｐｎバイポーラトランジスタのベース領
域１２を形成後、フォトレジスト（以下ＰＲと略す）を
マスクとしてウェットエツチングによりパターンニング
されたアルミニウム１３をマスクとして、イオン注入に
よりｐチャネルＭＯ８）ランジスタのソース・ドレイン
領域となる第１ｐ＋領域１４及びｎｐｎバイポーラトラ
ンジスタのグラフトベース領域となる第２ｐ＋領域１５
を形成する［第３図（ｂ） ］。次に、ＰＲをマスクと
してウェットエツチングによりパターンニングされたア
ルミニウム１６をマスクとしてイオン注入によりｎチャ
ネルＭＯ８）ランジスタのソースドレイン領域となる第
１ｎ＋領域１７及びｎｐｎバイポーラのエミッタ領域と
なる第２ｎ”領域１８を形成する［第３図（ｃ） ］。
方法を例にあげて説明する。第３図（ａ）〜第３図（ｄ
）は従来のＢｉ−ＣＭＯ３集積回路の工程断面図である
。まず、ｐ型シリコン基板１上にｎ型高濃度領域２及び
ｐ型筒濃度領域３を選択的に形成し、ｎ型シリ７７層４
をエピタキシャル成長する。次にｐチャネルＭＯ３）ラ
ンジスタが形成されるｎウェル領域５、ｎチャネルＭＯ
３）ランジスタが形成されるｐウェル領域６ｓ ｎｐｎ
バイポーラトランジスタのコレクタ取出部７、フィール
ド酸化膜８、ゲート酸化膜９を設けた後、ＭＯＳトラン
ジスタのゲート電極となる多結晶シリコン１０を形成し
、その表面をシリコン酸化膜１１で覆う［第３図（ａ）
］。次いで、ｎｐｎバイポーラトランジスタのベース領
域１２を形成後、フォトレジスト（以下ＰＲと略す）を
マスクとしてウェットエツチングによりパターンニング
されたアルミニウム１３をマスクとして、イオン注入に
よりｐチャネルＭＯ８）ランジスタのソース・ドレイン
領域となる第１ｐ＋領域１４及びｎｐｎバイポーラトラ
ンジスタのグラフトベース領域となる第２ｐ＋領域１５
を形成する［第３図（ｂ） ］。次に、ＰＲをマスクと
してウェットエツチングによりパターンニングされたア
ルミニウム１６をマスクとしてイオン注入によりｎチャ
ネルＭＯ８）ランジスタのソースドレイン領域となる第
１ｎ＋領域１７及びｎｐｎバイポーラのエミッタ領域と
なる第２ｎ”領域１８を形成する［第３図（ｃ） ］。
次に、絶縁膜１９と電極２０を形成して、ｐチャネルＭ
Ｏ８）ランジスタＱ、、ｎチャネルＭＯ３）ランジスタ
Ｑ２およびｎｐｎバイポーラトランジスタＱ、を同一シ
リコン基板上に形成する［第３図（ｄ）］。
Ｏ８）ランジスタＱ、、ｎチャネルＭＯ３）ランジスタ
Ｑ２およびｎｐｎバイポーラトランジスタＱ、を同一シ
リコン基板上に形成する［第３図（ｄ）］。
上述した従来の製造方法では、ｎｐｎバイポーラトラン
ジスタＱ３のエミッタ領域形成のイオン注入ヲ、アルミ
ニウム１６をマスクとして行なう。
ジスタＱ３のエミッタ領域形成のイオン注入ヲ、アルミ
ニウム１６をマスクとして行なう。
エミッタ領域である第２ｎ＋領域は、ヒ素の１×１０
”ａｌｌ−’程度のイオン注入により形成されるためア
ルミニウム１６のマスクが必要となる。このヒ素のイオ
ン注入はｎチャネルＭＯ３）ランジスタのソース・ドレ
イン領域の形成を兼ねているので、アルミニウム１６の
パターンニングは既に形成された多結晶シリコンを損傷
する可能性の低いウェットエツチングにより行なう必要
がある。その結果、バイポーラトランジスタのエミッタ
領域はアルミニウム１６のオーバーエツチングにより拡
がる傾向にあり、精度の良いエミツタ幅が得られないと
いう欠点がある。また、同様の理由でｎｐｎバイポーラ
トランジスタＱ３のグラフトベース領域となる第２ｐ＋
領域１５もウェットエツチングによりパターンニングさ
れたアルミニウム１３をマスクとしてイオン注入により
形成されるため、アルミニウム１３及びアルミニウム１
６双方のオーバーエツチングを考慮してエミッタ領域と
グラフトベース領域の間隔にかなりのマージンを持たせ
てデバイス設計する必要がある。この点は集積回路の高
集積度化と高速化の大きな障害となる。
”ａｌｌ−’程度のイオン注入により形成されるためア
ルミニウム１６のマスクが必要となる。このヒ素のイオ
ン注入はｎチャネルＭＯ３）ランジスタのソース・ドレ
イン領域の形成を兼ねているので、アルミニウム１６の
パターンニングは既に形成された多結晶シリコンを損傷
する可能性の低いウェットエツチングにより行なう必要
がある。その結果、バイポーラトランジスタのエミッタ
領域はアルミニウム１６のオーバーエツチングにより拡
がる傾向にあり、精度の良いエミツタ幅が得られないと
いう欠点がある。また、同様の理由でｎｐｎバイポーラ
トランジスタＱ３のグラフトベース領域となる第２ｐ＋
領域１５もウェットエツチングによりパターンニングさ
れたアルミニウム１３をマスクとしてイオン注入により
形成されるため、アルミニウム１３及びアルミニウム１
６双方のオーバーエツチングを考慮してエミッタ領域と
グラフトベース領域の間隔にかなりのマージンを持たせ
てデバイス設計する必要がある。この点は集積回路の高
集積度化と高速化の大きな障害となる。
本発明による集積回路の製造方法は、イオン注入等に対
するマスクを形成するのに、まず被加工部分を画定する
第１のマスクを異方性エツチングを用いて高精度に形成
し、次いで第１のマスクの被加工部分を画定する部分を
除いて第１のマスクを覆う第２のマスクを設ける工程を
具備している。
するマスクを形成するのに、まず被加工部分を画定する
第１のマスクを異方性エツチングを用いて高精度に形成
し、次いで第１のマスクの被加工部分を画定する部分を
除いて第１のマスクを覆う第２のマスクを設ける工程を
具備している。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１実施例の工程断面図である。不純
物濃度Ｉ Ｘ １０１４〜５ Ｘ １０ ”ｃｍ−’の
ｐ型シリコン基板１上にシート抵抗２０Ω／口程度のｎ
型高濃度領域２及び最大不純物濃度１０１′〜１０”ｃ
ｍ−３のｐ型窩濃度領域３を形成後、ｎ型シリ３７層４
を１．５〜４μｍエピタキシャル成長させる。次に加速
電圧１５０ ｋＶ、 ドーズ量５Ｘ１０１２〜ｌＸｌ
０”ａｍ−２のホウ素のイオン注入及びその後の１００
０℃〜１２００℃のドライブインによりｐウェル領域６
を形成し、また加速電圧１５０ｋＶ。
物濃度Ｉ Ｘ １０１４〜５ Ｘ １０ ”ｃｍ−’の
ｐ型シリコン基板１上にシート抵抗２０Ω／口程度のｎ
型高濃度領域２及び最大不純物濃度１０１′〜１０”ｃ
ｍ−３のｐ型窩濃度領域３を形成後、ｎ型シリ３７層４
を１．５〜４μｍエピタキシャル成長させる。次に加速
電圧１５０ ｋＶ、 ドーズ量５Ｘ１０１２〜ｌＸｌ
０”ａｍ−２のホウ素のイオン注入及びその後の１００
０℃〜１２００℃のドライブインによりｐウェル領域６
を形成し、また加速電圧１５０ｋＶ。
ドーズ量ｌＸ１３１！〜ｌＸｌ０”■−２のリンのイオ
ン注入及びその後の１０００℃〜１２００℃のドライブ
インによりｎウェル領域５を形成する。
ン注入及びその後の１０００℃〜１２００℃のドライブ
インによりｎウェル領域５を形成する。
次【こ選択酸化法により厚さ０，８μｍ程度のフィール
ド酸化膜８を形成後、厚さ１０〜４０ｎｍのゲート酸化
膜９を形成する。さらにｎウェル領域５及びｐウェル領
域６にホウ素又はリン注入によりチャネルドーピングを
行なう。次にｎｐｎバイポーラトランジスタのコレクタ
取出部７を形成し、次いで加速電圧ｌＯ〜５０ ｋＶ、
ドーズ量１〜５Ｘ Ｉ Ｏ”ｃｍ−”のホウ素のイ
オン注入によりベース領域１２を形成する。次に厚さ約
０．４μｍのｎ型高濃度多結晶シリコンを全面に形成し
た後イオンエツチングにより領域１０−ａと領域１０−
ｂを残して除去する。その後多結晶シリコン１〇−ａ、
１０−ｂの表面、側面に１０〜２０ｎｍの酸化膜を形成
する［第１図（ａ）］。ここで、多結晶シリコン１０−
ａはＣＭＯＳトランジスタのゲート電極であり、多結晶
シリコン１０−ｂはｎｐｎバイポーラトランジスタのエ
ミッタが形成される領域をとり囲むように存在し、また
同時に、グラフトベースが形成される領域をも画定する
ように存在している。次にアルミニウム１３を全面に堆
積し、これをウェットエツチングによりパターンニング
する。そしてこのパターンニングされたアルミニラム１
３をマスクとして加速電圧７０ｋＶ。
ド酸化膜８を形成後、厚さ１０〜４０ｎｍのゲート酸化
膜９を形成する。さらにｎウェル領域５及びｐウェル領
域６にホウ素又はリン注入によりチャネルドーピングを
行なう。次にｎｐｎバイポーラトランジスタのコレクタ
取出部７を形成し、次いで加速電圧ｌＯ〜５０ ｋＶ、
ドーズ量１〜５Ｘ Ｉ Ｏ”ｃｍ−”のホウ素のイ
オン注入によりベース領域１２を形成する。次に厚さ約
０．４μｍのｎ型高濃度多結晶シリコンを全面に形成し
た後イオンエツチングにより領域１０−ａと領域１０−
ｂを残して除去する。その後多結晶シリコン１〇−ａ、
１０−ｂの表面、側面に１０〜２０ｎｍの酸化膜を形成
する［第１図（ａ）］。ここで、多結晶シリコン１０−
ａはＣＭＯＳトランジスタのゲート電極であり、多結晶
シリコン１０−ｂはｎｐｎバイポーラトランジスタのエ
ミッタが形成される領域をとり囲むように存在し、また
同時に、グラフトベースが形成される領域をも画定する
ように存在している。次にアルミニウム１３を全面に堆
積し、これをウェットエツチングによりパターンニング
する。そしてこのパターンニングされたアルミニラム１
３をマスクとして加速電圧７０ｋＶ。
ドーズ量５Ｘ１０１５ｃｍ”のＢＦ２または加速電圧３
０ｋＶ、 ドーズ量５ Ｘ １０ ”ｃｍ−２のＢの
イオン注入を行ない、ｐチャネルＭＯＳトランジスタの
ソース・ドレイン領域となる第１ｐ＋領域１４及びｎｐ
ｎバイポーラトランジスタのグラフトベース領域となる
第２ｐ＋領域１５を形成する［第１図（ｂ）］。次に、
アルミニウム１３を除去し、新たにアルミニウム１６を
堆積し、これをウェットエツチングによりパターンニン
グする。このパターンニングされたアルミニウム１６を
マスクとして加速電圧７０ｋＶ、 ドーズ量Ｉ Ｘ
１０ ”ｃｍ−”のヒ素のイオン注入を行ない、ｎチャ
ネルＭＯＳトランジスタのソース・ドレイン領域となる
第１ｎ ４′領域１７及びｎｐｎバイポーラトランジス
タのエミッタ領域となる第２ｎ＋領域１８を形成する［
第１図（ｃ）コ、この時、第２ｎ＋領域１８は予めヒ素
イオン注入のマスクとなることが可能な多結晶シリコン
］０−ｂにより領域が限定）れているので、アルミニウ
ム１６のオーバーエツチングはエミッタ領域の面積に影
響を与えない。例えば、マスク上で多結晶シリコン１０
−ｂの内縁とアルミニウム１６をオンラインにすること
が可能である。
０ｋＶ、 ドーズ量５ Ｘ １０ ”ｃｍ−２のＢの
イオン注入を行ない、ｐチャネルＭＯＳトランジスタの
ソース・ドレイン領域となる第１ｐ＋領域１４及びｎｐ
ｎバイポーラトランジスタのグラフトベース領域となる
第２ｐ＋領域１５を形成する［第１図（ｂ）］。次に、
アルミニウム１３を除去し、新たにアルミニウム１６を
堆積し、これをウェットエツチングによりパターンニン
グする。このパターンニングされたアルミニウム１６を
マスクとして加速電圧７０ｋＶ、 ドーズ量Ｉ Ｘ
１０ ”ｃｍ−”のヒ素のイオン注入を行ない、ｎチャ
ネルＭＯＳトランジスタのソース・ドレイン領域となる
第１ｎ ４′領域１７及びｎｐｎバイポーラトランジス
タのエミッタ領域となる第２ｎ＋領域１８を形成する［
第１図（ｃ）コ、この時、第２ｎ＋領域１８は予めヒ素
イオン注入のマスクとなることが可能な多結晶シリコン
］０−ｂにより領域が限定）れているので、アルミニウ
ム１６のオーバーエツチングはエミッタ領域の面積に影
響を与えない。例えば、マスク上で多結晶シリコン１０
−ｂの内縁とアルミニウム１６をオンラインにすること
が可能である。
次に約０．１ ｐ ｍの５ｉｆｔ膜と約０．６ ｐ ｍ
のＢＰＳＧ膜（図中では合わせて絶縁膜１９と表示する
）を成長した後、コンタクトホールのエツチングを行な
い、約５０ｎｍの多結晶シリコンと約０．８μｍのアル
ミニウムから成る電極２０を形成して、ｐチャネルＭＯ
８）ランジスタＱ＋ｓｎチャネルＭＯ８Ｉ−ランジスタ
Ｑ ２ 、ｎ ｐ ｎバイポーラトランジスタＱ、を形
成する［第１図（ｄ）コ。
のＢＰＳＧ膜（図中では合わせて絶縁膜１９と表示する
）を成長した後、コンタクトホールのエツチングを行な
い、約５０ｎｍの多結晶シリコンと約０．８μｍのアル
ミニウムから成る電極２０を形成して、ｐチャネルＭＯ
８）ランジスタＱ＋ｓｎチャネルＭＯ８Ｉ−ランジスタ
Ｑ ２ 、ｎ ｐ ｎバイポーラトランジスタＱ、を形
成する［第１図（ｄ）コ。
第２図は本発明の第２実施例の工程断面図である。
以下に、バーチカル型ｐｎｐバイポーラトランジスタを
混載する場合を示す。
混載する場合を示す。
前述の実施例と同様に、ｐ型シリコン基板１上にｎ型高
濃度領域２及びｐ型高濃度領域３を形成した後、ｎ型シ
リコ７層４をエピタキシャル成長する。次に、ｐウェル
領域６、ｎウェル領域５、ｐｎｐバイポーラトランジス
タのｎ型ベース領域２１およびｎ＋コレクタ取出部７、
ｐ＋コレクタ取出部２２を形成した後フィールド酸化膜
８とゲート酸化膜９を形成し、０ＭＯ８）ランジスタ部
のチャネルドーピングを行なう。次にｎｐｎバイポーラ
トランジスタのベース領域となるｐ型ベース領域１２を
形成した後厚さ約０．４μｍのｎ型高濃度多結晶シリコ
ンを全面に形成し、さらに厚さ０．４μｍのシリコン窒
化膜を全面に形成する。次に窒化膜と多結晶シリコンを
イオンエツチングにより領域１０−ａ、 １０−ｂ、
１０−ｃ及びその上部の領域２３を残して除去する
。その後多結晶シリコ７１０−ａ、 １０−ｂ、 １０
−ｃの側面に１０〜２０ｎｍの酸化膜（図中では省略）
を形成する［第２図（ａ）コ。ここで、多結晶シリコン
１゜−ｂは第１実施例の場合と同様に形成され、また多
結晶シリコン１Ｏ−ｃｓ ｐｎｐバイポーラトランジ
スタのベースが形成される領域を画定するとともにエミ
ッタが形成される領域をとり囲むように存在する。
濃度領域２及びｐ型高濃度領域３を形成した後、ｎ型シ
リコ７層４をエピタキシャル成長する。次に、ｐウェル
領域６、ｎウェル領域５、ｐｎｐバイポーラトランジス
タのｎ型ベース領域２１およびｎ＋コレクタ取出部７、
ｐ＋コレクタ取出部２２を形成した後フィールド酸化膜
８とゲート酸化膜９を形成し、０ＭＯ８）ランジスタ部
のチャネルドーピングを行なう。次にｎｐｎバイポーラ
トランジスタのベース領域となるｐ型ベース領域１２を
形成した後厚さ約０．４μｍのｎ型高濃度多結晶シリコ
ンを全面に形成し、さらに厚さ０．４μｍのシリコン窒
化膜を全面に形成する。次に窒化膜と多結晶シリコンを
イオンエツチングにより領域１０−ａ、 １０−ｂ、
１０−ｃ及びその上部の領域２３を残して除去する
。その後多結晶シリコ７１０−ａ、 １０−ｂ、 １０
−ｃの側面に１０〜２０ｎｍの酸化膜（図中では省略）
を形成する［第２図（ａ）コ。ここで、多結晶シリコン
１゜−ｂは第１実施例の場合と同様に形成され、また多
結晶シリコン１Ｏ−ｃｓ ｐｎｐバイポーラトランジ
スタのベースが形成される領域を画定するとともにエミ
ッタが形成される領域をとり囲むように存在する。
次にウェットエツチングによりパターンニングされたア
ルミニウム１３をマスクとして加速電圧７０ｋＶ、
ドーズ量５ Ｘ １０ ”ｃｍ−”のＢＦ、または加速
電圧３０ ｋＶ、 ドーズ量５ Ｘ １０ ｌＳｃｍ
−”のＢのイオン注入を行ない、ｐチャネルＭＯ８）ラ
ンジスタのソース・ドレイン領域となる第１ｐ”領域１
４及びｎｐｎバイポーラトランジスタのグラフトベース
領域となる第２ｐ＋領域１５及びｐｎｐバイポーラトラ
ンジスタのエミッタ領域となる第３ｐ＋領域２４を形成
する［第２図（ｂ）］。
ルミニウム１３をマスクとして加速電圧７０ｋＶ、
ドーズ量５ Ｘ １０ ”ｃｍ−”のＢＦ、または加速
電圧３０ ｋＶ、 ドーズ量５ Ｘ １０ ｌＳｃｍ
−”のＢのイオン注入を行ない、ｐチャネルＭＯ８）ラ
ンジスタのソース・ドレイン領域となる第１ｐ”領域１
４及びｎｐｎバイポーラトランジスタのグラフトベース
領域となる第２ｐ＋領域１５及びｐｎｐバイポーラトラ
ンジスタのエミッタ領域となる第３ｐ＋領域２４を形成
する［第２図（ｂ）］。
この時第３ｐ＋領域２４は予めホウ素イオン注入のマス
クとなることが可能な多結晶シリコン１〇−Ｃとその上
部のシリコン窒化膜により領域が設定されているので、
アルミニウム１３のオーバーエツチングはｐｎｐバイポ
ーラトランジスタのエミッタ領域の面積に影響を与えな
い。次にアルミニウム１３を除去してから、新たにアル
ミニウム１３を全面に堆積しこれにウェットエツチング
を施ス。このパターンニングされたアルミニウム１６を
マスクとして加速電圧７０ ｋＶ、 ドーズ量１×１
０ ”Ｃｍ−”のヒ素のイオン注入を行ない、ｎチャネ
ルＭＯ８）ランジスタのソースドレイン領域となる第１
ｎ１領域１７及びｎｐｎバイポーラトランジスタのエミ
ッタ領域となる第２ｎ＋領域１８及びｐｎｐバイポーラ
トランジスタの外部ベース領域となる第３ｎ”領域２５
を形成する［第２図（ｃ）進法に前述の実施例と同様に
絶縁膜１９の成長コンタクトホール形成および電極２０
の形成を行ない、ｐチャネルＭＯ８）ランジスタＱ＋、
ｎチャネルＭＯ８）ランジスタＱ２．ｎｐＨバイポーラ
トランジスタ０３％バーチカル型ｐｎｐバイポーラトラ
ンジスタＱ４を形成する［第２図（ｄ）］。
クとなることが可能な多結晶シリコン１〇−Ｃとその上
部のシリコン窒化膜により領域が設定されているので、
アルミニウム１３のオーバーエツチングはｐｎｐバイポ
ーラトランジスタのエミッタ領域の面積に影響を与えな
い。次にアルミニウム１３を除去してから、新たにアル
ミニウム１３を全面に堆積しこれにウェットエツチング
を施ス。このパターンニングされたアルミニウム１６を
マスクとして加速電圧７０ ｋＶ、 ドーズ量１×１
０ ”Ｃｍ−”のヒ素のイオン注入を行ない、ｎチャネ
ルＭＯ８）ランジスタのソースドレイン領域となる第１
ｎ１領域１７及びｎｐｎバイポーラトランジスタのエミ
ッタ領域となる第２ｎ＋領域１８及びｐｎｐバイポーラ
トランジスタの外部ベース領域となる第３ｎ”領域２５
を形成する［第２図（ｃ）進法に前述の実施例と同様に
絶縁膜１９の成長コンタクトホール形成および電極２０
の形成を行ない、ｐチャネルＭＯ８）ランジスタＱ＋、
ｎチャネルＭＯ８）ランジスタＱ２．ｎｐＨバイポーラ
トランジスタ０３％バーチカル型ｐｎｐバイポーラトラ
ンジスタＱ４を形成する［第２図（ｄ）］。
本実施例のように、ｎｐｎバイポーラトランジスタと同
様にバーチカル型ｐｎｐバイポーラトランジスタのエミ
ッタ領域も、精度の良いエツチングが可能な多結晶シリ
コンとシリコン窒化膜をマスクとするイオン注入により
、高い精度で領域２４の面積の設定が可能となる。
様にバーチカル型ｐｎｐバイポーラトランジスタのエミ
ッタ領域も、精度の良いエツチングが可能な多結晶シリ
コンとシリコン窒化膜をマスクとするイオン注入により
、高い精度で領域２４の面積の設定が可能となる。
以上説明したように、本発明によれば精度高くマスクを
形成することができるから、これを用いて精度よく集積
回路を製造することができ、集積回路の高集積化が可能
となる。また、本発明をバイポーラトランジスタの製造
方法に用いるならば、エミッタ領域とグラフトベース領
域（または外部ベース、領域）との間隔を第１のマスク
の幅によって正確に規制することができるのでバイポー
ラトランジスタを小型化、高速化することができる。
形成することができるから、これを用いて精度よく集積
回路を製造することができ、集積回路の高集積化が可能
となる。また、本発明をバイポーラトランジスタの製造
方法に用いるならば、エミッタ領域とグラフトベース領
域（または外部ベース、領域）との間隔を第１のマスク
の幅によって正確に規制することができるのでバイポー
ラトランジスタを小型化、高速化することができる。
そして、本発明をＢｉ−ＭＯＳあるいはＢｉ−ＣＭＯ３
集積回路を製造するために用いる場合には第１マスクを
ＭＯＳＦＥＴのゲートと同じ材料で同時に形成できるの
で、新たな工程を追加することなく、上記の効果を達成
できる。
集積回路を製造するために用いる場合には第１マスクを
ＭＯＳＦＥＴのゲートと同じ材料で同時に形成できるの
で、新たな工程を追加することなく、上記の効果を達成
できる。
第１図（ａ）〜（ｄ）は本発明の第一実施例の工程断面
図、第２図（ａ）〜（ｄ）は本発明の第２実施例の工程
断面図、第３図（ａ）〜（ｄ）は従来例の工程断面図で
ある。 ■・・・・・・ｐ型シリコン基板、２・・・・・・ｎ型
高濃度領域、３・・・・・・ｐ型高濃度領域、４・・・
・・・ｎ型シリコン層、訃・・・・・ｎウェル領域、６
・・・・・・ｐウェル領域、７・・・・・・コレクタ取
出部、８・・・・・・フィール・ド酸化膜、９・・・・
・・ゲート酸化膜、１０・・・・・・多結晶シリコン、
１１・・・・・・シリコン酸化膜、１２・・・・・・ｐ
型ベース領域、１３．１６・・・・・・アルミニウム、
１４・・・・・・第１ｐ”領域、１５・・・・・・第２
ｐ“領域、１７・・・・・・第１ｎ＋領域、１８・・・
・・・第２０＋領域、１９・・・・・・絶縁膜、２０・
・・・・・’Ｋｔｉ、２１・・・・・・ｎ型ベースｉ域
、２２・・・・・・コレクタ取出部、２３・・・・・・
シリコン窒化膜、２４・・・・・・第３ｐ＋領域、２５
・・・・・・第３ｎ＋領域、Ｑｌ・・・・・・ｐチャネ
ルＭＯ３）ランジスタ、Ｑ２・・・・・・ｎチャネルＭ
Ｏ８）ランジスタ％ Ｑｉ・・・・・・ｎｐｎバイポー
ラトランジスタ、Ｑ４・・・・・・バーチカル型ｐ ｎ
ｐバイポーラトランジスタ。 代理人 弁理士 内 原 晋
図、第２図（ａ）〜（ｄ）は本発明の第２実施例の工程
断面図、第３図（ａ）〜（ｄ）は従来例の工程断面図で
ある。 ■・・・・・・ｐ型シリコン基板、２・・・・・・ｎ型
高濃度領域、３・・・・・・ｐ型高濃度領域、４・・・
・・・ｎ型シリコン層、訃・・・・・ｎウェル領域、６
・・・・・・ｐウェル領域、７・・・・・・コレクタ取
出部、８・・・・・・フィール・ド酸化膜、９・・・・
・・ゲート酸化膜、１０・・・・・・多結晶シリコン、
１１・・・・・・シリコン酸化膜、１２・・・・・・ｐ
型ベース領域、１３．１６・・・・・・アルミニウム、
１４・・・・・・第１ｐ”領域、１５・・・・・・第２
ｐ“領域、１７・・・・・・第１ｎ＋領域、１８・・・
・・・第２０＋領域、１９・・・・・・絶縁膜、２０・
・・・・・’Ｋｔｉ、２１・・・・・・ｎ型ベースｉ域
、２２・・・・・・コレクタ取出部、２３・・・・・・
シリコン窒化膜、２４・・・・・・第３ｐ＋領域、２５
・・・・・・第３ｎ＋領域、Ｑｌ・・・・・・ｐチャネ
ルＭＯ３）ランジスタ、Ｑ２・・・・・・ｎチャネルＭ
Ｏ８）ランジスタ％ Ｑｉ・・・・・・ｎｐｎバイポー
ラトランジスタ、Ｑ４・・・・・・バーチカル型ｐ ｎ
ｐバイポーラトランジスタ。 代理人 弁理士 内 原 晋
Claims (1)
- 半導体基板上に、被加工部分を確定する第１のマスクを
異方性エッチングを用いて形成する工程と、前記第１の
マスクの被加工部を確定するための部分を除いて前記第
１のマスクを覆う第２のマスクを形成する工程とを含む
集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18872188A JPH0237765A (ja) | 1988-07-27 | 1988-07-27 | 集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18872188A JPH0237765A (ja) | 1988-07-27 | 1988-07-27 | 集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0237765A true JPH0237765A (ja) | 1990-02-07 |
Family
ID=16228620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18872188A Pending JPH0237765A (ja) | 1988-07-27 | 1988-07-27 | 集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0237765A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077226A (en) * | 1991-02-28 | 1991-12-31 | Samsung Electronics Co., Ltd. | Manufacturing method for BiCMOS devices |
| US5163625A (en) * | 1990-05-18 | 1992-11-17 | Ransburg Automotive Kk | Electrostatic coating machine |
| US5179036A (en) * | 1990-04-27 | 1993-01-12 | Oki Electric Industry Co., Ltd. | Process for fabricating Bi-CMOS integrated circuit |
| US5198374A (en) * | 1990-04-03 | 1993-03-30 | Oki Electric Industry Co., Ltd. | Method of making biCMOS integrated circuit with shallow N-wells |
-
1988
- 1988-07-27 JP JP18872188A patent/JPH0237765A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5198374A (en) * | 1990-04-03 | 1993-03-30 | Oki Electric Industry Co., Ltd. | Method of making biCMOS integrated circuit with shallow N-wells |
| US5179036A (en) * | 1990-04-27 | 1993-01-12 | Oki Electric Industry Co., Ltd. | Process for fabricating Bi-CMOS integrated circuit |
| US5163625A (en) * | 1990-05-18 | 1992-11-17 | Ransburg Automotive Kk | Electrostatic coating machine |
| US5077226A (en) * | 1991-02-28 | 1991-12-31 | Samsung Electronics Co., Ltd. | Manufacturing method for BiCMOS devices |
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