JPS62239563A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62239563A JPS62239563A JP8351486A JP8351486A JPS62239563A JP S62239563 A JPS62239563 A JP S62239563A JP 8351486 A JP8351486 A JP 8351486A JP 8351486 A JP8351486 A JP 8351486A JP S62239563 A JPS62239563 A JP S62239563A
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- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 32
- 229920005591 polysilicon Polymers 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims abstract description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 abstract description 12
- 239000000463 material Substances 0.000 abstract description 12
- 238000009792 diffusion process Methods 0.000 abstract description 7
- -1 arsenic ions Chemical class 0.000 abstract description 5
- 229910052785 arsenic Inorganic materials 0.000 abstract description 4
- 238000000151 deposition Methods 0.000 abstract description 3
- 238000010438 heat treatment Methods 0.000 abstract description 3
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 3
- 230000010354 integration Effects 0.000 abstract description 2
- 230000000873 masking effect Effects 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 230000033558 biomineral tissue development Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 101150036577 fl11 gene Proteins 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 229910052500 inorganic mineral Inorganic materials 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000011707 mineral Substances 0.000 description 1
- 238000010943 off-gassing Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳトランジスタとバイポーラ・トランジ
スタとが同一半導体基板に共存する半導体装置の製造方
法に関するものであシ、特に、微細なＭＯＳトランジス
タ（Ｎチャネル及びｐチャネルトランジスタ）と微細な
バイポーラトランジスタとを共存させた半導体装置（以
後、Ｂｉ−０ＭＯ８ＬＳＩと呼ぶ）の製造方法に関する
。
スタとが同一半導体基板に共存する半導体装置の製造方
法に関するものであシ、特に、微細なＭＯＳトランジス
タ（Ｎチャネル及びｐチャネルトランジスタ）と微細な
バイポーラトランジスタとを共存させた半導体装置（以
後、Ｂｉ−０ＭＯ８ＬＳＩと呼ぶ）の製造方法に関する
。
従来のＢｉ−０ＭＯ８ＬＳＩの製造方法を第２図（ａ）
〜（ｅ）に示す。第２図（ａ）はＮＰＮバイポーラトラ
ンジスタを形成すべき領域をＮ十埋込層り′上のＮ型エ
ピタキシャル層２′、ＮチャネルＭＯ８ＦＥＴを形成す
べき領域をｐ十埋込層り′上のＰウェル４′、Ｐチャネ
ルＭＯ８ＦＥＴを形成すべき領域をＮ十埋込層り′上の
Ｎ型エピタキシャル層６′とした後。
〜（ｅ）に示す。第２図（ａ）はＮＰＮバイポーラトラ
ンジスタを形成すべき領域をＮ十埋込層り′上のＮ型エ
ピタキシャル層２′、ＮチャネルＭＯ８ＦＥＴを形成す
べき領域をｐ十埋込層り′上のＰウェル４′、Ｐチャネ
ルＭＯ８ＦＥＴを形成すべき領域をＮ十埋込層り′上の
Ｎ型エピタキシャル層６′とした後。
通常のロコス酸化工程によシ素子分離を行ない、続いて
ゲート酸化膜７′を形成した時点の断面図である。次い
で第２図（ｂ）に示すように、Ｎチャネル及びＰチャネ
ルＭ ＯＳ ＦＥ Ｔのゲート１１ｆ！！ｌ１ｉ９′を
リンドープしたポリシリコンを加工し形成する。
ゲート酸化膜７′を形成した時点の断面図である。次い
で第２図（ｂ）に示すように、Ｎチャネル及びＰチャネ
ルＭ ＯＳ ＦＥ Ｔのゲート１１ｆ！！ｌ１ｉ９′を
リンドープしたポリシリコンを加工し形成する。
次いで第２図（Ｃ）に示すように、ＮＰＮバイポーラト
ランジスタのＰ型ベース領域１０’をボロンのイオン注
入及びアニールによシ形成する。
ランジスタのＰ型ベース領域１０’をボロンのイオン注
入及びアニールによシ形成する。
次いで第２図（ｄ）に示すように、アルミニウム等のイ
オン注入マスク材１２′を加工し。
オン注入マスク材１２′を加工し。
ＮＰＮバイポーラトランジスタのエミッタ。
コレクタ電極部分、及びＮチャネルＭＯ８ＦＥＴのソー
ス、ドレイン部分を同時に露出させ。
ス、ドレイン部分を同時に露出させ。
例えば高ドーズ量のヒ素をイオン注入することで、Ｎ十
拡散層１１′を形成する。
拡散層１１′を形成する。
次いで第２図（ｅ）に示すように、アルミニウム等のイ
オン注入マスク材１４′を加工し。
オン注入マスク材１４′を加工し。
ＮＰＮバイポーラトランジスタのペースコンタク）ｆｆ
ｌＳ分及びＰチャネルＭＯ８ＦＥＴのソース、ドレイン
部分を同時に露出させ１例えば高ドーズ量のボロンをイ
オン注入することで、Ｐ＋拡散層１３′を形成する。そ
の後。
ｌＳ分及びＰチャネルＭＯ８ＦＥＴのソース、ドレイン
部分を同時に露出させ１例えば高ドーズ量のボロンをイ
オン注入することで、Ｐ＋拡散層１３′を形成する。そ
の後。
ＣＶＤ酸化膜を堆積し、コンタクトホールを開孔し、配
線材料としてアルミニウムを堆積。
線材料としてアルミニウムを堆積。
加工することで所望のＢｉ−０ＭＯ８ＬＳＩを製造して
いた。
いた。
上述した従来のＢｉ−０ＭＯ８ＬＳＩの製造方法は、コ
スト低減のために、第２図（ｄ）、及び第２図（ｅ）に
示したように、 Ｎ＋拡散層としてバイポーラトラン
ジスタのエミッタ、コレクタ電極とＮチャネルＭＯ８Ｆ
ＥＴのソース。
スト低減のために、第２図（ｄ）、及び第２図（ｅ）に
示したように、 Ｎ＋拡散層としてバイポーラトラン
ジスタのエミッタ、コレクタ電極とＮチャネルＭＯ８Ｆ
ＥＴのソース。
ドレインを同時形成し、Ｐ＋拡散層としてバイポーラ・
トランジスタのペース・コンタクト部分とＰチャネルＭ
Ｏ８ＦＥＴのソースドレインを同時形成していた。この
際、特に問題となる点は、バイポーラ・トランジスタの
エミッタ形成方法である。通常高ドーズ量のヒ素イオン
注入に対するマスク材としては。
トランジスタのペース・コンタクト部分とＰチャネルＭ
Ｏ８ＦＥＴのソースドレインを同時形成していた。この
際、特に問題となる点は、バイポーラ・トランジスタの
エミッタ形成方法である。通常高ドーズ量のヒ素イオン
注入に対するマスク材としては。
イオン注入時のアウトガスの心配がないこと及びイオン
注入後の剥離が容易であることから、アルミニウムが最
も広く使用されている。
注入後の剥離が容易であることから、アルミニウムが最
も広く使用されている。
このマスク材としてのアルミニウムの加工は。
５０℃〜６０℃のリン酸にてウェットエツチングで行な
うために、第３図に示すように７オトレジス）３１にお
けるエミッタ最小寸法Ｘに対し、実際にアルミニウム３
２をウェットエツチングにて得た出来上シ寸法ｙは、ア
ルミニウムの膜厚を約１μｍとすれば少なくとも２μｍ
以上は大きくなってしまう。
うために、第３図に示すように７オトレジス）３１にお
けるエミッタ最小寸法Ｘに対し、実際にアルミニウム３
２をウェットエツチングにて得た出来上シ寸法ｙは、ア
ルミニウムの膜厚を約１μｍとすれば少なくとも２μｍ
以上は大きくなってしまう。
この上うに従来技術によれば、１〜２μｍという微細な
エミッタを形成することは非常に困難であった。
エミッタを形成することは非常に困難であった。
近年Ｂｉ−ＣＭＯ８ＬＳＩに於てもＭＯＳＦＥＴの微細
化とともにバイポーラトランジスタの微細化の要求も大
きく、従来技術では、対応不可能であった。
化とともにバイポーラトランジスタの微細化の要求も大
きく、従来技術では、対応不可能であった。
本発明の半導体装置の製造方法は、−導電型を有する半
導体基板上にバイポーラトランジスタとＣＭ ＯＳ Ｆ
Ｅ Ｔとを同時に形成する半導体装置の製造方法にお
いて、バイポーラトランジスタのＰ型ベース層およびＣ
Ｍｏ ８ＦＥＴのゲートポリシリコン電極を加工形成し
た後、ゲートポリシリコン電極を酸化する工程と２次に
バイポーラトランジスタのエミッタとなるべき部分のシ
リコン酸化膜を選択的に除去する工程と、しかる後に前
記ゲートポリシリコン電極とは異なる第２のポリシリコ
ンを堆積しエミッタとなるべきシリコン露出部分を覆う
部分以外のポリシリコンを除去する工程とを宮むことを
特徴とする。
導体基板上にバイポーラトランジスタとＣＭ ＯＳ Ｆ
Ｅ Ｔとを同時に形成する半導体装置の製造方法にお
いて、バイポーラトランジスタのＰ型ベース層およびＣ
Ｍｏ ８ＦＥＴのゲートポリシリコン電極を加工形成し
た後、ゲートポリシリコン電極を酸化する工程と２次に
バイポーラトランジスタのエミッタとなるべき部分のシ
リコン酸化膜を選択的に除去する工程と、しかる後に前
記ゲートポリシリコン電極とは異なる第２のポリシリコ
ンを堆積しエミッタとなるべきシリコン露出部分を覆う
部分以外のポリシリコンを除去する工程とを宮むことを
特徴とする。
次に１本発明について図面を参照して説明する。
第１図（ａ）〜（ｇ）は本発明の一実施例の製造工程の
縦断面図である。第１図（ａ）はＮＰＮバイポーラトラ
ンジスタを形成すべき領域をＮ＋埋込層１上のＮ型エピ
タキシャル層２． ＮチャネルＭＯ８Ｆｈ：Ｔを形成
すべき領域をＰ＋埋込層３上のＰウェル４． Ｐチャ
ネルＭＯ８ＦＥＴを形成すべき領域をＮ十埋込層５上の
Ｎ型エピタキシャル層６とした後９通常のロコス酸化工
程により素子分離を行ない、続いてゲート酸化膜７を形
成し、Ｎチャネル及びＰチャネルＭ ＯＳ Ｆ Ｅ Ｔ
のゲート電極９としてリンドープしたポリシリコンを加
工形成し。
縦断面図である。第１図（ａ）はＮＰＮバイポーラトラ
ンジスタを形成すべき領域をＮ＋埋込層１上のＮ型エピ
タキシャル層２． ＮチャネルＭＯ８Ｆｈ：Ｔを形成
すべき領域をＰ＋埋込層３上のＰウェル４． Ｐチャ
ネルＭＯ８ＦＥＴを形成すべき領域をＮ十埋込層５上の
Ｎ型エピタキシャル層６とした後９通常のロコス酸化工
程により素子分離を行ない、続いてゲート酸化膜７を形
成し、Ｎチャネル及びＰチャネルＭ ＯＳ Ｆ Ｅ Ｔ
のゲート電極９としてリンドープしたポリシリコンを加
工形成し。
次いてＮＰＮバイポーラトランジスタのＰ型ベース領域
１０をポロンのイオン注入及びアニールによ多形成した
時点の断面図であシ。
１０をポロンのイオン注入及びアニールによ多形成した
時点の断面図であシ。
従来の製造方法と何ら変わるところはない。
次に、第１図（ｂ）に示すように、ゲートポリシリコン
電極９を９００℃、ｏ 、 １１眉気で６０分酸化を行
ない、シリコン酸化膜１５を約５００久成長させる。
電極９を９００℃、ｏ 、 １１眉気で６０分酸化を行
ない、シリコン酸化膜１５を約５００久成長させる。
次に、第１図（１１に示すように、ＮＰＮバイポーラト
ランジスタのエミッタとなるべき部分のシリコン酸化膜
を通常の７オトレジスト法によシ選択的に除去し、シリ
コ／面を露出させる。この時シリコン酸化膜は充分薄い
（〜５００ｋ）ので、微細なエミッタ孔が形成できる。
ランジスタのエミッタとなるべき部分のシリコン酸化膜
を通常の７オトレジスト法によシ選択的に除去し、シリ
コ／面を露出させる。この時シリコン酸化膜は充分薄い
（〜５００ｋ）ので、微細なエミッタ孔が形成できる。
次に第１図（ｄ）に示すように、第２のポリシリコンを
減圧ＣＶＤ法によシ約Ｌ０００Ｘ堆積した後、第１図（
ｅ） Ｋ示すように１通常の７オトレジスト法によりシ
リコン面が露出したエミッタ部分を覆うように第２のポ
リシリコンを残し、それ以外の第２のポリシリコンを除
去する。この時、ゲート電極９０表面及び側面のシリコ
ン酸化膜１５は、ゲート電極９を形成するリンドープポ
リシリコンがエツチングされないための保護膜となる。
減圧ＣＶＤ法によシ約Ｌ０００Ｘ堆積した後、第１図（
ｅ） Ｋ示すように１通常の７オトレジスト法によりシ
リコン面が露出したエミッタ部分を覆うように第２のポ
リシリコンを残し、それ以外の第２のポリシリコンを除
去する。この時、ゲート電極９０表面及び側面のシリコ
ン酸化膜１５は、ゲート電極９を形成するリンドープポ
リシリコンがエツチングされないための保護膜となる。
次に、第１図（ｆ）に示すように従来技術と同様にアル
ミニウムをイオン注入マスク材１２として、ＮＰＮバイ
ポーラトランジスタのエミッタ、コレクタ電極部分、及
びＮチャネルＭＯ８ＦＥＴのソースドレイン部分上を選
択的にウェットエツチングすることＫより同時に開孔し
て９例えばヒ素イオンをエネルギー５０ｋｅＶドーズ量
１．ＯＸｌｏｃｍ イオン注入し、マスク材１２を除
去した後、熱処理することで注入イオンを活性化してＮ
十拡散層１１及びＮＰＮバイポーラトランジスタのエミ
ッタ２０を得る。この時、エミッタ２０はヒ素イオンを
先ず第２のポリシリコン１９に注入し、その後の熱処理
によシ、第２のポリシリコンからペース領域１０に拡散
されるので、ＮチャネルＭＯ８ＦＥＴのノースドレイン
拡散層１１に較べて浅い接合が得られ、ＮＰＮバイホー
ラトランジスタの高速化上有利である。
ミニウムをイオン注入マスク材１２として、ＮＰＮバイ
ポーラトランジスタのエミッタ、コレクタ電極部分、及
びＮチャネルＭＯ８ＦＥＴのソースドレイン部分上を選
択的にウェットエツチングすることＫより同時に開孔し
て９例えばヒ素イオンをエネルギー５０ｋｅＶドーズ量
１．ＯＸｌｏｃｍ イオン注入し、マスク材１２を除
去した後、熱処理することで注入イオンを活性化してＮ
十拡散層１１及びＮＰＮバイポーラトランジスタのエミ
ッタ２０を得る。この時、エミッタ２０はヒ素イオンを
先ず第２のポリシリコン１９に注入し、その後の熱処理
によシ、第２のポリシリコンからペース領域１０に拡散
されるので、ＮチャネルＭＯ８ＦＥＴのノースドレイン
拡散層１１に較べて浅い接合が得られ、ＮＰＮバイホー
ラトランジスタの高速化上有利である。
次に第１図（ｇ） Ｋ示すように従来技術と同様に、イ
オン注入マスク材１４を加工し、 ＮＰＮバイポーラ
トランジスタのベースコンタクト部分及びＰチャネルＭ
Ｏ８ＦＥＴのソース。
オン注入マスク材１４を加工し、 ＮＰＮバイポーラ
トランジスタのベースコンタクト部分及びＰチャネルＭ
Ｏ８ＦＥＴのソース。
ドレイン部分を同時に露出させ９例えばボロンイオンを
エネルギー５０ｋｅＶ）”−ズｔ ５． ＯＸ １０”
ｃｍ−２イオン注入する。
エネルギー５０ｋｅＶ）”−ズｔ ５． ＯＸ １０”
ｃｍ−２イオン注入する。
以後、従来技術的によりＣＶＤ酸化膜の堆積、コンタク
トホールの開孔、及びアルミニウムによる配線加工を施
し、所望のＢ ｉ −０ＭＯ８Ｌ８Ｉを得る。
トホールの開孔、及びアルミニウムによる配線加工を施
し、所望のＢ ｉ −０ＭＯ８Ｌ８Ｉを得る。
以上説明したように本発明は１通常のＢｉ−０ＭＯ８Ｌ
ＳＩの製造工程に。
ＳＩの製造工程に。
（ａ） ’Ａ常の７オトレジスト法によシエミッタと
なる弓き部分のゲート酸化膜をバッフアート弗＆によシ
除去する工程と （ｂ） Ｎチャネル及びＰチャネルＭＯ８ＦＥＴのゲ
ート電極となるリンドープポリシリコンとは異なる第２
のポリシリコンを堆積し。
なる弓き部分のゲート酸化膜をバッフアート弗＆によシ
除去する工程と （ｂ） Ｎチャネル及びＰチャネルＭＯ８ＦＥＴのゲ
ート電極となるリンドープポリシリコンとは異なる第２
のポリシリコンを堆積し。
通常の７オトレジスト法によジエミッタとなるべきシリ
コン露出部分を憶う部分以外のポリシリコンを除去する
工程 とを付加することで微細なエミッタを形成することがで
き、これによりＢｉ−０ＭＯ８ＬＳＩのバイポーラトラ
ンジスタを著しく高速化。
コン露出部分を憶う部分以外のポリシリコンを除去する
工程 とを付加することで微細なエミッタを形成することがで
き、これによりＢｉ−０ＭＯ８ＬＳＩのバイポーラトラ
ンジスタを著しく高速化。
高集積化することができる。
第１図（ａ）〜（ｇ）は本発明の一実施例のＢ ｉ −
ＣＭＯ８ＬＳＩの製造工程を示した断面図、第２図（ａ
ｌ 〜（ｅ）は従来のＢｉ−０ＭＯ８ＬＳＩの製造工程
を示した断面図、第３図は従来のアルミウェットエツチ
ング時の断面図である。 １、 １’、 ５． ５’ ・・・・・・Ｎ十埋込層
１ ２＋ ２’１６．６′・・・・・・Ｎ型エピタキ
シャル層、 ３． ３’・・・・・・Ｐ十埋込層、
４． ４’・・・・・・Ｐウェル、７゜７′・・・・
・・ゲートｍ化ＩＢ、 ｓ、 ８’・・・・・・フ
ィールド酸化膜、 ９． ９’・・・・・・ゲートポ
リシリコン、１０゜１０′ ・・・・・・Ｐ型ベース層
、１１．１１’・・・・・・Ｎ生鉱散層、１２．ｘ２３
１４．１４′・・・・・・イオン注入マスク材、 １
３．１３’・・・・・・Ｐ生鉱散層、１５・・・・・ゲ
ートポリシリコンのｆｌ１１面酸化膜、１６．１８・・
・・・・フォトレジスト、１７・・・・・・第２ポリシ
リコ／層、１９・・・・・・エミッタ部分のポリシリコ
ン層、２０・・・・・・エミッタ部分のＮ生鉱散層。 代理人 弁理士 内 原 晋 ＾ −Ｑ （Ｊ
ミ −−
ＣＭＯ８ＬＳＩの製造工程を示した断面図、第２図（ａ
ｌ 〜（ｅ）は従来のＢｉ−０ＭＯ８ＬＳＩの製造工程
を示した断面図、第３図は従来のアルミウェットエツチ
ング時の断面図である。 １、 １’、 ５． ５’ ・・・・・・Ｎ十埋込層
１ ２＋ ２’１６．６′・・・・・・Ｎ型エピタキ
シャル層、 ３． ３’・・・・・・Ｐ十埋込層、
４． ４’・・・・・・Ｐウェル、７゜７′・・・・
・・ゲートｍ化ＩＢ、 ｓ、 ８’・・・・・・フ
ィールド酸化膜、 ９． ９’・・・・・・ゲートポ
リシリコン、１０゜１０′ ・・・・・・Ｐ型ベース層
、１１．１１’・・・・・・Ｎ生鉱散層、１２．ｘ２３
１４．１４′・・・・・・イオン注入マスク材、 １
３．１３’・・・・・・Ｐ生鉱散層、１５・・・・・ゲ
ートポリシリコンのｆｌ１１面酸化膜、１６．１８・・
・・・・フォトレジスト、１７・・・・・・第２ポリシ
リコ／層、１９・・・・・・エミッタ部分のポリシリコ
ン層、２０・・・・・・エミッタ部分のＮ生鉱散層。 代理人 弁理士 内 原 晋 ＾ −Ｑ （Ｊ
ミ −−
Claims (1)
- 一導電型を有する半導体基板上にバイポーラトランジス
タとＣＭＯＳＦＥＴとを同時に形成する半導体装置の製
造方法に於いて、バイポーラトランジスタのＰ型ベース
層及びＣＭＯＳＦＥＴのゲートポリシリコン電極を加工
形成した後、ゲートポリシリコン電極を酸化する工程と
、次にバイポーラトランジスタのエミッタとなるべき部
分のシリコン酸化膜を選択的に除去する工程と、しかる
後に前記ゲートポリシリコン電極とは異なる第２のポリ
シリコンを堆積しエミッタとなるべきシリコン露出部分
を覆う部分以外のポリシリコンを選択的に除去する工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8351486A JPS62239563A (ja) | 1986-04-11 | 1986-04-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8351486A JPS62239563A (ja) | 1986-04-11 | 1986-04-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62239563A true JPS62239563A (ja) | 1987-10-20 |
| JPH0577293B2 JPH0577293B2 (ja) | 1993-10-26 |
Family
ID=13804592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8351486A Granted JPS62239563A (ja) | 1986-04-11 | 1986-04-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62239563A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023964A (ja) * | 1988-01-19 | 1990-01-09 | Natl Semiconductor Corp <Ns> | 半導体装置においてポリシリコンゲートとポリシリコンエミッタとを同時に形成する方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56120166A (en) * | 1980-02-27 | 1981-09-21 | Hitachi Ltd | Semiconductor ic device and manufacture thereof |
| JPS5931052A (ja) * | 1982-08-13 | 1984-02-18 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1986
- 1986-04-11 JP JP8351486A patent/JPS62239563A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56120166A (en) * | 1980-02-27 | 1981-09-21 | Hitachi Ltd | Semiconductor ic device and manufacture thereof |
| JPS5931052A (ja) * | 1982-08-13 | 1984-02-18 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023964A (ja) * | 1988-01-19 | 1990-01-09 | Natl Semiconductor Corp <Ns> | 半導体装置においてポリシリコンゲートとポリシリコンエミッタとを同時に形成する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0577293B2 (ja) | 1993-10-26 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |