JPH03235362A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03235362A JPH03235362A JP2966590A JP2966590A JPH03235362A JP H03235362 A JPH03235362 A JP H03235362A JP 2966590 A JP2966590 A JP 2966590A JP 2966590 A JP2966590 A JP 2966590A JP H03235362 A JPH03235362 A JP H03235362A
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、バイポーラトランジスタ（以下Ｂｉｐ−Ｔ
ｒと略称する）とＣＭＯＳＦＥＴを同一基板上に構成す
るＢｉ−ＣＭＯＳ半導体装置の製造方法に関する。
ｒと略称する）とＣＭＯＳＦＥＴを同一基板上に構成す
るＢｉ−ＣＭＯＳ半導体装置の製造方法に関する。
〔従来の技術］
Ｂ ＋−ＣＭＯＳ半導体装置の開発は、ＢｉｐＴｒ並び
にＣＭＯＳＦＥＴの微細化が進むにつれ、Ｂｉｐ−Ｔｒ
においてはエミッタ電極にポリシリコンを用いる技術や
、ＣＭＯＳＦＥＴにおいてはホットキャリア対策のため
にＬＤＤ構造を用いる技術が必須となっている。
にＣＭＯＳＦＥＴの微細化が進むにつれ、Ｂｉｐ−Ｔｒ
においてはエミッタ電極にポリシリコンを用いる技術や
、ＣＭＯＳＦＥＴにおいてはホットキャリア対策のため
にＬＤＤ構造を用いる技術が必須となっている。
かかる技術を用いた従来のＢ１−ＣＭＯＳ半導体装置の
製造方法を、第３図へ〜（Ｃ１に示す製造工程図に基づ
いて説明する。まず第３図＾に示すように、Ｐ型基板１
にＮ゛埋込層２．Ｐ゛埋込層３を選択的に形成した後、
Ｎ−エピタキシャル層４を積層する。次にＰウェル層５
．Ｎウェル層６゜コレクタ引出し層７を、それぞれ選択
的に形成した後、選択酸化法によりフィールド酸化膜８
を形成する０次いでゲート酸化膜９．第１ポリシリコン
よりなるゲート電極１０及びＬＤＤ構造のためのＮ−ソ
ース・ドレイン層１１． Ｐ−ソース・ドレイン層１
２をＮＭＯＳＦＥＴＭＯＳＦＥＴ領域ＥＴＪＩ域にそれ
ぞれ形成したのち、ＮＰＮ型Ｂｉｐ−Ｔｒ領領域Ｐ−ベ
ース層１３を形成する。
製造方法を、第３図へ〜（Ｃ１に示す製造工程図に基づ
いて説明する。まず第３図＾に示すように、Ｐ型基板１
にＮ゛埋込層２．Ｐ゛埋込層３を選択的に形成した後、
Ｎ−エピタキシャル層４を積層する。次にＰウェル層５
．Ｎウェル層６゜コレクタ引出し層７を、それぞれ選択
的に形成した後、選択酸化法によりフィールド酸化膜８
を形成する０次いでゲート酸化膜９．第１ポリシリコン
よりなるゲート電極１０及びＬＤＤ構造のためのＮ−ソ
ース・ドレイン層１１． Ｐ−ソース・ドレイン層１
２をＮＭＯＳＦＥＴＭＯＳＦＥＴ領域ＥＴＪＩ域にそれ
ぞれ形成したのち、ＮＰＮ型Ｂｉｐ−Ｔｒ領領域Ｐ−ベ
ース層１３を形成する。
次に第３図圓に示すように、ＣＶＤ法によりシリコン酸
化膜を全面に積層し、ＲＩＥ等の異方性エツチングを行
うことにより、ポリシリコンゲート電極１０の側面にシ
リコン酸化膜からなる側壁１８を形成する。次に工程を
簡略化するため、ＮＭＯＳＦＥＴのＮ゛ソースドレイン
層２３と、ＢｉｐＴｒのコレクタコンタクト領域にＮ９
拡散層２２を、ゲート電極１０とレジストをマスクにし
て選択的に形成し、更にＰＭＯＳＦＥＴのＰ“ソース・
ドレイン層２０ａＢｉｐ−ＴｒのＰ゛外部ベース１９を
、ポリシリコンゲート電極１０とレジストをマスクにし
て選択的に形成する。
化膜を全面に積層し、ＲＩＥ等の異方性エツチングを行
うことにより、ポリシリコンゲート電極１０の側面にシ
リコン酸化膜からなる側壁１８を形成する。次に工程を
簡略化するため、ＮＭＯＳＦＥＴのＮ゛ソースドレイン
層２３と、ＢｉｐＴｒのコレクタコンタクト領域にＮ９
拡散層２２を、ゲート電極１０とレジストをマスクにし
て選択的に形成し、更にＰＭＯＳＦＥＴのＰ“ソース・
ドレイン層２０ａＢｉｐ−ＴｒのＰ゛外部ベース１９を
、ポリシリコンゲート電極１０とレジストをマスクにし
て選択的に形成する。
その後、第３図Ｃ）に示すようにＣＶＤ法によりシリコ
ン酸化膜１８′を形成したのち、エミッタ窓１５を開口
する。次にＣＶＤ法により第２ポリシリコン１６を積層
し、ひ素又はりんのイオン注入を行い、熱工程によりＢ
ｉｐ−Ｔｒのエミッタ２４を形成し、第２ポリシリコン
１６及びシリコン酸化膜１８′をパターニングしてエミ
ッタ電極を形成し、Ｂｉ−ＣＭＯ３半導体装置を製造し
ている。
ン酸化膜１８′を形成したのち、エミッタ窓１５を開口
する。次にＣＶＤ法により第２ポリシリコン１６を積層
し、ひ素又はりんのイオン注入を行い、熱工程によりＢ
ｉｐ−Ｔｒのエミッタ２４を形成し、第２ポリシリコン
１６及びシリコン酸化膜１８′をパターニングしてエミ
ッタ電極を形成し、Ｂｉ−ＣＭＯ３半導体装置を製造し
ている。
〔発明が解決しようとする課題］
このような従来の製造技術によれば、高い利得帯域幅を
もつ高性能なＮＰＮ型Ｂｉｐ−Ｔｒと、高い駆動能力及
び高いホットキャリア耐性をもつ高性能なＣＭＯＳＦＥ
Ｔを集積したＢｉ−ＣＭＯ８半導体装置が得られる。し
かしながら、このようなＮＰＮ型Ｂ ｉ ｐ−ＴｒとＣ
ＭＯＳＦＥＴを集積するためには、Ｂｉｐ−Ｔｒのエミ
ッタ電極をポリシリコンを用いて形成し、エミッタサイ
ズを小さくすると同時に、ＣＭＯＳＦＥＴにＬＤＤ構造
を使用する必要がある。
もつ高性能なＮＰＮ型Ｂｉｐ−Ｔｒと、高い駆動能力及
び高いホットキャリア耐性をもつ高性能なＣＭＯＳＦＥ
Ｔを集積したＢｉ−ＣＭＯ８半導体装置が得られる。し
かしながら、このようなＮＰＮ型Ｂ ｉ ｐ−ＴｒとＣ
ＭＯＳＦＥＴを集積するためには、Ｂｉｐ−Ｔｒのエミ
ッタ電極をポリシリコンを用いて形成し、エミッタサイ
ズを小さくすると同時に、ＣＭＯＳＦＥＴにＬＤＤ構造
を使用する必要がある。
このため第３図へ〜（Ｃｌに示した従来の製造技術にお
いては、ＣＭＯＳＦＥＴにＬＤＤ構造を使用するための
側壁１８と、Ｂｉｐ−Ｔｒのポリシリコンエミッタ電極
を形成するためのシリコン酸化膜１８′の形成を別々の
工程で行っているため、工程が複雑であるという問題点
がある。
いては、ＣＭＯＳＦＥＴにＬＤＤ構造を使用するための
側壁１８と、Ｂｉｐ−Ｔｒのポリシリコンエミッタ電極
を形成するためのシリコン酸化膜１８′の形成を別々の
工程で行っているため、工程が複雑であるという問題点
がある。
またＢｉｐ−Ｔｒの高速化を図るためには、ベース抵抗
を下げる必要がある。従来の製造方法においては、第３
図（Ｂ）、 Ｃ）に示すように、Ｂｉｐ−ＴｒのＰ０外
部ベース１９とＰＭＯＳＦＥＴのＰ”ソース・ドレイン
層２０を同一の工程で形成したのち、エミッタ電極とな
る第２ポリシリコン１６を加工しているため、フォトリ
ソグラフィーのための合わせ余裕Ａが必要であり、その
ためエミッタ２４と外部ベース１９との距離が必要以上
に長くなり、ベース抵抗を下げることができないという
問題点がある。
を下げる必要がある。従来の製造方法においては、第３
図（Ｂ）、 Ｃ）に示すように、Ｂｉｐ−ＴｒのＰ０外
部ベース１９とＰＭＯＳＦＥＴのＰ”ソース・ドレイン
層２０を同一の工程で形成したのち、エミッタ電極とな
る第２ポリシリコン１６を加工しているため、フォトリ
ソグラフィーのための合わせ余裕Ａが必要であり、その
ためエミッタ２４と外部ベース１９との距離が必要以上
に長くなり、ベース抵抗を下げることができないという
問題点がある。
本発明は、従来のＢｉ−ＣＭＯ３半導体装置の製造方法
における上記問題点を解消するためになされたもので、
ＬＤＤ構造のための側壁を形成するための絶縁膜と、Ｂ
ｉｐ−Ｔｒのポリシリコンからなるエミッタ電極を形成
するための絶縁膜を同一の工程で形成し、製造工程を簡
略化すると同時に、ベース抵抗の小さい高性能なり１ｐ
−Ｔｒと、高性能なＣＭＯＳＦＥＴを含むＢｉ−ＣＭＯ
３半導体装置の製造方法を提供することを目的とする。
における上記問題点を解消するためになされたもので、
ＬＤＤ構造のための側壁を形成するための絶縁膜と、Ｂ
ｉｐ−Ｔｒのポリシリコンからなるエミッタ電極を形成
するための絶縁膜を同一の工程で形成し、製造工程を簡
略化すると同時に、ベース抵抗の小さい高性能なり１ｐ
−Ｔｒと、高性能なＣＭＯＳＦＥＴを含むＢｉ−ＣＭＯ
３半導体装置の製造方法を提供することを目的とする。
［課題を解決するための手段及び作用］上記問題点を解
決するため、本発明は、半導体基板上にＢｉｐ−Ｔｒと
ＬＤＤ構造のＣＭＯＳＦＥＴを同時に形成する半導体装
置の製造方法において、前記半導体基板上にＣＭＯＳＦ
ＥＴのゲート酸化膜、第１のポリシリコンよりなるゲー
ト電極、第１導電型のＢｉｐ−Ｔｒのベース領域、第１
及び第２導電型のＣＭＯＳＦＥＴの低濃度ソース・ドレ
イン層を形成したのち、全面に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜及びゲート酸化膜のＢｉｐ−
Ｔｒのエミッタ形成予定領域にエミッタ窓を開口したの
ち全面に第２のポリシリコンを形成し、該第２のポリシ
リコンに第２導電型の不純物をドーピングする工程と、
前記第１の絶縁膜及び第２のポリシリコンをＢｉｐ−Ｔ
ｒのエミッタ形成予定領域にだけ残存させ、その他の領
域を異方性エツチングすることにより前記ゲート電極に
前記第１の絶縁膜からなる側壁を形成する工程と、前記
第１のポリシリコンからなるゲート電極及び第２のポリ
シリコン上のマスク材をマスクにして選択的に第１導電
型の不純物をドーピングしてＢｉｐ−Ｔｒの外部ベース
領域及びＰＭＯＳＦＥＴの高濃度ソース・ドレイン層を
形成する工程と、露出した半導体表面に第２の絶縁膜を
形成し、前記第１のポリシリコンからなるゲート電極を
マスクにして選択的に第２導電型の不純物をドーピング
してアニールすることによりＢｉｐ−Ｔｒのコレクタ引
出し層、ＮＭＯＳ Ｆ ＥＴの高濃度ソース・ドレイン
層及びＢｉｐ−Ｔｒのエミッタを形成する工程とで半導
体装置を製造するものである。
決するため、本発明は、半導体基板上にＢｉｐ−Ｔｒと
ＬＤＤ構造のＣＭＯＳＦＥＴを同時に形成する半導体装
置の製造方法において、前記半導体基板上にＣＭＯＳＦ
ＥＴのゲート酸化膜、第１のポリシリコンよりなるゲー
ト電極、第１導電型のＢｉｐ−Ｔｒのベース領域、第１
及び第２導電型のＣＭＯＳＦＥＴの低濃度ソース・ドレ
イン層を形成したのち、全面に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜及びゲート酸化膜のＢｉｐ−
Ｔｒのエミッタ形成予定領域にエミッタ窓を開口したの
ち全面に第２のポリシリコンを形成し、該第２のポリシ
リコンに第２導電型の不純物をドーピングする工程と、
前記第１の絶縁膜及び第２のポリシリコンをＢｉｐ−Ｔ
ｒのエミッタ形成予定領域にだけ残存させ、その他の領
域を異方性エツチングすることにより前記ゲート電極に
前記第１の絶縁膜からなる側壁を形成する工程と、前記
第１のポリシリコンからなるゲート電極及び第２のポリ
シリコン上のマスク材をマスクにして選択的に第１導電
型の不純物をドーピングしてＢｉｐ−Ｔｒの外部ベース
領域及びＰＭＯＳＦＥＴの高濃度ソース・ドレイン層を
形成する工程と、露出した半導体表面に第２の絶縁膜を
形成し、前記第１のポリシリコンからなるゲート電極を
マスクにして選択的に第２導電型の不純物をドーピング
してアニールすることによりＢｉｐ−Ｔｒのコレクタ引
出し層、ＮＭＯＳ Ｆ ＥＴの高濃度ソース・ドレイン
層及びＢｉｐ−Ｔｒのエミッタを形成する工程とで半導
体装置を製造するものである。
このような製造方法においては、ＣＭＯＳＦＥＴのＬＤ
Ｄ構造のだめの側壁と、Ｂｉｐ−Ｔｒのポリシリコンか
らなるエミッタ電極を形成するための絶縁膜は、前記第
１の絶縁膜及び第２のポリシリコンをＢｉｐ−Ｔｒのエ
ミッタ形成予定領域にだけ残存させ、その他の領域を異
方性エッチングすることによりゲート電極に第１の絶縁
膜からなる側壁を形成するという同一工程によって、同
一の絶縁膜により形成される。したがって工程を簡略化
することができる。
Ｄ構造のだめの側壁と、Ｂｉｐ−Ｔｒのポリシリコンか
らなるエミッタ電極を形成するための絶縁膜は、前記第
１の絶縁膜及び第２のポリシリコンをＢｉｐ−Ｔｒのエ
ミッタ形成予定領域にだけ残存させ、その他の領域を異
方性エッチングすることによりゲート電極に第１の絶縁
膜からなる側壁を形成するという同一工程によって、同
一の絶縁膜により形成される。したがって工程を簡略化
することができる。
またＢｊＰ−Ｔｒのエミッタ形成予定領域に形成された
第２のポリシリコン上のマスク材をマスクにして選択的
に第１導電型の不純物をドーピングしてＢｔＰ−Ｔｒの
外部ベース領域を形成しているため、外部ベース領域は
マスク材をマスクにしてセルファライン的に形成され、
それにより第２のポリシリコンと外部ベース領域との距
離を短りテキ、Ｂｉｐ−Ｔｒのベース抵抗を低減するこ
とができる。
第２のポリシリコン上のマスク材をマスクにして選択的
に第１導電型の不純物をドーピングしてＢｔＰ−Ｔｒの
外部ベース領域を形成しているため、外部ベース領域は
マスク材をマスクにしてセルファライン的に形成され、
それにより第２のポリシリコンと外部ベース領域との距
離を短りテキ、Ｂｉｐ−Ｔｒのベース抵抗を低減するこ
とができる。
また上記製造方法において、上記第１の絶縁膜を上部及
び下部の２ＩＩｉの絶縁膜で形成することにより−、前
記第２の絶縁膜の形成を省略して同様に半導体装置を製
造することが可能である。
び下部の２ＩＩｉの絶縁膜で形成することにより−、前
記第２の絶縁膜の形成を省略して同様に半導体装置を製
造することが可能である。
次に実施例について説明する。第１図へ〜Ｂは、本発明
に係る半導体装置の製造方法の第１実施例を説明するた
めの製造工程図である。なお第３図＾〜Ｃ）に示した従
来の製造方法の製造工程図と同−又は同等部分には同一
符号を付して示している。
に係る半導体装置の製造方法の第１実施例を説明するた
めの製造工程図である。なお第３図＾〜Ｃ）に示した従
来の製造方法の製造工程図と同−又は同等部分には同一
符号を付して示している。
まず第１国人に示すように、Ｐ型基板１にＮ゛埋込層２
及びＰ゛埋込層３を選択的に形成したのちＮ−エピタキ
シヤル層４を積層する。次いでＰウェル層５．Ｎウェル
層６及びコレクタ引出し層７を選択的に形成したのち、
選択酸化法によりフィールド酸化膜８を形成する。次に
ゲート酸化膜９及び第１ポリシリコンよりなるゲート電
極１０を形成したのち、ＣＭＯＳＦＥＴのＬＤＤ構造の
ためのＮ−ソース・ドレイン層１１． Ｐ” ソース
・ドレイン層１２及びＰ−ベース層１３を形成する。そ
の際、前記Ｐ−ソース・ドレイン層１２とＰ−ベース層
１３は同時に形成してもよい。
及びＰ゛埋込層３を選択的に形成したのちＮ−エピタキ
シヤル層４を積層する。次いでＰウェル層５．Ｎウェル
層６及びコレクタ引出し層７を選択的に形成したのち、
選択酸化法によりフィールド酸化膜８を形成する。次に
ゲート酸化膜９及び第１ポリシリコンよりなるゲート電
極１０を形成したのち、ＣＭＯＳＦＥＴのＬＤＤ構造の
ためのＮ−ソース・ドレイン層１１． Ｐ” ソース
・ドレイン層１２及びＰ−ベース層１３を形成する。そ
の際、前記Ｐ−ソース・ドレイン層１２とＰ−ベース層
１３は同時に形成してもよい。
次に第１図田）に示すように、ＣＶＤ法によりシリコン
酸化膜１４を積層し、Ｂｉｐ−Ｔｒのエミッタ形成予定
領域にエミッタ窓１５をＲＩＥ等の異方性エツチングに
より開口する。このときオーバエ・ンチングにより、Ｂ
ｉｐ−Ｔｒのｈｒｔのばらつきが生じるため注意をする
必要がある。
酸化膜１４を積層し、Ｂｉｐ−Ｔｒのエミッタ形成予定
領域にエミッタ窓１５をＲＩＥ等の異方性エツチングに
より開口する。このときオーバエ・ンチングにより、Ｂ
ｉｐ−Ｔｒのｈｒｔのばらつきが生じるため注意をする
必要がある。
次いでＣＶＤ法により第２ポリシリコン１６を積層し、
ひ素又はりんをイオン注入することにより、第２ポリシ
リコン１６をＮ型にドーピングする。
ひ素又はりんをイオン注入することにより、第２ポリシ
リコン１６をＮ型にドーピングする。
次に第１図（Ｃ）に示すように、前記エミッタ窓１５よ
り多少大きめのレジスト１７をマスクにして、第２ポリ
シリコン１６． シリコン酸化１１ｊ１４及びゲート
酸化膜９を、ＲＩＥ等により異方性エツチングを行って
シリコン表面を露出させ、第２ポリシリコン１６からな
るエミッタ電極を形成すると共に、ポリシリコンゲート
電極１０の側面にシリコン酸化膜１４よりなる側壁１８
を形成する。この異方性エツチングを行うとき多めのオ
ーバエツチングを行うと、エツチングダメージによりＢ
ｊｐ−Ｔｒ及びＣＭＯＳＦＥＴの特性を劣化させるため
、注意が必要である。
り多少大きめのレジスト１７をマスクにして、第２ポリ
シリコン１６． シリコン酸化１１ｊ１４及びゲート
酸化膜９を、ＲＩＥ等により異方性エツチングを行って
シリコン表面を露出させ、第２ポリシリコン１６からな
るエミッタ電極を形成すると共に、ポリシリコンゲート
電極１０の側面にシリコン酸化膜１４よりなる側壁１８
を形成する。この異方性エツチングを行うとき多めのオ
ーバエツチングを行うと、エツチングダメージによりＢ
ｊｐ−Ｔｒ及びＣＭＯＳＦＥＴの特性を劣化させるため
、注意が必要である。
次に第１図（Ｄ）に示すように、先に第２ポリシリコン
１６とシリコン酸化膜１４をエツチングする際に用いた
レジスト１７．ゲート電極１ｏ及び側壁１８をマスクと
して選択的にボロンをイオン注入し、Ｂｉｐ−Ｔｒの外
部ベース１９とＰＭＯＳＦＥＴのＰ”ソース・ドレイン
層２０を選択的に形成する。このときレジスト１７をマ
スクにしてセルファライン的に外部ベース１９を形成す
るため、エミッタ電極を構成する第２ポリシリコン１６
と外部ベース１９との距＃ｌＢを短くすることができ、
これによりＢｉｐ−Ｔｒのベース抵抗を下げることがで
きる。
１６とシリコン酸化膜１４をエツチングする際に用いた
レジスト１７．ゲート電極１ｏ及び側壁１８をマスクと
して選択的にボロンをイオン注入し、Ｂｉｐ−Ｔｒの外
部ベース１９とＰＭＯＳＦＥＴのＰ”ソース・ドレイン
層２０を選択的に形成する。このときレジスト１７をマ
スクにしてセルファライン的に外部ベース１９を形成す
るため、エミッタ電極を構成する第２ポリシリコン１６
と外部ベース１９との距＃ｌＢを短くすることができ、
これによりＢｉｐ−Ｔｒのベース抵抗を下げることがで
きる。
次に第１図６に示すように、レジスト１７を除去したの
ち、半導体表面にシリコン酸化膜２１を形成する。次い
でポリシリコンゲート電極１０をマスクにして、Ｂｉｐ
−Ｔｒのコレクタ領域のＮ１拡散層２２．ＮＭＯＳＦＥ
ＴのＮ３ソース・ドレイン層２３を、ひ素又はりんのイ
オン注入により形成し、アニールすることにより、これ
らの拡散層を活性化させると同時に、第２ポリシリコン
１６からのＮ型不純物の拡散によりエミッタ２４を形成
する。以上の工程によりＢ１−ＣＭＯＳ半導体装置が作
成される。
ち、半導体表面にシリコン酸化膜２１を形成する。次い
でポリシリコンゲート電極１０をマスクにして、Ｂｉｐ
−Ｔｒのコレクタ領域のＮ１拡散層２２．ＮＭＯＳＦＥ
ＴのＮ３ソース・ドレイン層２３を、ひ素又はりんのイ
オン注入により形成し、アニールすることにより、これ
らの拡散層を活性化させると同時に、第２ポリシリコン
１６からのＮ型不純物の拡散によりエミッタ２４を形成
する。以上の工程によりＢ１−ＣＭＯＳ半導体装置が作
成される。
次に第２実施例を第２図へ〜日に示した製造工程図に基
づいて説明する。まず第２図式に示すように、第１実施
例と同様に、Ｐ型基板１にＮ゛埋込層２及びＰ゛埋込層
３を形成したのちＮ−エピタキシャル層４を積層する。
づいて説明する。まず第２図式に示すように、第１実施
例と同様に、Ｐ型基板１にＮ゛埋込層２及びＰ゛埋込層
３を形成したのちＮ−エピタキシャル層４を積層する。
次いでＰウェル層５・。
Ｎウェル層６及びコレクタ引出し層７を形成したのち、
選択酸化法によりフィールド酸化１Ｉ１８を形成する０
次にゲート酸化膜９及び第１ポリシリコンよりなるゲー
ト電極１０を形成したのち、Ｎ−ソース・ドレイン層１
１．Ｐ−ソース・ドレイン層１２及びＰ−ベース層１３
を形成する。その際、前記Ｐソース・ドレイン層１２と
Ｐ−ベース層１３は同時に形成してもよい。以上の工程
までは第１実施例と同様である。
選択酸化法によりフィールド酸化１Ｉ１８を形成する０
次にゲート酸化膜９及び第１ポリシリコンよりなるゲー
ト電極１０を形成したのち、Ｎ−ソース・ドレイン層１
１．Ｐ−ソース・ドレイン層１２及びＰ−ベース層１３
を形成する。その際、前記Ｐソース・ドレイン層１２と
Ｐ−ベース層１３は同時に形成してもよい。以上の工程
までは第１実施例と同様である。
次に第２図（Ｂ）に示すように、シリコン窒化膜１４′
とシリコン酸化膜１４を積層し、Ｂｉｐ−Ｔｒのエミッ
タ形成予定領域にエミッタ窓１５を開口する。
とシリコン酸化膜１４を積層し、Ｂｉｐ−Ｔｒのエミッ
タ形成予定領域にエミッタ窓１５を開口する。
このとき望ましくは、ＲＩＥやＣ，Ｄ Ｅ等のドライエ
ンチング法により、シリコン酸化［１４及びシリコン窒
化膜１４′のエツチングを行い、ＢＨＦ等のウェットエ
ツチング法によりゲート酸化膜９のエンチングを行う。
ンチング法により、シリコン酸化［１４及びシリコン窒
化膜１４′のエツチングを行い、ＢＨＦ等のウェットエ
ツチング法によりゲート酸化膜９のエンチングを行う。
この方法により、Ｂｉｐ−Ｔｒのｈ□のばらつきを少な
（することができる。次いでＣＶＤ法により第２ポリシ
リコン１６を積層し、ひ素又はりんをイオン注入するこ
とにより、第２ポリシリコン１６をＮ型にドーピングす
る。
（することができる。次いでＣＶＤ法により第２ポリシ
リコン１６を積層し、ひ素又はりんをイオン注入するこ
とにより、第２ポリシリコン１６をＮ型にドーピングす
る。
次に第２図Ｃ＋に示すように、エミッタ窓１５より多少
大きめのレジスト１７をマスクにして、第２ポリシリコ
ン１６．シリコン酸化膜１４をＲＩＥ等により異方性エ
ツチングを行い、第２ポリシリコン１６からなるエミッ
タ電極を形成すると共に、ポリシリコンゲート電極１０
の側面にシリコン酸化ＩＩ！１４よりなる側壁１８を形
成する。このときシリコン窒化ｌＡｌ４’ はエツチン
グのストッパーとなり、エツチングダメージによるＢｉ
ｐ−Ｔｒ及びＣＭＯＳ ＦＥＴの特性劣化を防止できる
。
大きめのレジスト１７をマスクにして、第２ポリシリコ
ン１６．シリコン酸化膜１４をＲＩＥ等により異方性エ
ツチングを行い、第２ポリシリコン１６からなるエミッ
タ電極を形成すると共に、ポリシリコンゲート電極１０
の側面にシリコン酸化ＩＩ！１４よりなる側壁１８を形
成する。このときシリコン窒化ｌＡｌ４’ はエツチン
グのストッパーとなり、エツチングダメージによるＢｉ
ｐ−Ｔｒ及びＣＭＯＳ ＦＥＴの特性劣化を防止できる
。
次に第２図■）に示すように、レジスト１７．ゲート電
極１０及び側壁１８をマスクとして選択的にポロンをイ
オン注入し、Ｂｉｐ−Ｔｒの外部ベース１９とＰＭＯＳ
ＦＥＴのＰ゛ソースドレイン２０を形成する。このとき
第１實施例と同様に、レジスト１７をマスクにしてセル
ファライン的に外部ベース１９を形成するため、エミッ
タ電極を構成する第２ポリシリコン１６と外部ベース１
９との距離Ｂを短くすることができ、これによりＢｉｐ
−Ｔｒのベース抵抗を下げることができる。
極１０及び側壁１８をマスクとして選択的にポロンをイ
オン注入し、Ｂｉｐ−Ｔｒの外部ベース１９とＰＭＯＳ
ＦＥＴのＰ゛ソースドレイン２０を形成する。このとき
第１實施例と同様に、レジスト１７をマスクにしてセル
ファライン的に外部ベース１９を形成するため、エミッ
タ電極を構成する第２ポリシリコン１６と外部ベース１
９との距離Ｂを短くすることができ、これによりＢｉｐ
−Ｔｒのベース抵抗を下げることができる。
次に第２図■に示すように、レジスト１７を除去したの
ち、Ｂｉｐ−Ｔｒのコレクタ領域のＮ“拡散１’ｉ２２
．ＮＭＯＳＦＥＴのＮ“ソース・ドレイン層２３をひ素
又はりんのイオン注入により形成し、アニールすること
により、これらの拡散層を活性化させると同時にエミッ
タ２４を形成する。以上の工程によりＢｉ−ＣＭＯ３半
導体装置が作成される。
ち、Ｂｉｐ−Ｔｒのコレクタ領域のＮ“拡散１’ｉ２２
．ＮＭＯＳＦＥＴのＮ“ソース・ドレイン層２３をひ素
又はりんのイオン注入により形成し、アニールすること
により、これらの拡散層を活性化させると同時にエミッ
タ２４を形成する。以上の工程によりＢｉ−ＣＭＯ３半
導体装置が作成される。
以上実施例に基づいて説明したように、本発明によれば
、ＣＭＯＳＦＥＴのＬＤＤ構造を形成するためのゲート
側壁と、ＢｆＰ−Ｔｒのポリシリコンからなるエミッタ
電極を形成するための絶縁膜を、同一の絶縁膜から同一
の工程により形成するようにしたので、工程を簡単化す
ることができる。また、ポリシリコンからなるエミッタ
電極上のマスク材をマスクにして選択的に不純物をドー
ピングしてＢｉｐ−Ｔｒの外部ベースを形成するように
しているので、ポリシリコンエミッタ電極と外部ベース
との距離を短くでき、Ｂｉｐ−Ｔｒのベース抵抗を低減
することができる。
、ＣＭＯＳＦＥＴのＬＤＤ構造を形成するためのゲート
側壁と、ＢｆＰ−Ｔｒのポリシリコンからなるエミッタ
電極を形成するための絶縁膜を、同一の絶縁膜から同一
の工程により形成するようにしたので、工程を簡単化す
ることができる。また、ポリシリコンからなるエミッタ
電極上のマスク材をマスクにして選択的に不純物をドー
ピングしてＢｉｐ−Ｔｒの外部ベースを形成するように
しているので、ポリシリコンエミッタ電極と外部ベース
との距離を短くでき、Ｂｉｐ−Ｔｒのベース抵抗を低減
することができる。
したがってベース抵抗の小さい高性能なり１ｐ−Ｔｒと
高性能なＣＭＯＳＦＥＴを含む半導体装置を容易に製造
することができる。
高性能なＣＭＯＳＦＥＴを含む半導体装置を容易に製造
することができる。
第１図へ〜■は、本発明に係る半導体装置の製造方法の
第１実施例を説明するための製造工程図、第２図へ〜［
Ｆ］は、第２実施例を説明するための製造工程図、第３
図＾〜Ｃ）は、従来の半導体装置の製造方法を説明する
ための製造工程図である。 図において、１はＰ型半導体基板、２はＮ０埋込層、３
はＰ゛埋込層、４はＮ−エピタキシャル層、５はＰウェ
ル層、６はＮウェル層、７はコレクタ引出し層、８はフ
ィールド酸化膜、９はゲート酸化膜、ＩＯはポリシリコ
ンゲート電極、１１はＮソース・ドレイン層、１２はＰ
−ソース・ドレイン層、１３はＰ− ベース層、 １４はシリコン酸化膜、 １４′ はシリコン窒化膜、 １５はエミッタ窓、 １６は第２ポ リシリコン、 １７はレジスト、 １８は側壁、 １９は外部 ベース、２０はＰ９ ソース・ ドレイン層、２１はシリ コン酸化膜、２２はＮｏ 拡散層、２３はＮ１ ソース・ ドレイン層、２４はエミッタを示す。
第１実施例を説明するための製造工程図、第２図へ〜［
Ｆ］は、第２実施例を説明するための製造工程図、第３
図＾〜Ｃ）は、従来の半導体装置の製造方法を説明する
ための製造工程図である。 図において、１はＰ型半導体基板、２はＮ０埋込層、３
はＰ゛埋込層、４はＮ−エピタキシャル層、５はＰウェ
ル層、６はＮウェル層、７はコレクタ引出し層、８はフ
ィールド酸化膜、９はゲート酸化膜、ＩＯはポリシリコ
ンゲート電極、１１はＮソース・ドレイン層、１２はＰ
−ソース・ドレイン層、１３はＰ− ベース層、 １４はシリコン酸化膜、 １４′ はシリコン窒化膜、 １５はエミッタ窓、 １６は第２ポ リシリコン、 １７はレジスト、 １８は側壁、 １９は外部 ベース、２０はＰ９ ソース・ ドレイン層、２１はシリ コン酸化膜、２２はＮｏ 拡散層、２３はＮ１ ソース・ ドレイン層、２４はエミッタを示す。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上にバイポーラトランジスタとＬＤＤ構
造のＣＭＯＳＦＥＴを同時に形成する半導体装置の製造
方法において、前記半導体基板上にＣＭＯＳＦＥＴのゲ
ート酸化膜、第１のポリシリコンよりなるゲート電極、
第１導電型のバイポーラトランジスタのベース領域、第
１及び第２導電型のＣＭＯＳＦＥＴの低濃度ソース・ド
レイン層を形成したのち、全面に第１の絶縁膜を形成す
る工程と、前記第１の絶縁膜及びゲート酸化膜のバイポ
ーラトランジスタのエミッタ形成予定領域にエミッタ窓
を開口したのち全面に第２のポリシリコンを形成し、該
第２のポリシリコンに第２導電型の不純物をドーピング
する工程と、前記第１の絶縁膜及び第２のポリシリコン
をバイポーラトランジスタのエミッタ形成予定領域にだ
け残存させ、その他の領域を異方性エッチングすること
により前記ゲート電極に前記第１の絶縁膜からなる側壁
を形成する工程と、前記第１のポリシリコンからなるゲ
ート電極及び第２のポリシリコン上のマスク材をマスク
にして選択的に第１導電型の不純物をドーピングしてバ
イポーラトランジスタの外部ベース領域及びＰＭＯＳＦ
ＥＴの高濃度ソース・ドレイン層を形成する工程と、露
出した半導体表面に第２の絶縁膜を形成し、前記第１の
ポリシリコンからなるゲート電極をマスクにして選択的
に第２導電型の不純物をドーピングしてアニールするこ
とによりバイポーラトランジスタのコレクタ引出し層、
ＮＭＯＳＦＥＴの高濃度ソース・ドレイン層及びバイポ
ーラトランジスタのエミッタを形成する工程とを備えて
いることを特徴とする半導体装置の製造方法。 ２、前記第１の絶縁膜をシリコン酸化膜で形成すること
を特徴とする請求項１記載の半導体装置の製造方法。 ３、半導体基板上にバイポーラトランジスタとＬＤＤ構
造のＣＭＯＳＦＥＴを同時に形成する半導体装置の製造
方法において、前記半導体基板上にＣＭＯＳＦＥＴのゲ
ート酸化膜、第１のポリシリコンよりなるゲート電極、
第１導電型のバイポーラトランジスタのベース領域、第
１及び第２導電型のＣＭＯＳＦＥＴの低濃度ソース・ド
レイン層を形成したのち、全面に上部及び下部の２層の
絶縁膜を形成する工程と、前記２層の絶縁膜並びにゲー
ト酸化膜のバイポーラトランジスタのエミッタ形成予定
領域にエミッタ窓を開口したのち全面に第２のポリシリ
コンを形成し、該第２のポリシリコンに第２導電型の不
純物をドーピングする工程と、前記上部の絶縁膜及び第
２のポリシリコンをバイポーラトランジスタのエミッタ
形成予定領域にだけ残存させ、その他の領域を異方性エ
ッチングすることにより前記ゲート電極に前記上部の絶
縁膜からなる側壁を形成する工程と、前記第１のポリシ
リコンからなるゲート電極及び第２のポリシリコン上の
マスク材をマスクにして選択的に第１導電型の不純物を
ドーピングしてバイポーラトランジスタの外部ベース領
域及びＰＭＯＳＦＥＴの高濃度ソース・ドレイン層を形
成する工程と、前記第１のポリシリコンからなるゲート
電極をマスクにして選択的に第２導電型の不純物をドー
ピングしてアニールすることによりバイポーラトランジ
スタのコレクタ引出し層、ＮＭＯＳＦＥＴの高濃度ソー
ス・ドレイン層及びバイポーラトランジスタのエミッタ
を形成する工程とを備えていることを特徴とする半導体
装置の製造方法。 ４、前記下部の絶縁膜をシリコン窒化膜で、上部の絶縁
膜をシリコン酸化膜で形成することを特徴とする請求項
３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2966590A JPH03235362A (ja) | 1990-02-13 | 1990-02-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2966590A JPH03235362A (ja) | 1990-02-13 | 1990-02-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03235362A true JPH03235362A (ja) | 1991-10-21 |
Family
ID=12282410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2966590A Pending JPH03235362A (ja) | 1990-02-13 | 1990-02-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03235362A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6103560A (en) * | 1996-12-25 | 2000-08-15 | Nec Corporation | Process for manufacturing a semiconductor device |
| JP2002016158A (ja) * | 2000-06-27 | 2002-01-18 | Sony Corp | 半導体装置の製造方法 |
-
1990
- 1990-02-13 JP JP2966590A patent/JPH03235362A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6103560A (en) * | 1996-12-25 | 2000-08-15 | Nec Corporation | Process for manufacturing a semiconductor device |
| JP2002016158A (ja) * | 2000-06-27 | 2002-01-18 | Sony Corp | 半導体装置の製造方法 |
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