KR20020034561A - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 특히, CMOS 소자제조공정을 이용하여 로직소자, 고압소자 및 바이폴라 소자를 동일 칩상에 구현함므로써 저비용 및 고집적화에 유리한 반도체장치의 혼합신호 처리장치 및 그 제조방법에 관한 것이다. 본 발명에 따른 반도체장치는 상부에 제 1 p웰, 제 1 n웰, 제 2 p웰, 제 2 n웰, 제 3p웰, 제 3 n웰이 소자격리막에 의하여 서로 격리되도록 형성된 p형 반도체 기판과, 상기 제 1 p웰에 형성된 제 1 게이트절연막과 제 1 게이트 및 LDD구조의 n형 불순물 확산영역으로 이루어진 NMOS 트랜지스터와, 상기 제 1 n웰에 형성된 제 2 게이트절연막과 제 2 게이트 및 LDD구조의 p형 불순물 확산영역으로 이루어진 PMOS 트랜지스터와, 상기 제 2 p웰에 형성된 제 3 게이트절연막과 제 3 게이트 및 DDD구조의 n형 불순물 확산영역으로 이루어진 HNMOS 트랜지스터와, 상기 제 2 n웰에 형성된 제 4 게이트절연막과 제 4 게이트 및 DDD구조의 p형 불순물 확산영역으로 이루어진 NMOS 트랜지스터와, 상기 제 3 p웰에 형성된 npn형 바이폴라 트랜지스터와, 상기 제 3 n웰에 형성된 pnp형 바이폴라 트랜지스터를 포함하여 이루어진다.

Description

반도체장치 및 그 제조방법{Semiconductor device and fabricating method thereof}
본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 특히, CMOS 소자제조공정을 이용하여 로직소자, 고압소자 및 바이폴라 소자를 동일 칩상에 구현함므로써 저비용 및 고집적화에 유리한 반도체장치의 혼합신호 처리장치 및 그 제조방법에 관한 것이다.
따라서, 본 발명은 현대의 반도체 산업에서 요구되는 BiCMOS 제품을 구현하는데 있어서 종래의 MOS 트랜지스터 제조공정내에서 바이폴라 트랜지스터를 제조하므로서 보다 용이하게 BiCMOS 구조를 구현하여 MOS 제품에서의 바이폴라졍션 트랜지스터의 이용을 용이하게 한다.
바이폴라(bipolar)란 양극성을 의미한다. 즉, 두개의 극성이란 뜻으로 전자와 정공이 모두 캐리어로 작용하는 것이다. 이러한 바이폴라 트랜지스터의 일종으로 바이폴라 졍션 트랜지스터가 있다. CMOS 트랜지스터는 동일 칩내에 NMOS 트랜지스터와 PMOS 트랜지스터가 형성된구조를 갖는다.
종래 기술은 바이폴라 트랜지스터의 형성을 위해 공정 초기에 에피택샬층 형성 공정을 진행하여 에피택샬층을 형성한 다음 그 층에 바이폴라졍션 트랜지스터를 형성하며 모스트랜지스터와의 절연을 위한 절연층을 형성하여야 한다.
도 1a 내지 도 1d는 종래 기술에 따라 제조된 반도체장치의 제조공정 단면도를 나타낸다.
도 1a에 있어서, p 형 반도체 기판(10) 위에 사진공정과 이온주입공정을 실시하여 반도체기판(10) 내에 매몰층(12)을 형성한 다음 그(10) 위에 에피택샬층(14)을 성장시켜 형성한다.
기판(10)이 p 형이므로 모스트랜지스터의 제조에 필요한 제 1 n 웰(111)과 제 2 n 웰(112)을 각각의 매몰층(12) 위의 에피택샬층(14) 내에 형성한 후 제 2 n 웰(112)의 모스영역 방향의 일측을 고농도의 n+ 아이솔레이션 영역(13)으로 도핑시켜 형성한다. 이때에 바이폴라 트랜지스터의 베이스영역(16)도 동시에 형성한다.
도 1b에 있어서, 각각의 n 웰(111, 112)의 표면을 포함하는 에피택샬층(14) 위에 질화막을 증착한다. 그리고 질화막(15)의 표면에 포토레지스트를 도포한 다음 사진공정을 실시하여 형성될 각각의 소자를 격리하기 위한 부위를 선택적으로 질화막(15)의 표면을 노출시키는 포토레지스트패턴(도시 안함)을 정의 한다.
도 1c에 있어서, 포토레지스트패턴으로 보호되지 아니하는 부위의 질화막(15)을 제거한 다음 노출된 에피택샬층(14)의 표면을 산화시켜 소자격리를 위한 필드산화막(17)을 형성한다. 그리고, 잔류한 질화막(15)을 제거한 다음 노출된 에피택샬층(14) 표면에 게이트산화막(179)을 열산화방법으로 형성한다.
에피택샬층(14)을 포함하는 기판(10)의 전면에 폴리실리콘층(18)을 증착하여 형성한 다음 게이트 형성을 위한 패터닝을 사진식각공정으로 실시하여 제 1 n 웰(111) 부위에 pMOS 트랜지스터를 위한 제 1 게이트(180)를 형성하고, 제 1 n 웰(111)과 제 2 n 웰(112) 사이의 활성영역 상부에 nMOS 트랜지스터의 제 2 게이트(18)를 형성한다.
도 1d에 있어서, 각각의 마스크를 이용한 이온주입공정으로 제 1 게이트(180)의 양측면 하단 부의 제 1 n 웰(111)에 p 형 불순물로 고농도로 도핑된 소스/드레인(19)을 형성하고, 제 2 게이트(18)의 양측면 하단부의 에피택샬층(14)내에 n 형 불순물로 고농도로 도핑된 소스/드레인(100)을 형성하여 각각 pMOS 트랜지스터와 nMOS 트랜지스터를 형성한다.
그리고 제 2 n 웰(112)에 형성된 베이스(16)의 표면 일부 하단에 이미터 형성을 위한 이온주입을 실시하여 이미터(114)를 형성하크로서 BiCMOS 트랜지스터를 완성한다.
그러나, 상술한 종래 기술에 따른 BiCMOS 트랜지스터는 pnp형 바이폴라 트랜지스터만 제조할 수 있으므로 소자의 이득(gain)이 낮으며 npn소자는 제좔 수 없는 문제점이 있다.
본 발명의 목적은 일반적인 LDD CMOS소자 제조공정에 DDD구조의 고전압소자를 형성하는 동시에 BiCMOS 제조공정을 도입하지 않고도 고전압 졍션을 이용하여 높은 이득값을 갖는 npn형과 pnp형 바이폴라 소자를 제조하므로서 로직소자, 고압소자 및 바이폴라 소자를 동일 칩상에 구현하여 저비용 및 고집적화에 유리한 반도체장치의 혼합신호 처리장치 및 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치는 상부에 제 1 p웰, 제 1 n웰, 제 2 p웰, 제 2 n웰, 제 3p웰, 제 3 n웰이 소자격리막에 의하여 서로 격리되도록 형성된 p형 반도체 기판과, 상기 제 1 p웰에 형성된 제 1 게이트절연막과 제 1 게이트 및 LDD구조의 n형 불순물 확산영역으로 이루어진 NMOS 트랜지스터와, 상기 제 1 n웰에 형성된 제 2 게이트절연막과 제 2 게이트 및 LDD구조의 p형 불순물 확산영역으로 이루어진 PMOS 트랜지스터와, 상기 제 2 p웰에 형성된 제 3 게이트절연막과 제 3 게이트 및 DDD구조의 n형 불순물 확산영역으로 이루어진 HNMOS 트랜지스터와, 상기 제 2 n웰에 형성된 제 4 게이트절연막과 제 4 게이트 및 DDD구조의 p형 불순물 확산영역으로 이루어진 NMOS 트랜지스터와, 상기 제 3 p웰에 형성된 npn형 바이폴라 트랜지스터와, 상기 제 3 n웰에 형성된 pnp형 바이폴라 트랜지스터를 포함하여 이루어진다. 바람직하게는, 상기 제 3 p웰 영역은 제 1 영역과 제 2 영역으로 상기 소자격리막에 의하여 격리되고, 상기 제 1 영역에는 얕은 졍션을 갖는 제 1 고농도 n형 불순물 확산영역이 위치하고 상기 제 1 고농도 n형 불순물 확산영역을 감싸는 형태의 깊은 졍션을 이루는 저농도 p형 불순물 확산영역이 위치하며, 상기 제 2 영역에는 제 2 고농도 n형 불순물 확산영역이 위치한다. 또한, 상기 제 3n웰 영역은 제 3 영역과 제 4 영역으로 상기 소자격리막에 의하여 격리되고, 상기 제 3 영역에는 얕은 졍션을 갖는 제 1 고농도 p형 불순물 확산영역이 위치하고 상기 제 1 고농도 n형 불순물 확산영역을 감싸는 형태의 깊은 졍션을 이루는 저농도 n형 불순물 확산영역이 위치하며, 상기 제 4 영역에는 제 2 고농도 p형 불순물 확산영역이 위치한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치 제조방법은 p형 반도체기판에 소자격리막에 의하여 격리된 제 1 p웰, 제 1 n웰, 제 2 p웰, 제 2 n웰, 상기 소자격리막에 의하여 격리된 제 1 영역과 제 2 영역으로 이루어진 제 3p웰, 상기 소자격리막에 의하여 격리된 제 3 영역과 제 4 영역으로 제 3 n웰을 형성하는 단계와, 상기 제 1 p웰과 상기 제 1 n웰상에 제 1 두께의 제 1 게이트절연막을 형성하고 상기 제 2 p웰과 상기 제 2 n웰상에 제 2 두께의 제 2 게이트절연막을 형성하는 단계와, 상기 제 1 p웰과 제 1 n웰 및 상기 제 2 p웰과 제 2 n웰의 상기 제 1 게이트절연막과 상기 제 2 게이트절연막상에 제 1 내지 제 4 게이트를 각각 형성하는 단계와, 상기 제 2 p웰과 상기 제 3 영역에 깊은 졍션을 갖는 제 1 n형 저농도 불순물 도핑영역을 형성하는 단계와, 상기 제 2 n웰과 상기 제 1 영역에 깊은 졍션을 갖는 제 1 p형 저농도 불순물 도핑영역을 형성하는 단계와, 상기 제 1 p웰에 제 2 n형 저농도 불순물 도핑영역을 형성하고 상기 제 1 n웰에 제 2 p형 저농도 불순물 도핑영역을 형성하는 단계와, 상기 제 1 내지 제 4 게이트의 측면에 게이트 측벽스페이서를 형성하는 단계와, 상기 제 1 p웰에 제 1 n형 고농도 불순물 도핑영역을 형성하고 상기 제 2 p웰에 제 2 n형 고농도 불순물 도핑영역을 형성하며 상기제 1 영역과 제 2 영역에 제 3 n형 고농도 불순물 도핑영역을 형성하는 단계와, 상기 제 1 n웰에 제 1 p형 고농도 불순물 도핑영역을 형성하고 상기 제 2 n웰에 제 2 p형 고농도 불순물 도핑영역을 형성하며 상기 제 3 영역과 제 4 영역에 제 3 p형 고농도 불순물 도핑영역을 형성하는 단계를 포함하여 이루어진다. 바람직하게는, 상기 제 1 p웰과 제 1 n웰에는 저전압 CMOS 소자가 형성되고 상기 제 2 p웰과 제 2 n웰에는 고전압 CMOS소자가 형성되며 상기 제 3 p웰에는 npn형 바이폴라 소자가 형성되며 상기 제 3 n웰에는 pnp형 바이폴라 소자가 형성된다.
도 1a 내지 도 1d는 종래 기술에 따라 제조된 반도체장치의 제조공정 단면도
도 2는 본 발명에 따라 제조된 반도체장치의 CMOS 소자와 바이폴라 소자의 단면도
도 3a 내지 도 3p는 본 발명에 따른 반도체장치의 제조공정 단면도
본 발명은 로직소자에 고전압소자와 바이폴라소자를 일반적인 CMOS제조공정으로 하나의 칩상에 동시에 형성하므로서, 디스플레이 분야의 드라이버용 집적회로 및 저전압, 고전압 및 아날로그의 혼합신호(mixed signal) 제품에 구현할 수 있는 반도체장치 및 그 제조방법에 관한 것이다.
즉, 본 발명은 일반적인 LDD CMOS 소자 제조공정에 DDD구조의 고전압동작 소자를 구현하며 동시에 BiCMOS제조공정의 추가없이도 고전압졍션을 사용하여 CMOS공정에서 구현하기 곤란한 높은 이득율(gain)을 갖는 npn형과 pnp형 바이폴라트랜지스터를 제조한다.
본 발명은 바이폴라졍션 트랜지스터와 MOS 트랜지스터를 동일 웨이퍼상에 구현하기 위하여 다음과 같은 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2는 본 발명에 따라 제조된 반도체장치의 CMOS 소자와 바이폴라 소자의 단면도이다.
도 2를 참조하면, NMOS영역, PMOS영역, HNMOS영역, HPMOS영역, 제 1 NPN영역, 제 2 NPN영역, 제 1 PNP영역, 제 2 PNP영역이 정의된 p형 반도체 기판인 실리콘 기판(30)의 상부에 제 1 p웰(370), 제 1 n웰(340), 제 2 p웰(380), 제 2 n웰(350), 제 3p웰(800), 제 3 n웰(801)이 소자격리막(44)에 의하여 서로 격리되어 있다.
제 1 p웰(370)에는 n형 저농도 불순물 확산영역(570)과 고농도 불순물 확산영역(610)을 갖는 LDD NMOS 트랜지스터가 형성되고, 제 1 n웰(340)에는 저농도 불순물 확산영역(590)과 고농도 불순물 확산영역(640)을 갖는 LDD NMOS 트랜지스터가 형성된다. 또한, 제 1 p웰(370)의 표면에는 저전압에 적합한 제 1 게이트절연막(48)과 그 위에 제 1 게이트(49)가 형성되어 있으며, 제 1 게이트(49)의 측면에는 게이트 측벽스페이서(59)가 형성되어 있다. 그리고, 제 1 n웰(340)의 표면에는 저전압에 적합한 제 1 게이트절연막(48)과 그 위에 제 2 게이트(50)가 형성되어 있으며, 제 1 게이트(50)의 측면에는 게이트 측벽스페이서(59)가 형성되어 있다.
제 2 p웰(380)에는 n형 저농도 불순물 확산영역(540)과 고농도 불순물 확산영역(620)을 갖는 DDD HNMOS 트랜지스터가 형성되고, 제 2 n웰(350)에는 저농도 불순물 확산영역(650)과 고농도 불순물 확산영역(520)을 갖는 LDD HNMOS 트랜지스터가 형성된다. 이때, 저농도 불순물 확산영역들은 고농도 불순물 확산영역보다 깊은 졍션을 갖도록 형성된다. 또한, 제 2 p웰(380)의 표면에는 고전압에 적합한 제 2 게이트절연막(45)과 그 위에 제 3 게이트(51)가 형성되어 있으며, 제 3 게이트(51)의 측면에는 게이트 측벽스페이서(59)가 형성되어 있다. 그리고, 제 2 n웰(350)의 표면에는 고전압에 적합한 제 2 게이트절연막(45)과 그 위에 제 4 게이트(52)가 형성되어 있으며, 제 4 게이트(52)의 측면에는 게이트 측벽스페이서(59)가 형성되어 있다.
소자격리막(44)에 의하여 격리된 제 3 p웰(800)의 제 1 영역에는 얕은 졍션을 갖는 n형 고농도 불순물 확산영역(80)과 깊은 졍션을 갖는 p형 저농도 불순물 확산영역(84)이 형성되고, 제 2 영역에는 얕은 졍션을 갖는 n형 고농도 불순물 확산영역(81)이 형성되어 npn형 바이폴라 트랜지스터를 구성한다.
또한, 소자격리막(44)에 의하여 격리된 제 3 n웰(801)의 제 1 영역에는 얕은 졍션을 갖는 p형 고농도 불순물 확산영역(82)과 깊은 졍션을 갖는 n형 저농도 불순물 확산영역(85)이 형성되고, 제 2 영역에는 얕은 졍션을 갖는 p형 고농도 불순물 확산영역(83)이 형성되어 npn형 바이폴라 트랜지스터를 구성한다.
도 3a 내지 도 3p는 본 발명에 따른 반도체장치의 제조공정 단면도로서, 바이폴라소자가 형성될 NPN영역과 PNP영역은 생략되었다.
도 3a를 참조하면, NMOS영역, PMOS영역, HNMOS영역, HPMOS영역, 제 1 NPN영역, 제 2 NPN영역, 제 1 PNP영역, 제 2 PNP영역이 정의된 p형 반도체 기판인 실리콘 기판(30)상에 제 1 p웰, 제 1 n웰, 제 2 p웰, 제 2 n웰, 제 3p웰, 제 3 n웰을 각각 형성하기 위한 마스크층을 제조하기 위하여 산화막(31)과 질화막(32)을 차례로 적층하여 형성한다.
도 3b를 참조하면, n형 웰들을 형성하기 위하여 질화막을 포토레지스트패턴(33)을식각마스크로 이용하는 포토리쏘그래피로 패터닝하여 NMOS영역, HNMOS영역, PNP영역의 산화막(31) 표면을 노출시킨다.
그리고, 포토레지스트패턴(33)과 잔류한 질화막(33)을 이온주입마스크로 이용하는 n형 불순물 이온주입을 실시하여 노출된 산화막(31) 하단의 기판(30) 부위에 n형 불순물 이온매몰층(34, 35)들을 형성한다. 이때, n형 불순물로 인(phosphorus)이온을 사용하며, 도시되지 않은 PNP영역의 기판에도 n형 불순물 이온매몰층이 형성된다.
도 3c를 참조하면, 포토레지스트패턴을 산소 애슁(O2ashing) 등의 방법으로 제거한 다음, 자기정렬방식으로 p형 웰들을 형성하기 위하여 질화막을 마스크로 이용하는 한화공정을 노출된 산화막에 실시하여 희생산화막(36,35)을 성장시킨다. 따라서, 희생산화막(34,35)은 p형 웰들을 형성하기 위한 이온주입마스크가 된다.
그리고, 잔류한 질화막을 습식시각 등의 방법으로 제거한 다음, 노출된 산화막(31)과 희생산화막(35)의 전면에 p형 이온주입을 실시한다. 따라서, 기판의 NMOS영역, HNMOS영역, 도시되지 않은 NPN영역에 p형 불순물 이온매몰층(37,38)들이 형성된다. 이때, p형 불순물 이온으로 BF+2를 사용한다.
도 3d를 참조하면, 상기 불순물 이온매몰층(37,34,38,35)들의 불순물 이온을 확산시켜 MOS영역, PMOS영역, HNMOS영역, HPMOS영역, NPN영역(도시안함), PNP영역(도시안함)이 정의된 p형 반도체 기판인 실리콘 기판(30)에 제 1 p웰(370), 제 1 n웰(340), 제 2 p웰(380), 제 2 n웰(350), 제 3p웰(도시안함), 제 3 n웰(도시안함)을 각각 형성한다.
그리고, 산화막과 희생산화막을 습식식각 등으로 제거하여 기판(30)의 전 표면을 다시 노출시킨 다음, 소자격리공정을 진행하기 위하여 노출된 기판(30)의 전면에 버퍼산화막(39)을 열산화 등의 방법으로 형성한 다음, 그(39) 위에 패드질화막(40)을 화학기상증착 등의 방법으로 형성한다.
그리고, 패드질화막(40)에 포토레지스트를 도포한 후 노광 및 현상하여 소자격리막이 형성될 상기 NMOS영역, PMOS영역, HNMOS영역, HPMOS영역, NPN영역, PNP영역의 경계 부위에 위치한 패드질화막 표면을 노출시키는 포토레지스트패턴(41)을 형성한다.
그 다음, 포토레지스트패턴(41)으로 보호되지 않는 패드질화막을 건식식각 등의 비등방성식각으로 제거하여 포토레지스트패턴(41) 하부에만 패드질화막(40)을 잔류시키고 버퍼산화막(39)의 일부 표면을 노출시킨다.
도 3e를 참조하면, 패드질화막(40) 패터닝에 사용된 포토레지스트패턴을 산소 애슁등의 방법으로 제거한 다음, 다시 패드질화막(40) 표면을 포함하는 기판(30 상에 포토레지스트를 다시 도포한 후 노광 및 현상을 실시하여 제 1 n웰(340), 제 2 n웰(350) 및 제 3 n웰(도시안함)을 덮는 포토레지스트패턴(42)을 형성한다.
그리고, 패드질화막(40)과 중첩되지 않는 제 1p웰(370), 제 2 p웰(380), 제 3 p웰(도시안함)에 p형 불순물 이온을 사용하여 채널스톱용 이온주입을 실시한다. 이때, 불순물 이온으로 BF2등을 사용할 수 있다.
도 3f를 참조하면, 포토레지스트패턴을 산소 애슁 등의 방법으로 제거한 후, 다시기판의 전면에 포토레지스트를 도포한 다음, 노광 및 현상을 실시하여 HPMOS영역인 제 2 n웰(350)을 노출시키는 포토레지스트패턴(43)을 형성한다.
그리고, 패드질화막(40)으로 덮혀있지 않은 제 2 n웰(350)에 채널스톱용 이온주입을 실시한다. 이때, 이온주입은 인(phosphorus)이온을 사용하여 실시한다.
도 3g를 참조하면, 채널스톱이온주입용 포토레지스트패턴을 산소 애슁 등의 방법으로 제거한 후, 노출된 버퍼산화막의 기판 부위를 산화시켜 소자격리막(44)인 필드산화막(44)을 형성하여 소자활성영역과 소자격리영역을 정의하고 제 3 p웰과 제 3 n웰을 각각 제 1 영역 및 제 2 영역으로 필드산화막(44)에 의히여 구분한다.
그리고, 패드질화막과 소자활성영역의 버퍼산화막을 차례로 제거한 다음, 노출된 기판의 소자활성영역에 고전압용 게이트절연막으로 제 1 게이트산화막(45)을 열산화 등의 방법으로 형성한다.
그 다음, 다시 제 2 n웰(350)만을 노출시키는 이온주입마스크(44)를 포토레지스트패턴(44)으로 기판상에 형성한다. 이때, 제 3 n웰도 노출시킬 수 있다.
그리고, 기판의 전면에 HPMOS 소자의 문턱전압 조절용 이온주입을 실시하여 노출된 제 2 n웰(350)에서의 문턱전압을 조절한다.
도 3h를 참조하면, 포토레지스트패턴을 산소 애슁 등의 방법으로 제거한 후, 제 1 p웰(370)과 제 1 n웰(340)을 노출시키는 포토레지스트패턴(47)을 기판(30)상에 형성한 다음, 저전압 소자의 문턱전압 조절용 이온주입을 노출된 제 1p웰(370)과 제 1 n웰(340)에 실시한다. 이때, 이온주입은 BF+2를 사용하여 실시할 수 있다.
그리고, 노출된 제 1 p웰(370)과 제 1 n웰340)의 제 1 게이트산화막을 BOE 등의 세정제를 이용한 습식식각으로 제거하여 제 1p웰(370)과 제 1 n웰(340)의 표면을 노출시킨다.
도 3i를 참조하면, 노출된 제 1 p웰(370)과 제 1 n웰(340)의 표면에 열산화 등의 방법으로 저전압소자에 적합한 제 2 게이트절연막(48)으로 제 2 게이트산화막(48)을 형성한다.
그리고, 포토레지스트패턴을 산소 애슁 등의 방법으로 제거한다.
그 다음, 노출된 기판상에 게이트전극 형성용 도전층을 소정의 두께로 형성한 후, 건식식각 등의 비등방성식각을 사용하는 포토리쏘그래피로 도전층을 패터닝하여 제 1p웰(370), 제 1 n웰(340), 제 2 p웰(380), 제 2 n웰(350)의 게이트절연막상에 제 1 게이트(49), 제 2 게이트(50), 제 3 게이트(51), 제 4 게이트(52)를 각각 형성한다. 이때, 도전층으로는 도핑된 폴리실리콘층을 화학기상증착으로 형성할 수 있다.
도 3j를 참조하면, 게이트를 포함하는 기판의 전면에 포토레지스트를 도포한 후 노광 및 현상을 실시하여 제 2 p웰(38)과 제 3 n웰(도시안됨)의 제 1 영역을 노출시키는 포토레지스트패턴(53)을 형성한다.
그리고, DDD(double doped drain)구조를 갖는 고전압 소자와 npn형 소자를 제조하기 위하여 노출된 제 2 p웰(38)과 제 3 n웰의 제 1 영역에 n형 이온주입을 저농도로 실시한다. 이때, 불순물 이온은 인이온을 사용하며, 이온주입에너지는 깊은 졍션(deep junction)을 형성할 수 있는 정도로 하여 이온주입을 실시한다.
도 3k를 참조하면, 포토레지스트패턴을 산소 애슁 등의 방법으로 제거한 다음, 기판에 확산공정을 실시한다. 따라서, 인이온이 주입된 제 2 p웰(380)의 제 3게이트(51)가 이온주입마스크로 이용되어 게이트(51)를 중심으로 양측 하단의 기판에 저농도 n형 불순물 확산영역(54)이 깊은 졍션을 이루며 형성되고, 제 3 n웰의 제 1 영역에도 저농도 n형 불순물 확산영역이 깊은 졍션을 이루며 형성된다.
그리고, 다시 기판의 전면에 포토레지스트를 도포한 후, 노광 및 현상을 실시하여 HPMOS소자가 형성될 제 2 n웰(350)과 제 3 p웰의 제 1 영역을 노출시키는 포토레지스트패턴(55)을 형성한다.
그 다음, 포토레지스트패턴(55)과 제 4 게이트(52)를 이온주입마스크로 이용하는 이온주입을 실시하여 이로부터 보호되지 않는 기판부위에 저농도 불순물 이온매몰층(520)을 형성한다. 이때, 이온주입에너지는 깊은 졍션을 형성하기 위하여 Rp(range of projection)값이 크도록 결정하며, 불순물 이온으로 붕소이온을 사용할 수 있다. 한편, 제 3 p웰의 제 1 영역에도 동일한 이온주입 프로파일을 가는 불순물 이온매몰층이 형성되어 이후 깊은 졍션을 갖는 저농도 P형 불순물 확산영역이 된다.
도 3l을 참조하면, 포토레지스트패턴을 산소 애슁 등의 방법으로 제거한 후, 다시 기판의 전면에 제 1 p웰(370)만을 노출시키는 포토레지스트패턴(56)을 형성한다.
그리고, 포토레지스트패턴(56)과 제 1 게이트(49)를 이온주입마스크로 이용하는 불순물 이온주입을 제 1 p웰(370)의 노출된 부위에 실시하여 저전압소자인 NMOS형성용 저농도 불순물 이온매몰층(57)을 형성한다. 이때, 이온주입 에너지는 일반적인 LDD구조의 저농도 불순물 확산영역을 형성하기 위한 것으로 하며, 불순물 이온으로 인이온을 사용한다.
도 3m을 참조하면, 포토레지스트패턴을 제거한 후, 다시 기판의 전면에 제 2 n웰(340)만을 노출시키는 포토레지스트패턴(58)을 형성한다.
그리고, 포토레지스트패턴(58)과 제 2 게이트(50)를 이온주입마스크로 이용하는 불순물 이온주입을 제 1 n웰(340)의 노출된 부위에 실시하여 저전압소자인 PMOS형성용 저농도 불순물 이온매몰층(59)을 형성한다. 이때, 이온주입 에너지는 일반적인 LDD구조의 저농도 불순물 확산영역을 형성하기 위한 것으로 하며, 불순물 이온으로 BF+2이온 등을 사용한다.
도 3n을 참조하면, 포토레지스트패턴을 제거한 후, 기판의 전면에 절연막을 형성한 후 기판 표면을 식각정지층으로 이용하는 에치백을 실시하여 제 1 내지 제 4 게이트(49,50,51,52)의 측면에 잔류한 절연막으로 이루어진 게이트 측벽스페이서(59)를 형성한다.
그리고, 다시 기판의 전면에 포토레지스트를 도포한 다음 노광 및 현상을 실시하여 제 1 p웰(370), 제 2 p웰(380)과 제 3 p웰의 제 1 영역과 제 2 영역을 노출시키는 포토레지스트패턴(60)을 형성한다.
그 다음, 포토레지스트패턴(60)과 각각의 게이트(49,51) 및 측벽스페이서(59)를 이온주입마스크로 이용하는 불순물 이온주입을 노출된 기판부위에 고농도로 실시하여 고농도 불순물 이온매몰층(61,62)을 형성한다. 이때, 도시되지는 않았지만, 제 3 p웰의 제 1 영역과 제 2 영역에도 고농도 불순물 이온매몰층이 형성되며, 이온주입에너지는 LDD구조를 형성하기 위한 크기로 한다. 또한, 불순물 이온으로 As이온 등을 사용할 수 있다.
도 3o를 참조하면, 포토레지스트패턴을 제거한 후, 다시 기판의 전면에 제 1 n웰(340), 제 2 n웰(350)과 제 3 n웰의 제 1 영역과 제 2 영역을 노출시키는 포토레지스트패턴(63)을 형성한다.
그 다음, 포토레지스트패턴(63)과 각각의 게이트(50,52) 및 측벽스페이서(59)를 이온주입마스크로 이용하는 불순물 이온주입을 노출된 기판부위에 고농도로 실시하여 고농도 불순물 이온매몰층(64,65)을 형성한다. 이때, 도시되지는 않았지만, 제 3 n웰의 제 1 영역과 제 2 영역에도 고농도 불순물 이온매몰층이 형성되며, 이온주입에너지는 LDD구조를 형성하기 위한 크기로 한다. 또한, 불순물 이온으로 BF+2이온 등을 사용할 수 있다.
도 3p를 참조하면, 포토레지스트패턴을 제거한 후, 기판의 전면에 열처리 등으로 확산공정을 실시하여 모든 불순물 이온매몰층의 이온들이 충분히 확산되어 불순물 확산영역을 형성하도록 한다.
따라서, 제 1 p웰(370)에는 n형 저농도 불순물 확산영역(570)과 고농도 불순물 확산영역(610)을 갖는 LDD NMOS 트랜지스터가 형성되고, 제 1 n웰(340)에는 저농도 불순물 확산영역(590)과 고농도 불순물 확산영역(640)을 갖는 LDD NMOS 트랜지스터가 형성된다.
제 2 p웰(380)에는 n형 저농도 불순물 확산영역(540)과 고농도 불순물 확산영역(620)을 갖는 DDD HNMOS 트랜지스터가 형성되고, 제 2 n웰(350)에는 저농도 불순물 확산영역(650)과 고농도 불순물 확산영역(520)을 갖는 LDD HNMOS 트랜지스터가 형성된다. 이때, 저농도 불순물 확산영역들은 고농도 불순물 확산영역보다깊은 졍션을 갖도록 형성된다.
도시되지는 않았지만, 소자격리막에 의하여 격리된 제 3 p웰의 제 1 영역에는 얕은 졍션을 갖는 n형 고농도 불순물 확산영역과 깊은 졍션을 갖는 p형 저농도 불순물 확산영역이 형성되고, 제 2 영역에는 얕은 졍션을 갖는 n형 고농도 불순물 확산영역이 형성되어 npn형 바이폴라 트랜지스터를 구성한다.
또한, 소자격리막에 의하여 격리된 제 3 n웰의 제 1 영역에는 얕은 졍션을 갖는 p형 고농도 불순물 확산영역과 깊은 졍션을 갖는 n형 저농도 불순물 확산영역이 형성되고, 제 2 영역에는 얕은 졍션을 갖는 p형 고농도 불순물 확산영역이 형성되어 npn형 바이폴라 트랜지스터를 구성한다.
따라서, 본 발명은 일반적인 LDD CMOS소자 제조공정에 DDD구조의 고전압소자를 형성하는 동시에 BiCMOS 제조공정을 도입하지 않고도 고전압 졍션을 이용하여 높은 이득값을 갖는 npn형과 pnp형 바이폴라 소자를 제조하므로서 로직소자, 고압소자 및 바이폴라 소자를 동일 칩상에 구현하여 저비용 및 고집적화에 유리한 장점이 있다.

Claims (12)

  1. 상부에 제 1 p웰, 제 1 n웰, 제 2 p웰, 제 2 n웰, 제 3p웰, 제 3 n웰이 소자격리막에 의하여 서로 격리되도록 형성된 p형 반도체 기판과,
    상기 제 1 p웰에 형성된 제 1 게이트절연막과 제 1 게이트 및 LDD구조의 n형 불순물 확산영역으로 이루어진 NMOS 트랜지스터와,
    상기 제 1 n웰에 형성된 제 2 게이트절연막과 제 2 게이트 및 LDD구조의 p형 불순물 확산영역으로 이루어진 PMOS 트랜지스터와,
    상기 제 2 p웰에 형성된 제 3 게이트절연막과 제 3 게이트 및 DDD구조의 n형 불순물 확산영역으로 이루어진 HNMOS 트랜지스터와,
    상기 제 2 n웰에 형성된 제 4 게이트절연막과 제 4 게이트 및 DDD구조의 p형 불순물 확산영역으로 이루어진 NMOS 트랜지스터와,
    상기 제 3 p웰에 형성된 npn형 바이폴라 트랜지스터와,
    상기 제 3 n웰에 형성된 pnp형 바이폴라 트랜지스터를 포함하여 이루어진 반도체 장치.
  2. 청구항 1에 있어서,
    상기 제 1 내지 제 4 게이트의 측면에 형성된 게이트 측벽스페이서를 더 포함하여 이루어진 것이 특징인 반도체장치.
  3. 청구항 1에 있어서,
    상기 제 3 p웰 영역은 제 1 영역과 제 2 영역으로 상기 소자격리막에 의하여 격리되고, 상기 제 1 영역에는 얕은 졍션을 갖는 제 1 고농도 n형 불순물 확산영역이 위치하고 상기 제 1 고농도 n형 불순물 확산영역을 감싸는 형태의 깊은 졍션을 이루는 저농도 p형 불순물 확산영역이 위치하며, 상기 제 2 영역에는 제 2 고농도 n형 불순물 확산영역이 위치하는 것이 특징인 반도체장치.
  4. 청구항 1에 있어서,
    상기 제 3 n웰 영역은 제 3 영역과 제 4 영역으로 상기 소자격리막에 의하여 격리되고, 상기 제 3 영역에는 얕은 졍션을 갖는 제 1 고농도 p형 불순물 확산영역이 위치하고 상기 제 1 고농도 n형 불순물 확산영역을 감싸는 형태의 깊은 졍션을 이루는 저농도 n형 불순물 확산영역이 위치하며, 상기 제 4 영역에는 제 2 고농도 p형 불순물 확산영역이 위치하는 것이 특징인 반도체장치.
  5. 청구항 1에 있어서,
    상기 제 1 게이트절연막과 상기 제 2 게이트절연막은 저전압 소자에 적합한 제 1 두께를 갖고 상기 제 3 게이트절연막과 상기 제 4 게이트절연막은 고전압 소자에 적합하도록 제 2 두께를 갖는 것이 특징인 반도체장치.
  6. 청구항 5에 있어서,
    상기 제 1 두께는 상기 제 2 두께보다 얇은 것이 특징인 반도체장치.
  7. p형 반도체기판에 소자격리막에 의하여 격리된 제 1 p웰, 제 1 n웰, 제 2 p웰, 제 2 n웰, 상기 소자격리막에 의하여 격리된 제 1 영역과 제 2 영역으로 이루어진 제 3p웰, 상기 소자격리막에 의하여 격리된 제 3 영역과 제 4 영역으로 제 3 n웰을 형성하는 단계와,
    상기 제 1 p웰과 상기 제 1 n웰상에 제 1 두께의 제 1 게이트절연막을 형성하고 상기 제 2 p웰과 상기 제 2 n웰상에 제 2 두께의 제 2 게이트절연막을 형성하는 단계와,
    상기 제 1 p웰과 제 1 n웰 및 상기 제 2 p웰과 제 2 n웰의 상기 제 1 게이트절연막과 상기 제 2 게이트절연막상에 제 1 내지 제 4 게이트를 각각 형성하는 단계와,
    상기 제 2 p웰과 상기 제 3 영역에 깊은 졍션을 갖는 제 1 n형 저농도 불순물 도핑영역을 형성하는 단계와,
    상기 제 2 n웰과 상기 제 1 영역에 깊은 졍션을 갖는 제 1 p형 저농도 불순물 도핑영역을 형성하는 단계와,
    상기 제 1 p웰에 제 2 n형 저농도 불순물 도핑영역을 형성하고 상기 제 1 n웰에 제 2 p형 저농도 불순물 도핑영역을 형성하는 단계와,
    상기 제 1 내지 제 4 게이트의 측면에 게이트 측벽스페이서를 형성하는 단계와,
    상기 제 1 p웰에 제 1 n형 고농도 불순물 도핑영역을 형성하고 상기 제 2 p웰에 제 2 n형 고농도 불순물 도핑영역을 형성하며 상기 제 1 영역과 제 2 영역에 제 3 n형고농도 불순물 도핑영역을 형성하는 단계와,
    상기 제 1 n웰에 제 1 p형 고농도 불순물 도핑영역을 형성하고 상기 제 2 n웰에 제 2 p형 고농도 불순물 도핑영역을 형성하며 상기 제 3 영역과 제 4 영역에 제 3 p형 고농도 불순물 도핑영역을 형성하는 단계를 포함하여 이루어진 반도체장치의 제조방법.
  8. 청구항 7에 있어서,
    상기 제 1 내지 제 3 p웰은 자기정렬식으로 형성하는 것이 특징인 반도체장치의 제조방법.
  9. 청구항 7에 있어서,
    저전압에 적합하도록 상기 제 1 p웰과 제 1 n웰에 문턱전압조절용 제 1 이온주입을 실시하고 고전압에 적합하도록 상기 제 2 n웰의 문턱전압 조절용 제 2 이온주입을 실시하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 제조방법.
  10. 청구항 7에 있어서,
    상기 제 1 p웰과 제 1 n웰에는 저전압 CMOS 소자가 형성되고 상기 제 2 p웰과 제 2 n웰에는 고전압 CMOS소자가 형성되며 상기 제 3 p웰에는 npn형 바이폴라 소자가 형성되며 상기 제 3 n웰에는 pnp형 바이폴라 소자가 형성되는 것이 특징인 반도체장치의 제조방법.
  11. 청구항 7에 있어서,
    상기 제 1 두께는 상기 제 2 두께보다 얇게 형성하는 것이 특징인 반도체장치의 제조방법.
  12. 청구항 7에 있어서,
    상기 제 1 내지 제 2 p웰 및 n웰의 경계면에 채널스톱용 이온주입을 실시하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 제조방법.
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