JPH08340108A - Ｍｏｓ電界効果トランジスタとその製造方法 - Google Patents
Ｍｏｓ電界効果トランジスタとその製造方法Info
- Publication number
- JPH08340108A JPH08340108A JP14610795A JP14610795A JPH08340108A JP H08340108 A JPH08340108 A JP H08340108A JP 14610795 A JP14610795 A JP 14610795A JP 14610795 A JP14610795 A JP 14610795A JP H08340108 A JPH08340108 A JP H08340108A
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- Japan
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- gate electrode
- drain diffusion
- oxide film
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Abstract
(57)【要約】
【目的】 パンチスルー防止用拡散層を有するＭＯＳ電
界効果トランジスタにおいて、接合容量を低減しトラン
ジスタの動作を高速化する。 【構成】Ｎ＋型のソース拡散層（１９）及びドレイン拡
散層（２０）の下に隣接して、接合容量低減用のＮ−型
拡散層（２１）を形成した。
界効果トランジスタにおいて、接合容量を低減しトラン
ジスタの動作を高速化する。 【構成】Ｎ＋型のソース拡散層（１９）及びドレイン拡
散層（２０）の下に隣接して、接合容量低減用のＮ−型
拡散層（２１）を形成した。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ電界効果トラン
ジスタとその製造方法に関するものである。
ジスタとその製造方法に関するものである。
【０００２】
【従来の技術】図６は、従来のＮチャネル型のＭＯＳ電
界効果トランジスタを示す断面図である。図において、
（１）はＰ型のシリコン基板、（２）はＬＯＣＯＳ酸化
膜、（３）はゲート酸化膜であり、（４）はゲート酸化
膜（３）上に形成したゲート電極である。（５），
（６）は、Ｎ−型のソース拡散層及びドレイン拡散層で
あって、ゲート電極（４）をマスクとしたイオン注入に
より形成している。（７）は、Ｐ−型のパンチスルー防
止用拡散層であって、同様に、ゲート電極（４）をマス
クとしたイオン注入により、Ｎ−型のソース拡散層
（５）及びドレイン拡散層（６）の下に隣接して形成し
ている。また、（８），（９）は、Ｎ＋型のソース拡散
層及びドレイン拡散層であって、ゲート電極（４）の側
壁に形成したスペーサ酸化膜（１０）をマスクとしたイ
オン注入により形成している。
界効果トランジスタを示す断面図である。図において、
（１）はＰ型のシリコン基板、（２）はＬＯＣＯＳ酸化
膜、（３）はゲート酸化膜であり、（４）はゲート酸化
膜（３）上に形成したゲート電極である。（５），
（６）は、Ｎ−型のソース拡散層及びドレイン拡散層で
あって、ゲート電極（４）をマスクとしたイオン注入に
より形成している。（７）は、Ｐ−型のパンチスルー防
止用拡散層であって、同様に、ゲート電極（４）をマス
クとしたイオン注入により、Ｎ−型のソース拡散層
（５）及びドレイン拡散層（６）の下に隣接して形成し
ている。また、（８），（９）は、Ｎ＋型のソース拡散
層及びドレイン拡散層であって、ゲート電極（４）の側
壁に形成したスペーサ酸化膜（１０）をマスクとしたイ
オン注入により形成している。
【０００３】上記のＭＯＳ電界効果トランジスタによれ
ば、Ｎ−型のソース拡散層（５）及びドレイン拡散層
（６）の下に隣接してＰ−型のパンチスルー防止用拡散
層（７）を形成しているので、いわゆる短チャネル効果
を抑止し、微細なＭＯＳ電界効果トランジスタを得るこ
とができる。
ば、Ｎ−型のソース拡散層（５）及びドレイン拡散層
（６）の下に隣接してＰ−型のパンチスルー防止用拡散
層（７）を形成しているので、いわゆる短チャネル効果
を抑止し、微細なＭＯＳ電界効果トランジスタを得るこ
とができる。
【０００４】
【発明が解決しようとする課題】しかしながら、Ｎ＋型
のソース拡散層（８）及びドレイン拡散層（９）の下に
Ｐ−型のパンチスルー防止用拡散層（７）の一部がはみ
出すと、その接合部分での基板濃度が高まり、Ｎ＋型の
ソース拡散層（８）及びドレイン拡散層（９）とシリコ
ン基板（１）間の接合容量が大きくなり、ＭＯＳ電界効
果トランジスタを高速化する妨げとなる。
のソース拡散層（８）及びドレイン拡散層（９）の下に
Ｐ−型のパンチスルー防止用拡散層（７）の一部がはみ
出すと、その接合部分での基板濃度が高まり、Ｎ＋型の
ソース拡散層（８）及びドレイン拡散層（９）とシリコ
ン基板（１）間の接合容量が大きくなり、ＭＯＳ電界効
果トランジスタを高速化する妨げとなる。
【０００５】そこで、一般にポケットイオン注入と呼ば
れているように、Ｐ−型のパンチスルー防止用拡散層
（７）をゲート電極（４）の両端部の領域に限定して形
成することが提案されているが、そのためにイオン注入
のマスクが増加するという問題がある。
れているように、Ｐ−型のパンチスルー防止用拡散層
（７）をゲート電極（４）の両端部の領域に限定して形
成することが提案されているが、そのためにイオン注入
のマスクが増加するという問題がある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明のＭＯＳ電界効果トランジスタは、図５に示
すように、Ｎ＋型のソース拡散層（１９）及びドレイン
拡散層（２０）の下に隣接して、接合容量低減用のＮ−
型拡散層（２１）を形成した。また、本発明のＭＯＳ電
界効果トランジスタは、図１に示すように、シリコン基
板（１１）上にゲート酸化膜（１３）を形成し、図２に
示すように、ゲート酸化膜（１３）上にゲート電極（１
４）を形成し、図３に示すように、そのゲート電極（１
４）とそのパターニングのために使用したゲート電極
（１４）上のレジスト膜（１４Ａ）をマスクとして、リ
ン（31Ｐ＋）をイオン注入し、ゲート電極（１４）の両
側のシリコン基板（１１）表面にＮ−型のソース拡散層
（１５）及びドレイン拡散層（１６）を形成し、さら
に、ボロン（11Ｂ＋）をイオン注入してＮ−型のソース
拡散層（１５）及びドレイン拡散層（１６）の下に隣接
してＰ−型のパンチスルー防止用拡散層（１７）を形成
する。
に、本発明のＭＯＳ電界効果トランジスタは、図５に示
すように、Ｎ＋型のソース拡散層（１９）及びドレイン
拡散層（２０）の下に隣接して、接合容量低減用のＮ−
型拡散層（２１）を形成した。また、本発明のＭＯＳ電
界効果トランジスタは、図１に示すように、シリコン基
板（１１）上にゲート酸化膜（１３）を形成し、図２に
示すように、ゲート酸化膜（１３）上にゲート電極（１
４）を形成し、図３に示すように、そのゲート電極（１
４）とそのパターニングのために使用したゲート電極
（１４）上のレジスト膜（１４Ａ）をマスクとして、リ
ン（31Ｐ＋）をイオン注入し、ゲート電極（１４）の両
側のシリコン基板（１１）表面にＮ−型のソース拡散層
（１５）及びドレイン拡散層（１６）を形成し、さら
に、ボロン（11Ｂ＋）をイオン注入してＮ−型のソース
拡散層（１５）及びドレイン拡散層（１６）の下に隣接
してＰ−型のパンチスルー防止用拡散層（１７）を形成
する。
【０００７】次に、図４に示すように、レジスト膜（１
４Ａ）を除去し、ゲート電極（１４）の側壁にスペーサ
酸化膜（１８）を形成する。そして、そのゲート電極
（１４）及びスペーサ酸化膜（１８）をマスクとして、
砒素（75Ａｓ＋）をイオン注入し、Ｎ＋型のソース拡散
層（１９）及びドレイン拡散層（２０）を形成し、さら
に、リンをイオン注入し、Ｎ＋型のソース拡散層（１
９）及びドレイン拡散層（２０）の下に隣接して、接合
容量低減用のＮ−型拡散層（２１）を形成する。
４Ａ）を除去し、ゲート電極（１４）の側壁にスペーサ
酸化膜（１８）を形成する。そして、そのゲート電極
（１４）及びスペーサ酸化膜（１８）をマスクとして、
砒素（75Ａｓ＋）をイオン注入し、Ｎ＋型のソース拡散
層（１９）及びドレイン拡散層（２０）を形成し、さら
に、リンをイオン注入し、Ｎ＋型のソース拡散層（１
９）及びドレイン拡散層（２０）の下に隣接して、接合
容量低減用のＮ−型拡散層（２１）を形成する。
【０００８】
【作用】本発明のＭＯＳ電界効果トランジスタによれ
ば、Ｎ＋型のソース拡散層（１９）及びドレイン拡散層
（２０）の下に隣接して、接合容量低減用のＮ−型拡散
層（２１）を形成しているので、パンチスルー防止用拡
散層（１７）がＮ＋型のソース拡散層（１９）及びドレ
イン拡散層（２０）の下にはみ出しても、それをコンペ
ンセートすることができ、高速動作が可能になる。
ば、Ｎ＋型のソース拡散層（１９）及びドレイン拡散層
（２０）の下に隣接して、接合容量低減用のＮ−型拡散
層（２１）を形成しているので、パンチスルー防止用拡
散層（１７）がＮ＋型のソース拡散層（１９）及びドレ
イン拡散層（２０）の下にはみ出しても、それをコンペ
ンセートすることができ、高速動作が可能になる。
【０００９】また、本発明のＭＯＳ電界効果トランジス
タの製造方法によれば、接合容量低減用のＮ−型拡散層
（２１）は、ゲート電極（１４）及びスペーサ酸化膜
（１８）をマスクとして、セルフアラインで形成してい
るので、マスクが増加することはなく、従来のポケット
イオン注入に比し製造工程が簡単であるという利点があ
る。
タの製造方法によれば、接合容量低減用のＮ−型拡散層
（２１）は、ゲート電極（１４）及びスペーサ酸化膜
（１８）をマスクとして、セルフアラインで形成してい
るので、マスクが増加することはなく、従来のポケット
イオン注入に比し製造工程が簡単であるという利点があ
る。
【００１０】
【実施例】以下で、本発明の一実施例を図１乃至図６を
参照しながら説明する。まず、図１に示すように、ボロ
ンを１Ｅ１６／ｃｍ3〜１Ｅ１７／ｃｍ3の濃度にドープ
したＰ型シリコン基板（１１）を準備し、その基板（１
１）の表面に素子分離用酸化膜（１２）を形成する。
参照しながら説明する。まず、図１に示すように、ボロ
ンを１Ｅ１６／ｃｍ3〜１Ｅ１７／ｃｍ3の濃度にドープ
したＰ型シリコン基板（１１）を準備し、その基板（１
１）の表面に素子分離用酸化膜（１２）を形成する。
【００１１】次に、図２に示すように、１５０Å程度の
ゲート酸化膜（１３）を形成し、ゲート酸化膜（１３）
上にＮ型不純物（例えば、リン、砒素）をドープしたポ
リシリコンからなる約４０００Åのゲート電極（１４）
を形成する。次に、図３に示すように、そのゲート電極
（１４）そのパターニングのために使用したゲート電極
（１４）上のレジスト膜（１４Ａ）をマスクとして、リ
ン（31Ｐ＋）を加速エネルギー６０ＫｅＶ，注入量３Ｅ
１３／ｃｍ2の条件下でイオン注入し、ゲート電極（１
４）の両側のシリコン基板（１１）表面に、Ｎ−型のソ
ース拡散層（１５）及びドレイン拡散層（１６）を形成
し、さらに、ボロン（11Ｂ＋）を加速エネルギー８０Ｋ
ｅＶ，注入量１Ｅ１３／ｃｍ2の条件下でイオン注入
し、Ｎ−型のソース拡散層（１５）及びドレイン拡散層
（１６）の下に隣接してＰ−型のパンチスルー防止用拡
散層（１７）を形成する。
ゲート酸化膜（１３）を形成し、ゲート酸化膜（１３）
上にＮ型不純物（例えば、リン、砒素）をドープしたポ
リシリコンからなる約４０００Åのゲート電極（１４）
を形成する。次に、図３に示すように、そのゲート電極
（１４）そのパターニングのために使用したゲート電極
（１４）上のレジスト膜（１４Ａ）をマスクとして、リ
ン（31Ｐ＋）を加速エネルギー６０ＫｅＶ，注入量３Ｅ
１３／ｃｍ2の条件下でイオン注入し、ゲート電極（１
４）の両側のシリコン基板（１１）表面に、Ｎ−型のソ
ース拡散層（１５）及びドレイン拡散層（１６）を形成
し、さらに、ボロン（11Ｂ＋）を加速エネルギー８０Ｋ
ｅＶ，注入量１Ｅ１３／ｃｍ2の条件下でイオン注入
し、Ｎ−型のソース拡散層（１５）及びドレイン拡散層
（１６）の下に隣接してＰ−型のパンチスルー防止用拡
散層（１７）を形成する。
【００１２】次に、図４に示すように、レジスト膜（１
４Ａ）を除去し、ゲート電極（１４）の側壁にスペーサ
酸化膜（１８）を形成する。この工程は、全面にＣＶＤ
法によリ、シリコン酸化膜を約３０００Å堆積し、これ
をエッチバックすることで形成している。そして、その
ゲート電極（１４）及びスペーサ酸化膜（１８）をマス
クとして、砒素（75Ａｓ＋）を加速エネルギー６０Ｋｅ
Ｖ，注入量５Ｅ１５／ｃｍ2の条件でイオン注入し、Ｎ
＋型のソース拡散層（１９）及びドレイン拡散層（２
０）を形成し、さらに、リン（31Ｐ＋）を加速エネルギ
ー１６０ＫｅＶ，注入量５Ｅ１３／ｃｍ2の条件でイオ
ン注入し、Ｎ＋型のソース拡散層（１９）及びドレイン
拡散層（２０）の下に隣接して、接合容量低減用のＮ−
型拡散層（２１）を形成する。なお、この砒素（75Ａｓ
＋）イオン注入とリン（31Ｐ＋）イオン注入は逆の順序
で行ってもよい。
４Ａ）を除去し、ゲート電極（１４）の側壁にスペーサ
酸化膜（１８）を形成する。この工程は、全面にＣＶＤ
法によリ、シリコン酸化膜を約３０００Å堆積し、これ
をエッチバックすることで形成している。そして、その
ゲート電極（１４）及びスペーサ酸化膜（１８）をマス
クとして、砒素（75Ａｓ＋）を加速エネルギー６０Ｋｅ
Ｖ，注入量５Ｅ１５／ｃｍ2の条件でイオン注入し、Ｎ
＋型のソース拡散層（１９）及びドレイン拡散層（２
０）を形成し、さらに、リン（31Ｐ＋）を加速エネルギ
ー１６０ＫｅＶ，注入量５Ｅ１３／ｃｍ2の条件でイオ
ン注入し、Ｎ＋型のソース拡散層（１９）及びドレイン
拡散層（２０）の下に隣接して、接合容量低減用のＮ−
型拡散層（２１）を形成する。なお、この砒素（75Ａｓ
＋）イオン注入とリン（31Ｐ＋）イオン注入は逆の順序
で行ってもよい。
【００１３】この後、図５に示すように、全面にＢＰＳ
Ｇ膜等の層間絶縁膜（２２）をＣＶＤ法により形成し９
００℃から９５０℃における熱処理を行う。その後は図
示しないが、その層間絶縁膜（２２）にコンタクト孔を
形成し、ソース拡散層（１９）及びドレイン拡散層（２
０）とコンタクトする電極層を形成する。以上の工程
で、ＭＯＳ電界効果トランジシタを完成する。
Ｇ膜等の層間絶縁膜（２２）をＣＶＤ法により形成し９
００℃から９５０℃における熱処理を行う。その後は図
示しないが、その層間絶縁膜（２２）にコンタクト孔を
形成し、ソース拡散層（１９）及びドレイン拡散層（２
０）とコンタクトする電極層を形成する。以上の工程
で、ＭＯＳ電界効果トランジシタを完成する。
【００１４】上記のＭＯＳ電界効果トランジスタによれ
ば、Ｎ＋型のソース拡散層（１９）及びドレイン拡散層
（２０）の下に隣接して、接合容量低減用のＮ−型拡散
層（２１）を形成しているので、パンチスルー防止用拡
散層（１７）がＮ＋型のソース拡散層（１９）及びドレ
イン拡散層（２０）の下にはみ出しても、それをコンペ
ンセートすることができ、高速動作が可能になる。
ば、Ｎ＋型のソース拡散層（１９）及びドレイン拡散層
（２０）の下に隣接して、接合容量低減用のＮ−型拡散
層（２１）を形成しているので、パンチスルー防止用拡
散層（１７）がＮ＋型のソース拡散層（１９）及びドレ
イン拡散層（２０）の下にはみ出しても、それをコンペ
ンセートすることができ、高速動作が可能になる。
【００１５】図７及び図８は、ＭＯＳ電界効果トランジ
スタの断面における等電位線をデバイスシミュレーショ
ンにより表した図であり、図７が従来例に係る図であ
り、図８が本発明に係る図である。本発明による等電位
線はソースドレイン拡散層（１９，２０）の部分で従来
例に比して拡がっている。これは、空乏層が拡がってい
るためであり、接合容量が低減されていることを示して
いる。なお、このときのバイアス条件は、ソース電圧Ｖ
ｓ＝０Ｖ，ドレイン電圧Ｖｄ＝０Ｖ，ゲート電圧Ｖｇ＝
０Ｖ，基板電圧Ｖｂ＝−３Ｖとした。
スタの断面における等電位線をデバイスシミュレーショ
ンにより表した図であり、図７が従来例に係る図であ
り、図８が本発明に係る図である。本発明による等電位
線はソースドレイン拡散層（１９，２０）の部分で従来
例に比して拡がっている。これは、空乏層が拡がってい
るためであり、接合容量が低減されていることを示して
いる。なお、このときのバイアス条件は、ソース電圧Ｖ
ｓ＝０Ｖ，ドレイン電圧Ｖｄ＝０Ｖ，ゲート電圧Ｖｇ＝
０Ｖ，基板電圧Ｖｂ＝−３Ｖとした。
【００１６】
【発明の効果】以上説明したように、本発明のＭＯＳ電
界効果トランジスタによれば、Ｎ＋型のソース拡散層
（１９）及びドレイン拡散層（２０）の下に隣接して、
接合容量低減用のＮ−型拡散層（２１）を形成している
ので、パンチスルー防止用拡散層（１７）がＮ＋型のソ
ース拡散層（１９）及びドレイン拡散層（２０）の下に
はみ出しても、それをコンペンセートすることができ、
高速動作が可能になる。
界効果トランジスタによれば、Ｎ＋型のソース拡散層
（１９）及びドレイン拡散層（２０）の下に隣接して、
接合容量低減用のＮ−型拡散層（２１）を形成している
ので、パンチスルー防止用拡散層（１７）がＮ＋型のソ
ース拡散層（１９）及びドレイン拡散層（２０）の下に
はみ出しても、それをコンペンセートすることができ、
高速動作が可能になる。
【００１７】また、本発明のＭＯＳ電界効果トランジス
タの製造方法によれば、接合容量低減用のＮ−型拡散層
（２１）は、ゲート電極（１４）及びスペーサ酸化膜
（１８）をマスクとして、セルフアラインで形成してい
るので、マスクが増加することはなく、従来のポケット
イオン注入に比し製造工程が簡単であるという利点があ
る。
タの製造方法によれば、接合容量低減用のＮ−型拡散層
（２１）は、ゲート電極（１４）及びスペーサ酸化膜
（１８）をマスクとして、セルフアラインで形成してい
るので、マスクが増加することはなく、従来のポケット
イオン注入に比し製造工程が簡単であるという利点があ
る。
【図１】本発明の実施例に係るＭＯＳ電界効果トランジ
スタの製造方法を示す第１の断面図である。
スタの製造方法を示す第１の断面図である。
【図２】本発明の実施例に係るＭＯＳ電界効果トランジ
スタの製造方法を示す第２の断面図である。
スタの製造方法を示す第２の断面図である。
【図３】本発明の実施例に係るＭＯＳ電界効果トランジ
スタの製造方法を示す第３の断面図である。
スタの製造方法を示す第３の断面図である。
【図４】本発明の実施例に係るＭＯＳ電界効果トランジ
スタの製造方法を示す第４の断面図である。
スタの製造方法を示す第４の断面図である。
【図５】本発明の実施例に係るＭＯＳ電界効果トランジ
スタの製造方法を示す第５の断面図である。
スタの製造方法を示す第５の断面図である。
【図６】従来例に係るＭＯＳ電界効果トランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図７】従来例に係るＭＯＳ電界効果トランジスタの断
面の等電位線を示す図である。
面の等電位線を示す図である。
【図８】本発明に係るＭＯＳ電界効果トランジスタの断
面の等電位線を示す図である。
面の等電位線を示す図である。
Claims (2)
- 【請求項１】 一導電型の半導体基板上に形成されたゲ
ート酸化膜と、前記ゲート酸化膜上に形成されたゲート
電極と、前記ゲート電極の両端に整合するように前記半
導体基板表面に形成された低濃度ソースドレイン拡散層
と、前記低濃度ソースドレイン拡散層の下に隣接して形
成された一導電型のパンチスルー防止用拡散層と、前記
ゲート電極の両側の側壁に形成されたスペーサ膜と、前
記スペーサ膜の端に整合するように前記半導体基板表面
に形成された高濃度ソースドレイン拡散層と、前記高濃
度ソースドレイン拡散層の下に隣接して形成された逆導
電型の低濃度拡散層とを有し、前記低濃度拡散層により
高濃度ソースドレイン拡散層と前記基板間の接合容量を
低減したことを特徴とするＭＯＳ電界効果トランジス
タ。 - 【請求項２】 一導電型の半導体基板上にゲート酸化膜
を形成する工程、 前記ゲート酸化膜上にゲート電極を形成する工程、 前記ゲート電極をマスクとしたイオン注入により前記半
導体基板の表面に低濃度ソースドレイン拡散層を形成す
る工程、 前記ゲート電極をマスクとしたイオン注入により前記低
濃度ソースドレイン拡散層の下に隣接して一導電型のパ
ンチスルー防止用拡散層を形成する工程、 前記ゲート電極の両側の側壁にスペーサ膜を形成する工
程、 前記ゲート電極及び前記スペーサ膜をマスクとしたイオ
ン注入により半導体基板表面に高濃度ソースドレイン拡
散層を形成する工程、 前記ゲート電極及び前記スペーサ膜をマスクとしたイオ
ン注入により前記高濃度ソースドレイン拡散層の下に隣
接して逆導電型の低濃度拡散層とを形成する工程とを有
し、前記低濃度拡散層により高濃度ソースドレイン拡散
層と前記基板間の接合容量を低減したことを特徴とする
ＭＯＳ電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14610795A JPH08340108A (ja) | 1995-06-13 | 1995-06-13 | Ｍｏｓ電界効果トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14610795A JPH08340108A (ja) | 1995-06-13 | 1995-06-13 | Ｍｏｓ電界効果トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08340108A true JPH08340108A (ja) | 1996-12-24 |
Family
ID=15400315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14610795A Pending JPH08340108A (ja) | 1995-06-13 | 1995-06-13 | Ｍｏｓ電界効果トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08340108A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002530889A (ja) * | 1998-11-25 | 2002-09-17 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 不揮発性メモリの周辺トランジスタ |
| JP2003526943A (ja) * | 2000-03-13 | 2003-09-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 深い接合を有するソース／ドレイン領域を形成する方法 |
-
1995
- 1995-06-13 JP JP14610795A patent/JPH08340108A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002530889A (ja) * | 1998-11-25 | 2002-09-17 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 不揮発性メモリの周辺トランジスタ |
| JP2003526943A (ja) * | 2000-03-13 | 2003-09-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 深い接合を有するソース／ドレイン領域を形成する方法 |
| JP4889901B2 (ja) * | 2000-03-13 | 2012-03-07 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 深い接合を有するソース／ドレイン領域を形成する方法 |
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