JP2806753B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JP2806753B2 JP2806753B2 JP5221569A JP22156993A JP2806753B2 JP 2806753 B2 JP2806753 B2 JP 2806753B2 JP 5221569 A JP5221569 A JP 5221569A JP 22156993 A JP22156993 A JP 22156993A JP 2806753 B2 JP2806753 B2 JP 2806753B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の製造
方法に関し、特に相補型電界効果トランジスタとバイポ
ーラトランジスタを同一基板上に形成するＢｉ−ＣＭＯ
Ｓ集積回路の製造方法に関する。
方法に関し、特に相補型電界効果トランジスタとバイポ
ーラトランジスタを同一基板上に形成するＢｉ−ＣＭＯ
Ｓ集積回路の製造方法に関する。
【０００２】
【従来の技術】従来の半導体集積回路における、相補型
電界効果トランジスタの製造方法の一例が特開昭６４−
７５５３号公報に記載されている。
電界効果トランジスタの製造方法の一例が特開昭６４−
７５５３号公報に記載されている。
【０００３】図３（ａ），（ｂ）は従来の半導体集積回
路の製造方法の第１の例を説明するための工程順に示し
た半導体チップの断面図である。
路の製造方法の第１の例を説明するための工程順に示し
た半導体チップの断面図である。
【０００４】まず、図３（ａ）に示すように、シリコン
基板２１にｐ型ウェル２２とｎ型ウェル２３を形成し、
さらにフィールド酸化膜２４を形成して素子形成領域を
区画し、その素子形成領域の表面にゲート酸化膜（図示
せず）を介してゲート電極２５を形成する。次に、全面
に酸化シリコン膜２６を堆積してｐ型ウェル２２上の酸
化シリコン膜２６を選択的に除去した後ゲート電極２５
をマスクとして低濃度のリンイオンを浅くイオン注入す
る。次に、全面に酸化シリコン膜を堆積して異方性エッ
チング法で全面をエッチバックして側壁スペーサ２７ａ
を形成し、ｎ型ウェル２３上に酸化シリコン膜２６を残
した状態で、側壁スペーサ２７ａをマスクとしてヒ素イ
オンをイオン注入しｎ+ 型拡散層２８を形成し、ＬＤＤ
構造のＮＭＯＳトランジスタを形成する。
基板２１にｐ型ウェル２２とｎ型ウェル２３を形成し、
さらにフィールド酸化膜２４を形成して素子形成領域を
区画し、その素子形成領域の表面にゲート酸化膜（図示
せず）を介してゲート電極２５を形成する。次に、全面
に酸化シリコン膜２６を堆積してｐ型ウェル２２上の酸
化シリコン膜２６を選択的に除去した後ゲート電極２５
をマスクとして低濃度のリンイオンを浅くイオン注入す
る。次に、全面に酸化シリコン膜を堆積して異方性エッ
チング法で全面をエッチバックして側壁スペーサ２７ａ
を形成し、ｎ型ウェル２３上に酸化シリコン膜２６を残
した状態で、側壁スペーサ２７ａをマスクとしてヒ素イ
オンをイオン注入しｎ+ 型拡散層２８を形成し、ＬＤＤ
構造のＮＭＯＳトランジスタを形成する。
【０００５】次に、図３（ｂ）に示すように、全面にフ
ォトレジスト膜２９を塗布してパターニングし、ｎ型ウ
ェル２３上に開口部を形成した後、フォトレジスト膜２
９をマスクとして露出した酸化シリコン膜２６を異方性
エッチングしてゲート電極２５の側面に側壁スペーサ２
７ｂを形成し、フォトレジスト膜２９およびゲート電極
２５，側壁スペーサ２７ｂをマスクにしてホウ素イオン
注入し、ｐ+ 型拡散層３０を形成する。
ォトレジスト膜２９を塗布してパターニングし、ｎ型ウ
ェル２３上に開口部を形成した後、フォトレジスト膜２
９をマスクとして露出した酸化シリコン膜２６を異方性
エッチングしてゲート電極２５の側面に側壁スペーサ２
７ｂを形成し、フォトレジスト膜２９およびゲート電極
２５，側壁スペーサ２７ｂをマスクにしてホウ素イオン
注入し、ｐ+ 型拡散層３０を形成する。
【０００６】このように、フォトレジスト膜のパターニ
ング工程が２回で、ＬＤＤ構造のＮＭＯＳトランジスタ
とＰＭＯＳトランジスタの拡散層を形成する。
ング工程が２回で、ＬＤＤ構造のＮＭＯＳトランジスタ
とＰＭＯＳトランジスタの拡散層を形成する。
【０００７】一方、Ｂｉ−ＣＭＯＳ集積回路において
は、側壁スペーサを形成するためのエッチバックでバイ
ポーラトランジスタのベース表面にダメージを与えない
ように保護する必要があり、その一例が特開平３−１６
５０６０号公報に記載されている。
は、側壁スペーサを形成するためのエッチバックでバイ
ポーラトランジスタのベース表面にダメージを与えない
ように保護する必要があり、その一例が特開平３−１６
５０６０号公報に記載されている。
【０００８】図４は従来の半導体集積回路の製造方法の
第２の例を説明するための半導体チップの断面図であ
る。
第２の例を説明するための半導体チップの断面図であ
る。
【０００９】図４に示すように、ｐ型シリコン基板３１
の上にｎ+ 型埋込層４１，４３及びｐ+ 型埋込層４２を
形成し、これらの埋込層を含む表面にｎ- 型エピタキシ
ャル層４４を形成する。次に、ｎ- 型エピタキシャル層
４４の表面からｎ+ 型埋込層４３に達するｎ型ウェル３
３と、ｐ+ 型埋込層４２に達するｐ型ウェル３２を形成
し、表面にフィールド酸化膜３４を形成して素子形成領
域を区画した後バイポーラトランジスタのベース形成領
域上に保護膜として酸化シリコン膜４０と多結晶シリコ
ン膜３９の積層膜を形成する。次に、ｐ型ウェル３２お
よびｎ型ウェル３３の表面にそれぞれにゲート酸化膜
（図示せず）を介してゲート電極３５を形成し、低濃度
で浅いｎ型拡散層４５とｐ型拡散層４６を形成する。次
に、ＣＶＤ法で酸化シリコン膜を全面に堆積した後、異
方性プラズマエッチでエッチバックし、ゲート電極３５
の側面に側壁スペーサ３７を形成する。このときバイポ
ーラトランジスタのベース形成領域は、多結晶シリコン
膜３９により保護されているため、プラズマエッチング
によるダメージを防止できる。
の上にｎ+ 型埋込層４１，４３及びｐ+ 型埋込層４２を
形成し、これらの埋込層を含む表面にｎ- 型エピタキシ
ャル層４４を形成する。次に、ｎ- 型エピタキシャル層
４４の表面からｎ+ 型埋込層４３に達するｎ型ウェル３
３と、ｐ+ 型埋込層４２に達するｐ型ウェル３２を形成
し、表面にフィールド酸化膜３４を形成して素子形成領
域を区画した後バイポーラトランジスタのベース形成領
域上に保護膜として酸化シリコン膜４０と多結晶シリコ
ン膜３９の積層膜を形成する。次に、ｐ型ウェル３２お
よびｎ型ウェル３３の表面にそれぞれにゲート酸化膜
（図示せず）を介してゲート電極３５を形成し、低濃度
で浅いｎ型拡散層４５とｐ型拡散層４６を形成する。次
に、ＣＶＤ法で酸化シリコン膜を全面に堆積した後、異
方性プラズマエッチでエッチバックし、ゲート電極３５
の側面に側壁スペーサ３７を形成する。このときバイポ
ーラトランジスタのベース形成領域は、多結晶シリコン
膜３９により保護されているため、プラズマエッチング
によるダメージを防止できる。
【００１０】以後それぞれのウェル内に側壁スペーサ３
７をマスクとしてｎ+ 型拡散層およびｐ+ 型拡散層を形
成してＬＤＤ構造を有するＣＭＯＳトランジスタをバイ
ポーラトランジスタと同一基板上に形成することができ
る。
７をマスクとしてｎ+ 型拡散層およびｐ+ 型拡散層を形
成してＬＤＤ構造を有するＣＭＯＳトランジスタをバイ
ポーラトランジスタと同一基板上に形成することができ
る。
【００１１】
【発明が解決しようとする課題】この従来の半導体集積
回路の製造方法は、第１の例ではＮＭＯＳトランジスタ
領域の拡散層を形成するために酸化シリコン膜２６及び
２７をそれぞれ２回エッチングするため、フィールド酸
化膜２４の膜減りが大きく、イオン注入等のマスクとし
て使用できない上、寄生ＭＯＳ効果の増大の恐れがあ
る。また、１回目の酸化膜エッチングでは側壁スペーサ
を形成させないため等方性エッチを行なうが、ゲート電
極下のゲート酸化膜のエッチングによるスレッシュホー
ルド電圧のばらつきや相互コンダクタンスの低下等を招
くという問題があった。
回路の製造方法は、第１の例ではＮＭＯＳトランジスタ
領域の拡散層を形成するために酸化シリコン膜２６及び
２７をそれぞれ２回エッチングするため、フィールド酸
化膜２４の膜減りが大きく、イオン注入等のマスクとし
て使用できない上、寄生ＭＯＳ効果の増大の恐れがあ
る。また、１回目の酸化膜エッチングでは側壁スペーサ
を形成させないため等方性エッチを行なうが、ゲート電
極下のゲート酸化膜のエッチングによるスレッシュホー
ルド電圧のばらつきや相互コンダクタンスの低下等を招
くという問題があった。
【００１２】また、第２の例では、バイポーラトランジ
スタのベース領域を専用に保護するために専用のフォト
リソグラフィー工程の追加が必要であり、製造工程が長
くなると共に、バイポーラトランジスタの保護膜とし
て、ＣＭＯＳ技術で用いられた酸化膜を残す方法を用い
たとしても、側壁スペーサ形成時のエッチバックのばら
つきによる酸化膜の残膜のばらつきを生じ、その後のエ
ミッタ形成用開口部を形成する際にエミッタ部をオーバ
ーエッチしてｈFEの不安定性、エミッタ−コレクタ間耐
圧の低下を招くという問題があった。
スタのベース領域を専用に保護するために専用のフォト
リソグラフィー工程の追加が必要であり、製造工程が長
くなると共に、バイポーラトランジスタの保護膜とし
て、ＣＭＯＳ技術で用いられた酸化膜を残す方法を用い
たとしても、側壁スペーサ形成時のエッチバックのばら
つきによる酸化膜の残膜のばらつきを生じ、その後のエ
ミッタ形成用開口部を形成する際にエミッタ部をオーバ
ーエッチしてｈFEの不安定性、エミッタ−コレクタ間耐
圧の低下を招くという問題があった。
【００１３】 本発明の半導体集積回路の製造方法は、
はバイポーラトランジスタとＬＤＤ構造のＭＯＳトラン
ジスタとを同一チップ上に形成する半導体集積回路の製
造方法において、前記ＭＯＳトランジスタのゲート電極
を形成した後前記ＭＯＳトランジスタの低濃度ソース・
ドレイン不純物領域を形成するためのイオン注入工程
と、前記ＭＯＳトランジスタ部をフォトレジストで覆い
前記バイポーラトランジスタのベースとなる領域を形成
するためにイオン注入を行う工程と、その後全面に絶縁
膜を堆積した後前記絶縁膜上にフォトレジスト膜を塗布
して前記ＭＯＳトランジスタ上のみ前記フォトレジスト
を除去する工程と、残された前記フォトレジストをマス
クにして前記ＭＯＳトランジスタ上の前記絶縁膜を異方
性エッチングして前記ＭＯＳトランジスタの前記ゲート
電極の側壁に側壁スペーサを形成する工程と、前記ＭＯ
Ｓトランジスタの高濃度ソース・ドレイン不純物領域を
形成するために前記フォトレジスト膜、前記電極および
前記側壁スペーサをマスクとしてイオン注入を行う工程
と、前記フォトレジストを全て除去した後前記バイポー
ラトランジスタの前記ベース領域に設けるエミッタ電極
形成領域のみ前記絶縁膜を開口する工程と、前記開口部
にエミッタ電極を形成する工程とを有する。
はバイポーラトランジスタとＬＤＤ構造のＭＯＳトラン
ジスタとを同一チップ上に形成する半導体集積回路の製
造方法において、前記ＭＯＳトランジスタのゲート電極
を形成した後前記ＭＯＳトランジスタの低濃度ソース・
ドレイン不純物領域を形成するためのイオン注入工程
と、前記ＭＯＳトランジスタ部をフォトレジストで覆い
前記バイポーラトランジスタのベースとなる領域を形成
するためにイオン注入を行う工程と、その後全面に絶縁
膜を堆積した後前記絶縁膜上にフォトレジスト膜を塗布
して前記ＭＯＳトランジスタ上のみ前記フォトレジスト
を除去する工程と、残された前記フォトレジストをマス
クにして前記ＭＯＳトランジスタ上の前記絶縁膜を異方
性エッチングして前記ＭＯＳトランジスタの前記ゲート
電極の側壁に側壁スペーサを形成する工程と、前記ＭＯ
Ｓトランジスタの高濃度ソース・ドレイン不純物領域を
形成するために前記フォトレジスト膜、前記電極および
前記側壁スペーサをマスクとしてイオン注入を行う工程
と、前記フォトレジストを全て除去した後前記バイポー
ラトランジスタの前記ベース領域に設けるエミッタ電極
形成領域のみ前記絶縁膜を開口する工程と、前記開口部
にエミッタ電極を形成する工程とを有する。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】図１（ａ）〜（ｃ）および図２（ａ），
（ｂ）は本発明の一実施例を説明するための工程順に示
した半導体チップの断面図である。
（ｂ）は本発明の一実施例を説明するための工程順に示
した半導体チップの断面図である。
【００１６】まず、図１（ａ）に示すように、ｐ型シリ
コン基板１にｎ+ 型埋め込み層２及びｐ+ 型埋め込み層
３を選択的にそれぞれ形成し、その上にｎ- 型エピタキ
シャル層６を成長させる。次に、ｎ- 型エピタキシャル
層６のＰＭＯＳトランジスタ形成領域にはｎ型ウェル４
を、ＮＭＯＳトランジスタ形成領域にはｐ型ウェル５を
形成する。またｐ型ウェル５はバイポーラトランジスタ
の絶縁分離層としても形成する。次に、所望の領域にフ
ィールド酸化膜７を形成して素子形成領域を区画し、ｎ
型ウェル４とｐ型ウェル５のそれぞれの上にゲート酸化
膜（図示せず）を介してゲート電極９を形成し、ゲート
電極９に整合してＬＤＤ用のｐ型拡散層１０又はｎ型拡
散層１１をそれぞれゲート電極とフォトレジスト膜をマ
スクにしてイオン注入で形成する。また、ｐ型ベース領
域８も、フォトレジスト膜でＭＯＳトランジスタ部を覆
いイオン注入で形成する。
コン基板１にｎ+ 型埋め込み層２及びｐ+ 型埋め込み層
３を選択的にそれぞれ形成し、その上にｎ- 型エピタキ
シャル層６を成長させる。次に、ｎ- 型エピタキシャル
層６のＰＭＯＳトランジスタ形成領域にはｎ型ウェル４
を、ＮＭＯＳトランジスタ形成領域にはｐ型ウェル５を
形成する。またｐ型ウェル５はバイポーラトランジスタ
の絶縁分離層としても形成する。次に、所望の領域にフ
ィールド酸化膜７を形成して素子形成領域を区画し、ｎ
型ウェル４とｐ型ウェル５のそれぞれの上にゲート酸化
膜（図示せず）を介してゲート電極９を形成し、ゲート
電極９に整合してＬＤＤ用のｐ型拡散層１０又はｎ型拡
散層１１をそれぞれゲート電極とフォトレジスト膜をマ
スクにしてイオン注入で形成する。また、ｐ型ベース領
域８も、フォトレジスト膜でＭＯＳトランジスタ部を覆
いイオン注入で形成する。
【００１７】次に、図１（ｂ）に示すように、全面に、
ＣＶＤ法で酸化シリコン膜１２を１００〜３００ｎｍの
厚さに堆積する。
ＣＶＤ法で酸化シリコン膜１２を１００〜３００ｎｍの
厚さに堆積する。
【００１８】次に、図１（ｃ）に示すように、酸化シリ
コン膜１２の上にフォトレジスト膜１３ａを塗布してパ
ターニングし、このフォトレジスト膜１３ａをマスクと
してＰＭＯＳトランジスタ形成領域の酸化シリコン膜１
２をプラズマエッチングにより異方性エッチングしゲー
ト電極９の側面に側壁スペーサ１５ａを形成する。次
に、同じフォトレジスト膜１３ａを用い側壁スペーサ１
５ａをマスクとしてホウ素イオンをイオン注入し、ソー
ス・ドレイン領域のｐ+ 型拡散層１４を形成する。
コン膜１２の上にフォトレジスト膜１３ａを塗布してパ
ターニングし、このフォトレジスト膜１３ａをマスクと
してＰＭＯＳトランジスタ形成領域の酸化シリコン膜１
２をプラズマエッチングにより異方性エッチングしゲー
ト電極９の側面に側壁スペーサ１５ａを形成する。次
に、同じフォトレジスト膜１３ａを用い側壁スペーサ１
５ａをマスクとしてホウ素イオンをイオン注入し、ソー
ス・ドレイン領域のｐ+ 型拡散層１４を形成する。
【００１９】次に、図２（ａ）に示すように、フォトレ
ジスト膜１３ａを除去した後、全面にフォトレジスト膜
１３ｂを塗布してパターニングし、フォトレジスト膜１
３ｂをマスクとしてＮＭＯＳトランジスタ形成領域の酸
化シリコン膜１２を異方性エッチングしてゲート電極９
の側面に側壁スペーサ１５ｂを形成する。次に、同じフ
ォトレジスト膜１３ｂを用い側壁スペーサ１５ｂをマス
クとしてリンイオンをイオン注入しソース・ドレイン領
域のｎ+ 型拡散層１６を形成する。
ジスト膜１３ａを除去した後、全面にフォトレジスト膜
１３ｂを塗布してパターニングし、フォトレジスト膜１
３ｂをマスクとしてＮＭＯＳトランジスタ形成領域の酸
化シリコン膜１２を異方性エッチングしてゲート電極９
の側面に側壁スペーサ１５ｂを形成する。次に、同じフ
ォトレジスト膜１３ｂを用い側壁スペーサ１５ｂをマス
クとしてリンイオンをイオン注入しソース・ドレイン領
域のｎ+ 型拡散層１６を形成する。
【００２０】ここで、ＰＭＯＳトランジスタおよびＮＭ
ＯＳトランジスタを形成する際のバイポーラトランジス
タのベース領域上はマスクされており、エッチバックに
よるダメージは一切与えないようになっている。
ＯＳトランジスタを形成する際のバイポーラトランジス
タのベース領域上はマスクされており、エッチバックに
よるダメージは一切与えないようになっている。
【００２１】次に、図２（ｂ）に示すように、フォトレ
ジスト膜１３ｂを除去した後、全面に保護膜として酸化
シリコン膜１７を堆積し、ベース領域内の酸化シリコン
膜１７，１２に開口部を設け、開口部を含む表面に多結
晶シリコン膜を堆積してヒ素イオンをイオン注入してパ
ターニングし、エミッタ電極１８を形成する。次に、熱
処理によりエミッタ電極１８より不純物をベース領域８
内に拡散させ、ｎ+ 型エミッタ領域１９を形成する。
ジスト膜１３ｂを除去した後、全面に保護膜として酸化
シリコン膜１７を堆積し、ベース領域内の酸化シリコン
膜１７，１２に開口部を設け、開口部を含む表面に多結
晶シリコン膜を堆積してヒ素イオンをイオン注入してパ
ターニングし、エミッタ電極１８を形成する。次に、熱
処理によりエミッタ電極１８より不純物をベース領域８
内に拡散させ、ｎ+ 型エミッタ領域１９を形成する。
【００２２】なお、ＰＭＯＳを形成する工程でバイポー
ラトランジスタのグラフトベース形成領域上のフォトレ
ジスト膜１３ａを選択的に開口してｐ+ 型拡散層を形成
しても良い。
ラトランジスタのグラフトベース形成領域上のフォトレ
ジスト膜１３ａを選択的に開口してｐ+ 型拡散層を形成
しても良い。
【００２３】
【発明の効果】以上説明したように本発明は、ＣＭＯＳ
トランジスタ形成領域およびバイポーラトランジスタ形
成領域を含む表面に絶縁膜を堆積してＮＭＯＳトランジ
スタ形成領域とＰＭＯＳトランジスタ形成領域の絶縁膜
をそれぞれ独立にエッチバックし、それぞれのゲート電
極の側面に側壁スペーサを形成してＬＤＤ構造のＣＭＯ
Ｓトランジスタを形成することにより、バイポーラトラ
ンジスタのベース領域を被覆する絶縁膜でエッチバック
から保護することができ、ｈFEのリニアリティの良いバ
イポーラトランジスタを形成することができる。
トランジスタ形成領域およびバイポーラトランジスタ形
成領域を含む表面に絶縁膜を堆積してＮＭＯＳトランジ
スタ形成領域とＰＭＯＳトランジスタ形成領域の絶縁膜
をそれぞれ独立にエッチバックし、それぞれのゲート電
極の側面に側壁スペーサを形成してＬＤＤ構造のＣＭＯ
Ｓトランジスタを形成することにより、バイポーラトラ
ンジスタのベース領域を被覆する絶縁膜でエッチバック
から保護することができ、ｈFEのリニアリティの良いバ
イポーラトランジスタを形成することができる。
【００２４】また、ＭＯＳトランジスタにおけるスレッ
シュホールド電圧の安定性やフィールド酸化膜厚の減少
に起因する寄生ＭＯＳ効果を防止することができる。
シュホールド電圧の安定性やフィールド酸化膜厚の減少
に起因する寄生ＭＯＳ効果を防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施例を説明するため工程順に示し
た半導体チップの断面図。
た半導体チップの断面図。
【図２】本発明の一実施例を説明するため工程順に示し
た半導体チップの断面図。
た半導体チップの断面図。
【図３】従来の半導体集積回路の製造方法の第１の例を
説明するための工程順に示した半導体チップの断面図。
説明するための工程順に示した半導体チップの断面図。
【図４】従来の半導体集積回路の製造方法の第２の例を
説明するための半導体チップの断面図。
説明するための半導体チップの断面図。
１，３１ ｐ型シリコン基板 ２，４１，４３ ｎ+ 型埋込層 ３，４２ ｐ+ 型埋込層 ４，２３，３３ ｎ型ウェル ５，２２，３２ ｐ型ウェル ６，４４ ｎ- 型エピタキシャル層 ７，２４，３４ フィールド酸化膜 ８ ｐ型ベース領域 ９，２５，３５ ゲート電極 １０，４６ ｐ型拡散層 １１，４５ ｎ型拡散層 １２，１７，２６，４０ 酸化シリコン膜 １３ａ，１３ｂ，２９ フォトレジスト膜 １４，３０ ｐ+ 型拡散層 １５ａ，１５ｂ，２７ａ，２７ｂ，３７ 側壁スペー
サ １６，２８ ｎ+ 型拡散層 １８ エミッタ電極 １９ ｎ+ 型エミッタ領域 ２１ シリコン基板 ３９ 多結晶シリコン膜
サ １６，２８ ｎ+ 型拡散層 １８ エミッタ電極 １９ ｎ+ 型エミッタ領域 ２１ シリコン基板 ３９ 多結晶シリコン膜
Claims (1)
- 【請求項１】バイポーラトランジスタ、ＬＤＤ構造の一
導電型の第１のＭＯＳトランジスタおよび第二導電型の
第２のＭＯＳトランジスタとを同一チップ上に形成する
半導体集積回路の製造方法において、前記第１のＭＯＳ
トランジスタのゲート電極を形成した後前記第１のＭＯ
Ｓトランジスタの低濃度ソース・ドレイン不純物領域を
形成するための第１のイオン注入工程と、前記第２のＭ
ＯＳトランジスタのゲート電極を形成したのち前記第２
のＭＯＳトランジスタの低濃度ソース・ドレイン不純物
領域を形成するための第２のイオン注入工程と、前記第
１および第２のＭＯＳトランジスタを第１のフォトレジ
スト膜で覆い前記バイポーラトランジスタのベースとな
る領域を形成するためにイオン注入を行う工程と、前記
第１のフォトレジスト膜を除去した後全面に絶縁膜を堆
積する工程と、前記絶縁膜上に第２のフォトレジスト膜
を塗布して前記第１のＭＯＳトランジスタ上のみ選択的
に前記第２のフォトレジスト膜を除去する工程と、残さ
れた前記第２のフォトレジスト膜をマスクにして前記第
１のＭＯＳトランジスタ上の前記絶縁膜を異方性エッチ
ングして前記第１のＭＯＳトランジスタの前記ゲート電
極の側壁に側壁スペーサを形成する工程と、前記第１の
ＭＯＳトランジスタの高濃度ソース・ドレイン不純物領
域を形成するために前記第２のフォトレジスト膜、前記
電極および前記側壁スペーサをマスクとしてイオン注入
を行う工程と、前記第２のフォトレジスト膜を全て除去
した後に第３のフォトレジスト膜を前記絶縁膜上に塗布
して前記第２のＭＯＳトランジスタ上のみ選択的に前記
第３のフォトレジスト膜を選択的に除去する工程と、残
された前記第３のフォトレジスト膜をマスクにして前記
第２のＭＯＳトランジスタ上の前記絶縁膜を異方性エッ
チングして前記第２のＭＯＳトランジスタの前記ゲート
電極の側壁に側壁スペーサを形成する工程と、前記第２
のＭＯＳトランジスタの高濃度ソース・ドレイン不純物
領域を形成するために前記第３のフォトレジスト膜、前
記電極および前記側壁スペーサをマスクとしてイオン注
入を行う工程と、前記第３のフォトレジスト膜を全て除
去した後前記バイポーラトランジスタの前記ベース領域
に設けるエミッタ電極形成領域に対応する前記絶縁膜を
開口する工程と、前記開口部にエミッタ電極を形成する
工程とを有することを特徴とする半導体集積回路の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5221569A JP2806753B2 (ja) | 1993-09-07 | 1993-09-07 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5221569A JP2806753B2 (ja) | 1993-09-07 | 1993-09-07 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0778895A JPH0778895A (ja) | 1995-03-20 |
| JP2806753B2 true JP2806753B2 (ja) | 1998-09-30 |
Family
ID=16768793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5221569A Expired - Lifetime JP2806753B2 (ja) | 1993-09-07 | 1993-09-07 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806753B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3104294B2 (ja) * | 1991-06-17 | 2000-10-30 | 日本電気株式会社 | Ｂｉ−ＣＭＯＳ集積回路の製造方法 |
-
1993
- 1993-09-07 JP JP5221569A patent/JP2806753B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0778895A (ja) | 1995-03-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970107 |