JPH0766972B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0766972B2 JPH0766972B2 JP16046389A JP16046389A JPH0766972B2 JP H0766972 B2 JPH0766972 B2 JP H0766972B2 JP 16046389 A JP16046389 A JP 16046389A JP 16046389 A JP16046389 A JP 16046389A JP H0766972 B2 JPH0766972 B2 JP H0766972B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の製造方法に関し、特にSOI（Sil
icon on Insulator）構造における、Si能動領域の分離
法に関するものである。
icon on Insulator）構造における、Si能動領域の分離
法に関するものである。
第３図に従来方法によるSOI構造におけるSi能動領域の
分離方法を示す。
分離方法を示す。
半導体基板１に高ドースの酸素イオンを150〜200KeVの
加速エネルギーで深く注入し、結晶性Siの薄い（1000〜
2000Å）層３の下層に、シリコン酸化膜の埋め込み絶縁
層２を形成し、次いでフィールド酸化を行い、素子分離
領域４を形成した後に、ゲート酸化膜５を形成し、ゲー
ト電極材６及び酸化膜７を堆積し、パターンニング用レ
ジストマスク８を用いて電極材６および酸化膜７のパタ
ーンニングを行い、ゲート電極を形成する。
加速エネルギーで深く注入し、結晶性Siの薄い（1000〜
2000Å）層３の下層に、シリコン酸化膜の埋め込み絶縁
層２を形成し、次いでフィールド酸化を行い、素子分離
領域４を形成した後に、ゲート酸化膜５を形成し、ゲー
ト電極材６及び酸化膜７を堆積し、パターンニング用レ
ジストマスク８を用いて電極材６および酸化膜７のパタ
ーンニングを行い、ゲート電極を形成する。
次に第３図（ｂ）に示すようにソース・ドレイン領域に
低濃度のイオン注入を行い、ゲート電極の側壁に酸化膜
のスペーサ12を形成し、これらをマスクにして第３図
（ｃ）に示すように高濃度のイオン注入を行ないLDD（L
ightly Doped Drain）構造を形成し、次に第２図（ｄ）
に示すようにシリコン酸化膜などの層間絶縁膜９を堆積
し、ソース・ドレイン部分へコンタクトを形成し、配線
材料10をパターニングしトランジスタを形成している。
低濃度のイオン注入を行い、ゲート電極の側壁に酸化膜
のスペーサ12を形成し、これらをマスクにして第３図
（ｃ）に示すように高濃度のイオン注入を行ないLDD（L
ightly Doped Drain）構造を形成し、次に第２図（ｄ）
に示すようにシリコン酸化膜などの層間絶縁膜９を堆積
し、ソース・ドレイン部分へコンタクトを形成し、配線
材料10をパターニングしトランジスタを形成している。
本SOI構造では深い拡散層が不要であり、寄生トランジ
スタのラッチアップ現象も抑制でき、ｐ−ｎ接合領域の
面積が小さくできるため、容量が大幅に小さくなり、各
トランジスタのスイッチング速度が速くなり、かつ高集
積化に伴うショートチャネル効果を最小限に抑えられ、
微細化が可能である。また、Si能動領域が小さくとれる
ため、インパクトイオン化によって引き起こされるフォ
トカレントやα粒子によるソフトエラーを低減すること
が可能である利点をもっている。
スタのラッチアップ現象も抑制でき、ｐ−ｎ接合領域の
面積が小さくできるため、容量が大幅に小さくなり、各
トランジスタのスイッチング速度が速くなり、かつ高集
積化に伴うショートチャネル効果を最小限に抑えられ、
微細化が可能である。また、Si能動領域が小さくとれる
ため、インパクトイオン化によって引き起こされるフォ
トカレントやα粒子によるソフトエラーを低減すること
が可能である利点をもっている。
従来のSOI構造の半導体装置は以上のように構成されて
いるので、トランジスタのSi能動領域の分離法としてフ
ィールド酸化を用いた素子分離領域を形成する必要があ
り、さらに配線をトランジスタのソース・ドレイン領域
と接続する際、これがゲート電極と電気的に短絡しない
ようにゲート電極とコンタクトとの間に十分に広い領域
を確保する必要があった。このため微細化に伴い、ゲー
ト長が短くなるにもかかわらず、分離法の微細化が十分
でないという問題点があった。
いるので、トランジスタのSi能動領域の分離法としてフ
ィールド酸化を用いた素子分離領域を形成する必要があ
り、さらに配線をトランジスタのソース・ドレイン領域
と接続する際、これがゲート電極と電気的に短絡しない
ようにゲート電極とコンタクトとの間に十分に広い領域
を確保する必要があった。このため微細化に伴い、ゲー
ト長が短くなるにもかかわらず、分離法の微細化が十分
でないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、SOI構造におけるトランジスタのSi能動領域
の分離領域の微細化及び自己整合型コンタクトを形成で
き、微細化を実現できる半導体装置の製造方法を得るこ
とを目的とする。
たもので、SOI構造におけるトランジスタのSi能動領域
の分離領域の微細化及び自己整合型コンタクトを形成で
き、微細化を実現できる半導体装置の製造方法を得るこ
とを目的とする。
この発明に係る半導体装置の製造方法は、トランジスタ
のSi能動領域の分離法として、ポリシリコンゲートを形
成した後に、ゲート電極の側壁に酸化膜のスペーサを形
成し、この酸化膜をマスクにSOI基板の単結晶シリコン
層をエッチングし、この部分に斜めイオン注入法によ
り、または不純物含有のシリコン系塗布膜（SOG）を塗
布したのち熱拡散を行なうことにより、Si能動領域の接
合分離層を形成し、また、絶縁膜を堆積せずに配線材料
を堆積しパターニングを行なうことにより、自己整合型
コンタクトを形成するようにしたものである。
のSi能動領域の分離法として、ポリシリコンゲートを形
成した後に、ゲート電極の側壁に酸化膜のスペーサを形
成し、この酸化膜をマスクにSOI基板の単結晶シリコン
層をエッチングし、この部分に斜めイオン注入法によ
り、または不純物含有のシリコン系塗布膜（SOG）を塗
布したのち熱拡散を行なうことにより、Si能動領域の接
合分離層を形成し、また、絶縁膜を堆積せずに配線材料
を堆積しパターニングを行なうことにより、自己整合型
コンタクトを形成するようにしたものである。
この発明においては、上記構成の方法を用いたから、コ
ンタクト形成プロセスを簡略化できるとともにコンタク
ト領域の面積を縮小でき、Si能動領域の分離の微細化が
可能となる。
ンタクト形成プロセスを簡略化できるとともにコンタク
ト領域の面積を縮小でき、Si能動領域の分離の微細化が
可能となる。
以下、この発明の一実施例を図について説明する。
第１図において、１は半導体基板、２は酸化膜、３は結
晶性シリコン層（SOI）、５は酸化膜等のゲート絶縁
膜、６はゲート電極、７は酸化膜、８はゲートパターン
ニング用レジストマスク、10は配線層、11は低濃度不純
物層、12は酸化膜スペーサ、13は高濃度不純物層であ
る。
晶性シリコン層（SOI）、５は酸化膜等のゲート絶縁
膜、６はゲート電極、７は酸化膜、８はゲートパターン
ニング用レジストマスク、10は配線層、11は低濃度不純
物層、12は酸化膜スペーサ、13は高濃度不純物層であ
る。
第２図は第１図（ａ）における上面図を示し、14は素子
分離領域である。
分離領域である。
次に第１図，第２図に従って本発明の製法について説明
する。
する。
第１図（ａ）に示すように、本発明は、半導体基板１上
に酸化膜２を形成し、前記酸化膜２上に薄い結晶性シリ
コン層３を形成するSOI構造を前提とする。この結晶性
シリコン層３は、ｎチャネルトランジスタを形成する場
合、例えばＢをドーズ量２×1012個／cm2，注入エネル
ギー30KeVでイオン注入し、ｐチャンネル層とする。そ
して該構造において、CMOSトランジスタを形成する上に
おいて、第２図に示すように、チャネルの両側を分離す
る必要があるため、ゲート電極のソース・ドレイン方向
と垂直の方向の両側は、通常のLOCOS法等を用いてフィ
ールド酸化による素子分離領域14を形成し、隣り合うト
ランジスタのソース・ドレイン方向はSOI構造の結晶性
シリコン３でつながっている構造とする。
に酸化膜２を形成し、前記酸化膜２上に薄い結晶性シリ
コン層３を形成するSOI構造を前提とする。この結晶性
シリコン層３は、ｎチャネルトランジスタを形成する場
合、例えばＢをドーズ量２×1012個／cm2，注入エネル
ギー30KeVでイオン注入し、ｐチャンネル層とする。そ
して該構造において、CMOSトランジスタを形成する上に
おいて、第２図に示すように、チャネルの両側を分離す
る必要があるため、ゲート電極のソース・ドレイン方向
と垂直の方向の両側は、通常のLOCOS法等を用いてフィ
ールド酸化による素子分離領域14を形成し、隣り合うト
ランジスタのソース・ドレイン方向はSOI構造の結晶性
シリコン３でつながっている構造とする。
次に第１図（ａ）に示すように、ゲート酸化膜５を形成
した後、ゲート電極材料6,酸化膜７を堆積し、パターン
ニング用のレジストマスク８を用いてゲート電極６を形
成する。
した後、ゲート電極材料6,酸化膜７を堆積し、パターン
ニング用のレジストマスク８を用いてゲート電極６を形
成する。
次にｎチャネルトランジスタを形成する場合、ウエハ全
面にn-となるように低濃度不純物，例えばAsをドーズ量
１×1013個／cm2，注入エネルギー30KeVでイオン注入
し、低濃度不純物層11を形成する。
面にn-となるように低濃度不純物，例えばAsをドーズ量
１×1013個／cm2，注入エネルギー30KeVでイオン注入
し、低濃度不純物層11を形成する。
次に第１図（ｂ）に示すように、酸化膜を堆積し、異方
性エッチングを行なうことにより、ゲート電極６の側壁
に酸化膜のスペーサ12を形成する。
性エッチングを行なうことにより、ゲート電極６の側壁
に酸化膜のスペーサ12を形成する。
次に第１図（ｃ）に示すように、前記酸化膜のスペーサ
12をマスクとして結晶性シリコンの低濃度不純物層11を
異方性エッチングし分離する。
12をマスクとして結晶性シリコンの低濃度不純物層11を
異方性エッチングし分離する。
次に斜めイオン注入法を用いて低濃度不純物，例えばAs
をドーズ量１×1015個／cm2，注入エネルギー30KeVでイ
オン注入し、高濃度不純物層n+層13を形成し、LDD構造
を形成する。これによりSi能動領域の両端に低濃度不純
物層11と高濃度不純物層n+層13とからなる接合分離層を
形成することができる。
をドーズ量１×1015個／cm2，注入エネルギー30KeVでイ
オン注入し、高濃度不純物層n+層13を形成し、LDD構造
を形成する。これによりSi能動領域の両端に低濃度不純
物層11と高濃度不純物層n+層13とからなる接合分離層を
形成することができる。
あるいはこの高濃度不純物層n+層13の形成は、拡散用不
純物を含有するシリコン系無機塗布膜（SOG）を塗布
し、熱拡散を行うことにより形成してもよく、このよう
にしてSi能動領域の両端に低濃度不純物層11と高濃度不
純物層n+層13とからなる接合分離層を形成する。
純物を含有するシリコン系無機塗布膜（SOG）を塗布
し、熱拡散を行うことにより形成してもよく、このよう
にしてSi能動領域の両端に低濃度不純物層11と高濃度不
純物層n+層13とからなる接合分離層を形成する。
次に第１図（ｄ）に示すように、配線用材料を堆積し、
パターンニングを行なうことにより配線層10を形成し、
自己整合型コンタクトを形成することができる。
パターンニングを行なうことにより配線層10を形成し、
自己整合型コンタクトを形成することができる。
このように、本実施例では、単結晶シリコン層の能動領
域の分離法として、Si能動領域の両端に接合分離層を形
成し、かつ層間絶縁膜を形成せずに配線用材料を堆積し
パターンニングすることにより自己整合型コンタクトに
よる配線層を形成するようにしたため、各トランジスタ
の微細化が可能となり、高集積化を図ることができる。
域の分離法として、Si能動領域の両端に接合分離層を形
成し、かつ層間絶縁膜を形成せずに配線用材料を堆積し
パターンニングすることにより自己整合型コンタクトに
よる配線層を形成するようにしたため、各トランジスタ
の微細化が可能となり、高集積化を図ることができる。
以上のように、この発明によれば、各トランジスタの能
動領域の分離法として、ポリシリコンゲートを形成した
後に、ゲート電極の側壁に酸化膜のスペーサを形成し、
この酸化膜をマスクにSOI基板の単結晶シリコン層をエ
ッチングし、この部分に斜めイオン注入法により、また
は不純物含有のシリコン系塗布膜（SOG）を塗布したの
ち熱拡散を行なうことにより、Si能動領域の両端に接合
分離層を形成するようにし、さらに層間絶縁膜を堆積せ
ずに配線材料を堆積しパターニングを行なうことによ
り、自己整合型コンタクトによる配線層を形成するよう
にしたため、各能動領域の分離法の微細化が可能とな
り、高集積化が図れる効果がある。
動領域の分離法として、ポリシリコンゲートを形成した
後に、ゲート電極の側壁に酸化膜のスペーサを形成し、
この酸化膜をマスクにSOI基板の単結晶シリコン層をエ
ッチングし、この部分に斜めイオン注入法により、また
は不純物含有のシリコン系塗布膜（SOG）を塗布したの
ち熱拡散を行なうことにより、Si能動領域の両端に接合
分離層を形成するようにし、さらに層間絶縁膜を堆積せ
ずに配線材料を堆積しパターニングを行なうことによ
り、自己整合型コンタクトによる配線層を形成するよう
にしたため、各能動領域の分離法の微細化が可能とな
り、高集積化が図れる効果がある。
第１図はこの発明の一実施例による半導体装置の製造方
法のプロセスフローを示す断面側面図、第２図は第１図
（ａ）の上面図、第３図は従来法のプロセスフローを示
す断面側面図である。 図において、１は半導体基板、２は酸化膜、３は結晶性
シリコン層（SOI）、４は素子分離領域、５はゲート絶
縁膜、６はゲート電極、７は酸化膜、８はパターンニン
グ用レジストマスク、９は層間絶縁膜、10は配線層、11
は低濃度不純物層、12は酸化膜のスペーサ、13は高濃度
イオン注入層、14は素子分離領域である。 なお図中同一符号は同一又は相当部分を示す。
法のプロセスフローを示す断面側面図、第２図は第１図
（ａ）の上面図、第３図は従来法のプロセスフローを示
す断面側面図である。 図において、１は半導体基板、２は酸化膜、３は結晶性
シリコン層（SOI）、４は素子分離領域、５はゲート絶
縁膜、６はゲート電極、７は酸化膜、８はパターンニン
グ用レジストマスク、９は層間絶縁膜、10は配線層、11
は低濃度不純物層、12は酸化膜のスペーサ、13は高濃度
イオン注入層、14は素子分離領域である。 なお図中同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/761 27/12 Ｈ０１Ｌ 21/76 Ｊ 21/88 Ｊ
Claims (1)
- 【請求項１】半導体基板上に絶縁膜層を形成し、前記絶
縁層上に薄い単結晶シリコン層を形成する,SOI構造の半
導体装置を製造する方法において、 前記単結晶シリコン層上にポリシリコンゲート電極を形
成し、 酸化膜のスペーサを前記電極の側壁に形成し、 前記酸化膜スペーサをマスクとして前記単結晶シリコン
層をエッチングし、 前記酸化膜スペーサ及びポリシリコンゲート電極上の酸
化膜をマスクとして斜め不純物注入を行うか、または拡
散用不純物を含有するシリコン系無機塗布膜を塗布し、
熱拡散を行うことにより、Si能動領域の両端に接合分離
層を形成し、 層間絶縁膜の堆積を行なうことなく配線用材料を堆積し
パターニングを行なうことにより自己整合型コンタクト
による配線層を形成することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16046389A JPH0766972B2 (ja) | 1989-06-22 | 1989-06-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16046389A JPH0766972B2 (ja) | 1989-06-22 | 1989-06-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0324735A JPH0324735A (ja) | 1991-02-01 |
| JPH0766972B2 true JPH0766972B2 (ja) | 1995-07-19 |
Family
ID=15715490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16046389A Expired - Fee Related JPH0766972B2 (ja) | 1989-06-22 | 1989-06-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766972B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2717234B2 (ja) * | 1991-05-11 | 1998-02-18 | 株式会社 半導体エネルギー研究所 | 絶縁ゲイト型電界効果半導体装置およびその作製方法 |
| JP2794678B2 (ja) | 1991-08-26 | 1998-09-10 | 株式会社 半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| JP2717237B2 (ja) * | 1991-05-16 | 1998-02-18 | 株式会社 半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| US5236856A (en) * | 1991-08-30 | 1993-08-17 | Micron Technology, Inc. | Method for minimizing diffusion of conductivity enhancing impurities from one region of polysilicon layer to another region and a semiconductor device produced according to the method |
| US5273924A (en) * | 1991-08-30 | 1993-12-28 | Micron Technology, Inc. | Method for forming an SRAM by minimizing diffusion of conductivity enhancing impurities from one region of a polysilicon layer to another region |
| JP2530990B2 (ja) * | 1992-10-15 | 1996-09-04 | 富士通株式会社 | 薄膜トランジスタ・マトリクスの製造方法 |
| US6906383B1 (en) | 1994-07-14 | 2005-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
| US6773971B1 (en) | 1994-07-14 | 2004-08-10 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device having lightly-doped drain (LDD) regions |
| JP3078720B2 (ja) * | 1994-11-02 | 2000-08-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP3173760B2 (ja) | 1994-11-11 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR100227644B1 (ko) * | 1995-06-20 | 1999-11-01 | 김영환 | 반도체 소자의 트랜지스터 제조방법 |
| JPH08248445A (ja) * | 1995-12-22 | 1996-09-27 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置 |
| KR100480578B1 (ko) * | 1997-12-27 | 2005-05-16 | 삼성전자주식회사 | 필드산화막위에소오스/드레인을형성시키는모스트랜지스터의제조방법 |
| US6339005B1 (en) | 1999-10-22 | 2002-01-15 | International Business Machines Corporation | Disposable spacer for symmetric and asymmetric Schottky contact to SOI MOSFET |
| TW480725B (en) * | 2000-04-04 | 2002-03-21 | Matsushita Electric Ind Co Ltd | Thin film semiconductor device and method of producing same |
| JP4943576B2 (ja) * | 2000-10-19 | 2012-05-30 | 白土 猛英 | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
| JP4943577B2 (ja) * | 2000-11-14 | 2012-05-30 | 白土 猛英 | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
-
1989
- 1989-06-22 JP JP16046389A patent/JPH0766972B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0324735A (ja) | 1991-02-01 |
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