JP3078720B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に半導体装置お
よびその製造方法に関し、より特定的には、絶縁層上に
形成された半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】半導体装置の高性能化を図るために、従
来、回路素子が誘電体によって分離された浮遊容量の少
ない半導体装置が開発されている。絶縁膜上に形成され
た薄膜のシリコン層（以下、ＳＯＩ（Silicon On Insul
ator）層という）にトランジスタを形成する場合には、
各トランジスタを分離するためにＭＥＳＡ分離法が用い
られる。このＭＥＳＡ分離法では、分離された各トラン
ジスタは、完全に島状のＳＯＩ層に形成されている。し
たがって、隣接するトランジスタとのラッチアップの影
響を受けないなどの数多くの利点を有する。
【０００３】図１９８〜図２０６は、従来のＭＥＳＡ分
離法を用いるＳＯＩ−ＭＯＳＦＥＴの製造プロセスを示
した断面図である。図２０６を参照して、まず従来のＭ
ＥＳＡ分離法で形成したＳＯＩ−ＭＯＳＦＥＴの構造に
ついて説明する。このＳＯＩ−ＭＯＳＦＥＴでは、シリ
コン基板１上に埋込酸化膜２が形成されている。埋込酸
化膜２上の所定領域には所定の間隔を隔ててＳＯＩ層３
が形成されている。シリコン基板１、埋込酸化膜２およ
びＳＯＩ層３によってＳＯＩ基板が構成されている。Ｐ
ＭＯＳ領域のＳＯＩ層３には所定の間隔を隔ててチャネ
ル領域３ｇを挟むようにＬＤＤ構造を有するソース／ド
レイン領域３ｅおよび３ｆが形成されている。ソース／
ドレイン領域３ｅおよび３ｆの表面上にはチタンシリサ
イド膜８ａが形成されている。チャネル領域３ｇ上には
ゲート酸化膜５０を介してゲート電極６が形成されてお
り、そのゲート電極６の上部表面上にもチタンシリサイ
ド膜８ａが形成されている。ゲート電極６の側表面に接
触するようにサイドウォール酸化膜１３が形成されてい
る。
【０００４】一方、ＮＭＯＳ領域のＳＯＩ層３には、チ
ャネル領域３ｄを挟むように所定の間隔を隔ててＬＤＤ
構造を有するソース／ドレイン領域３ｂおよび３ｃが形
成されている。チャネル領域３ｄ上にはゲート酸化膜５
０を介してゲート電極６が形成されている。ゲート電極
６の側表面に接触するようにサイドウォール酸化膜１３
が形成されている。ソース／ドレイン領域３ｂ、３ｃお
よびゲート電極６の表面上にはチタンシリサイド膜８ａ
が形成されている。また、ＰＭＯＳ領域およびＮＭＯＳ
領域を覆うように層間酸化膜９が形成されている。層間
酸化膜９の、ソース／ドレイン領域３ｂ、３ｃ、３ｅお
よび３ｆ上に位置する領域にはコンタクトホールが形成
されている。そのコンタクトホールを埋込むように金属
配線層１０が形成されている。ゲート電極６は、リン
（Ｐ）が１×１０20／ｃｍ2 以上含まれたポリシリコン
膜によって形成されている。チタンシリサイド膜８ａ
は、ソース／ドレイン領域３ｂ、３ｃ、３ｅ、３ｆおよ
びゲート電極６の低抵抗化のために形成されている。
【０００５】次に、図１９８〜図２０６を参照して、従
来のＭＥＳＡ分離法を用いたＳＯＩ−ＭＯＳＦＥＴの製
造プロセスについて説明する。
【０００６】まず、図１９８に示すように、シリコン基
板１上に埋込酸化膜２を形成する。埋込酸化膜２上にＳ
ＯＩ層３を形成した後、そのＳＯＩ層３の表面を酸化す
ることによって、１００〜２００Å程度の厚みを有する
酸化膜５を形成する。酸化膜５上の所定領域にレジスト
２０１を形成する。レジスト２０１をマスクとして酸化
膜５およびＳＯＩ層３をドライエッチングする。これに
より、図１９９に示されるような所定の間隔を隔てたそ
れぞれトランジスタの活性領域を構成するＳＯＩ層３が
形成される。
【０００７】このようにＳＯＩ層３の所定部分をエッチ
ングで除去することによって隣接するトランジスタ間の
電気的接続を切断する分離方法をＭＥＳＡ分離法と呼
ぶ。この後レジスト２０１を除去する。そして、ＰＭＯ
Ｓ領域を覆うようにレジスト２０２を形成する。レジス
ト２０２をマスクとしてＮＭＯＳ領域のＳＯＩ層３にボ
ロンイオンを２０ｋｅＶ、１×１０12〜３×１０12／ｃ
ｍ2 の条件下で注入する。この注入は、ＮＭＯＳＦＥＴ
のチャネル領域を形成するための注入である。この後レ
ジスト２０２を除去する。
【０００８】次に、図２００に示すように、ＮＭＯＳ領
域を覆うようにレジスト２０３を形成する。レジスト２
０３をマスクとして、ＰＭＯＳ領域のＳＯＩ層３にリン
イオンを３０ｋｅＶ、１×１０11〜３×１０11／ｃｍ2
の条件下で注入する。この注入は、ＰＭＯＳＦＥＴのチ
ャネル領域を形成するための注入である。この後レジス
ト２０３を除去する。そして、ＳＯＩ層３上の酸化膜５
を除去する。
【０００９】次に、図２０１に示すように、ＳＯＩ層３
を覆うように１００Å程度の厚みを有するゲート酸化膜
５０を形成する。そしてそのゲート酸化膜５０および埋
込酸化膜２を覆うように、リンが１×１０20／ｃｍ2 以
上含まれているとともに２０００Å程度の厚みを有する
ポリシリコン層６を形成する。ポリシリコン層６上の所
定領域にレジスト２０４を形成する。レジスト２０４を
マスクとしてポリシリコン層６をドライエッチングする
ことによって、図２０２に示されるようなゲート電極６
を形成する。レジスト２０４（図２０１参照）を除去し
た後ＰＭＯＳ領域を覆うようにレジスト２０５を形成す
る。レジスト２０５およびＮＭＯＳ領域のゲート電極６
をマスクとしてＮＭＯＳ領域のＳＯＩ層３にリンイオン
を４０ｋｅＶ、１×１０13〜３×１０13／ｃｍ2 の条件
下で注入する。この注入は、ＬＤＤ構造の低不純物濃度
領域を形成するための注入である。この後レジスト２０
５を除去する。
【００１０】次に、図２０３に示すように、ＮＭＯＳ領
域を覆うようにレジスト２０６を形成する。レジスト２
０６をマスクとしてＰＭＯＳ領域のＳＯＩ層３にボロン
イオンを２０ｋｅＶ、１×１０13〜３×１０13／ｃｍ2
の条件下で注入する。この注入は、ＰＭＯＳＦＥＴのＬ
ＤＤ構造を構成する低不純物濃度領域を形成するための
注入である。この後レジスト２０６を除去する。
【００１１】次に、図２０４に示すように、ゲート電極
６の側表面に接触するようにサイドウォール絶縁膜１３
を形成する。このサイドウォール絶縁膜１３は、ゲート
電極６を覆うように絶縁膜（図示せず）を形成した後、
その絶縁膜を異方性エッチングすることによって形成す
ることができる。この後、ＰＭＯＳ領域を覆うようにレ
ジスト２０７を形成する。レジスト２０７、ＮＭＯＳ領
域のゲート電極６およびサイドウォール絶縁膜１３をマ
スクとしてＮＭＯＳ領域のＳＯＩ層３にリンイオンを４
０ｋｅＶ、４×１０15〜６×１０15／ｃｍ2 の条件下で
注入する。この注入は、ＮＭＯＳＦＥＴのソース／ドレ
インを構成する高不純物濃度領域を形成するための注入
である。この後レジスト２０７を除去する。また、ソー
ス／ドレイン領域の注入イオン種としてヒ素を使用する
ことも可能である。
【００１２】次に、図２０５に示すように、ＮＭＯＳ領
域を覆うようにレジスト２０８を形成する。レジスト２
０８、ＰＭＯＳ領域のゲート電極６およびサイドウォー
ル絶縁膜１３をマスクとして、ＰＭＯＳ領域のＳＯＩ層
３にボロンイオンを２０ｋｅＶ、４×１０15〜６×１０
15／ｃｍ2 の条件下で注入する。この注入は、ＰＭＯＳ
ＦＥＴのソース／ドレインを構成する高不純物濃度領域
を形成するための注入である。これにより、ＬＤＤ構造
を有するソース／ドレイン領域３ｅおよび３ｆが形成さ
れる。その後レジスト２０８を除去する。
【００１３】その後、図２０６に示すように、ソース／
ドレイン領域３ｂ、３ｃ、３ｅおよび３ｆとゲート電極
６の表面上にチタンシリサイド膜８ａを形成する。そし
て、全面を覆うように７０００Å程度の厚みを有する層
間絶縁膜９を形成した後、ソース／ドレイン領域３ｂ、
３ｃ、３ｅおよび３ｆ上に位置する領域にコンタクトホ
ールを形成する。そして、そのコンタクトホールを埋込
むようにアルミニウム層を形成した後パターニングする
ことによって、金属配線層１０を形成する。このように
して、図２０６に示したような従来のＭＥＳＡ分離法に
よって分離されたＳＯＩ−ＣＭＯＳＦＥＴが完成され
る。
【００１４】しかしながら、このように形成された従来
の半導体装置では、図２０７に示すように、ゲート電極
６とＳＯＩ層３とが重なっている領域のうち、ＳＯＩ層
３の側面近傍で、寄生トランジスタが形成される。な
お、図２０７は、図２０６の断面と垂直な方向に沿った
断面図である。図２０７を参照して、寄生トランジスタ
が形成されるＳＯＩ層３の上部端部では、電界が集中す
るとともに、プロセスに起因して界面準位が形成され
る。このため、ＳＯＩ層３に形成される正規のＭＯＳト
ランジスタのサブスレッショルド特性に不都合が生じ
る。具体的には、上記したように寄生トランジスタのし
きい値電圧が低下するため、正規のトランジスタのしき
い値電圧よりも低い電圧で寄生トランジスタがＯＮ状態
になるという不都合が生じる。このような問題点は、た
とえば、「ＥＬＥＣＲＯＮＩＣＳ ＬＥＴＴＥＲＳ，１
８ｔｈ，Ａｕｇｕｓｔ，ｖｏｌ．１９，Ｎｏ．１７，１
９８３，ｐｐ６８４−６８５」に詳しく開示されてい
る。
【００１５】そこで、このような問題点を解決するた
め、ＳＯＩ層３の上部端部の電界集中を防ぐ製造プロセ
スが提案されている。これらは、たとえば米国特許第４
７５３８９６号などに開示されている。図２０８〜図２
１４は、そのような提案された製造プロセスを説明する
ための断面図である。図２０８〜図２１４を参照して、
その提案された製造プロセスについて説明する。
【００１６】まず、図２０８に示すように、半導体基板
１上に埋込絶縁膜２を形成する。埋込絶縁膜２上にＳＯ
Ｉ層３を形成する。ＳＯＩ層３上の所定領域に酸化膜５
を介して窒化膜４ａを形成する。窒化膜４ａをマスクと
して不純物をＳＯＩ層３にイオン注入する。このイオン
注入は、寄生トランジスタのしきい値電圧を上昇させる
ために行なう。
【００１７】次に、図２０９に示すように、窒化膜４ａ
および酸化膜５の側面に接触するようにサイドウォール
窒化膜４ｂを形成する。サイドウォール窒化膜４ｂおよ
び窒化膜４ａをマスクとしてＳＯＩ層３をドライエッチ
ングすることによって、図２１０に示されるようなパタ
ーニングされたＳＯＩ層３を形成する。
【００１８】次に、図２１１に示すように、窒化膜４
ａ、サイドウォール窒化膜４ｂ、ＳＯＩ層３および埋込
酸化膜２を覆うように酸化膜１２０を形成する。その酸
化膜１２０を異方性エッチングすることによって、図２
１３に示されるようなサイドウォール酸化膜１２０を形
成する。この後、窒化膜４ａ、サイドウォール窒化膜４
ｂおよび酸化膜５を除去する。そして、図２１４に示す
ように、ＳＯＩ層３、サイドウォール酸化膜１２０およ
び埋込酸化膜２を覆うようにゲート酸化膜５０を形成し
た後、そのゲート酸化膜５０上にゲート電極６を形成す
る。このようにして形成された構造では、ＳＯＩ層３の
側面とゲート電極６との間にサイドウォール酸化膜１２
０が介在されているため、寄生トランジスタのゲート酸
化膜に相当する部分が厚くなり、その結果寄生トランジ
スタにおけるゲート電極６からの電界が弱められる。そ
れにより、寄生トランジスタのしきい値電圧が高められ
るので、寄生トランジスタがＯＮしにくくなる。その結
果、正規のトランジスタのサブスレッショルド特性に寄
生トランジスタの特性が影響を及ぼすという不都合が防
止される。
【００１９】
【発明が解決しようとする課題】しかしながら、上記提
案された製造プロセスでは、以下のような問題点が発生
することが考えられる。図２１５〜図２１７は、上記提
案された製造プロセスの一の問題点を説明するための断
面図である。上記提案された製造プロセスでは、図２１
２に示した工程において酸化膜１２０を形成した後ＳＯ
Ｉ層３に注入された不純物を活性化するため熱処理を行
なう。この熱処理時に、図２１５に示すように、酸化剤
がＳＯＩ層３の側部底面および上面にまわり込む。これ
により、ＳＯＩ層３の側面部分が鋭角状に尖った形状に
なる。この状態から、図２１６に示すようにサイドウォ
ール酸化膜１２０を形成し、その後図２１７に示すよう
にゲート酸化膜５０およびゲート電極６を形成すると、
ＳＯＩ層３の側面部分で電界集中が生じる。その結果、
寄生トランジスタのしきい値電圧が低下し、寄生トラン
ジスタがＯＮしやすくなる。それにより、正規のトラン
ジスタのサブスレッショルド特性に悪影響を及ぼすとい
う不都合が生じる。
【００２０】また、図２１２〜図２１３に示したサイド
ウォール酸化膜１２０の形成プロセスにおいて、酸化膜
１２０を異方性エッチングする際に窒化膜４ａ上の酸化
膜１２０を完全に除去するために酸化膜１２０をオーバ
エッチングする必要がある。そのようにオーバエッチン
グを行なうと、図２１８に示すように、形成されるサイ
ドウォール酸化膜１２０はＳＯＩ層３の側面上部を覆わ
ない形状になる。この状態で図２１９に示すようにゲー
ト酸化膜５０およびゲート電極６が形成されると、ＳＯ
Ｉ層３の側面上端部において電界集中が発生するという
不都合が生じる。これにより、寄生トランジスタのしき
い値電圧が低下し、その結果正規のトランジスタのサブ
スレッショルド特性に悪影響を及ぼすという不都合が生
じる。このように、従来の提案された製造プロセスでは
種々の問題点があり、結局正規のトランジスタのサブス
レッショルド特性を改善することは困難であった。
【００２１】この発明は、上記のような課題を解決する
ためになされたもので、この発明の１つの目的は、寄生
トランジスタの影響を受けない半導体装置を提供するこ
とである。
【００２２】この発明のもう１つの目的は、ＳＯＩ層の
側面近傍での電界集中を防止し得る半導体装置を提供す
ることである。
【００２３】この発明のさらにもう１つの目的は、製造
プロセスを複雑化させることなく寄生トランジスタの影
響を受けない半導体装置を容易に製造することである。
【００２４】
【課題を解決するための手段】請求項１における半導体
装置は、半導体層と電界効果トランジスタとを備えてい
る。半導体層は、絶縁層上の所定領域に形成されてお
り、主表面を有している。電界効果トランジスタは、半
導体層の主表面に形成されている。半導体層の側表面の
上部は丸型形状を有しているとともに、絶縁層の、半導
体層の側表面の下端近傍に位置する領域にはＵ字状の凹
部が形成されている。半導体層の側表面に接触するよう
にさらに第１の側壁絶縁膜を形成し、その第１の側壁絶
縁膜の側表面に接触するようにさらに第２の側壁絶縁膜
を形成する。
【００２５】請求項２〜７における半導体装置は、絶縁
層と、半導体層と、酸化膜と、第１の電界効果トランジ
スタと、窒化膜とを備えている。絶縁層は、所定形状に
パターニングされた島状であり、主表面を有する。半導
体層は、絶縁層の主表面上に形成されている。酸化膜は
半導体層の少なくとも側表面に接触して形成されてい
る。第１の電界効果トランジスタは半導体層の主表面に
形成されている。窒化膜は、絶縁層の側表面と、半導体
層の側表面に位置する酸化膜の下部とに接触するように
形成されている。また、好ましくは、上記窒化膜を第１
の絶縁層の側表面および第１の半導体層の側表面の下部
に接触して形成された第１の窒化膜と、第２の絶縁層の
側表面および第２の半導体層の側表面の下部に接触して
形成された第２の窒化膜とを含むように構成し、第１の
窒化膜と第２の窒化膜との間に酸化膜を埋込むように構
成してもよい。また、好ましくは、上記窒化膜を、第１
の絶縁層および第１の半導体層と第２の絶縁層および第
２の半導体層との間に埋込むように形成してもよい。ま
た、好ましくは、半導体層の側表面の上端部を丸型形状
を有するように構成してもよい。また、好ましくは、上
記パターニングされた絶縁層を半導体基板の主表面上に
形成し、その半導体基板の主表面に絶縁層に隣接するよ
うに第２の電界効果トランジスタを形成してもよい。
【００２６】
【００２７】請求項８における半導体装置は、半導体層
と、ゲート絶縁膜と、窒化膜と、分離酸化膜とを備えて
いる。半導体層は、絶縁層上に所定の間隔を隔てて複数
形成されており、主表面を有する。ゲート絶縁膜は、半
導体層の上部表面上および側部表面上に接触して形成さ
れている。窒化膜は、半導体層の側部表面に位置するゲ
ート絶縁膜と、隣接する半導体層間に位置する絶縁層の
上部表面とを覆うように形成されている。分離酸化膜
は、半導体層の上部表面に位置するゲート絶縁膜の上部
表面とほぼ同じ高さの上部表面を有するように窒化膜の
上に形成されている。半導体層の側面上部が丸型形状を
有している。
【００２８】請求項９における半導体装置は、半導体層
と、凹部と、サイドウォール絶縁膜と、ポリシリコン層
とを備えている。半導体層は、絶縁層上に所定の間隔を
隔てて形成されており、主表面を有する。凹部は、絶縁
層の主表面の、上記半導体層の側端部下方に位置する領
域に形成されている。サイドウォール絶縁膜は、半導体
層の側部表面に接触するとともに凹部を埋込むように形
成されている。ポリシリコン層は、隣接する半導体層間
の分離領域に埋込まれている。
【００２９】請求項１０における半導体装置は、絶縁層
と、半導体層と、酸化膜とを備えている。絶縁層は、所
定領域に凸部を有する。半導体層は、その凸部の上部表
面上にその下面の一部が上記凸部によって支持されるよ
うに形成されている。酸化膜は、凸部の上部表面と半導
体層との間に介在されている。
【００３０】請求項１１および１２における半導体装置
の製造方法では、絶縁層上に位置する第１の半導体層の
主表面上の所定領域に窒化膜を形成する。そしてその窒
化膜の側表面に接触するように側壁絶縁膜を形成する。
窒化膜および側壁絶縁膜をマスクとして第１の半導体層
をエッチングすることにより第１の半導体層をパターニ
ングする。少なくとも絶縁層、第１の半導体層および窒
化膜を覆うように第２の半導体層を形成する。第２の半
導体層を酸化することによって酸化膜を形成する。
【００３１】また、請求項１３および１４における半導
体装置の製造方法では、絶縁層上に位置する半導体層の
主表面上の所定領域に窒化膜を形成するとともに、その
窒化膜の側表面に接触するように側壁絶縁膜を形成す
る。窒化膜および側壁絶縁膜をマスクとして半導体層を
所定の厚み分だけエッチングする。そして、窒化膜をマ
スクとして半導体層を選択的に酸化することによって酸
化膜を形成する。
【００３２】請求項１５における半導体装置の製造方法
では、半導体層の主表面上の所定領域に窒化膜を形成し
た後、その窒化膜をマスクとして半導体層を選択的に酸
化することにより酸化膜を形成する。窒化膜の少なくと
も側表面近傍の領域をエッチングにより除去し、その窒
化膜をマスクとして酸化膜および半導体層を異方的にエ
ッチングする。
【００３３】請求項１６における半導体装置の製造方法
では、第１の半導体層の主表面上の所定領域に窒化膜を
形成した後その窒化膜をマスクとして第１の半導体層を
等方的にエッチングする。これにより、第１の半導体層
のうち窒化膜下に位置しない部分と窒化膜の側面部分下
に位置する部分とを除去する。窒化膜、第１の半導体層
および絶縁層を覆うようにスパッタ法を用いて第２の半
導体層を形成する。その第２の半導体層を酸化する。
【００３４】請求項１７における半導体装置の製造方法
では、絶縁層上に位置する第１の半導体層の主表面上の
所定領域にレジスト膜を形成する。そのレジスト膜をマ
スクとして第１の半導体層をエッチングすることにより
第１の半導体層をパターニングする。レジスト膜をマス
クとして第１の半導体層の側表面に不純物をイオン注入
する。レジスト膜を除去した後、第１の半導体層および
絶縁層を覆うようにスパッタ法を用いて第２の半導体層
を形成する。そしてその第２の半導体層を酸化する。
【００３５】請求項１８および１９における半導体装置
の製造方法では、絶縁層上に位置する第１の半導体層の
主表面上の所定領域に窒化膜を形成する。その窒化膜の
側表面に接触するように側壁酸化膜を形成する。窒化膜
および側壁酸化膜をマスクとして第１の半導体層をエッ
チングすることにより第１の半導体層をパターニングす
る。側壁酸化膜を除去した後、窒化膜をマスクとして第
１の半導体層に不活性イオンを注入し、その後、熱処理
する。窒化膜をマスクとして第１の半導体層を酸化する
ことによって酸化膜を形成する。酸化膜を介して第１の
半導体層の側表面に不純物イオンをイオン注入する。
【００３６】請求項２０における半導体装置の製造方法
では、第１の半導体層の主表面上に窒化膜を形成し、そ
の窒化膜上の所定領域にレジスト膜を形成する。レジス
ト膜をマスクとして第１の半導体層の側表面近傍に不活
性イオンと不純物イオンとを注入する。窒化膜、第１の
半導体層および絶縁層を覆うように第２の半導体層を形
成する。第１の半導体層の側表面近傍と第２の半導体層
とを酸化する。
【００３７】請求項２１における半導体装置の製造方法
では、半導体層の主表面上の所定領域に窒化膜を形成
し、その窒化膜をマスクとして半導体層の所定の厚み分
を選択的に酸化することによって第１の酸化膜を形成す
る。その第１の酸化膜を除去した後、上記窒化膜をマス
クとして半導体層の残りの厚み分を酸化することによっ
て第２の酸化膜を形成する。
【００３８】請求項２２における半導体装置の製造方法
では、絶縁層上の半導体層の主表面上の所定領域に窒化
膜を形成する。その窒化膜をマスクとして半導体層をエ
ッチングすることにより半導体層をパターニングする。
窒化膜をマスクとして半導体層の側表面部分を酸化す
る。その後、窒化膜のうち、少なくとも半導体層の側表
面上に位置する部分を除去する。窒化膜の部分を除去し
た後、窒化膜をマスクとして半導体層の側表面近傍に不
純物イオンをイオン注入する。
【００３９】請求項２３における半導体装置の製造方法
では、絶縁層上の半導体層の主表面上の所定領域に窒化
膜を形成した後、その窒化膜をマスクとして半導体層を
選択的に酸化することにより第１の酸化膜を形成する。
その第１の酸化膜をエッチングにより除去した後、窒化
膜をマスクとして半導体層の側表面部分を酸化すること
により第２の酸化膜を形成する。
【００４０】請求項２４における半導体装置の製造方法
では、絶縁層上に位置する半導体層の主表面上の所定領
域に窒化膜を形成する。その窒化膜をマスクとして半導
体層の所定の厚み分を選択的に酸化することにより第１
の酸化膜を形成する。窒化膜をマスクとして第１の酸化
膜をエッチングにより除去する。窒化膜の側部表面に接
触するようにサイドウォール窒化膜を形成する。サイド
ウォール窒化膜をマスクとして半導体層の所定部分を異
方性エッチングにより除去する。半導体層の側表面を酸
化することにより第２の酸化膜を形成する。
【００４１】請求項２５における半導体装置の製造方法
では、絶縁層上に主表面を有する半導体層を形成した後
その半導体層の主表面上に酸化膜を形成する。その酸化
膜上に窒化膜を形成する。酸化膜上に窒化膜の側表面に
接触するようにサイドウォール窒化膜を形成する。窒化
膜およびサイドウォール窒化膜をマスクとして半導体層
をエッチングすることにより島状の半導体層を形成す
る。窒化膜およびサイドウォール窒化膜をマスクとして
半導体層の側表面を酸化することによってサイドウォー
ル酸化膜を形成する。窒化膜およびサイドウォール窒化
膜を除去する。
【００４２】請求項２６における半導体装置の製造方法
では、絶縁層上に位置する第１の半導体層の主表面上に
第２の半導体層を形成する。第２の半導体層の主表面上
の所定領域に窒化膜を形成する。窒化膜をマスクとして
第２の半導体層を選択的に酸化することによって第２の
半導体層を台形形状にする。第２の半導体層および第１
の半導体層を異方性エッチングすることにより第２の半
導体層を除去するとともに第１の半導体層を台形形状に
する。
【００４３】請求項２７における半導体装置の製造方法
では、絶縁層上に所定の間隔を隔てて複数の島状の半導
体層を形成する。隣接する半導体層間の分離領域に位置
する絶縁層の上部表面と、半導体層の側表面とを覆うよ
うに窒化膜を形成する。その窒化膜をマスクとして半導
体層の側面上部と上部表面とを酸化することにより、選
択酸化膜を形成する。その後、選択酸化膜を除去する。
選択酸化膜を除去した後、半導体層の上部表面上にゲー
ト酸化膜を形成する。ゲート酸化膜の上にゲート電極を
形成する。
【００４４】請求項２８における半導体装置の製造方法
では、絶縁層の主表面上に所定の間隔を隔てて複数の島
状の半導体層を形成する。その島状の半導体層間と半導
体層の側面下部近傍とに位置する上記絶縁層の領域に凹
部を形成する。半導体層の側面に接触するとともに半導
体層の側面下部の凹部を埋込むようにサイドウォール絶
縁膜を形成する。隣接する半導体層間の上記凹部を埋込
むようにポリシリコン層を形成する。
【００４５】請求項２９における半導体装置の製造方法
では、第１の絶縁層上に半導体層を形成する。その半導
体層の主表面上の分離領域に対応する領域に第２の絶縁
層を形成する。第２の絶縁層をマスクとして半導体層の
露出された表面からエピタキシャル成長させることによ
って台形形状を有するエピタキシャル成長層を形成す
る。第２の絶縁層を除去した後エピタキシャル成長層と
半導体層とを異方性エッチングすることによって複数の
島状の台形形状を有する半導体層を形成する。
【００４６】請求項３０における半導体装置の製造方法
では、絶縁層の主表面上の所定領域に半導体層を形成す
る。半導体層をマスクとして絶縁層を等方的にエッチン
グすることによって半導体層の下面に接触する絶縁層の
部分を所定量除去する。半導体層を酸化することによっ
て少なくとも半導体層の下面と絶縁層との間に酸化膜を
形成する。
【００４７】請求項３１における半導体装置の製造方法
では、絶縁層の全面上に位置する半導体層の主表面上の
所定領域に窒化膜を形成する。窒化膜をマスクとして半
導体層を選択的に酸化することにより素子分離酸化膜を
形成する。窒化膜をマスクとして素子分離酸化膜を介し
て半導体層の側端部に不純物をイオン注入する。
【００４８】請求項３２における半導体装置の製造方法
では、絶縁層上に位置する半導体層の主表面上の所定領
域に窒化膜を形成する。その窒化膜をマスクとして半導
体層をエッチングすることにより半導体層を複数の島に
なるようにパターニングする。窒化膜をマスクとして半
導体層の側表面を酸化することによりサイドウォール酸
化膜を形成する。窒化膜をマスクとして半導体層の側表
面近傍にサイドウォール酸化膜を介して不純物をイオン
注入する。
【００４９】請求項３３〜３６における半導体装置の製
造方法では、絶縁層上に半導体層を形成した後、半導体
層および絶縁層を所定形状にパターニングする。絶縁層
の側表面と半導体層の側表面の下部とに接触するように
窒化膜を形成する。窒化膜をマスクとして半導体層の側
表面を酸化する。また、好ましくは、半導体層の側表面
を酸化する工程を１１００℃以上の温度条件下でウェッ
ト雰囲気中で行なうようにしてもよい。また、好ましく
は、半導体層の側表面を酸化する工程に先立って半導体
層の側表面の上部を機械的化学研磨（ＣＭＰ：Ｃｈｅｍ
ｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ）することによってその側表面上部を丸型形状にする
ようにしてもよい。また、好ましくは、上記半導体層お
よび絶縁層のパターニングによって、第１の絶縁層およ
びその上に位置する第１の半導体層と、その第１の絶縁
層と所定の間隔を隔てた第２の絶縁層およびその上に位
置する第２の半導体層とを形成し、上記窒化膜を形成す
る際に、第１の絶縁層の側表面と第１の半導体層の側表
面の下部とに接触する第１の窒化膜と、第２の絶縁層の
側表面と第２の半導体層の側表面の下部とに接触する第
２の窒化膜とを形成し、さらに、第１の窒化膜と第２の
窒化膜との間を埋込むように酸化膜を形成するようにし
てもよい。
【００５０】請求項３７における半導体装置の製造方法
では、絶縁層上に、半導体層、第１の窒化膜およびエッ
チングストッパ層を順次形成する。エッチングストッパ
層、第１の窒化膜、半導体層および絶縁層を所定形状を
有するようにエッチングする。エッチングストッパ層、
第１の窒化膜、半導体層および絶縁層を覆うように第２
の窒化膜を形成する。第２の窒化膜をエッチングするこ
とにより第２の窒化膜のうち絶縁層の側表面と半導体層
の側表面の下部とに接触する部分を残余させる。
【００５１】請求項３８における半導体装置の製造方法
では、絶縁層上に半導体層を形成した後、その絶縁層お
よび半導体層をパターニングする。これにより、第１の
絶縁層およびその上に位置する第１の半導体層と、第１
の絶縁層と所定の間隔を隔てた第２の絶縁層およびその
上に位置する第２の半導体層とを形成する。第１の絶縁
層および第１の半導体層と、第２の絶縁層および第２の
半導体層との間を埋込むように窒化膜を形成する。窒化
膜をエッチバックすることにより、窒化膜のうち、第１
および第２の絶縁層の側表面と第１および第２の半導体
層の側表面の下部とに接触する部分を残余させる。請求
項３９における半導体装置は、絶縁層上の所定領域に形
成された主表面を有する半導体層と、この半導体層の主
表面に形成された電界効果トランジスタとを備える。半
導体層は側端部において相対的に高い第１の上表面と相
対的に低い第２の上表面とを有する。第１の上表面と第
２の上表面とを接続する側表面の上部が丸められた形状
を有する。第２の上表面と半導体層の外縁とを接続する
側表面の上部が丸められた形状を有する。
【００５２】
【作用】請求項１に係る半導体装置では、絶縁層上に位
置する半導体層の側表面の上部が丸型形状を有している
ので、その半導体層の側表面の上部において電界集中が
発生するのが防止される。これにより、寄生トランジス
タのしきい値電圧の低下が防止される。また、半導体層
の側表面の下端近傍に位置する絶縁層の領域にはＵ字状
の凹部が形成されているので、後の工程においてゲート
電極層をパターニングする際に半導体層の側表面の下端
近傍にエッチング残渣が残るのが防止される。また、上
記した半導体層の側表面に接触するようにさらに第１の
側壁絶縁膜を形成し、その第１の側壁絶縁膜の側表面に
接触するようにさらに第２の側壁絶縁膜を形成すれば、
半導体層の側表面とゲート電極との間にその第１および
第２の側壁絶縁膜が介在されることになり、それにより
ゲート電極から半導体層の側面への電界の影響が弱めら
れる。これにより、寄生トランジスタのしきい値電圧が
より上昇する。
【００５３】請求項２〜７に係る半導体装置では、パタ
ーニングされた島状の絶縁層の側表面と、その絶縁層上
に形成された半導体層の側表面に位置する酸化膜の下部
とに接触するように窒化膜が形成されているので、パタ
ーニング時のエッチングにより損傷を受けた半導体層の
側表面部を酸化する場合に、半導体層の下面に酸化剤が
入り込むのが防止される。これにより、半導体層の裏面
が酸化されることがなく、その結果半導体層に応力が加
わるのが防止される。また、第１の絶縁層の側表面およ
び第１の半導体層の側表面の下部に接触して形成された
第１の窒化膜と、第２の絶縁層の側表面および第２の半
導体層の側表面の下部に接触して形成された第２の窒化
膜との間に酸化膜を埋込むように構成すれば、段差が軽
減されるとともに寄生容量が低減される。また、上記し
た窒化膜を、第１の絶縁層およびその上に形成される第
１の半導体層と、第２の絶縁層およびその上に形成され
る第２の半導体層との間を埋込むように形成すれば、段
差が軽減される。また、上記半導体層の側表面の上端部
を丸型形状を有するように形成すれば、その半導体層の
側表面の上端部において電界集中が発生するのが防止さ
れ、それにより寄生トランジスタのしきい値電圧の低下
が防止される。また、上記したパターニングされた絶縁
層を半導体基板の主表面上に形成し、その半導体基板の
主表面に上記した絶縁層に隣接するように第２の電界効
果トランジスタを形成するようにすれば、第１の電界効
果トランジスタと第２の電界効果トランジスタとを間隔
を隔てずに形成することができ、半導体装置の高集積化
が図られる。
【００５４】
【００５５】請求項８に係る半導体装置では、半導体層
の側部表面に位置するゲート絶縁膜と、隣接する半導体
層間に位置する絶縁層の上部表面とを覆うように窒化膜
が形成されているので、半導体層の側面上部を酸化する
際に、半導体層の下面に酸化剤が回り込むのが防止され
る。これにより、半導体層の下面に応力がかかるのが防
止される。
【００５６】請求項９に係る半導体装置では、半導体層
の側部表面に形成されるサイドウォール絶縁膜が絶縁層
の凹部を埋込むように形成されているので、ゲート電極
から半導体層の側面への電界の影響が弱められる。これ
により、寄生トランジスタのしきい値電圧がより上昇す
る。また、隣接する半導体層間の分離領域にポリシリコ
ン層が埋込まれているので、分離領域が平坦化される。
またポリシリコン層は半導体層と熱膨張率が同じである
ので、熱応力がかかりにくい構造が得られる。
【００５７】請求項１０に係る半導体装置では、絶縁層
に設けられた凸部の上部表面上にその下面の一部がその
凸部によって支持されるように半導体層が形成され、そ
の半導体層と凸部の上部表面との間に酸化膜が介在され
ているので、絶縁層と半導体層との界面における固定電
荷の発生が防止される。
【００５８】請求項１１および１２に係る半導体装置の
製造方法では、少なくとも絶縁層、その絶縁層上の第１
の半導体層およびその第１の半導体層上の窒化膜を覆う
ように第２の半導体層が形成され、その第２の半導体層
を酸化することによって酸化膜が形成されるので、第２
の半導体層を酸化する際に絶縁層を介して第１の半導体
層の下面に酸化剤がまわり込むのが防止される。その一
方、第１の半導体層の側面上部には酸化剤が浸入するの
でその側面上部は酸化されて丸型形状になる。これによ
り、第１の半導体層の側面上部における電界集中を防止
し得るとともに第１の半導体層の下面に応力がかかるこ
とのない半導体装置が容易に製造される。
【００５９】請求項１３および１４に係る半導体装置の
製造方法では、半導体層上の所定領域に形成された窒化
膜および側壁絶縁膜をマスクとして半導体層が所定の厚
み分だけエッチングされ、窒化膜をマスクとしてその半
導体層が酸化されることによって酸化膜が形成されるの
で、その側面上部が丸型形状を有するとともにその側面
下部が絶縁層とほぼ直交するような形状の半導体層が容
易に形成される。
【００６０】請求項１５に係る半導体装置の製造方法で
は、半導体層上の窒化膜をマスクとして半導体層を選択
的に酸化することによって酸化膜が形成され、窒化膜の
側表面近傍の領域がエッチングにより除去され、そのエ
ッチングされた窒化膜をマスクとして酸化膜および半導
体層が異方的にエッチングされるので、半導体層の側面
の上部がなだらかな形状になるとともに、その側面の下
部が絶縁膜の主表面に対してほぼ垂直に交差するような
形状になる。これにより、寄生トランジスタの影響を受
けない半導体装置が容易に製造される。
【００６１】請求項１６に係る半導体装置の製造方法で
は、第１の半導体層上に形成された窒化膜をマスクとし
て第２の半導体層を等方的にエッチングすることにより
第１の半導体層の窒化膜の側面部下に位置する部分が除
去され、窒化膜、第１の半導体層および絶縁層を覆うよ
うにスパッタ法を用いて第２の半導体層が形成されるの
で、第２の半導体層のうち第１の半導体層の側面に位置
する部分は他の部分よりもその厚みが薄くなる。これに
より、第２の半導体層を酸化するときに、エッチング時
にダメージを受けた第１の半導体層の側面部が酸化され
やすくなる。
【００６２】請求項１７に係る半導体装置の製造方法で
は、絶縁層およびパターニングされた第１の半導体層を
覆うようにスパッタ法を用いて第２の半導体層が形成さ
れるので、その第２の半導体層のうち第１の半導体層の
側面部に位置する部分の厚みは他の部分よりも薄くな
る。これにより、第２の半導体層を酸化する際に、エッ
チング時にダメージを受けた第１の半導体層の側面部が
より酸化されやすくなる。
【００６３】請求項１８および１９に係る半導体装置の
製造方法では、窒化膜をマスクとして第１の半導体層に
不活性イオンを注入した後、熱処理がなされるので、半
導体層内の金属汚染物質が不活性イオンが注入された領
域に集められる。そして、第１の半導体層を酸化するこ
とによって、その酸化によって形成される酸化膜に金属
汚染物質が取込まれる。それにより、第１の半導体層の
側面近傍に金属汚染物が残るのが防止される。
【００６４】請求項２０に係る半導体装置の製造方法で
は、レジスト膜をマスクとして第１の半導体層の側表面
近傍に不活性イオンと不純物イオンとが注入され、その
後、窒化膜、第１の半導体層および絶縁層を覆う第２の
半導体層と第１の半導体層の側表面近傍とが酸化される
ので、金属汚染物質がその酸化によって形成された酸化
膜に吸収されるとともに、第１の半導体層の側表面近傍
のしきい値電圧が上昇される。
【００６５】請求項２１に係る半導体装置の製造方法で
は、まず窒化膜をマスクとして半導体層の所定の厚み分
が酸化されて第１の酸化膜が形成された後、半導体層の
残りの厚み分が酸化されて第２の酸化膜が形成されるの
で、半導体層の側表面近傍の形状はその側表面上部が丸
型形状を有するとともに側表面下部が絶縁層の主表面に
対してほぼ直交するような形状になる。これにより、半
導体層の側表面近傍において半導体層の厚みが薄くなる
領域が形成されるのが防止される。
【００６６】請求項２２に係る半導体装置の製造方法で
は、窒化膜をマスクとして半導体層をパターニングした
後さらにその窒化膜をマスクとして半導体層の側表面部
分が酸化され、窒化膜のうち少なくとも半導体層の側表
面上に位置する部分が除去され、その窒化膜をマスクと
して半導体層の側表面近傍に不純物がイオン注入される
ので、簡単なプロセスで、半導体層の側表面近傍に寄生
トランジスタのしきい値電圧を上昇させるための不純物
注入層の形成が可能となる。
【００６７】請求項２３に係る半導体装置の製造方法で
は、半導体層の主表面上の所定領域に形成された窒化膜
をマスクとして半導体層を選択的に酸化することによっ
て酸化膜が形成されるので、この段階では半導体層の側
面下部の形状は尖った形状になる。その後、窒化膜をマ
スクとして半導体層の側面部分が酸化される際に、その
尖った部分から酸化されるので最終的に半導体層の側表
面部分は丸型形状になる。
【００６８】請求項２４に係る半導体装置の製造方法で
は、窒化膜をマスクとして半導体層の所定の厚み分を選
択的に酸化することにより第１の酸化膜が形成されるの
で、その第１の酸化膜の形成時に半導体層と第１の酸化
膜との境界領域に位置する半導体層の側面上部が丸型形
状になる。これにより、最終構造においてゲート電極か
ら半導体層の側面上部に加わる電界の集中が緩和され
る。また、窒化膜の側部表面にサイドウォール窒化膜を
形成した後そのサイドウォール窒化膜をマスクとして半
導体層の所定部分が除去されるので、本来の設計寸法よ
りサイドウォール窒化膜の厚み分だけ大きい半導体層が
形成され、それにより半導体層の側面を酸化した場合に
実効チャネル幅の減少もない。
【００６９】請求項２５に係る半導体装置の製造方法で
は、半導体層の主表面上に形成された酸化膜上に窒化膜
およびサイドウォール窒化膜が形成されるので、窒化膜
およびサイドウォール窒化膜を除去する際に、窒化膜お
よびサイドウォール窒化膜下の酸化膜が半導体層の保護
膜となる。これにより、サイドウォール窒化膜を除去す
る際に半導体層の上部表面がエッチングされるのが防止
される。
【００７０】請求項２６に係る半導体装置の製造方法で
は、絶縁層上の第１の半導体層の主表面上に位置する第
２の半導体層を窒化膜をマスクとして選択的に酸化する
ことによって第２の半導体層が台形形状にされ、その第
２の半導体層および第１の半導体層を異方性エッチング
することにより第１の半導体層が台形形状にされるの
で、容易に電界集中が緩和された半導体装置が製造され
る。
【００７１】請求項２７に係る半導体装置の製造方法で
は、隣接する半導体層間の分離領域に位置する絶縁層の
上部表面と半導体層の側表面とを覆うように窒化膜が形
成され、その窒化膜をマスクとして半導体層の側面上部
が酸化されるので、半導体層の側面上部の酸化の際に酸
化剤が半導体層の下面に回り込むのが有効に防止され
る。
【００７２】請求項２８に係る半導体装置の製造方法で
は、半導体層の側面に接触するとともに半導体層の側面
下部の凹部を埋込むようにサイドウォール絶縁膜が形成
され、その後隣接する半導体層間の上記凹部を埋込むよ
うにポリシリコン層が形成されるので、分離領域が平坦
化された構造が容易に形成される。
【００７３】請求項２９に係る半導体装置の製造方法で
は、半導体層の主表面上の分離領域に対応する領域に第
２の絶縁層を形成した後その第２の絶縁層をマスクとし
てエピタキシャル成長させることによって台形形状を有
するエピタキシャル成長層が形成され、そのエピタキシ
ャル成長層と半導体層とを異方性エッチングすることに
より台形形状を有する半導体層が形成されるので、容易
に電界集中が緩和される半導体装置が製造される。
【００７４】請求項３０に係る半導体装置の製造方法で
は、絶縁層の主表面上に位置する半導体層をマスクとし
て絶縁層を等方的にエッチングすることによって半導体
層の下面に接触する絶縁層の部分を所定量除去し、その
後半導体層を酸化することによって半導体層の下面と絶
縁層との間に酸化膜が形成されるので、絶縁層と半導体
層との間に固定電荷が発生するのが防止される。
【００７５】請求項３１に係る半導体装置の製造方法で
は、窒化膜をマスクとして半導体層を選択的に酸化する
ことにより素子分離酸化膜が形成された後、その素子分
離酸化膜を介して半導体層の側端部に不純物がイオン注
入されるので、素子分離酸化膜の形成時に半導体層の側
端部に注入した不純物が吸収されてしまうという不都合
が防止される。これにより、寄生トランジスタのしきい
値電圧が低下するのが防止される。
【００７６】請求項３２に係る半導体装置の製造方法で
は、窒化膜をマスクとして半導体層の側表面を酸化する
ことによりサイドウォール酸化膜を形成した後、窒化膜
をマスクとして半導体層の側表面近傍にサイドウォール
酸化膜を介して不純物がイオン注入されるので、サイド
ウォール酸化膜の形成時に半導体層の側表面近傍の不純
物がサイドウォール酸化膜に吸収されてしまうという不
都合が防止される。これにより、寄生トランジスタのし
きい値電圧が低下するのが防止される。
【００７７】請求項３３〜３６に係る半導体装置の製造
方法では、絶縁層の側表面と半導体層の側表面の下部と
に接触するように窒化膜が形成された後、その窒化膜を
マスクとして半導体層の側表面が酸化されるので、その
酸化の際に半導体層と絶縁層との間に酸化剤が浸入する
のが防止される。これにより、半導体層の裏面に応力が
加わるのが防止される。その結果、その応力に起因する
リーク電流が防止される。また、半導体層の側表面を酸
化する際に１１００℃以上の温度条件下でウェット雰囲
気中で行なうようにすれば、半導体層の側表面上部が容
易に丸型形状になる。また、半導体層の側表面を酸化す
る工程に先立って半導体層の側表面の上部を機械的化学
研磨することによりその半導体層の側部表面上部を丸型
形状にすれば、半導体層の側表面上部における電界集中
が緩和される半導体装置が容易に形成される。また、半
導体層および絶縁層をパターニングすることによって、
第１の絶縁層およびその上に位置する第１の半導体層
と、第１の絶縁層と所定の間隔を隔てた第２の絶縁層お
よびその上に位置する第２の半導体層とを形成し、その
第１の絶縁層の側表面と第１の半導体層の側表面の下部
とに接触する第１の窒化膜と、第２の絶縁層の側表面と
第２の半導体層の側表面の下部とに接触する第２の窒化
膜とを形成し、その第１の窒化膜と第２の窒化膜との間
を埋込むように酸化膜を形成すれば、その酸化膜によっ
て段差が軽減されるとともに、寄生容量も軽減される。
【００７８】請求項３７に係る半導体装置の製造方法で
は、絶縁層上の半導体層上に第１の窒化膜およびエッチ
ングストッパ層が形成され、絶縁層の側表面と半導体層
の側表面の下部とに接触するように第２の窒化膜が形成
されるので、半導体層を酸化する際に半導体層と絶縁層
の間、および半導体層の上部表面に酸化剤が浸入するの
が防止される。これにより、半導体層の側面のみが容易
に酸化される。
【００７９】請求項３８に係る半導体装置の製造方法で
は、第１の絶縁層および第１の半導体層と、第２の絶縁
層および第２の半導体層との間を埋込むように窒化膜が
形成され、その後その窒化膜をエッチバックすることに
よって、窒化膜のうち、第１および第２の絶縁層の側表
面と第１および第２の半導体層の側表面の下部とに接触
する部分が残されるので、第１および第２の半導体層を
酸化する際に第１および第２の半導体層の下面への酸化
剤の浸入が防止されるとともに、第１の絶縁層と第２の
絶縁層との間の段差が上記窒化膜によって軽減される。
請求項３９に係る半導体装置では、半導体層の側端部に
おける第１の上表面と第２の上表面とを接続する側表面
の上部が丸められた形状を有し、第２の上表面と半導体
層の外縁とを接続する側表面の上部が丸められた形状を
有するので、ゲート電界の集中を防止することができ
る。
【００８０】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
【００８１】図１〜図２３は、本発明の第１実施例によ
る半導体装置の製造プロセスを説明するための断面図で
ある。まず、図２３を参照して、第１実施例の半導体装
置の構造について説明する。この第１実施例では、シリ
コン基板１上に埋込酸化膜２が形成されている。埋込酸
化膜２上には所定の間隔を隔ててＮＭＯＳ領域の半導体
層３とＰＭＯＳ領域の半導体層３とが形成されている。
【００８２】ＮＭＯＳ領域のＳＯＩ層３には、チャネル
領域３ｄを挟むように所定の間隔を隔ててＬＤＤ構造を
有するソース／ドレイン領域３ｂと３ｃとが形成されて
いる。また、ＮＭＯＳ領域のＳＯＩ層３の側面近傍には
寄生トランジスタのしきい値電圧を上昇させるための不
純物注入層３ａが形成されている。ＮＭＯＳ領域のＳＯ
Ｉ層３の側面に接触するようにサイドウォール絶縁膜１
３が形成されている。またチャネル領域３ｄ上にゲート
酸化膜５０を介してゲート電極６が形成されている。ゲ
ート電極６の側表面に接触するようにサイドウォール絶
縁膜１３が形成されている。ソース／ドレイン領域３ｂ
および３ｃの表面上とゲート電極６の表面上とには抵抗
低減のためのチタンシリサイド膜８ａが形成されてい
る。
【００８３】また、ＰＭＯＳ領域のＳＯＩ層３にはチャ
ネル領域３ｇを挟むようにＬＤＤ構造を有するソース／
ドレイン領域３ｅと３ｆとが形成されている。ＳＯＩ層
３の側面に接触するようにサイドウォール絶縁膜１３が
形成されている。チャネル領域３ｇ上にはゲート酸化膜
５０を介してゲート電極６が形成されている。ゲート電
極６上の側表面に接触するようにサイドウォール絶縁膜
１３が形成されている。ソース／ドレイン領域３ｅ、３
ｆおよびゲート電極６の上部表面上には抵抗低減のため
のチタンシリサイド膜８ａが形成されている。
【００８４】ここで、この第１実施例では、ＳＯＩ層３
の側面上部を丸型形状に形成している。これにより、そ
のＳＯＩ層３の側面上部における電界集中を防止するこ
とができる。その結果、寄生トランジスタのしきい値電
圧が低下するのを防止することができ、それにより、寄
生トランジスタがＯＮしにくくなる。その結果、正規の
ＭＯＳトランジスタのサブスレッショルド特性に寄生ト
ランジスタが悪影響を及ぼすのを防止することができ
る。また、ＳＯＩ層３の側面下部を埋込酸化膜２の主表
面に対してほぼ直交するように形成することにより、Ｓ
ＯＩ層３の側面下部において厚みの薄い部分が発生する
のを防止することができる。これにより、ＳＯＩ層３の
側面近傍の薄膜化に起因する寄生トランジスタのしきい
値電圧の低下を防止することができる。
【００８５】また、この第１実施例では、埋込酸化膜２
の主表面上の、ＮＭＯＳ領域のＳＯＩ層３とＰＭＯＳ領
域のＳＯＩ層３との間に位置する領域には、Ｕ字状の凹
部２ａが形成されている。この凹部２ａの開口端の近傍
は丸みを有している。これにより、ゲート電極６をエッ
チングによりパターニングする際に、ＳＯＩ層３の側面
下部近傍が垂直形状を有することに起因してＳＯＩ層３
の側面下部近傍にエッチング残が残るのを有効に防止す
ることができる。
【００８６】なお、ＳＯＩ層３およびゲート電極６を覆
うように層間酸化膜９が形成されている。層間酸化膜９
の所定領域にはコンタクトホール９ａ、９ｂ、９ｃおよ
び９ｄが形成されており、そのコンタクトホール９ａ〜
９ｄ内でそれぞれソース／ドレイン領域３ｂ、３ｃ、３
ｅおよび３ｆに電気的に接続するように配線１０ａ、１
０ｂ、１０ｃおよび１０ｄが形成されている。
【００８７】次に、図１〜図２３を参照して、第１実施
例の半導体装置の製造プロセスについて説明する。
【００８８】まず、図１に示すように、シリコン基板１
に埋込酸化膜２を形成した後、その埋込酸化膜２上にＳ
ＯＩ層３を形成する。シリコン基板１、埋込酸化膜２お
よびＳＯＩ層３によってＳＯＩ基板が構成される。この
ＳＯＩ基板は、ＳＩＭＯＸ（Separation by Implanted
OXygen) 法で形成したものであってもよいし、またはウ
エハ張合せ法で形成されたもの、さらには他の方法で形
成されたものであってもよい。この後、ＳＯＩ層３上に
１００Å程度の厚みを有する酸化膜５を形成する。この
酸化膜５は、ＣＶＤ法を用いて８００℃程度の温度条件
下で形成してもよいし、ＳＯＩ層３の表面を８００℃程
度の温度条件下で酸化することにより形成してもよい。
この後、酸化膜５上に窒化膜４を７００℃程度の温度条
件下で１０００Å程度の厚みで形成する。窒化膜４ａ上
の活性領域に対応する領域に写真製版技術を用いてレジ
スト１０１を形成する。レジスト１０１をマスクとして
窒化膜４ａを異方性エッチングすることにより窒化膜４
ａをパターニングする。
【００８９】この後、図２に示すように、ＰＭＯＳ領域
を覆うようにレジスト１０２を形成する。レジスト１０
２およびレジスト１０１をマスクとしてＳＯＩ層３のＮ
ＭＯＳ領域の所定領域にボロンイオンを２０ｋｅＶ、３
×１０13〜８×１０13／ｃｍ2 の条件下で注入する。こ
れにより、寄生トランジスタのしきい値電圧を上昇させ
るための不純物注入領域３ａが形成される。この後、レ
ジスト１０１および１０２を除去する。
【００９０】次に、図３に示すように、酸化膜５および
窒化膜４ａを覆うように１０００Å程度の厚みを有する
窒化膜４ｂを形成する。窒化膜４ｂを異方性エッチング
することによって、窒化膜４ａの両側表面に接触するよ
うに図４に示されるようなサイドウォール窒化膜４ｂが
形成される。窒化膜４ａおよび４ｂをマスクとして酸化
膜５およびＳＯＩ層３を異方性エッチングすることによ
って、図５に示されるようなパターニングされたＳＯＩ
層３が得られる。
【００９１】次に、図６に示すように、窒化膜４ａ，４
ｂ、ＳＯＩ層３および埋込酸化膜２を覆うように５０〜
５００Å程度の厚みを有するポリシリコン膜１１を減圧
ＣＶＤ法を用いて形成する。このポリシリコン膜１１を
図７に示すように９５０℃の温度条件下でウェット雰囲
気中で酸化する。このとき、ポリシリコン膜１１がすべ
て酸化されるような条件を選ぶ。ポリシリコン１１の酸
化の進行中に、埋込酸化膜２上のポリシリコン膜１１と
窒化膜４ａ，４ｂ上のポリシリコン膜１１とがすべて酸
化されると、この領域では酸化膜の進行は進まなくな
る。しかし、ＳＯＩ層３の側面部分に接したポリシリコ
ン膜１１の領域がすべて酸化された後もＳＯＩ層３の側
面部分はさらに酸化される。これにより、図８に示すよ
うに、ＳＯＩ層３の側面上部は丸型形状を有するととも
に、側面下部は埋込酸化膜２の主表面に対してほぼ垂直
に交差する形状になる。そしてそれらの部分が酸化膜１
２に覆われた形状になる。つまり、ポリシリコン膜１１
が埋込酸化膜２の表面上にも形成されているので、ポリ
シリコン膜１１を酸化する際にＳＯＩ層３の裏面にまわ
り込もうとする酸化剤が埋込酸化膜２上のポリシリコン
膜１１の酸化によって消費される。これにより、酸化剤
がＳＯＩ層３の下面にまわり込むのを防止することがで
き、その結果、ＳＯＩ層３の裏面が酸化されるのを防止
することができる。これにより、ＳＯＩ層３の側面下部
は埋込酸化膜２の主表面に対してほぼ垂直形状になる。
【００９２】その一方、ＳＯＩ層３の側面上部では、ポ
リシリコン膜１１があるため酸化剤は浸入し難いが、酸
化剤からＳＯＩ層３の側面上部までの距離が酸化剤から
ＳＯＩ層３の裏面までの距離に比べて短いため、ＳＯＩ
層３の裏面に比べて酸化剤は浸入しやすい。このため、
ＳＯＩ層３の側面上部では図８に示すように酸化が進行
し、丸型形状になる。
【００９３】このように、本実施例では、ポリシリコン
膜１１でＳＯＩ層３および埋込酸化膜２を覆った後その
ポリシリコン膜１１を酸化することによって、図８に示
すようなその側面下部がほぼ直線形状で側面上部がほぼ
丸型形状を有するＳＯＩ層３を形成することができる。
ポリシリコン膜１１が酸化された後のＮＭＯＳ領域およ
びＰＭＯＳ領域が図９に示されている。この後、酸化膜
１２を異方性エッチングすることによって、図１０に示
されるようなサイドウォール状の酸化膜１２を形成す
る。この後、窒化膜４ａおよび４ｂを除去するととも
に、酸化膜１２も除去する。酸化膜１２を除去するため
のウェットエッチングによって、図１１に示すように、
埋込酸化膜２の表面にはＵ字状の凹部２ａが形成され
る。凹部２ａの開口端近傍は等方的にエッチングされる
ため丸みをもった形状になる。これにより、後述するゲ
ート電極のパターニング時に、ＳＯＩ層３の側面下端近
傍にエッチング残が残るのを有効に防止することができ
る。
【００９４】次に、図１２に示すように、ＮＭＯＳ領域
を覆うようにレジスト１０３を形成する。レジスト１０
３をマスクとしてＰＭＯＳ領域のＳＯＩ層３にボロンイ
オン（Ｂ+ ）を２０ｋｅＶ、１×１０11〜３×１０11／
ｃｍ2 の条件下で注入する。この注入はチャネルドープ
の役割を果たす。この後レジスト１０３を除去する。ま
た、チャネルドープのイオン種としてリンイオンを使用
することも可能である。
【００９５】次に、図１３に示すように、ＰＭＯＳ領域
を覆うようにレジスト１０４を形成する。レジスト１０
４をマスクとしてＮＭＯＳ領域のＳＯＩ層３にボロンイ
オン（Ｂ+ ）を２０ｋｅＶ、４×１０12〜６×１０12／
ｃｍ2 の条件下で注入する。この注入は、チャネルドー
プとしての役割を果たす。この後レジスト１０４を除去
する。また、チャネルドープのイオン種としてリンイオ
ンを使用することも可能である。
【００９６】次に、図１４に示すように、ＳＯＩ層３お
よび凹部２ａを覆うようにゲート酸化膜５０を形成す
る。ゲート酸化膜５０を覆うようにリンを多量に含んだ
２０００Å程度の厚みを有するポリシリコン層６を形成
する。ポリシリコン層６上の所定領域にレジスト１０５
を形成する。レジスト１０５をマスクとしてポリシリコ
ン層６を異方性エッチングすることによって、図１５に
示されるような形状のゲート電極６を形成する。この後
レジスト１０５を除去する。
【００９７】次に、図１６に示すように、ＮＭＯＳ領域
を覆うようにレジスト１０６を形成する。レジスト１０
６およびゲート電極６をマスクとして、ＰＭＯＳ領域の
ＳＯＩ層３にボロンイオン（Ｂ+ ）を２０ｋｅＶ、１×
１０13〜３×１０13／ｃｍ2の条件下で注入する。この
注入は、ＰＭＯＳトランジスタのＬＤＤ構造の低不純物
濃度領域を形成するためのものである。この後レジスト
１０６を除去する。
【００９８】次に、図１７に示すように、ＰＭＯＳ領域
を覆うようにレジスト１０７を形成する。レジスト１０
７およびゲート電極６をマスクとして、ＮＭＯＳ領域の
ＳＯＩ層３にリンイオン（Ｐ+ ）を４０ｋｅＶ、１×１
０13〜３×１０13／ｃｍ2 の条件下で注入する。この注
入は、ＮＭＯＳトランジスタのＬＤＤ構造の低不純物濃
度領域を形成するためのものである。このＬＤＤ構造の
低不純物濃度領域を形成するための注入方法として、半
導体ウエハを４５°傾けかつ回転させながら注入する連
続回転注入法を用いてもよい。この後レジスト１０７を
除去する。
【００９９】次に、図１８に示すように、全面を覆うよ
うに減圧ＣＶＤ法を用いて１５００Å程度の厚みを有す
る酸化膜を形成する。酸化膜１３を異方性エッチングす
ることによって、図１９に示されるようなゲート電極６
の両側表面に接するサイドウォール酸化膜１３が形成さ
れる。また、サイドウォール酸化膜１３はＳＯＩ層３の
両側表面部分にも残余している。この後、スパッタ法を
用いて２００Å程度の厚みを有するチタン層８を形成す
る。そして、６８０℃の温度条件下で窒素雰囲気中で３
０秒間熱処理を施すことによって、チタン層８のうちシ
リコン層と接している領域のみ図２０に示されるような
チタンシリサイド層８ａを形成する。その後、絶縁膜上
に位置する窒化されたチタン層（図示せず）を除去した
後、再度８５０℃の温度条件下で窒素雰囲気中で３０秒
間熱処理を施すことによって、安定なチタンシリサイド
（ＴｉＳｉ2 ）層８ａを形成する。その後、ＮＭＯＳ領
域を覆うようにレジスト１０８を形成する。レジスト１
０８をマスクとしてＰＭＯＳ領域のＳＯＩ層３にボロン
イオン（Ｂ+ ）を２０ｋｅＶ、４×１０15〜６×１０15
／ｃｍ2 の条件下で注入する。この注入は、ＰＭＯＳト
ランジスタのＬＤＤ構造の高不純物濃度領域を形成する
ためのものである。この後レジスト１０８を除去する。
【０１００】次に、図２１に示すように、ＰＭＯＳ領域
を覆うようにレジスト１０９を形成する。レジスト１０
９をマスクとして、ＮＭＯＳ領域のＳＯＩ層３にリンイ
オン（Ｐ+ ）を４０ｋｅＶ、４×１０15〜６×１０15／
ｃｍ2 の条件下で注入する。この注入は、ＮＭＯＳトラ
ンジスタのソース／ドレインの高不純物濃度領域を形成
するためのものである。また、注入イオン種はヒ素を用
いることもできる。図２０および図２１に示した工程に
よって、ＮＭＯＳトランジスタのＬＤＤ構造を有するソ
ース／ドレイン領域３ｂ，３ｃと、ＰＭＯＳトランジス
タのＬＤＤ構造を有するソース／ドレイン領域３ｅ，３
ｆとが形成される。
【０１０１】この後、図２２に示すように、全面を覆う
ように７０００Å程度の厚みを有する 層間酸化膜９を
形成した後、その層間酸化膜９上の所定領域にレジスト
１１０を形成する。レジスト１１０をマスクとして層間
酸化膜９を異方性エッチングすることによって、ソース
／ドレイン領域３ｂ、３ｃ、３ｅおよび３ｆ上にコンタ
クトホール９ａ，９ｂ，９ｃおよび９ｄをそれぞれ形成
する。この後レジスト１１０を除去する。
【０１０２】最後に、図２３に示すように、コンタクト
ホール９ａ，９ｂ，９ｃおよび９ｄ内を埋込むとともに
層間酸化膜９の上部表面上に沿って延びるようにアルミ
または銅を主成分とする配線層（図示せず）を形成した
後パターニングする。これにより、金属配線１０ａ，１
０ｂ，１０ｃおよび１０ｄが形成される。
【０１０３】図２４〜図３２は、本発明の第２実施例に
よる半導体装置の製造プロセスを説明するための断面図
である。図３３は図３２に示した第２実施例の半導体装
置の平面図であり、図３４は図３３に示した半導体装置
の１００−１００線に沿った断面図である。まず、図３
２〜図３４を参照して、第２実施例の半導体装置の構造
について説明する。この第２実施例では、図３２に示す
ように、ＮＭＯＳ領域のＳＯＩ層３とＰＭＯＳ領域のＳ
ＯＩ層３との間にＬＯＣＯＳ酸化膜５ａが埋込まれてい
る。これにより、図３４に示すように、ゲート電極６が
ＬＯＣＯＳ酸化膜５ａ上に乗り上げた構造となる。その
結果、ＳＯＩ層３の側面部分とゲート電極６の下面との
距離が大きくなり、寄生トランジスタのしきい値電圧を
上昇させることができる。これにより、正規のトランジ
スタのサブスレッショルド特性に寄生トランジスタが悪
影響を及ぼすのを防止することができる。また、ＳＯＩ
層３の側面上部は丸型形状に形成されているので、その
側面上部における電界集中を防止することができる。ま
た、ＬＯＣＯＳ酸化膜５ａによってＳＯＩ層３による段
差が軽減されるため、後工程の製造プロセスが容易にな
るという効果がある。
【０１０４】次に、図２４〜図３２を参照して、第２実
施例の半導体装置の製造プロセスについて説明する。
【０１０５】まず、図２４に示すように、シリコン基板
１上に埋込酸化膜２を形成し、その埋込酸化膜２上にＳ
ＯＩ層３を形成する。ＳＯＩ層３上に１００Å程度の厚
みを有する酸化膜５を形成する。この酸化膜５は、８０
０℃程度の温度条件下でＣＶＤ法を用いて形成してもよ
いし、ＳＯＩ層３の表面を８００℃程度の酸化条件で酸
化して形成してもよい。この後、酸化膜５上に窒化膜４
ａを７００℃程度の温度条件下でＣＶＤ法を用いて１０
００Å程度の厚みを有するように形成する。窒化膜４ａ
上の所定領域にレジスト１０１を形成する。レジスト１
０１をマスクとして窒化膜４ａをエッチングすることに
よりパターニングする。
【０１０６】その後、図２５に示すように、ＰＭＯＳ領
域を覆うようにレジスト１０２を形成する。レジスト１
０２およびレジスト１０１をマスクとして、ＮＭＯＳ領
域のＳＯＩ層３にボロンイオン（Ｂ+ ）を２０ｋｅＶ、
３×１０13〜８×１０13／ｃｍ2 の条件下で注入する。
これにより、寄生トランジスタのしきい値電圧を上昇さ
せるための不純物注入領域３ａが形成される。この後レ
ジスト１０１および１０２を除去する。
【０１０７】次に、図２６に示すように、１００Å程度
の厚みを有する酸化膜１５を窒化膜４ａおよび酸化膜５
を覆うように形成した後、異方性エッチングすることに
より、図２７に示されるような窒化膜４ａの側表面に接
触するサイドウォール酸化膜１５が形成される。
【０１０８】次に、図２８に示すように、サイドウォー
ル酸化膜１５および窒化膜４ａをマスクとしてＳＯＩ層
３の所定部分を所定の厚み分だけエッチングする。これ
により、凹部１４を形成する。その後、サイドウォール
酸化膜１５をウェットエッチングを用いて除去する。こ
れにより、図２９に示されるような形状が得られる。こ
の後、窒化膜４ａをマスクとしてＳＯＩ層３をＬＯＣＯ
Ｓ（LOCal Oxidationof Silicon) 法を用いて選択的に
酸化する。これにより、図３０に示されるようなＬＯＣ
ＯＳ酸化膜５ａが形成される。この後、窒化膜４ａおよ
び酸化膜５を除去することによって、図３１に示される
ような形状が得られる。この後、図１２〜図２３に示し
た第１実施例の半導体装置の製造プロセスと同様のプロ
セスを用いて、図３２に示される第２実施例の半導体装
置が完成される。
【０１０９】図３５〜図３８は、本発明の第３実施例に
よる半導体装置の製造方法を説明するための断面図であ
る。図３９は図３８に示した半導体装置の断面と直交す
る方向の断面図である。図３８および図３９を参照し
て、この第３実施例の半導体装置では、上記した第２実
施例と異なり、ＳＯＩ層３の側面に接触するようにサイ
ドウォール酸化膜５ｂが形成されている。したがって、
図３９に示すように、ＳＯＩ層３の側面とゲート電極６
との間の距離が大きくなり、それにより寄生トランジス
タのしきい値電圧を上昇させることができる。その結
果、正規のトランジスタのサブスレッショルド特性に寄
生トランジスタが悪影響を及ぼすのを防止することがで
きる。また、ＳＯＩ層３の側面上部は丸型形状を有して
いるため、その側面上部における電界集中を防止するこ
ともできる。これにより、寄生トランジスタのしきい値
電圧が低下するのを防止することができる。
【０１１０】次に、図３５〜図３８を参照して、第３実
施例の半導体装置の製造プロセスについて説明する。ま
ず、図２４〜図３０に示した第２実施例の製造プロセス
と同様の製造プロセスを用いて、図３５に示した構造を
形成する。この後、窒化膜４ａおよび酸化膜５を除去す
る。そして、ＬＯＣＯＳ酸化膜５ａを異方性エッチング
することによって、図３６に示されるようなＳＯＩ層３
の側面に接するサイドウォール酸化膜５ｂを形成する。
この後、図３７に示すように、ウェットエッチングを用
いて埋込酸化膜２の表面にＵ字状の凹部１４を形成す
る。この後、図１２〜図２３で示した第１実施例の半導
体装置の製造プロセスと同様のプロセスを用いて、図３
８に示した第３実施例の半導体装置が完成される。
【０１１１】図４０〜図４７は、本発明の第４実施例の
半導体装置の製造プロセスを説明するための断面図であ
る。図４８は図４７に示した断面と垂直な方向に沿った
断面図である。まず、図４７および図４８を参照して、
この第４実施例の半導体装置では、ＳＯＩ層３の側表面
を覆うように熱酸化膜５ａが形成されている。また、熱
酸化膜５ａの側面に接触するとともに埋込酸化膜２の凹
部２ｂの端部表面を覆うように酸化膜１６が形成されて
いる。これにより、製造プロセス中に形成される凹部２
ｂの端部にゲート電極６が形成されることに起因してゲ
ート電極６がＳＯＩ層３の下面にまわり込むという不都
合を防止することができる。その結果、ゲート電極６の
まわり込みによる電界集中を防止することができる。
【０１１２】次に、図４０〜図４７を参照して、第４実
施例の半導体装置の製造プロセスについて説明する。ま
ず、図４０に示すように、シリコン基板１上に埋込酸化
膜２を形成した後その埋込酸化膜２上にＳＯＩ層３を形
成する。ＳＯＩ層３上に酸化膜５をＣＶＤ法または熱酸
化法によって形成する。そして酸化膜５上に７００℃の
温度条件下で１０００Å程度の厚みを有する窒化膜４ａ
を形成する。窒化膜４ａ上の所定領域にレジスト１０１
を形成した後窒化膜４ａおよび酸化膜５をパターニング
する。レジスト１０１をマスクとしてＳＯＩ層３にボロ
ンイオンを２０ｋｅＶ、３×１０13〜８×１０13／ｃｍ
2 の条件下で注入する。これにより、寄生トランジスタ
のしきい値電圧を上昇させるための不純物注入領域３ａ
が形成される。この後レジスト１０１を除去する。そし
て、窒化膜４ａをマスクとしてＬＯＣＯＳ法を用いてＳ
ＯＩ層３を酸化する。これにより、図４１に示されるよ
うな埋込酸化膜２に到達するＬＯＣＯＳ酸化膜５ａが形
成される。なお、不純物注入層３ａはＬＯＣＯＳ酸化膜
５ａとＳＯＩ層３との界面近傍のＳＯＩ層３の領域に残
っている。
【０１１３】次に、図４２に示すように、窒化膜４ａを
等方的にドライエッチングすることによって、窒化膜４
ａの上面および側面を所定の厚み分だけ削る。そして窒
化膜４ａをマスクとしてＬＯＣＯＳ酸化膜５ａをエッチ
ングすることによって、図４３に示されるような形状が
得られる。さらに、窒化膜４ａとＬＯＣＯＳ酸化膜５ａ
をマスクとしてＳＯＩ層３の厚みが薄くなっている領域
をエッチングにより除去する。この後、窒化膜４ａおよ
びその下の酸化膜５をウェットエッチングにより除去す
る。このエッチングの際に、図４５に示すように、埋込
酸化膜２の露出している部分の表面がエッチングされて
しまう。これにより、埋込酸化膜２の表面に凹部２ｂが
形成される。この状態でゲート電極を形成するとゲート
電極がＳＯＩ層３の下面にまわり込む可能性がある。そ
の場合には、ＳＯＩ層３の側面下部において電界集中が
発生するという不都合が生じる。
【０１１４】そこで、本実施例では、ゲート電極６を形
成する前に、図４６に示すように、ＳＯＩ層３の側面部
分を２００Å程度酸化して酸化膜５ａを形成した後さら
にその酸化膜５ａの側面および凹部２ｂの上面に接触す
るようにサイドウォール酸化膜１６を形成する。そして
その後、ゲート酸化膜５とゲート電極６を形成する。こ
のようなプロセスを用いて形成したトランジスタのチャ
ネル長方向に沿った断面が図４７に示され、チャネル幅
方向に沿った断面が図４８に示される。
【０１１５】図４９は、本発明の第５実施例による半導
体装置を示した断面図である。図４９を参照して、この
第５実施例では、図４７に示した第４実施例と異なり、
ＳＯＩ層３の側表面を覆うような熱酸化膜およびサイド
ウォール酸化膜が形成されていない。しかし、この場合
でも、ＳＯＩ層３の側表面上部は丸型形状を有している
ので、その部分における電界集中を有効に防止すること
ができる。その結果、寄生トランジスタが正規のトラン
ジスタのサブスレッショルド特性に悪影響を及ぼすのを
防止することができる。
【０１１６】図５０〜図５４は、本発明の第６実施例に
よる半導体装置の製造プロセスを説明するための断面図
である。図５４を参照して、この第６実施例の半導体装
置においても、ＳＯＩ層３の側面上部が丸型形状を有す
るとともに側面下部は埋込酸化膜２の主表面に対してほ
ぼ直交するように形成されている。これにより、ＳＯＩ
層３の側面上部における電界集中を防止することができ
る。また、ＳＯＩ層３の側面下部において厚みの薄い領
域が形成されるのが防止されるので、寄生トランジスタ
のしきい値電圧の低下を防止することができる。
【０１１７】次に、図５０〜図５４を参照して、第６実
施例の半導体装置の製造プロセスについて説明する。ま
た、図１〜図４で説明した第１実施例の半導体装置の製
造プロセスと同様のプロセスを用いて、図５０に示され
るような窒化膜４ａおよび４ｂまでを形成する。この
後、窒化膜４ａおよび４ｂをマスクとしてＳＯＩ層３を
等方的にエッチングする。これにより、図５１に示され
るように、ＳＯＩ層３の側面の位置は窒化膜４ｂの側面
下部よりも内側に入り込んだ位置になる。
【０１１８】この状態から、図５２に示すように、スパ
ッタ法を用いてポリシリコン層１７を形成する。このよ
うにして形成されたポリシリコン層１７は、ＳＯＩ層３
の側面部分でその厚みが他の部分よりも薄くなる。これ
は、スパッタ法を用いた場合、窒化膜４ｂの下に入り込
んだＳＯＩ層３の側面にはポリシリコン膜１７が堆積さ
れ難いからである。この状態から、ポリシリコン膜１７
を酸化する。これにより、図５３に示されるような酸化
膜１８が形成される。ここで、ポリシリコン膜１７を酸
化する際には、ＳＯＩ層３の側面に位置するポリシリコ
ン膜１７の膜厚が薄いため、エッチングで損傷を受けた
ＳＯＩ層３の側面部分も酸化される。この際、ＳＯＩ層
３の側面上部は酸化膜５を介して酸化剤が拡散するため
に酸化が速く進行する。これにより、ＳＯＩ層３の側面
上部における電界集中を防止することができる。この
後、酸化膜１８、窒化膜４ａ，４ｂおよび酸化膜５を除
去する。これにより、図５４に示した形状が得られる。
【０１１９】図５５〜図５７は、本発明の第７実施例に
よる半導体装置の製造プロセスを説明するための断面図
である。この第７実施例の半導体装置の最終的な構造
は、上記した第６実施例の半導体装置の最終的な構造と
ほぼ同様である。具体的には、ＳＯＩ層３の側面上部が
丸型形状を有しているとともに、側面下部が埋込酸化膜
２の主表面に対してほぼ直交するように形成されてい
る。
【０１２０】次に、図５５〜図５７を参照して、第７実
施例の半導体装置の製造プロセスについて説明する。ま
ず、図５５に示すように、シリコン基板１上に埋込酸化
膜２を形成した後、その埋込酸化膜２上にＳＯＩ層３を
形成する。ＳＯＩ層３上の所定領域にレジスト１０１を
形成した後、レジスト１０１をマスクとしてＳＯＩ層３
をエッチングする。その後、レジスト１０１をマスクと
してＳＯＩ層３の側面部分に連続回転注入法を用いてボ
ロンイオン（Ｂ+ ）を３０〜４０ｋｅＶ、３×１０13〜
１５×１０13／ｃｍ2 の条件下で注入する。これによ
り、寄生トランジスタのしきい値電圧の低下を防止する
ための不純物注入領域３ａが形成される。この後レジス
ト１０１を除去する。
【０１２１】次に、図５６に示すように、スパッタ法を
用いてＳＯＩ層３および埋込酸化膜２を覆うようにポリ
シリコン層１７ａを形成する。このスパッタ法を用いて
形成されたポリシリコン膜１７ａは、そのＳＯＩ層３の
側面に位置する厚み（ｔ2 ）がＳＯＩ層３の上部表面上
および埋込酸化膜２の上部表面上に位置する部分の厚み
（ｔ1 ）よりも薄くなる。この状態から、ポリシリコン
層１７ａの酸化を行なうと、図５７に示されるように酸
化膜１８ａの厚みはＳＯＩ層３の側面に位置する部分と
ＳＯＩ層３の上部表面上に位置する部分とで等しくな
る。これは、ＳＯＩ層３の側面部分も酸化されているこ
とを意味する。また、一般に、コーナ部分は平面部分よ
りも酸化されやすいため、ＳＯＩ層３の側面上部では酸
化が速く進行する。したがって、ＳＯＩ層３の側面上部
は丸型形状になる。
【０１２２】なお、上記した第６実施例および第７実施
例では、ポリシリコン層１７および１７ａを酸化した
が、本発明はこれに限らず、アモルファスシリコンまた
は、Ｔｉ、Ｍｏ、Ｗ、Ａｌ、Ｔａ、Ｃｕ、Ｆｅなどの金
属膜を堆積した後酸化してもよい。
【０１２３】図５８〜図６０は、本発明の第８実施例に
よる半導体装置の製造プロセスを説明するための断面図
である。まず、図６０を参照して、この第８実施例の半
導体装置の最終的な構造は、ＳＯＩ層３の側面上部が丸
型形状を有するとともに、ＳＯＩ層３の側面下部が埋込
酸化膜２の主表面に対してほぼ直交する形状を有してい
る。また、ＳＯＩ層の側面に接触するように酸化膜５ａ
が形成されている。さらに、この第８実施例では、後述
する製造プロセスによって、ＳＯＩ層内に存在していた
金属汚染物質が酸化膜５ａ内に取込まれている。これに
より、ＳＯＩ層内に結晶欠陥が発生するのを有効に防止
することができる。また、ＳＯＩ層３の上記した側面形
状によって、実施例１〜７と同様の効果を得ることがで
きる。
【０１２４】次に、図５８〜図６０を参照して、第８実
施例の半導体装置の製造プロセスについて説明する。ま
ず、図２４〜図２７で説明した第２実施例の半導体装置
の製造プロセスと同様のプロセスを用いて、図５８に示
されるようなサイドウォール酸化膜１５を形成する。そ
してサイドウォール酸化膜１５をマスクとして酸化膜５
およびＳＯＩ層３を異方性エッチングすることによって
パターニングする。その後、サイドウォール酸化膜１５
を除去する。ただし、図２５に示したＢイオンの注入は
行なっていない。
【０１２５】次に、図５９に示すように、窒化膜４ａを
マスクとして、ＳＯＩ層３の側面近傍の領域にシリコン
イオンを３０〜１００ｋｅＶ、４×１０15〜６×１０15
／ｃｍ2 の注入条件下で注入する。これにより、ＳＯＩ
層３の側面近傍のエッチングによりダメージを受けた領
域をアモルファス化する。その後、７００〜９００℃の
温度条件下で３０〜１８０分間の熱処理を行なう。これ
により、金属汚染物質１９をＳＯＩ層３のアモルファス
化された領域に集める（ゲッタリングする）。
【０１２６】この後、ＳＯＩ層３の側面近傍を窒化膜４
ａをマスクとして９００℃の温度条件下で酸化する。ア
モルファス化された領域に集められた金属汚染物質１９
は酸化によって形成される酸化膜５ａ中に取込まれる。
その結果、ＳＯＩ層３の側面近傍に金属汚染物質が残余
するのを防止することができる。この後、窒化膜４ａを
マスクとしてＳＯＩ層３の側面近傍にボロンイオン（Ｂ
+ ）を３０〜６０ｋｅＶ、３×１０13〜１５×１０13／
ｃｍ2 の条件下で注入する。これにより、寄生トランジ
スタのしきい値電圧の低下を防止するための不純物注入
層３ａが形成される。この後、窒化膜４ａおよび酸化膜
５を除去する。このようにして、第８実施例の半導体装
置の基本構造が完成される。
【０１２７】図６１〜図６４は、本発明の第９実施例に
よる半導体装置の製造プロセスを説明するための断面図
である。図６４を参照して、この第９実施例では、上記
した第８実施例と同様、ＳＯＩ層３の側面上部が丸型形
状を有するとともに側面下部が埋込酸化膜２の主表面に
対してほぼ垂直に交差するように形成されている。ま
た、ＳＯＩ層３の側表面に接触するようにサイドウォー
ル酸化膜２１ａが形成されている。さらに、この第９実
施例では、第８実施例と同様、ＳＯＩ層３に存在してい
た金属汚染物質が最終的にサイドウォール酸化膜２１ａ
に取込まれている。これにより、ＳＯＩ層３に結晶欠陥
が発生するのを防止することができる。また、ＳＯＩ層
３の側面上部が丸型形状を有しているので、その部分に
おける電界集中を防止することができる。
【０１２８】次に、図６１〜図６４を参照して、第９実
施例の半導体装置の製造プロセスについて説明する。ま
ず、図２４〜図２７で説明した第２実施例の半導体装置
の製造プロセスと同様のプロセスを用いて、サイドウォ
ール酸化膜１５までを形成する。そして、そのサイドウ
ォール酸化膜１５をマスクとしてその下の酸化膜５およ
びＳＯＩ層３をエッチングすることによって、図６１に
示されるようなパターニングされたＳＯＩ層３を形成す
る。その後サイドウォール酸化膜１５をウェットエッチ
ングにより除去する。
【０１２９】次に、図６２に示すように、窒化膜４ａを
マスクとしてＳＯＩ層３の側部表面近傍にシリコンイオ
ンを３０〜１００ｋｅＶ、４×１０15〜６×１０15／ｃ
ｍ2の条件下で注入する。これにより、ＳＯＩ層３の側
面近傍のエッチングダメージ領域をアモルファス化す
る。その後、窒化膜４ａおよびＳＯＩ層３ならびに埋込
酸化膜２を覆うように、５０Å程度の厚みを有するポリ
シリコン膜２０を形成する。そして７００〜９００℃の
温度条件下で３０〜１８０分間熱処理を行なうことによ
って、ＳＯＩ層３内の金属汚染物質１９をアモルファス
化した領域に集める（ゲッタリングする）。ポリシリコ
ン膜２０は、このゲッタリング効果をより高める働きを
する。
【０１３０】この後、ポリシリコン膜２０を酸化するこ
とによって、図６３に示されるような酸化膜２１を形成
する。この酸化膜２１の形成によって、ＳＯＩ層３の側
面上部は丸型形状を有することになる。その後、ＳＯＩ
層３の側面近傍に酸化膜２１を介して連続回転注入法を
用いてボロンイオン（Ｂ+ ）を３０〜６０ｋｅＶ、３×
１０13〜１５×１０13／ｃｍ2 の条件下で注入する。こ
れにより、寄生トランジスタのしきい値電圧を上昇させ
るための不純物注入層３ａが形成される。その後、酸化
膜２１を異方性エッチングするとともに、窒化膜４ａお
よび酸化膜５を除去することによって、図６４に示され
るようなサイドウォール酸化膜２１ａが形成される。こ
のサイドウォール酸化膜２１ａは後の工程においてゲー
ト電極が形成された場合に、ゲート電極とＳＯＩ層３の
側面との距離を大きくすることができ、それにより寄生
トランジスタのしきい値電圧を上昇させることができ
る。その結果、寄生トランジスタが正規のトランジスタ
のサブスレッショルド特性に悪影響を及ぼすのを防止す
ることができる。
【０１３１】図６５〜図６７は、本発明の第１０実施例
による半導体装置の製造プロセスを説明するための断面
図である。図６７を参照して、この第１０実施例の半導
体装置においても、ＳＯＩ層３の側面上部が丸型形状を
有しているとともに、側面下部は埋込酸化膜２の主表面
に対してほぼ直交する形状を有している。また、ＳＯＩ
層３に存在していた金属汚染物質は最終的に酸化膜２３
によって取込まれている。したがって、ＳＯＩ層３に電
気的に活性な結晶欠陥が生じるのを防止することができ
る。
【０１３２】次に、図６５〜図６７を参照して、第１０
実施例の半導体装置の製造プロセスについて説明する。
まず、図６５に示すように、シリコン基板１上に埋込酸
化膜２を形成する。埋込酸化膜２上にＳＯＩ層（図示せ
ず）、酸化膜（図示せず）、および窒化膜（図示せず）
を形成した後、その窒化膜上の所定領域にレジスト１０
１を形成する。レジスト１０１をマスクとしてその窒化
膜、酸化膜およびＳＯＩ層をエッチングすることによっ
て、パターニングされたＳＯＩ層３、酸化膜５および窒
化膜４ａが形成される。酸化膜５は１００Å程度の厚み
で形成され、窒化膜４ａは１０００Å程度の厚みで形成
される。
【０１３３】その後、レジスト１０１を等方的にエッチ
ングすることによって、レジスト１０１の上面および側
面を部分的にエッチングしてレジスト１１１を形成す
る。レジスト１１１をマスクとしてシリコンイオンを３
０〜１００ｋｅＶ、４×１０15〜６×１０15／ｃｍ2 の
条件下で注入することによって、ＳＯＩ層３の側表面の
エッチングダメージ領域をアモルファス化する。また、
レジスト１１１をマスクとしてボロンイオンを注入する
ことによって、寄生トランジスタのしきい値電圧を上昇
させるための不純物注入層３ａを形成する。その後レジ
スト１１１を除去する。
【０１３４】次に、図６６に示すように、窒化膜４ａ、
ＳＯＩ層３ならびに埋込酸化膜２を覆うように５０〜１
００Å程度の厚みを有するポリシリコン膜２２を形成し
た後それを酸化する。これにより、図６７に示されるよ
うな酸化膜２３が形成される。なお、この酸化の場合
に、７００〜８５０℃の温度条件下で１０分〜３０分間
熱処理を行なってもよい。その後、酸化膜２３および窒
化膜４ａならびに酸化膜５を除去する。これにより第１
０実施例の半導体装置の基本構造が完成される。
【０１３５】図６８〜図７０は、本発明の第１１実施例
による半導体装置の製造プロセスを説明するための断面
図である。まず図７０を参照して、この第１１実施例に
おいても、ＳＯＩ層３の側面上部が丸型形状を有すると
ともに側面下部は埋込酸化膜２に対して直交する形状と
なる。また、ＳＯＩ層３の側面近傍には寄生トランジス
タのしきい値電圧の低下を防止するための不純物注入層
３ａを設けている。
【０１３６】次に、図６８〜図７０を参照して、第１１
実施例の半導体装置の製造プロセスについて説明する。
まず、図６８に示すように、シリコン基板１上に埋込酸
化膜２を形成する。埋込酸化膜２上にＳＯＩ層３、１０
０Å程度の厚みを有する酸化膜５および１０００Å程度
の厚みを有する窒化膜４ａを順次形成する。窒化膜４ａ
上の所定領域にレジスト（図示せず）を形成した後その
レジストをマスクとして窒化膜４ａをパターニングす
る。
【０１３７】そしてそのレジストをマスクとしてＳＯＩ
層３にボロンイオンを２０〜３０ｋｅＶ、１×１０13〜
１５×１０13／ｃｍ2 の条件下で注入する。その後レジ
ストを除去する。そして、窒化膜４ａをマスクとして窒
化膜４ａに覆われていないＳＯＩ層３の部分を約半分の
厚み分だけ酸化する。これにより、ＬＯＣＯＳ酸化膜２
４ａを形成する。そしてそのＬＯＣＯＳ酸化膜２４ａを
ウェットエッチングにより除去した後、続いて、窒化膜
を約５００Åの厚みで堆積し、その後、異方性エッチン
グすることにより、図６９に示すように、窒化膜４ａの
端部に窒化膜４ｃを残余させる。この後、窒化膜４ａと
窒化膜４ｃとをマスクとしてＳＯＩ層３の残りの厚み分
を酸化する。これにより、図７０に示されるようなＬＯ
ＣＯＳ酸化膜２４ｂが形成される。このＬＯＣＯＳ酸化
膜２４ｂの形成によって、ＳＯＩ層３の側面上部は丸型
形状になるとともに、側面下部は埋込酸化膜２の主表面
に対してほぼ直交する形状になる。この後、窒化膜４ａ
および酸化膜５を除去する。
【０１３８】本実施例では上記のように２回に分けてＬ
ＯＣＯＳ酸化膜２４ａと２４ｂとを形成することによっ
て、１回で酸化する場合に比べて、バーズビークの長さ
を短くすることができる。また、ＳＯＩ層３の側面下部
を埋込酸化２の主表面に対してより垂直に近い形状にす
ることができる。これにより、ＳＯＩ層３の側面下部の
厚みが薄くなることに起因して寄生トランジスタが発生
しやすくなるという不都合を解消することができる。
【０１３９】図７１〜図７９は、本発明の第１２実施例
による半導体装置の製造プロセスを説明するための断面
図である。図７９を参照して、この第１２実施例では、
前述した第１〜第１１実施例と同様、ＳＯＩ層３の側面
上部が丸型形状を有している。また、ＳＯＩ層の側面に
接触するようにサイドウォール酸化膜２５が形成されて
いる。また、この第１２実施例では、ソース／ドレイン
領域３ｃと３ｅとを接続するように金属配線層１０ｆが
形成されている。ここで、この第１２実施例では、後述
するように、サイドウォール酸化膜２５を形成した後に
不純物注入領域３ａの形成のためのイオン注入を行なう
ので、サイドウォール酸化膜２５の形成時の酸化によっ
て不純物注入領域３ａの不純物濃度が低下するという不
都合が生じない。その結果、寄生トランジスタのしきい
値電圧の低下をより有効に防止することができる。
【０１４０】以下、図７１〜図７９を参照して、第１２
実施例の半導体装置の製造プロセスについて説明する。
まず、図７１に示すように、シリコン基板１上に埋込酸
化膜２を形成し、その埋込酸化膜２上にＳＯＩ層３を形
成する。ＳＯＩ層３上に酸化膜５を形成した後、その酸
化膜５上に２０００Å程度の厚みを有する膜厚の厚い窒
化膜４ａを形成する。窒化膜４ａ上の所定領域にレジス
ト１０１を形成する。レジスト１０１をマスクとして窒
化膜４ａをエッチングすることにより窒化膜４ａをパタ
ーニングする。これにより、図７２に示されるようなパ
ターニングされた窒化膜４ａが形成される。
【０１４１】窒化膜４ａをマスクとしてさらに酸化膜５
およびＳＯＩ層３をエッチングする。これにより、図７
３に示されるようなパターニングされたＳＯＩ層３およ
び酸化膜５が形成される。ＳＯＩ層３の側壁部分の拡大
図が図７４に示される。この状態から、図７５に示すよ
うに、窒化膜４ａをマスクとしてＳＯＩ層３を酸化す
る。この酸化は、ＳＯＩ層３の側面のエッチングによる
欠陥を除去するとともにＳＯＩ層３の側面上部での電界
集中を緩和するために行なう。この酸化によって、サイ
ドウォール酸化膜２５が形成される。
【０１４２】この後、図７６に示すように、窒化膜４ａ
を熱リン酸などを用いたウェットエッチングによって等
方的にエッチングする。これにより、図７６に示すよう
にＳＯＩ層３の側面近傍上に位置する窒化膜４ａを除去
する。そして、この窒化膜４ａをマスクとしてＳＯＩ層
３の側面近傍にＰ型の不純物をイオン注入する。これに
より、寄生トランジスタのしきい値電圧を上昇させるた
めの高濃度の不純物注入領域３ａを形成することができ
る。この後、窒化膜４ａを除去することによって図７７
に示されるような形状が得られる。そして、酸化膜５を
除去するために異方性エッチングを行なう。これによ
り、酸化膜５が除去されるとともに、サイドウォール酸
化膜２５の側面上部がほぼ丸型形状になる。この後、図
１２〜図２３に示した第１実施例の半導体装置の製造プ
ロセスと同様のプロセスを用いて、図７９に示されるよ
うな構造が完成される。
【０１４３】図８０〜図９１は、本発明の第１３実施例
による半導体装置の製造プロセスを説明するための断面
図である。図８７を参照して、この第１３実施例の構造
においても、ＳＯＩ層３の側面上部は丸型形状を有して
いるとともに、その側面下部は埋込酸化膜２の主表面に
対してほぼ直交する形状を有している。これにより、Ｓ
ＯＩ層３の側面上部への電界集中を防止することができ
る。また、ＳＯＩ層３の側面下部でその厚みが薄くなる
ことに起因して寄生トランジスタが発生しやすくなると
いう不都合も防止することができる。
【０１４４】以下、図８０〜図９１を参照して、第１３
実施例の半導体装置の製造プロセスについて説明する。
まず、図８０に示すように、シリコン基板１上に埋込酸
化膜２を形成し、その埋込酸化膜２上にＳＯＩ層３を形
成する。ＳＯＩ層３上に酸化膜５を形成し、その酸化膜
５上に窒化膜４ａを形成する。窒化膜４ａ上の所定領域
にレジスト１１２を形成した後、そのレジスト１１２を
マスクとして窒化膜４ａをエッチングする。これによ
り、図８１に示されるようなパターニングされた窒化膜
４ａが形成される。その後、ＰＭＯＳ領域を覆うように
レジスト１１３を形成する。レジスト１１３および１１
２をマスクとして、ＳＯＩ層３のＮＭＯＳ領域に位置す
る部分にＰ型の不純物をイオン注入する。これにより、
寄生トランジスタのしきい値電圧を上昇させるための不
純物注入層３ａが形成される。
【０１４５】この後、レジスト１１２および１１３を除
去する。そして、窒化膜４ａをマスクとしてＬＯＣＯＳ
法を用いてＳＯＩ層３を酸化する。これにより、図８２
に示されるようなＬＯＣＯＳ酸化膜５ａが形成される。
ＳＯＩ層３の側面近傍の部分拡大図が図８３に示され
る。この状態から、ＬＯＣＯＳ酸化膜５ａをウェットエ
ッチングにより除去する。これにより、図８４に示され
るような形状が得られる。そして、ＬＯＣＯＳ酸化膜５
ａのエッチングによって露出されたＳＯＩ層３の側面近
傍を酸化する。この酸化によって、尖った形状を有して
いたＳＯＩ層３の側面近傍の領域が図８５に示されるよ
うに滑らかな形状になる。この酸化によって酸化膜２６
が形成される。
【０１４６】この後、窒化膜４ａを除去することによっ
て図８６に示されるような形状が得られる。そして、酸
化膜５および２６を異方性エッチングすることによって
酸化膜５を除去する。このエッチングによって、酸化膜
２６の上部は図８７に示すように平坦な形状に近くな
る。この後、図１２〜図２３に示した第１実施例の半導
体装置の製造プロセスと同様のプロセスを用いて、第１
３実施例の半導体装置が完成される。
【０１４７】なお、図８３〜図８４に示したＬＯＣＯＳ
酸化膜５ａのエッチング工程において、エッチングが不
十分であると図８８に示されるような状態となる。しか
し、この場合にも、窒化膜４ａをマスクとしてＳＯＩ層
３を酸化することによって、図８９に示すように、丸型
形状を有するＳＯＩ層３の側面部分が得られる。したが
って、ＬＯＣＯＳ酸化膜５ａのエッチングが不十分であ
っても問題はない。また、ＬＯＣＯＳ酸化膜５ａをオー
バエッチングしてしまった場合の形状が図９０に示され
る。この場合も、ＳＯＩ層３の酸化を行なうことによっ
て、ＳＯＩ層３は図９１に示されるように丸型形状を有
することになる。したがって、ＬＯＣＯＳ酸化膜５ａを
オーバエッチングしたとしても問題はない。
【０１４８】図９２〜図９８は、本発明の第１４実施例
による半導体装置の製造プロセスを説明するための断面
図である。図９２〜図９８を参照して、次に第１４実施
例の半導体装置の製造プロセスについて説明する。ま
ず、図９２に示すように、シリコン基板１上に埋込酸化
膜２を形成する。埋込酸化膜２上にＳＯＩ層３を形成す
る。このシリコン基板１、埋込酸化膜２およびＳＯＩ層
３によってＳＯＩ基板が構成される。ＳＯＩ基板は、Ｓ
ＩＭＯＸ法またはウエハ貼合せ法などを用いて形成す
る。
【０１４９】次に、図９３に示すように、ＣＶＤ法を用
いて８００℃の温度条件下でＳＯＩ層３上に酸化膜５を
形成する。この酸化膜５はＳＯＩ層３の表面を８００℃
程度の温度条件下で酸化することにより形成してもよ
い。この酸化膜５は１００Å程度の厚みを有するように
形成する。酸化膜５上に窒化膜（図示せず）を７００℃
程度の温度条件下で１０００Å程度の厚みで形成した後
その窒化膜上の所定領域にレジスト１０１を形成する。
レジスト１０１をマスクとして窒化膜をドライエッチン
グすることによって、所定形状の窒化膜４ａが形成され
る。ＰＭＯＳ領域を覆うようにレジスト１０２を形成す
る。レジスト１０１および１０２をマスクとしてＮＭＯ
Ｓ領域にボロンイオンを２０ｋｅＶ、３〜８×１０13／
ｃｍ2 の条件下で注入する。この注入は分離領域へのチ
ャネル注入となる。この後レジスト１０１および１０２
を除去する。
【０１５０】次に、図９４に示すように、窒化膜４ａを
マスクとしてＬＯＣＯＳ法を用いてＳＯＩ層３を酸化す
ることによってＬＯＣＯＳ酸化膜５ａを形成する。窒化
膜４ａをマスクとしてＬＯＣＯＳ酸化膜５ａの所定部分
をドライエッチングすることにより除去する。
【０１５１】次に、図９５に示すように、ＰＭＯＳ領域
を覆うように再びレジスト１０２ａを形成する。レジス
ト１０２ａをマスクとしてＮＭＯＳ領域に再びボロンイ
オンを２０ｋｅＶ、３〜８×１０13／ｃｍ2 の条件下で
注入する。この注入は分離領域へのチャネル注入とな
る。なお、この注入は図９３に示した工程において一度
行なわれているため必ずしも必要ではない。このボロン
イオンの注入は、図９３に示した工程または図９５に示
した工程のいずれか一方でのみ行なってもよいし、両方
で行なってもよい。この後レジスト１０２ａを除去す
る。
【０１５２】次に、図９６に示すように、窒化膜４ａお
よび残余しているＬＯＣＯＳ酸化膜５ａの側表面部分に
自己整合的にサイドウォール窒化膜４ｂを形成する。こ
のサイドウォール窒化膜４ｂはその下端部の埋込酸化膜
２の主表面に沿った方向の長さが１００〜２０００Å程
度になるように形成する。その後サイドウォール窒化膜
４ｂをマスクとしてＳＯＩ層３を異方性エッチングす
る。これにより、図９７に示されるようなその側壁部に
ボロンイオンが高濃度に注入された島状のＳＯＩ層３が
自己整合的に形成される。その後窒化膜４ａおよび４ｂ
を熱リン酸で除去する。その後、９５０℃〜１１００℃
の温度条件下でウェット雰囲気中でＳＯＩ層３を１００
〜３００Å程度の厚み分酸化する。この際、ＳＯＩ層３
の側端部の形状は上部および下部ともに丸型形状にな
る。この丸型形状によってトランジスタ形成後にゲート
電界の集中を防止できるという利点がある。また、図９
４に示した工程においてＬＯＣＯＳ酸化膜を形成するこ
とによってＳＯＩ層３の側面上部が丸型形状になるの
で、これによってもゲート電界の集中を防止することが
できる。また、サイドウォール窒化膜４ｂをマスクとし
てＳＯＩ層をパターニングするので、設計寸法よりもサ
イドウォール窒化膜４ｂの幅分だけ大きいＳＯＩ層３を
形成することができる。これにより、ＳＯＩ層３の側面
部分を酸化したとしても実効チャネル幅が減少すること
はない。
【０１５３】ＳＯＩ層３の酸化後にウェットエッチング
により酸化膜を除去する。このエッチングによって埋込
酸化膜２もある程度エッチングされて凹部が形成され
る。その後、ＳＯＩ層３の側表面部分に接触するととも
に上記凹部を埋込むようにサイドウォール酸化膜５ｂを
形成する。この後ＳＯＩ層３へのチャネルドープやゲー
ト電極の形成などを経て第１４実施例の半導体装置が完
成される。
【０１５４】図９９〜図１０５は、本発明の第１５実施
例による半導体装置の製造プロセスを説明するための断
面図である。図９９〜図１０５を参照して、この第１５
実施例では、メサ型分離構造を有するＳＯＩ層１５２を
パターニングする際のマスクとして、窒化膜１５４およ
びサイドウォール窒化膜１５８と、酸化膜１５３および
１５６との２層構造を採用する。これにより、ＳＯＩ層
１５２のパターニング後に窒化膜１５４およびサイドウ
ォール窒化膜１５８を熱リン酸により除去する際に、Ｓ
ＯＩ層１５２の上部表面が熱リン酸によって抉られるの
を酸化膜１５３および１５６により防止することができ
る。
【０１５５】次に、図９９〜図１０５を参照して、この
第１５実施例の半導体装置の製造プロセスの詳細につい
て説明する。シリコン酸化膜からなる支持基板１５１上
に１０００Å程度の厚みを有するＳＯＩ層１５２をＳＩ
ＭＯＸ法などにより形成する。このＳＯＩ層１５２上に
シリコン酸化膜およびシリコン窒化膜（図示せず）を形
成した後そのシリコン窒化膜上の所定領域にフォトレジ
スト１５５を形成する。そのフォトレジスト１５５をマ
スクとして窒化膜および酸化膜をパターニングすること
によって、所定形状のシリコン窒化膜１５４およびシリ
コン酸化膜１５３を形成する。そして、フォトレジスト
１５５またはシリコン窒化膜１５４をマスクとしてＳＯ
Ｉ層１５２に素子分離注入を行なうことによって分離領
域１５７を形成する。通常この注入はボロンを２０ｋｅ
Ｖで１×１０13／ｃｍ2 程度注入することによって行な
う。この後、フォトレジスト１５５を除去する。次に、
図１００に示すように、ＣＶＤ法を用いて３００Å程度
の厚みを有するシリコン酸化膜１５６を形成する。さら
に、ＣＶＤ法を用いて２０００Å程度の厚みを有するシ
リコン窒化膜１５８を形成する。そしてそのシリコン窒
化膜１５８を異方性エッチングすることによって、シリ
コン窒化膜１５４の側面部分に、シリコン酸化膜１５６
とシリコン窒化膜１５８との複合膜からなるサイドウォ
ールスペーサを形成する。シリコン窒化膜１５４とサイ
ドウォールスペーサとをマスクとして、ＳＯＩ層１５２
を異方性エッチングすることによって、図１０２に示さ
れるようなその側端部に分離領域１５７を有する島状の
ＳＯＩ層１５２が形成される。
【０１５６】この後、シリコン窒化膜１５４およびサイ
ドウォールスペーサをマスクとして分離領域１５７の側
端部のエッチングダメージ層を酸化する。これにより、
図１０３に示されるような酸化膜１５９が形成される。
この後、シリコン窒化膜１５４およびサイドウォール窒
化膜１５８を熱リン酸により除去する。その後フッ酸に
より酸化膜１５３および１５６を除去する。これによ
り、図１０４に示すような形状が得られる。さらに、図
１０５に示すように、１００Å程度の厚みを有するゲー
ト酸化膜１６０、１５００Å程度の厚みを有するゲート
電極１６１を形成した後、ゲート電極１６１をマスクと
して４×１０15／ｃｍ2 程度の不純物濃度でイオン注入
を行なうことによって、ソース／ドレイン領域１６２を
形成する。ゲート電極１６１およびゲート酸化膜１６０
を覆うように層間絶縁膜１６３を形成した後、層間絶縁
膜１６３の所定領域にコンタクトホールを形成する。そ
してそのコンタクトホール内にソース／ドレイン領域１
６２と電気的に接続するようにアルミなどからなる低抵
抗の配線層１６４を形成する。このようにして、第１５
実施例のＳＯＩＭＯＳＦＥＴが得られる。
【０１５７】図１０６〜図１１１は、本発明の第１６実
施例による半導体装置の製造プロセスを説明するための
断面図である。図１０６〜図１１１を参照して、以下に
第１６実施例の製造プロセスについて説明する。
【０１５８】まず、図１０６に示すように、シリコン酸
化膜からなる支持基板１５１上にＳＩＭＯＸ法などを用
いて１０００Å程度の厚みを有するＳＯＩ層１５２を形
成する。ＳＯＩ層１５２上に１００Å程度の厚みを有す
るポリシリコン層１７１を形成する。ポリシリコン層１
７１上の活性領域に対応する領域に２０００Å程度の厚
みを有するシリコン窒化膜１７２を形成する。シリコン
窒化膜１７２をマスクとしてポリシリコン層１７１を選
択的に酸化することによって図１０７に示されるような
２０００Å程度の厚みを有するＬＯＣＯＳ酸化膜１５５
を形成する。この後、シリコン窒化膜１７２を熱リン酸
によって除去し、さらにＬＯＣＯＳ酸化膜１５５をフッ
酸によって除去する。これにより、図１０８に示される
ような島状のポリシリコン層１７１が得られる。この状
態から、ポリシリコン層１７１およびＳＯＩ層１５２を
異方性エッチングすることによって、図１０９に示され
るような台形形状の島状のＳＯＩ層１５２が形成され
る。
【０１５９】この後、図１１０に示すように、ＳＯＩ層
１５２を覆うように１００Å程度の厚みを有するゲート
酸化膜１７２を形成し、さらに２０００Å程度の厚みを
有するポリシリコン層からなるゲート電極層１７３を形
成する。そしてそのゲート電極層１７３をパターニング
することによって図１１１に示されるようなゲート電極
１７３を形成する。ゲート電極１７３をマスクとしてＳ
ＯＩ層１５２に４×１０15／ｃｍ2 程度の不純物濃度で
イオン注入を行なうことによってソース／ドレイン領域
１５８を形成する。ゲート電極１７３、ゲート酸化膜１
７２および支持基板１５１を覆うように層間絶縁膜１７
４を形成した後その層間絶縁膜１７４の所定領域にコン
タクトホールを形成する。そのコンタクトホール内を埋
込むようにソース／ドレイン領域１７２およびゲート電
極１７３に電気的に接続されるアルミなどからなる配線
層１７５を形成する。
【０１６０】このように、この第１６実施例の製造プロ
セスでは、従来方形であったメサ型分離のＳＯＩ層を、
台形形状にすることによって、ＳＯＩ層の側面上部での
電界集中を緩和することができる。これにより、ゲート
酸化膜の信頼性を向上させることができるとともに寄生
トランジスタの影響を抑制することができる。その結
果、リーク電流を低減することもできる。
【０１６１】図１１２〜図１１７は、本発明の第１７実
施例による半導体装置の製造プロセスを説明するための
断面図である。図１１２〜図１１７を参照して、次に第
１７実施例の半導体装置の製造プロセスについて説明す
る。
【０１６２】まず、図１１２に示すように、シリコン酸
化膜からなる支持基板１５１上の所定領域に１０００Å
程度の厚みを有するＳＯＩ層１５２をＳＩＭＯＸ法など
により形成した後、島状に加工する。この後、図１１３
に示すように、１００Å程度の厚みを有するシリコン酸
化膜１８１、５００Å程度の厚みを有するシリコン窒化
膜１８２および１５００Å程度の厚みを有するシリコン
酸化膜１８３を順次形成する。そして、機械的化学研磨
法、またはフォトレジストを用いたエッチバック法によ
って、図１１４に示されるような形状を形成する。な
お、上記した機械的化学研磨またはエッチバックの際の
ストッパとしてＳＯＩ層１５２を用いる。また、シリコ
ン窒化膜１８２をシリコン酸化膜１８３のエッチングス
トッパとして用い、必要に応じてその後にシリコン窒化
膜１８２を除去するようにしてもよい。
【０１６３】次に、図１１５に示すように、シリコン窒
化膜１８２をマスクとしてＳＯＩ層１５２の上部表面を
酸化することによって選択酸化膜１８４を形成する。こ
の酸化温度は１１００℃以上にするのが好ましい。この
選択酸化膜１８４の形成によって、ＳＯＩ層１５２の側
面上部が丸型形状になる。また、シリコン窒化膜１８２
の存在によって、選択酸化膜１８４の形成時に酸化剤が
ＳＯＩ層１５２の下面に回り込むのが有効に防止され
る。これにより、ＳＯＩ層１５２の下面端部が持ち上が
るという不都合を防止することができる。
【０１６４】この後、選択酸化膜１８４を除去した後、
図１１６に示すようにＳＯＩ層１５２の上部表面上に１
００Å程度の厚みを有するゲート酸化膜１８５を形成す
る。またそのゲート酸化膜１８５上に２０００Å程度の
厚みを有するポリシリコン層からなるゲート電極層１８
６を形成する。そしてそのゲート電極層１８６をパター
ニングすることによって図１１７に示すようなゲート電
極１８６を形成した後、そのゲート電極１８６をマスク
としてＳＯＩ層１５２に４×１０15／ｃｍ2 程度の不純
物濃度で不純物をイオン注入する。これにより、ソース
／ドレイン領域１８７を形成する。
【０１６５】その後、全面を覆うように層間絶縁膜１８
８を形成した後所定領域にコンタクトホールを形成す
る。そしてそのコンタクトホール内にアルミなどからな
る配線層１８９を形成する。この配線層１８９は、ソー
ス／ドレイン領域１８７およびゲート電極１８６に接続
するように形成する。このようにして、第１７実施例の
半導体装置が完成される。この第１７実施例の半導体装
置では、分離領域にシリコン窒化膜１８２を埋込むこと
によって、酸化剤がＳＯＩ層１５２の下面に回り込むの
を有効に防止することができ、その結果、ＳＯＩ層１５
２のエッジ部が持ち上がるのを防止することができる。
【０１６６】図１１８〜図１２５は、本発明の第１８実
施例による半導体装置の製造プロセスを説明するための
断面図である。図１１８〜図１２５を参照して、次に第
１８実施例の半導体装置の製造プロセスについて説明す
る。
【０１６７】まず、図１１８に示すように、ＳＩＭＯＸ
法などにより形成したシリコン酸化膜からなる支持基板
１５１上に１０００Å程度の厚みを有するＳＯＩ層１５
２を島状に形成する。通常ＳＯＩ層１５２上にはパッド
酸化膜（図示せず）が形成されるので、そのパッド酸化
膜の除去の際に支持基板１５１に凹部１５１ａが形成さ
れる。このような凹部１５１ａに後に形成されるゲート
電極が埋込まれると、その部分で電界集中が発生すると
いう不都合が生じる。したがって、本実施例ではこのよ
うな不都合を回避するために、図１１９に示すように、
シリコン酸化膜からなるサイドウォール酸化膜１９１を
ＳＯＩ層１５２の側面部分および凹部１５１ａに形成す
る。
【０１６８】このサイドウォール酸化膜１９１の形成時
のオーバエッチングによって、支持基板１５１にさらな
る凹部１５１ｂが形成される。このため、分離領域の段
差が大きくなってしまうという不都合が生じる。このよ
うな不都合を回避するため、本実施例では、次のような
埋込を行なう。すなわち、図１２１に示すように、ＳＯ
Ｉ層１５２の上部表面上にシリコン酸化膜１９２を形成
した後全面を覆うように１５００Å程度の厚みを有する
ポリシリコン層１９３を形成する。そして、機械的化学
研磨法によってシリコン酸化膜１９２をストッパ層とし
てポリシリコン層１９３の研磨を行なう。これにより、
図１２２に示されるような構造が得られる。この後、シ
リコン酸化膜１９２を除去した後、図１２３に示すよう
に１００Å程度の厚みを有するゲート酸化膜１９４を形
成する。そのゲート酸化膜１９４上に１５００Å程度の
厚みを有するゲート電極層１９５を形成する。
【０１６９】その後ゲート電極層１９５を写真製版技術
とドライエッチング技術とを用いてパターニングするこ
とによって図１２４に示されるようなゲート電極１９５
を形成する。ゲート電極１９５をマスクとしてＳＯＩ層
１５２に不純物を４×１０15／ｃｍ2 程度の不純物濃度
でイオン注入することによって、ソース／ドレイン領域
１９６を形成する。全面を覆うように層間絶縁膜１９７
を形成した後所定領域にコンタクトホールを形成する。
そのコンタクトホール内においてゲート電極１９５、ソ
ース／ドレイン領域１９６に電気的に接続するようにア
ルミなどからなる配線層１９８を形成する。なお、上記
実施例では、ＳＯＩ層１５２上に形成したシリコン酸化
膜１９２を研磨ストップ層として用いたが、本発明はこ
れに限らず、そのようなシリコン酸化膜１９２を形成せ
ずに図１２５に示すようにサイドウォール酸化膜１９１
を研磨ストップ層としても同様の効果が得られる。
【０１７０】上記のように、この第１８実施例では、Ｓ
ＯＩ層１５２の側面下部に形成された凹部（抉れ部）１
５１ａをサイドウォール酸化膜１９１によって埋込むと
ともに、凹部１５１ｂをポリシリコン層１９３によって
埋込むことにより、分離領域を平坦化することができ、
その結果ＳＯＩ層１５２の側面近傍における電界集中に
よってゲート酸化膜が劣化するのを防止することができ
る。また、分離領域の平坦化によって、微細加工にも適
したＳＯＩ構造を得ることができる。さらに、分離領域
に埋込まれたポリシリコン層１９３は、ＳＯＩ層１５２
と同じ熱膨張率を有しているので、熱応力が加わりにく
い。これにより、熱応力に起因するリーク電流をも防止
することができる。なお、ポリシリコン層１９３の代わ
りにシリコン酸化膜やシリコン窒化膜などの絶縁体を埋
込むようにしてもよい。
【０１７１】図１２６〜図１２９は、本発明の第１９実
施例による半導体装置の製造プロセスを説明するための
断面図である。図１２６〜図１２９を参照して、次に第
１９実施例の半導体装置の製造プロセスについて説明す
る。この第１９実施例では、ＳＯＩ層３（図１２９参
照）を台形形状に形成することによって、ＳＯＩ層３の
コーナ部３ａの角度をＳＯＩ層３が長方形状の場合に比
べて大きくなるように形成する。これにより、ＳＯＩ層
３が方形の場合に比べて電界集中を緩和することがで
き、その結果、寄生ＭＯＳトランジスタが発生するのを
抑制することができる。
【０１７２】この第１９実施例では、まず、図１２６に
示すように、シリコン基板１上に埋込酸化膜２を形成す
る。埋込酸化膜２上にＳＯＩ層３を形成する。ＳＯＩ層
３上の分離部に対応する領域にシリコン酸化膜６１を形
成する。この後、たとえば、９００℃程度の温度条件下
で水素雰囲気中で熱処理を行なうことによって、ｉｎ−
ｓｉｔｕでＳＯＩ層３の表面を清浄化する。そして図１
２７に示すように、Ｓｉ2 Ｈ6 ガスまたはＳｉＨ4 ガス
などを用いてエピタキシャル成長させる。このエピタキ
シャル成長によって、台形形状のエピタキシャル成長層
６２が形成される。これにより、エピタキシャル成長層
６２のコーナ部６２ａはコーナ部が直角の場合に比べて
緩くなる。なお、エピタキシャル成長させる際のＳＯＩ
層３の清浄化は他の方法を用いてもよい。
【０１７３】この後、シリコン酸化膜６１を除去する。
ここで、シリコン酸化膜６１下にはＳＯＩ層３が存在す
るので、シリコン酸化膜６１のエッチング除去時に埋込
酸化膜２がエッチングされるという不都合が生じない。
これにより、埋込酸化膜２に凹部が形成されるのを防止
することができる。その後、エピタキシャル成長層６２
およびＳＯＩ層３を図１２８に示すように全面エッチン
グすることにより、エピタキシャル成長層６２の台形形
状が図１２９に示すようにそのままＳＯＩ層３に転写さ
れる。これにより、コーナ部が緩やかなＳＯＩ層３を形
成することができるとともに、埋込酸化膜２に凹部が形
成されることもない。その結果、寄生ＭＯＳトランジス
タが発生するのを防止し得るとともにリーク電流の小さ
いＳＯＩＭＯＳＦＥＴを得ることができる。
【０１７４】図１３０〜図１３２は、本発明の第２０実
施例による半導体装置の製造プロセスを説明するための
断面図である。図１３０〜図１３２を参照して、この第
２０実施例では、図１２７に示した第１９実施例の製造
プロセスと同様のプロセスを用いてエピタキシャル成長
層６２を形成した後、シリコン酸化膜６１を除去する。
そしてエピタキシャル成長層６２を酸化することによっ
て、酸化膜６３を形成する。これにより、エピタキシャ
ル成長層６２のコーナ部６２ａを第１９実施例に比べて
より丸めることができる。この後、酸化膜６３を取除く
ことによって、図１３１に示されるような形状になる。
そしてこの状態からエピタキシャル成長層６２およびＳ
ＯＩ層３を全面エッチングすることによって、図１３２
に示されるようなよりなだらかな台形形状を有する島状
のＳＯＩ層３を形成することができる。なお、エピタキ
シャル成長層６２の酸化は、１１００℃以上のウェット
雰囲気中で行なうのが好ましいが、エピタキシャル成長
層６２は元々台形形状に形成されているので、上記以外
の条件下での酸化であってもよい。また、酸化膜６３の
形成は、シリコン酸化膜６１（図１２７参照）の除去前
に行なってもよい。
【０１７５】図１３３〜図１３６は、本発明の第２１実
施例による半導体装置の製造方法を説明するための断面
図である。図１３３〜図１３６を参照して、この第２１
実施例の製造プロセスは、上記した第２０実施例の製造
プロセスの応用例である。具体的には、ＳＯＩ層３の側
面近傍の領域のみにチャネル領域と同じ導電型の不純物
を少し多い目に導入することによって、寄生ＭＯＳトラ
ンジスタの発生をより抑制する。この第２１実施例の製
造プロセスはＳＯＩトランジスタがＮチャネルトランジ
スタの場合について説明するが、Ｐチャネルの場合は不
純物の導電型を逆にするだけでよい。
【０１７６】まず、図１２６に示した第１９実施例の製
造プロセスと同様のプロセスを用いて、図１３３に示さ
れるシリコン酸化膜６１までを形成する。シリコン酸化
膜６１中を不純物が通った場合の投影飛程がＳＯＩ層３
中にくるような注入エネルギーで、ボロンを１×１０13
〜１×１０14／ｃｍ2 程度の不純物濃度で注入する。た
とえばシリコン酸化膜６１の膜厚が２０００Åで、ＳＯ
Ｉ層３の膜厚が１０００Åの場合には、ボロンを９０ｋ
ｅＶ程度の注入エネルギーで注入する。このときの投影
飛程は２７００Å程度である。これにより、図１３４に
示すように、シリコン酸化膜６１下に位置するＳＯＩ層
３の部分だけにＰ+ アイソレーション注入層３ａが形成
される。なお、シリコン酸化膜６１の存在しない部分に
注入された不純物は、埋込酸化膜２中にまで注入され
る。これにより、埋込酸化膜２中にもＰ+ アイソレーシ
ョン注入層３ｂが形成される。この埋込酸化膜２中のＰ
+ アイソレーション注入層３ｂはＳＯＩ ＭＯＳＦＥＴ
の電気的特性に悪影響を及ぼさないため、Ｐ+ アイソレ
ーション注入層３ｂが存在していても何ら問題はない。
【０１７７】この後、図１３５に示すように、たとえば
８００℃の温度条件下で３０分程度熱処理を行なうこと
によって、Ｐ+ アイソレーション注入層３ａを横方向に
拡散させる。この後、第２０実施例で説明した製造プロ
セスと同様のプロセスを経て、図１３６に示されるよう
な側面部近傍にＰ+ アイソレーション注入層３ａを有す
る台形形状のＳＯＩ層３を形成することができる。これ
により、さらに寄生ＭＯＳトランジスタの発生を低減す
ることができる。
【０１７８】図１３７は、本発明の第２２実施例による
半導体装置の製造プロセスを説明するための断面図であ
る。図１３７を参照して、この第２２実施例では、上述
した第２１実施例の製造プロセスのＰ+ アイソレーショ
ン注入を斜め回転注入法を用いて行なう。具体的には、
図１３７に示すように、斜め回転注入法を用いてＰ+ア
イソレーション注入を行なうことによって、熱処理を行
なうことなくシリコン酸化膜６１がその上に存在しない
ＳＯＩ層３の領域にも不純物を導入することができる。
なお、形成されるＰ+ アイソレーション注入層３ａおよ
び３ｂは、その中央部分の不純物濃度が濃くなり、その
不純物濃度の濃い領域を挟むように不純物濃度の薄い領
域が形成される。この第２２実施例の製造プロセスによ
れば、熱処理工程を省略することができるので、上述し
た第２１実施例に比べて製造プロセスを簡略化すること
ができるという利点がある。
【０１７９】図１３８は、本発明の第２３実施例による
半導体装置の製造プロセスを説明するための断面図であ
る。図１３８を参照して、この第２３実施例は、部分空
乏化ＳＯＩ ＭＯＳＦＥＴへの適用例である。ここで、
部分空乏化ＳＯＩ ＭＯＳＦＥＴとは、ＳＯＩ層３の膜
厚が厚いためＳＯＩ層３のすべてが空乏化せずに部分的
に空乏化するようなＳＯＩ ＭＯＳＦＥＴをいう。この
ような部分空乏化ＳＯＩ ＭＯＳＦＥＴはパンチスルー
現象に弱いという欠点がある。
【０１８０】そこで、この第２３実施例では、シリコン
酸化膜６１下にＰ+ アイソレーション注入層３ａを形成
する際に、同時にＳＯＩ層３の活性領域となる領域の下
面近傍にパンチスルーストッパ層３ｃを形成する。具体
的には、シリコン酸化膜６１の膜厚を薄くすることによ
って、シリコン酸化膜６１の下部に位置するＰ+ アイソ
レーション注入層３ａを形成する際のイオン注入によっ
て、同時にＳＯＩ層３の下部にパンチスルーストッパ層
３ｃを形成することができる。この後、第２１実施例で
説明した製造プロセスと同様のプロセスを用いて、台形
形状のＳＯＩ層３を形成する。これにより、パンチスル
ー現象が生じにくいとともに寄生ＭＯＳトランジスタの
発生しにくい部分空乏化ＳＯＩ ＭＯＳＦＥＴを形成す
ることができる。なお、上記したＰ+ アイソレーション
注入の注入エネルギーは、シリコン酸化膜６１の膜厚が
１０００Å程度、ＳＯＩ層３の膜厚が１０００Å程度
で、不純物としてボロンを用いる場合には、５０ｋｅＶ
程度にするのが好ましい。また、注入方法として斜め回
転注入を用いれば、熱処理工程を省略することもでき
る。
【０１８１】図１３９は、本発明の第２４実施例による
半導体装置の製造プロセスを説明するための断面図であ
る。図１３９を参照して、この第２４実施例の製造プロ
セスでは、図１２７に示した第１９実施例と同様の製造
プロセスを用いてエピタキシャル成長層６１を形成した
後、機械的化学研磨（ＣＭＰ）を施すことによって、エ
ピタキシャル成長層６１のコーナ部６１ａをさらに丸く
する。この機械的化学研磨は、マスク材であるシリコン
酸化膜６１（図１２７参照）を除去する前であっても除
去した後であってもよい。また、この機械的化学研磨と
第２０実施例の酸化とを組合せればさらにコーナ部６１
ａを丸型形状に近くすることができる。
【０１８２】図１４０〜図１４５は、本発明の第２５実
施例による半導体装置の製造プロセスを説明するための
断面図である。図１４０〜図１４５を参照して、この第
２５実施例では、ＳＯＩ層３と埋込酸化膜２との界面に
存在する固定電荷を除去することを目的とする。固定電
荷が存在すると、寄生ＭＯＳトランジスタの発生を誘発
する一因となる。したがって、この固定電荷を除去すれ
ば寄生ＭＯＳトランジスタの発生を抑制することができ
る。
【０１８３】具体的には、図１４０に示すように、シリ
コン基板１上に形成された埋込酸化膜２上にＳＯＩ層３
が形成されている場合には、ＳＯＩ層３と埋込酸化膜２
との界面に固定電荷が存在する。この場合に、ＳＯＩ層
３の主表面上の所定領域に図１４１に示されるようなシ
リコン酸化膜７１を形成した後そのシリコン酸化膜７１
をマスクとしてＳＯＩ層３をパターニングする。この後
シリコン酸化膜７１をウェットエッチングにより除去す
る。このシリコン酸化膜７１の除去の際のウェットエッ
チングによって、図１４２に示すように埋込酸化膜２に
アンダーカット部を形成する。これにより、埋込酸化膜
２は凸部２ａを有するような形状になる。この後、１１
００℃以上のウェット雰囲気中でＳＯＩ層３を酸化する
ことによって、図１４３に示されるような酸化膜７２を
形成する。この酸化膜７２の形成によって、ＳＯＩ層３
のコーナ部が丸められるとともに、埋込酸化膜２の凸部
２ａとＳＯＩ層３との間に存在していた固定電荷を取除
くことができる。なお、埋込酸化膜２の凸部２ａとＳＯ
Ｉ層３とは僅かに接しているだけなので、ＳＯＩ層３の
酸化によってＳＯＩ層３と埋込酸化膜２の凸部２ａとの
間に応力が生じることはない。
【０１８４】次に、図１４４に示すように、全面にシリ
コン酸化膜７３を形成することによって、アンダーカッ
ト部を埋込む。最後に、ウェットエッチングまたはドラ
イエッチングを用いてシリコン酸化膜７３をエッチバッ
クすることによって、図１４５に示すようにＳＯＩ層３
の上部表面を露出させる。この場合、ウェットエッチン
グを用いた方がドライエッチングを用いるよりもＳＯＩ
層３の表面に損傷を与えにくい。ドライエッチングを用
いる場合であっても、ドライエッチング後に酸化を行な
えば問題はない。このようにして、コーナ部の丸いＳＯ
Ｉ層３を形成することができるとともに、ＳＯＩ層３と
埋込酸化膜２との界面に固定電荷が存在しないＳＯＩ構
造を容易に形成することができる。これにより、寄生Ｍ
ＯＳトランジスタの発生を低減することが可能なＳＯＩ
ＭＯＳＦＥＴを得ることができる。なお、シリコン酸
化膜７３の代わりにシリコン窒化膜を用いてもよい。
【０１８５】図１４６〜図１５３は、本発明の第２６実
施例による半導体装置の製造プロセスを説明するための
断面図である。図１４６〜図１５３を参照して、次に第
２６実施例による半導体装置の製造プロセスについて説
明する。
【０１８６】まず、図１４６に示すように、シリコン基
板１上に埋込酸化膜２を形成する。埋込酸化膜２上にＳ
ＯＩ層３を形成する。シリコン基板１、埋込酸化膜２お
よびＳＯＩ層３によってＳＯＩ基板が構成される。この
ＳＯＩ基板は、ＳＩＭＯＸ法またはウエハ貼合せ法など
によって形成する。ＳＯＩ層３上に１００Å程度の酸化
膜５を形成する。この酸化膜５は、８００℃程度の温度
条件下でＣＶＤ法を用いて形成してもよいし、ＳＯＩ層
３を８００℃程度の温度条件下で酸化することによって
形成してもよい。酸化膜５上に窒化膜４を７００℃程度
の温度条件下で１０００Å程度の厚みで形成する。その
後、シリコン窒化膜４上の活性領域に対応する領域にレ
ジスト１０１を形成する。レジスト１０１をマスクとし
てシリコン窒化膜４を異方性エッチングすることによっ
て図１４７に示されるようなシリコン窒化膜４ａを形成
する。ＰＭＯＳ領域を覆うようにレジスト１０２を形成
した後、レジスト１０１および１０２をマスクとしてＮ
ＭＯＳ領域にボロンイオンを２０ｋｅＶの注入エネルギ
ーで３〜８×１０13／ｃｍ2 の不純物濃度で注入する。
これにより、分離領域３ａを形成する。この後、レジス
ト１０１および１０２を除去する。
【０１８７】そして、図１４８に示すように、窒化膜４
ａをマスクとして９５０℃程度の温度条件下でＳＯＩ層
３を選択的に酸化することによって、ＬＯＣＯＳ酸化膜
５ａを形成する。ＬＯＣＯＳ酸化膜５ａの下面は埋込酸
化膜２の上部表面にまで到達する。
【０１８８】次に、図１４９に示すように、ＰＭＯＳ領
域を覆うように再びレジスト１０２を形成する。レジス
ト１０２および窒化膜４ａをマスクとして、ＮＭＯＳ領
域に連続回転注入法を用いてボロンイオンを５０〜６０
ｋｅＶの注入エネルギーで３〜１５×１０13／ｃｍ2 の
不純物濃度で注入する。これにより、図１４７で注入さ
れた不純物がＬＯＣＯＳ酸化膜５ａの形成時にＬＯＣＯ
Ｓ酸化膜５ａに吸収されて分離領域３ａのボロン濃度が
低下するのを防止することができる。その結果、寄生Ｍ
ＯＳトランジスタの発生を有効に防止することができ
る。その後レジスト１０２を除去する。続いて窒化膜４
ａおよび酸化膜５を除去することによって図１５０に示
されるような構造が得られる。
【０１８９】この後、図１５１に示すように、ゲート酸
化膜５０を介してゲート電極６を形成した後ゲート電極
６の両側表面に接触するようにサイドウォール酸化膜１
３を形成する。ＳＯＩ層３のソース／ドレイン領域上お
よびゲート電極６上に金属シリサイド層８を形成した後
全面を覆うように層間絶縁膜９を形成する。層間絶縁膜
９の所定領域にコンタクトホールを形成する。そのコン
タクトホール内を埋込むように配線層１０を形成する。
なお、ゲート電極６は、その中に１×１０20／ｃｍ2 以
上の不純物濃度でリンが含まれているポリシリコン層か
ら形成されている。シリサイド層８はソース／ドレイン
領域およびゲート電極６の低抵抗化を目的としている。
配線層１０はアルミまたは銅を主成分としている。な
お、図１５１に示した断面は図１５２の平面図の３００
−３００に沿った断面図である。また、図１５３は図１
５２の４００−４００に沿った断面図である。
【０１９０】このように、第２６実施例による半導体装
置の製造方法では、ＬＯＣＯＳ酸化膜５ａの形成後にＳ
ＯＩ層３の分離領域３ａを形成するためのイオン注入を
行なうので、ＬＯＣＯＳ酸化膜５ａの形成時に分離領域
３ａの不純物がＬＯＣＯＳ酸化膜５ａに吸収されるのを
防止することができる。その結果、寄生ＭＯＳトランジ
スタのしきい値電圧の低下を防止することができる。
【０１９１】図１５４〜図１６２は、本発明の第２７実
施例による半導体装置の製造プロセスを説明するための
断面図である。図１５４〜図１６２を参照して、第２７
実施例の半導体装置の製造プロセスについて説明する。
まず、図１４６に示した第２６実施例の製造プロセスと
同様のプロセスを用いて、図１５４に示すレジスト１０
１までを形成する。そして、このレジスト１０１をマス
クとして窒化膜４をドライエッチングすることによっ
て、図１５５に示されるようなパターニングされた窒化
膜４ａを形成する。この後レジスト１０１を除去する。
そして、窒化膜４ａをマスクとして酸化膜５およびＳＯ
Ｉ層３を異方性エッチングすることによって、図１５６
に示すような形状が得られる。
【０１９２】この後、窒化膜４ａをマスクとしてＳＯＩ
層３の側面部分を酸化することによって、図１５７に示
されるような酸化膜５ｂを形成する。この酸化膜５ｂの
形成によってＳＯＩ層３の側面部分の異方性エッチング
によるダメージ領域を除去することができる。
【０１９３】次に、図１５８に示すように、ＰＭＯＳ領
域を覆うようにレジスト１０２を形成する。レジスト１
０２およびＮＭＯＳ領域の窒化膜４ａをマスクとして、
ＮＭＯＳ領域のＳＯＩ層３の側面部分に連続回転注入法
を用いてボロンイオンを３０〜４０ｋｅＶの注入エネル
ギーで３〜１５×１０13／ｃｍ2 の不純物濃度で注入す
る。これにより、分離領域３ａを形成する。この後レジ
スト１０２を除去する。そして、窒化膜４ａおよび酸化
膜５を除去した後、再びＳＯＩ層３の上部表面上に図１
５９に示すようなゲート酸化膜５０を形成する。この
後、図１５１で説明した第２６実施例の製造プロセスと
同様のプロセスを用いて、図１６０に示されるような構
造が完成される。なお、図１６０に対応する平面図が図
１６１であり、図１６１の３００−３００に沿った断面
図が図１６０である。また、図１６１の４００−４００
に沿った断面図が図１６２に示される。
【０１９４】図１６３〜図１７２は、本発明の第２８実
施例による半導体装置の製造プロセスを説明するための
断面図である。図１６３〜図１７２を参照して、次に第
２８実施例の半導体装置の製造プロセスについて説明す
る。まず、図１４６を用いて説明した第２６実施例の製
造プロセスと同様のプロセスを用いて、図１６３に示さ
れるようなレジスト１０１までを形成する。そして、そ
のレジスト１０１をマスクとして窒化膜４を異方性エッ
チングすることによって、図１６４に示されるようなパ
ターニングされた窒化膜４ａを形成する。レジスト１０
１を除去した後、窒化膜４ｂを１０００Å程度の厚みで
形成する。その窒化膜４ｂを異方性エッチングすること
によって自己整合的に図１６５に示されるようなサイド
ウォール窒化膜４ｂを形成する。このサイドウォール窒
化膜４ｂを設けることによって、その後のＳＯＩ層３の
側壁の酸化によってＳＯＩ層３の活性領域が減少するの
を防止することができる。この後、窒化膜４ａおよびサ
イドウォール窒化膜４ｂをマスクとして酸化膜５および
ＳＯＩ層３を異方性エッチングすることによって、図１
６６に示されるような構造が得られる。さらに、窒化膜
４ａおよびサイドウォール窒化膜４ｂをマスクとしてＳ
ＯＩ層３の側面部分を酸化することによって、図１６７
に示されるような酸化膜５ｂを形成する。この酸化膜５
ｂの形成によって、ＳＯＩ層３の側面部近傍のエッチン
グによりダメージを受けた領域を除去することができ
る。
【０１９５】次に、図１６８に示すように、ＰＭＯＳ領
域を覆うようにレジスト１０２を形成する。レジスト１
０２およびＮＭＯＳ領域の窒化膜４ａおよび４ｂをマス
クとして、ＮＭＯＳ領域のＳＯＩ層３の側面部分に連続
回転注入法を用いてボロンイオンを３０〜８０ｋｅＶの
注入エネルギーで３〜１５×１０13／ｃｍ2 の不純物濃
度で注入する。これにより、分離領域３ａを形成する。
この分離領域３ａによって、寄生ＭＯＳトランジスタの
発生を抑制することができる。この後レジスト１０２を
除去する。また、窒化膜４ａ，４ｂおよび酸化膜５を除
去することによって、図１６９に示されるような形状が
得られる。この後、図１５１で説明した第２６実施例の
製造プロセスと同様のプロセスを用いて、図１７０に示
すような構造が完成される。なお、図１７０の平面図が
図１７１に示される。図１７１の３００−３００に沿っ
た断面図が図１７０であり、４００−４００に沿った断
面図が図１７２に示される。このようにして、第２８実
施例の半導体装置が完成される。
【０１９６】図１７３〜図１７６は、本発明の第２９実
施例による半導体装置の製造プロセスを説明するための
断面図である。この第２９実施例では、図１７６に示す
ように、シリコン基板５１上の所定領域に埋込酸化膜５
２が形成され、その埋込酸化膜５２上にＳＯＩ層５３が
形成されている。そして、ＳＯＩ層５３の表面を覆うよ
うに酸化膜５３ａが形成されている。埋込酸化膜５２の
側表面に接触するとともに、所定の高さ分だけ埋込酸化
膜５２の上面から突出するように窒化膜５４が形成され
ている。このように窒化膜５４を形成することによっ
て、ＳＯＩ層５３を酸化して、酸化膜５３ａを形成する
際に、酸化剤がＳＯＩ層５３の裏面にまわり込むのを防
止することができる。これにより、ＳＯＩ層５３の裏面
に酸化膜が形成されることに起因してＳＯＩ層５３に応
力が加わるのを防止することができる。それにより、Ｓ
ＯＩ層５３内に形成されるトランジスタのリーク電流が
発生するのを防止することができる。なお、窒化膜５４
は埋込酸化膜５２の上面からＳＯＩ層５３の側面が酸化
される厚み分と同じ大きさだけ上方に突出するように形
成されている。
【０１９７】以下、図１７３〜図１７６を参照して、第
２９実施例の半導体装置の製造プロセスについて説明す
る。まず、図１７３に示すように、シリコン基板５１上
に埋込酸化膜（図示せず）およびその埋込酸化膜上にＳ
ＯＩ層（図示せず）を形成する。そして、そのＳＯＩ層
および埋込酸化膜をエッチングすることによって、パタ
ーニングされたＳＯＩ層５３および埋込酸化膜５２を形
成する。
【０１９８】この後、図１７４に示すように、シリコン
基板５１、埋込酸化膜５２およびＳＯＩ層５３を覆うよ
うに窒化膜５４を形成する。なお、窒化膜５４とＳＯＩ
層５３とが直接接触しないようにするために、窒化膜５
４とＳＯＩ層５３との間に１００Å程度の厚みを有する
酸化膜を形成してもよい。
【０１９９】この後、窒化膜５４をエッチバックするこ
とによって、図１７５に示されるような、埋込酸化膜５
２の側面とＳＯＩ層５３の側面の下部とに接触する窒化
膜５４が形成される。ここで、窒化膜５４のＳＯＩ層５
３の側面に接触している部分の長さ（ａ）は、ＳＯＩ層
５３の酸化される厚みとほぼ同じ厚みにする。これは、
ＳＯＩ層５３の酸化される厚みよりも長さ（ａ）が小さ
いと、ＳＯＩ層５３の酸化時に酸化剤がＳＯＩ層５３の
裏面にまわり込み始めるからである。したがって、少な
くとも窒化膜５４の上端部がＳＯＩ層５３の底面よりも
上にある必要がある。また、ＳＯＩ層５３の酸化される
厚みよりも長さ（ａ）が大きいと、ＳＯＩ層５３の側壁
の下部が酸化されずに残されてしまう。したがって、長
さ（ａ）は、ＳＯＩ層５３の酸化される厚みとほぼ同程
度にするのが好ましい。
【０２００】図１７５に示した状態から、窒化膜５４を
マスクとして酸化を行なうと、ＳＯＩ層５３の上面と側
面のみが酸化される。これにより、図１７６に示される
ような酸化膜５３ａが形成される。この酸化は、パター
ニング時のエッチングによってダメージを受けたＳＯＩ
層５３の側面部分を酸化膜に変化させることによってト
ランジスタ特性の劣化を防止するために行なう。
【０２０１】ここで、ＳＯＩ層５３の側面下部に窒化膜
５４がない場合の不都合を図１７７および図１７８を参
照して説明する。ここでは、埋込酸化膜５２上の所定領
域にＳＯＩ層５３が形成され、そのＳＯＩ層５３の上部
表面上にのみ窒化膜５４ａが形成されている場合を考え
る。この場合に、窒化膜５４ａをマスクとしてＳＯＩ層
５３を酸化すると、図１７８に示すように、酸化剤がＳ
ＯＩ層５３の裏面にまわり込むことによって、ＳＯＩ層
５３の裏面にバーズビーク状の酸化膜が形成されてしま
う。その結果、ＳＯＩ層５３の裏面に応力が加わり、そ
れによりＳＯＩトランジスタのリーク電流が発生してし
まうという問題点が生じる。このような不都合を防止す
るために、第２９実施例では、図１７５に示すように、
埋込酸化膜５２の側表面とＳＯＩ層５３の側表面の下部
とに接触するように窒化膜５４を形成する。これによ
り、ＳＯＩ層５３を酸化する際にＳＯＩ層５３の下面に
酸化剤がまわり込むのを防止することができ、その結
果、ＳＯＩトランジスタのリーク電流を防止することが
できる。
【０２０２】図１７９〜図１８２は、本発明の第３０実
施例による半導体装置の製造プロセスを説明するための
断面図である。図１８２を参照して、この第３０実施例
では、図１７６に示した第２９実施例と異なり、ＳＯＩ
層５３の上部表面上にも窒化膜５５が形成されている。
さらに、その窒化膜５５上にはエッチングストッパ膜５
６が形成されている。このように構成することによっ
て、ＳＯＩ層５３の側表面に接触する酸化膜５３ａを形
成することができる。これにより、後の工程においてＳ
ＯＩ層５３の上部表面上に形成された酸化膜を除去する
工程を省略することができる。
【０２０３】以下に、図１７９〜図１８２を参照して、
第３０実施例の半導体装置の製造プロセスについて説明
する。まず、シリコン基板５１の主表面上に埋込酸化
膜、ＳＯＩ層、窒化膜、およびエッチングストッパ層を
順次形成した後それらをパターニングすることによっ
て、パターニングされたエッチングストッパ膜５６、窒
化膜５５、ＳＯＩ層５３および埋込酸化膜５２を形成す
る。なお、ＳＯＩ層５３と窒化膜５５との間に薄い酸化
膜を設けるようにしてもよい。
【０２０４】その後、図１８０に示すように、全面を覆
うように窒化膜５４を形成する。そして窒化膜５４をエ
ッチバックすることによって、図１８１に示されるよう
な埋込酸化膜５２の側表面とＳＯＩ層５３の側表面の下
部とに接触する窒化膜５４が得られる。エッチングスト
ッパ膜５６は、この窒化膜５４のエッチバックの際のエ
ッチングストッパとなる役割を果たすものである。した
がって、窒化膜との間でエッチング選択比を大きくとれ
る膜であればどのような材質のものであってもよい。た
とえば、シリコン酸化膜やポリシリコン膜などが考えら
れる。なお、窒化膜５４の上端部の長さ（ａ）について
は第２９実施例と同じである。この後、窒化膜５４およ
び５５をマスクとしてＳＯＩ層５３を酸化する。これに
より、ＳＯＩ層５３の側面部のみに酸化膜５３ａを形成
することができる。
【０２０５】図１８３および図１８４は本発明の第３１
実施例による半導体装置の製造プロセスを説明するため
の断面図である。図１８４を参照して、この第３１実施
例では、所定の間隔を隔てて形成された埋込酸化膜５２
ａおよびＳＯＩ層５３ａと、埋込酸化膜５２ｂおよびＳ
ＯＩ層５３ｂとの間を埋込むように窒化膜６４が形成さ
れている。これにより、埋込酸化膜５２ａ，５２ｂとＳ
ＯＩ層５３ａ，５３ｂとによるシリコン基板５１の主表
面に対する段差を軽減することができる。その結果、段
差の小さい構造を提供することができる。
【０２０６】以下、図１８３および図１８４を参照し
て、第３１実施例の半導体装置の製造プロセスについて
説明する。まず、図１８３に示すように、シリコン基板
５１上の所定領域に所定の間隔を隔てて埋込酸化膜５２
ａおよびＳＯＩ層５３ａと、埋込酸化膜５２ｂおよびＳ
ＯＩ層５３ｂとを形成する。この後、図１８４に示すよ
うに、全面を覆うように窒化膜６４を形成した後、その
窒化膜６４をエッチバックする。ここで、窒化膜６４で
分離領域を埋込むためには、堆積する窒化膜６４の厚み
を分離間隔の１／２よりも大きくする必要がある。そし
て、エッチバック後の窒化膜６４のＳＯＩ層５３ａおよ
び５３ｂの側面に接触している部分の長さ（ａ）は前述
した第２９および第３０実施例と同じになるように形成
する。これにより、後の工程においてＳＯＩ層５３ａお
よび５３ｂを酸化する際にＳＯＩ層５３ａおよび５３ｂ
の裏面に酸化剤が浸入するのを防止することができる。
その結果、ＳＯＩトランジスタのリーク電流を防止する
ことができる。なお、図１８２に示した第１５実施例の
構造にこの第３１実施例の窒化膜６４で埋込む構造を適
用してもよい。
【０２０７】図１８５は、本発明の第３２実施例による
半導体装置の製造プロセスを説明するための断面図であ
る。図１８５を参照して、この第３２実施例では、所定
の間隔を隔てて埋込酸化膜５２ａおよびＳＯＩ層５３ａ
と、埋込酸化膜５２ｂおよびＳＯＩ層５３ｂとが形成さ
れている。そして、埋込酸化膜５２ａの側表面とＳＯＩ
層５３ａの側表面の下部とに接触するように窒化膜５４
ａが形成されている。また、埋込酸化膜５２ｂの側表面
とＳＯＩ層５３ｂの側表面の下部とに接触するように窒
化膜５４ｂが形成されている。窒化膜５４ａと窒化膜５
４ｂとの間には酸化膜５７が埋込むように形成されてい
る。これにより、上記第３１実施例と同様、段差の小さ
い構造を提供することができる。また、この第３２実施
例では、窒化膜よりも誘電率の低い酸化膜５７によって
分離領域を埋込むことにより、第３１実施例の構造に比
べて寄生容量を小さくすることができるという効果もあ
る。これにより、第３１実施例の構造に比べて動作速度
の遅延をより低減することができる。
【０２０８】以下に、図１８５を参照して、第３２実施
例の半導体装置の製造プロセスについて説明する。ま
ず、シリコン基板５１上の所定領域に、所定の間隔を隔
てて、埋込酸化膜５２ａおよびＳＯＩ層５３ａと、埋込
酸化膜５２ｂおよびＳＯＩ層５３ｂとを形成する。その
後、全面を覆うように窒化膜５４を形成した後エッチバ
ックすることによって、窒化膜５４ａおよび窒化膜５４
ｂを形成する。そして、シリコン酸化膜を分離溝幅の１
／２よりも大きい厚みで形成した後エッチバックするこ
とによって、図１８５に示されるような酸化膜５７が形
成される。これにより、分離領域のほとんどの領域が酸
化膜５７によって埋込まれるため、寄生容量を小さくす
ることができる。その結果、ＳＯＩ素子の高速動作が可
能になる。
【０２０９】なお、図１８６に示すように、酸化膜５７
のエッチバック量を少なめにすれば、さらに段差を軽減
することができる。この場合、酸化剤は酸化膜５７を通
過するので、ＳＯＩ層５３ａの側面に酸化膜５７が位置
していても問題はない。したがって、酸化膜５７をエッ
チバックしなくてもそれほど問題はない。
【０２１０】図１８７および図１８８は、本発明の第３
３実施例による半導体装置の製造プロセスを説明するた
めの断面図である。図１８８を参照して、この第３３実
施例の半導体装置では、ＳＯＩ層５３ａおよび５３ｂの
側面部分を酸化した後に酸化膜５７を堆積してそれをエ
ッチバックした構造が示されている。この方法を用いる
と、酸化膜５７のエッチバック時にＳＯＩ層５３ａおよ
び５３ｂの上部表面上に形成された熱酸化膜も同時に除
去できるため、製造工程を簡略化することができる。
【０２１１】図１８７および図１８８を参照して、以下
に第３３実施例の半導体装置の製造プロセスについて説
明する。まず、図１７３〜図１７６で示した第２９実施
例の半導体装置の製造プロセスと同様のプロセスを用い
て、ＳＯＩ層５３ａおよび５３ｂを覆う酸化膜５３０ａ
および５３０ｂを形成する。その後、全面を覆うように
酸化膜を形成した後、エッチバックすることによって、
図１８８に示されるような、分離領域を覆う酸化膜５７
が形成される。
【０２１２】図１８９は、本発明の第３４実施例による
半導体装置の構造を示した断面図である。図１８９を参
照して、この第３４実施例では、シリコン基板５１の主
表面上にバルクトランジスタ７０とＳＯＩトランジスタ
８０とが隣接して形成されている。このバルクトランジ
スタ７０は、隣接するＳＯＩトランジスタ８０間の間に
作り込むことができ、その結果、非常に面積の小さい集
積回路を作ることができる。なお、図１８９で示したよ
うに、バルクトランジスタ７０とＳＯＩトランジスタ８
０とで、導電型を異ならせれば、完全にラッチアップの
ないＣＭＯＳを形成することができる。
【０２１３】図１９０および図１９１は、本発明の第３
５実施例による半導体装置の製造プロセスを説明するた
めの断面図である。まず、図１９０に示すような構造を
有するＳＯＩ ＭＯＳＦＥＴにおいて、窒化膜５４をマ
スクとしてＳＯＩ層５３を９００℃程度の温度条件下で
酸化することによって酸化膜５３ａを形成すると、ＳＯ
Ｉ層５３のコーナ部が尖った形状になる。この後酸化膜
５３ａを除去してＳＯＩ ＭＯＳＦＥＴを形成すると、
ＳＯＩ層５３のコーナ部にゲート電極が巻きついて電界
集中が発生するという不都合が生じる。これにより、寄
生ＭＯＳトランジスタが発生するとともにリーク電流が
増加するという問題が生じる。この第３５実施例では、
このような不都合を防止するために、図１９１に示すよ
うに、ＳＯＩ層５３を１１００℃以上のウェット雰囲気
中で酸化する。これにより、ＳＯＩ層５３のコーナ部を
丸型形状にすることができる。その結果、寄生ＭＯＳト
ランジスタの発生を防止することができるとともに、リ
ーク電流を減少させることができる。
【０２１４】図１９２および図１９３は、本発明の第３
６実施例による半導体装置の製造プロセスを説明するた
めの断面図である。図１９２および図１９３を参照し
て、この第３６実施例では、図１９２に示すように、分
離幅の１／２以上の膜厚を有するシリコン酸化膜５７を
形成する。そしてそのシリコン酸化膜５７の上部表面を
エッチバックすることによって、図１９３に示すような
構造を得ることができる。すなわち、分離部を酸化膜５
７で埋込んだ構造を得ることができるため、段差を低減
することができる。それにより、以後の製造プロセスを
非常に容易に行なえるという利点がある。
【０２１５】また、この第３６実施例の製造プロセスで
は、上述した第３５実施例の製造プロセスと同様、ＳＯ
Ｉ層５３を１１００℃程度の温度条件下でウェット雰囲
気中で酸化しているので、ＳＯＩ層５３のコーナ部を丸
型形状にすることができる。これにより、第３６実施例
と同様、寄生ＭＯＳトランジスタの発生を抑制すること
ができるとともに、リーク電流を減少させることができ
る。なお、シリコン酸化膜５７のエッチバック工程は、
ウェットエッチングにする方がドライエッチングにする
よりもＳＯＩ層５３の表面に与える損傷が少ない。ただ
し、ドライエッチングでエッチバックを行なう場合で
も、その後にＳＯＩ層５３を酸化すればそのエッチング
による損傷を除去することが可能である。
【０２１６】図１９４および図１９５は、本発明の第３
７実施例による半導体装置の製造プロセスを説明するた
めの断面図である。図１９４および図１９５を参照し
て、この第３７実施例では、埋込酸化膜５２ａ，５２ｂ
と、ＳＯＩ層５３ａ，５３ｂとを同じ形状にパターニン
グした後に、窒化膜６４を分離幅の１／２以上の厚み分
堆積する。その後窒化膜６４をエッチバックすることに
よって分離溝部のみに窒化膜６４を残余させる。この窒
化膜６４は埋込酸化膜５２ａ，５２ｂの側表面とＳＯＩ
層５３ａ，５３ｂの側表面の下部とに接触している。
【０２１７】この窒化膜６４をマスクとして１１００℃
以上の温度条件下でウェット雰囲気中でＳＯＩ層５３ａ
および５３ｂを酸化する。これにより、図１９５に示さ
れるような酸化膜５４ａおよび５４ｂが形成されるとと
もに、ＳＯＩ層５３ａおよび５３ｂのコーナ部が丸型形
状になる。これにより、寄生ＭＯＳトランジスタの発生
を防止することができるとともにリーク電流を減少させ
ることができる。さらに、分離領域を平坦化することも
でき、その結果、後の製造プロセスが容易になるという
利点がある。また、この第３７実施例の製造プロセスで
は、窒化膜６４を形成する工程が分離溝部を埋込む工程
を兼ねているので、上記した第３６実施例の酸化膜５７
の形成工程およびエッチバック工程を省略することがで
きる。したがって、第３６実施例に比べて製造プロセス
を簡略化することができるという効果がある。
【０２１８】図１９６および図１９７は、本発明の第３
８実施例による半導体装置の製造プロセスを説明するた
めの断面図である。この第３８実施例では、ＳＯＩ層５
３のコーナ部を機械的化学研磨法を用いて研磨すること
によって、コーナ部の角を取除く。これにより、寄生Ｍ
ＯＳトランジスタの発生を防止することができるととも
に、リーク電流の少ないＳＯＩ ＭＯＳＦＥＴを得るこ
とができる。この後、図１９７に示すように、ＳＯＩ層
５３を酸化することによって酸化膜５３ａを形成するこ
とができる。この酸化は、機械的化学研磨によって既に
ＳＯＩ層５３のコーナー部が丸められているため、１１
００℃以上の温度条件下で行なわなくてもよい。
【０２１９】
【発明の効果】以上のように、請求項１に記載の半導体
装置によれば、半導体層の側表面の上部を丸型形状を有
するように形成することによって、その側表面上部にお
ける電界集中を防止することができる。その結果、寄生
トランジスタのしきい値電圧が低下するのを防止するこ
とができる。これにより、寄生トランジスタが正規のト
ランジスタのサブスレッショルド特性に悪影響を及ぼす
ことがない。また、半導体層の下に位置する絶縁層の、
半導体層の側表面の下端近傍に位置する領域に、Ｕ字状
の凹部を形成することによって、後の製造プロセスでゲ
ート電極をパターニングする際に、ゲート電極のエッチ
ング残が半導体層の側表面の下端近傍に残余するのを防
止することができる。
【０２２０】請求項２〜７に記載の半導体装置によれ
ば、絶縁層の側表面と、その絶縁層上に形成される半導
体層の側表面に位置する酸化膜の下部とに接触するよう
に窒化膜を形成することによって、半導体層の側表面を
酸化する際に、酸化剤が半導体層の裏面にまわり込むの
を防止することができる。その結果、半導体層の裏面に
酸化膜が形成されることに起因してＳＯＩ素子のリーク
電流が発生するという不都合を防止することができる。
また、第１の絶縁層の側表面および第１の半導体層の側
表面の下部に接触して形成された第１の窒化膜と、第２
の絶縁層の側表面および第２の半導体層の側表面の下部
に接触して形成された第２の窒化膜との間に酸化膜を埋
込むように構成すれば、段差を軽減することができると
ともに寄生容量を低減することができる。また、上記し
た窒化膜を、第１の絶縁層およびその上に形成される第
１の半導体層と、第２の絶縁層およびその上に形成され
る第２の半導体層との間を埋込むように形成すれば、段
差を軽減することができる。また、半導体層の側表面の
上端部を丸型形状を有するように構成すれば、その半導
体層の側表面の上部において電界集中が発生するのを防
止することができる。また、上記した絶縁層を半導体基
板の主表面に形成し、その半導体基板の主表面に上記し
た絶縁層に隣接するように第２の電界効果トランジスタ
を形成するようにすれば、第１の電界効果トランジスタ
と第２の電界効果トランジスタとを間隔を隔てずに形成
することができ、その結果半導体装置の高集積化を図る
ことができる。
【０２２１】
【０２２２】請求項８に記載の半導体装置によれば、半
導体層の側部表面に位置するゲート絶縁膜と、隣接する
半導体層間に位置する絶縁層の上部表面上とを覆うよう
に窒化膜を形成することによって、半導体層の側面上部
を酸化する際に、酸化剤が半導体層の下面に回り込むの
を防止することができる。これにより、半導体層に応力
が加わるのを防止することができる。
【０２２３】請求項９に記載の半導体装置によれば、絶
縁層の半導体層の側端部下方に位置する領域に形成され
た凹部を埋込むようにサイドウォール絶縁膜を形成する
とともに、半導体層間の分離領域を埋込むようにポリシ
リコン層を形成することによって、分離領域を平坦化す
ることができる。
【０２２４】請求項１０に記載の半導体装置によれば、
絶縁層の凸部の上部表面と半導体層との間に酸化膜を形
成することによって、絶縁層の凸部と半導体層との間に
存在する固定電荷を取除くことができる。
【０２２５】請求項１１および１２に記載の半導体装置
の製造方法によれば、第１の半導体層を覆うように第２
の半導体層を形成した後、その第２の半導体層を酸化す
ることによって酸化膜を形成することにより、酸化膜の
形成時に酸化剤が半導体層の裏面にまわり込むのを有効
に防止することができる。それにより、第１の半導体層
の裏面に酸化膜が形成されることに起因して発生するＳ
ＯＩトランジスタのリーク電流を防止し得る半導体装置
を容易に製造することができる。
【０２２６】請求項１３および１４に記載の半導体装置
の製造方法によれば、半導体層の所定領域を所定の厚み
分だけエッチングした後、窒化膜をマスクとして半導体
層を酸化することによって、その側面上部が丸型形状を
有する半導体層を容易に形成することができる。また、
半導体層を酸化することによって得られる酸化膜は隣接
する半導体層間を埋込む形になるので、段差を軽減する
こともできる。
【０２２７】請求項１５に記載の半導体装置の製造方法
によれば、窒化膜をマスクとして半導体層を選択的に酸
化した後、窒化膜の半導体層の側表面近傍の領域を除去
し、その後その窒化膜をマスクとして半導体層を異方的
にエッチングすることによって、その側面上部が丸型形
状に近い形状を有する半導体層を容易に製造することが
できる。
【０２２８】請求項１６に記載の半導体装置の製造方法
によれば、スパッタ法を用いて第１の半導体層を覆う第
２の半導体層を形成した後、その第２の半導体層を酸化
することにより、第１の半導体層の側面部分をより多く
酸化することができる。
【０２２９】請求項１７に記載の半導体装置の製造方法
によれば、上記した請求項１６に記載の発明と同様、第
１の半導体層を覆うようにスパッタ法を用いて第２の半
導体層を形成した後その第２の半導体層を酸化すること
によって、エッチングによりダメージを受けた第１の半
導体層の側面部分をより多く酸化することができる。そ
の結果、トランジスタ特性が劣化することのない半導体
装置を容易に製造することができる。
【０２３０】請求項１８および１９に記載の半導体装置
の製造方法によれば、第１の半導体層に不活性イオンを
注入した後熱処理することによって、第１の半導体層内
の金属汚染物質をゲッタリングすることができる。
【０２３１】請求項２０に記載の半導体装置の製造方法
によれば、第１の半導体層の側表面近傍に不活性イオン
と不純物イオンとを注入した後、第１の半導体層を覆う
ように第２の半導体層を形成してその第２の半導体層を
酸化することによって、金属汚染物質をゲッタリングで
きるとともに第１の半導体層の側表面上部を容易に丸型
形状に形成することができる。
【０２３２】請求項２１に記載の半導体装置の製造方法
によれば、窒化膜をマスクとして半導体層の所定の厚み
分を酸化して形成した第１の酸化膜を除去した後、半導
体層の残りの厚み分を酸化して第２の酸化膜を形成する
ことによって、その側面上部が丸型形状を有するととも
に側面下部が絶縁層の主表面に対してほぼ垂直方向に交
差する半導体層を容易に形成することができる。
【０２３３】請求項２２に記載の半導体装置の製造方法
によれば、窒化膜をマスクとして半導体層の側表面部分
を酸化した後、その窒化膜のうち半導体層の表面上に位
置する部分を除去し、さらにその窒化膜をマスクとして
半導体層の側表面近傍に不純物イオンを注入することに
よって、半導体層の側表面の不純物濃度が低下すること
のない半導体装置を容易に製造することができる。
【０２３４】請求項２３に記載の半導体装置の製造方法
によれば、窒化膜をマスクとして半導体層の所定領域を
選択的に酸化して形成した酸化膜をエッチングにより除
去した後、窒化膜をマスクとして半導体層の側表面部分
を酸化することによって、その側表面上部が丸型形状を
有するとともに側面下部が絶縁層の主表面に対してほぼ
直交する形状を有する半導体層を容易に形成することが
できる。
【０２３５】請求項２４に記載の半導体装置の製造方法
によれば、窒化膜をマスクとして半導体層の所定の厚み
分を選択的に酸化して第１の酸化膜を形成した後、窒化
膜をマスクとしてその第１の酸化膜をエッチングによっ
て除去することによって、第１の酸化膜形成時に半導体
層の側面上部が丸型形状になるので、後の工程でゲート
電極を形成した場合に電界集中を防止し得る半導体装置
を容易に形成することができる。
【０２３６】請求項２５に記載の半導体装置の製造方法
によれば、半導体層の主表面上に酸化膜を形成し、その
酸化膜上に窒化膜およびサイドウォール窒化膜を形成し
た後、その窒化膜およびサイドウォール窒化膜をマスク
として半導体層をエッチングした後、窒化膜およびサイ
ドウォール窒化膜を除去することによって、窒化膜およ
びサイドウォール窒化膜の除去の際に半導体層の上部表
面が削られるのを防止することができる。
【０２３７】請求項２６に記載の半導体装置の製造方法
によれば、窒化膜をマスクとして第２の半導体層を選択
的に酸化することによって第２の半導体層を台形形状に
した後、その第２の半導体層およびその下の第１の半導
体層を異方性エッチングすることにより、第１の半導体
層を台形形状にすることによって、容易に電界集中を緩
和し得る半導体装置を製造することができる。
【０２３８】請求項２７に記載の半導体装置の製造方法
によれば、隣接する半導体層間の分離領域に位置する絶
縁層の上部表面と半導体層の側表面とを覆うように窒化
膜を形成した後その窒化膜をマスクとして半導体層の側
面上部を酸化することによって、その酸化の際に酸化剤
が半導体層の下面に回り込むのを防止することができ
る。
【０２３９】請求項２８に記載の半導体装置の製造方法
によれば、半導体層の側面下部の凹部を埋込むようにサ
イドウォール絶縁膜を形成するとともに、隣接する半導
体層間の上記凹部を埋込むようにポリシリコン層を形成
することによって、分離領域が平坦化された半導体装置
を容易に製造することができる。また、半導体層と熱膨
張率が同じポリシリコン層を分離領域に埋込むことによ
って、熱応力を緩和することができる。
【０２４０】請求項２９に記載の半導体装置の製造方法
によれば、第２の絶縁層をマスクとして半導体層の露出
された表面からエピタキシャル成長させることによって
台形形状を有するエピタキシャル成長層を形成した後、
そのエピタキシャル成長層とその下の半導体層とを異方
性エッチングすることによって台形形状を有する半導体
層を形成することにより、容易に電界集中を緩和するこ
とが可能な半導体装置を製造することができる。
【０２４１】請求項３０に記載の半導体装置の製造方法
によれば、半導体層をマスクとして絶縁層を等方的にエ
ッチングすることによって半導体層の下面に接触する絶
縁層の部分を所定量除去した後、半導体層を酸化するこ
とによって少なくとも半導体層の下面と絶縁層との間に
酸化膜を形成することによって、半導体層と絶縁層との
間に存在していた固定電荷を除去することができる。
【０２４２】請求項３１に記載の半導体装置の製造方法
によれば、窒化膜をマスクとして半導体層を選択的に酸
化することにより素子分離酸化膜を形成した後、その素
子分離酸化膜を介して半導体層の側端部に不純物をイオ
ン注入することによって、素子分離酸化膜の形成時に半
導体層の側端部に導入された不純物が素子分離酸化膜に
吸収されるという不都合を防止することができ、その結
果、寄生トランジスタのしきい値電圧の低下を防止する
ことができる。
【０２４３】請求項３２に記載の半導体装置の製造方法
によれば、窒化膜をマスクとして半導体層の側表面近傍
にサイドウォール酸化膜を介して不純物をイオン注入す
ることによって、サイドウォール酸化膜形成時の酸化に
よって半導体層の側表面近傍に導入された不純物が吸収
されるのを防止することができる。これにより、寄生ト
ランジスタのしきい値電圧の低下を防止し得る半導体装
置を容易に製造することができる。
【０２４４】請求項３３〜３６に記載の半導体装置の製
造方法によれば、絶縁層の側表面と半導体層の側表面の
下部とに接触するように窒化膜を形成した後、その窒化
膜をマスクとして半導体層の側表面を酸化することによ
って、半導体層の裏面に酸化剤が浸入するのを防止する
ことができる。これにより、リーク電流の発生を防止し
得る半導体装置を容易に製造することができる。また、
半導体層の側表面を１１００℃以上の温度条件下でウェ
ット雰囲気中で酸化するようにすれば、半導体層の側表
面上部を容易に丸型形状に形成することができる。ま
た、半導体層の側表面を酸化する工程に先立って半導体
層の側表面の上部を機械的化学研磨することによりその
側表面上部を丸型形状にするようにすれば、容易に電界
集中を緩和し得る半導体装置を製造することができる。
なお、第１の半導体層の側表面に接触する第１の窒化膜
と、第２の半導体層の側表面に接触する第２の窒化膜と
の間に酸化膜を埋込むように形成するようにすれば、段
差の小さい構造を容易に形成することができる。
【０２４５】請求項３７に記載の半導体装置の製造方法
によれば、半導体層上に第１の窒化膜およびエッチング
ストッパ層を形成するとともに、絶縁層の側表面と半導
体層の側表面の下部とに接触するように第２の窒化膜を
形成することによって、第１および第２の窒化膜をマス
クとして半導体層を酸化した場合に、半導体層の側表面
のみを酸化することができる。これにより、後の工程に
おいて半導体層の上部表面上に形成される酸化膜を除去
する工程を省略することができる。
【０２４６】請求項３８に記載の半導体装置の製造方法
によれば、第１の半導体層と第２の半導体層との分離領
域を埋込むように窒化膜を形成した後エッチバックする
ことによって、段差が少なくかつリーク電流の少ない半
導体装置を容易に製造することができる。請求項３９に
記載の半導体装置によれば、ゲート電界の集中を防止す
ることができる。
【図面の簡単な説明】
【図１】 本発明の第１実施例による半導体装置の製造
プロセスの第１工程を説明するための断面図である。
【図２】 本発明の第１実施例による半導体装置の製造
プロセスの第２工程を説明するための断面図である。
【図３】 本発明の第１実施例による半導体装置の製造
プロセスの第３工程を説明するための断面図である。
【図４】 本発明の第１実施例による半導体装置の製造
プロセスの第４工程を説明するための断面図である。
【図５】 本発明の第１実施例による半導体装置の製造
プロセスの第５工程を説明するための断面図である。
【図６】 本発明の第１実施例による半導体装置の製造
プロセスの第６工程を説明するための断面図である。
【図７】 図６に示した工程におけるＳＯＩ層近傍の部
分拡大図である。
【図８】 図７に示した状態から酸化を行なった後の構
造を示した部分拡大図である。
【図９】 本発明の第１実施例による半導体装置の製造
プロセスの第７工程を説明するための断面図である。
【図１０】 本発明の第１実施例による半導体装置の製
造プロセスの第８工程を説明するための断面図である。
【図１１】 本発明の第１実施例による半導体装置の製
造プロセスの第９工程を説明するための断面図である。
【図１２】 本発明の第１実施例による半導体装置の製
造プロセスの第１０工程を説明するための断面図であ
る。
【図１３】 本発明の第１実施例による半導体装置の製
造プロセスの第１１工程を説明するための断面図であ
る。
【図１４】 本発明の第１実施例による半導体装置の製
造プロセスの第１２工程を説明するための断面図であ
る。
【図１５】 本発明の第１実施例による半導体装置の製
造プロセスの第１３工程を説明するための断面図であ
る。
【図１６】 本発明の第１実施例による半導体装置の製
造プロセスの第１４工程を説明するための断面図であ
る。
【図１７】 本発明の第１実施例による半導体装置の製
造プロセスの第１５工程を説明するための断面図であ
る。
【図１８】 本発明の第１実施例による半導体装置の製
造プロセスの第１６工程を説明するための断面図であ
る。
【図１９】 本発明の第１実施例による半導体装置の製
造プロセスの第１７工程を説明するための断面図であ
る。
【図２０】 本発明の第１実施例による半導体装置の製
造プロセスの第１８工程を説明するための断面図であ
る。
【図２１】 本発明の第１実施例による半導体装置の製
造プロセスの第１９工程を説明するための断面図であ
る。
【図２２】 本発明の第１実施例による半導体装置の製
造プロセスの第２０工程を説明するための断面図であ
る。
【図２３】 本発明の第１実施例による半導体装置の製
造プロセスの第２１工程を説明するための断面図であ
る。
【図２４】 本発明の第２実施例による半導体装置の製
造プロセスの第１工程を説明するための断面図である。
【図２５】 本発明の第２実施例による半導体装置の製
造プロセスの第２工程を説明するための断面図である。
【図２６】 本発明の第２実施例による半導体装置の製
造プロセスの第３工程を説明するための断面図である。
【図２７】 本発明の第２実施例による半導体装置の製
造プロセスの第４工程を説明するための断面図である。
【図２８】 本発明の第２実施例による半導体装置の製
造プロセスの第５工程を説明するための断面図である。
【図２９】 本発明の第２実施例による半導体装置の製
造プロセスの第６工程を説明するための断面図である。
【図３０】 本発明の第２実施例による半導体装置の製
造プロセスの第７工程を説明するための断面図である。
【図３１】 本発明の第２実施例による半導体装置の製
造プロセスの第８工程を説明するための断面図である。
【図３２】 本発明の第２実施例による半導体装置の製
造プロセスの第９工程を説明するための断面図である。
【図３３】 図３２に示した第２実施例の半導体装置の
平面図である。
【図３４】 図３３に示した第２実施例の半導体装置の
１００−１００線に沿った断面図である。
【図３５】 本発明の第３実施例による半導体装置の製
造プロセスの第１工程を説明するための断面図である。
【図３６】 本発明の第３実施例による半導体装置の製
造プロセスの第２工程を説明するための断面図である。
【図３７】 本発明の第３実施例による半導体装置の製
造プロセスの第３工程を説明するための断面図である。
【図３８】 本発明の第３実施例による半導体装置の製
造プロセスの第４工程を説明するための断面図である。
【図３９】 図３８に示した断面と直交する方向の断面
の構造を示した断面図である。
【図４０】 本発明の第４実施例による半導体装置の製
造プロセスの第１工程を説明するための断面図である。
【図４１】 本発明の第４実施例による半導体装置の製
造プロセスの第２工程を説明するための断面図である。
【図４２】 本発明の第４実施例による半導体装置の製
造プロセスの第３工程を説明するための断面図である。
【図４３】 本発明の第４実施例による半導体装置の製
造プロセスの第４工程を説明するための断面図である。
【図４４】 本発明の第４実施例による半導体装置の製
造プロセスの第５工程を説明するための断面図である。
【図４５】 本発明の第４実施例による半導体装置の製
造プロセスの第６工程を説明するための断面図である。
【図４６】 本発明の第４実施例による半導体装置の製
造プロセスの第７工程を説明するための断面図である。
【図４７】 本発明の第４実施例による半導体装置の製
造プロセスの第８工程を説明するための断面図である。
【図４８】 図４７に示した断面と直交する方向の断面
を示した断面図である。
【図４９】 本発明の第５実施例による半導体装置を示
した断面図である。
【図５０】 本発明の第６実施例による半導体装置の製
造プロセスの第１工程を説明するための断面図である。
【図５１】 本発明の第６実施例による半導体装置の製
造プロセスの第２工程を説明するための断面図である。
【図５２】 本発明の第６実施例による半導体装置の製
造プロセスの第３工程を説明するための断面図である。
【図５３】 本発明の第６実施例による半導体装置の製
造プロセスの第４工程を説明するための断面図である。
【図５４】 本発明の第６実施例による半導体装置の製
造プロセスの第５工程を説明するための断面図である。
【図５５】 本発明の第７実施例による半導体装置の製
造プロセスの第１工程を説明するための断面図である。
【図５６】 本発明の第７実施例による半導体装置の製
造プロセスの第２工程を説明するための断面図である。
【図５７】 本発明の第７実施例による半導体装置の製
造プロセスの第３工程を説明するための断面図である。
【図５８】 本発明の第８実施例による半導体装置の製
造プロセスの第１工程を説明するための断面図である。
【図５９】 本発明の第８実施例による半導体装置の製
造プロセスの第２工程を説明するための断面図である。
【図６０】 本発明の第８実施例による半導体装置の製
造プロセスの第３工程を説明するための断面図である。
【図６１】 本発明の第９実施例による半導体装置の製
造プロセスの第１工程を説明するための断面図である。
【図６２】 本発明の第９実施例による半導体装置の製
造プロセスの第２工程を説明するための断面図である。
【図６３】 本発明の第９実施例による半導体装置の製
造プロセスの第３工程を説明するための断面図である。
【図６４】 本発明の第９実施例による半導体装置の製
造プロセスの第４工程を説明するための断面図である。
【図６５】 本発明の第１０実施例による半導体装置の
製造プロセスの第１工程を説明するための断面図であ
る。
【図６６】 本発明の第１０実施例による半導体装置の
製造プロセスの第２工程を説明するための断面図であ
る。
【図６７】 本発明の第１０実施例による半導体装置の
製造プロセスの第３工程を説明するための断面図であ
る。
【図６８】 本発明の第１１実施例による半導体装置の
製造プロセスの第１工程を説明するための断面図であ
る。
【図６９】 本発明の第１１実施例による半導体装置の
製造プロセスの第２工程を説明するための断面図であ
る。
【図７０】 本発明の第１１実施例による半導体装置の
製造プロセスの第３工程を説明するための断面図であ
る。
【図７１】 本発明の第１２実施例による半導体装置の
製造プロセスの第１工程を説明するための断面図であ
る。
【図７２】 本発明の第１２実施例による半導体装置の
製造プロセスの第２工程を説明するための断面図であ
る。
【図７３】 本発明の第１２実施例による半導体装置の
製造プロセスの第３工程を説明するための断面図であ
る。
【図７４】 本発明の第１２実施例による半導体装置の
製造プロセスの第４工程を説明するための断面図であ
る。
【図７５】 本発明の第１２実施例による半導体装置の
製造プロセスの第５工程を説明するための断面図であ
る。
【図７６】 本発明の第１２実施例による半導体装置の
製造プロセスの第６工程を説明するための断面図であ
る。
【図７７】 本発明の第１２実施例による半導体装置の
製造プロセスの第７工程を説明するための断面図であ
る。
【図７８】 本発明の第１２実施例による半導体装置の
製造プロセスの第８工程を説明するための断面図であ
る。
【図７９】 本発明の第１２実施例による半導体装置の
製造プロセスの第９工程を説明するための断面図であ
る。
【図８０】 本発明の第１３実施例による半導体装置の
製造プロセスの第１工程を説明するための断面図であ
る。
【図８１】 本発明の第１３実施例による半導体装置の
製造プロセスの第２工程を説明するための断面図であ
る。
【図８２】 本発明の第１３実施例による半導体装置の
製造プロセスの第３工程を説明するための断面図であ
る。
【図８３】 本発明の第１３実施例による半導体装置の
製造プロセスの第４工程を説明するための断面図であ
る。
【図８４】 本発明の第１３実施例による半導体装置の
製造プロセスの第５工程を説明するための断面図であ
る。
【図８５】 本発明の第１３実施例による半導体装置の
製造プロセスの第６工程を説明するための断面図であ
る。
【図８６】 本発明の第１３実施例による半導体装置の
製造プロセスの第７工程を説明するための断面図であ
る。
【図８７】 本発明の第１３実施例による半導体装置の
製造プロセスの第８工程を説明するための断面図であ
る。
【図８８】 図８７に示したＬＯＣＯＳ酸化膜除去工程
において、エッチングが不十分な場合を示した断面図で
ある。
【図８９】 図８８に示した状態から酸化を行なった場
合の構造を示した断面図である。
【図９０】 図８４に示したＬＯＣＯＳ酸化膜除去工程
において、オーバエッチングが行なわれた場合の状態を
示した断面図である。
【図９１】 図９０に示した状態から酸化を行なった場
合の構造を示した断面図である。
【図９２】 本発明の第１４実施例による半導体装置の
製造プロセスの第１工程を説明するための断面図であ
る。
【図９３】 本発明の第１４実施例による半導体装置の
製造プロセスの第２工程を説明するための断面図であ
る。
【図９４】 本発明の第１４実施例による半導体装置の
製造プロセスの第３工程を説明するための断面図であ
る。
【図９５】 本発明の第１４実施例による半導体装置の
製造プロセスの第４工程を説明するための断面図であ
る。
【図９６】 本発明の第１４実施例による半導体装置の
製造プロセスの第５工程を説明するための断面図であ
る。
【図９７】 本発明の第１４実施例による半導体装置の
製造プロセスの第６工程を説明するための断面図であ
る。
【図９８】 本発明の第１４実施例による半導体装置の
製造プロセスの第７工程を説明するための断面図であ
る。
【図９９】 本発明の第１５実施例による半導体装置の
製造プロセスの第１工程を説明するための断面図であ
る。
【図１００】 本発明の第１５実施例による半導体装置
の製造プロセスの第２工程を説明するための断面図であ
る。
【図１０１】 本発明の第１５実施例による半導体装置
の製造プロセスの第３工程を説明するための断面図であ
る。
【図１０２】 本発明の第１５実施例による半導体装置
の製造プロセスの第４工程を説明するための断面図であ
る。
【図１０３】 本発明の第１５実施例による半導体装置
の製造プロセスの第５工程を説明するための断面図であ
る。
【図１０４】 本発明の第１５実施例による半導体装置
の製造プロセスの第６工程を説明するための断面図であ
る。
【図１０５】 本発明の第１５実施例による半導体装置
の製造プロセスの第７工程を説明するための断面図であ
る。
【図１０６】 本発明の第１６実施例による半導体装置
の製造プロセスの第１工程を説明するための断面図であ
る。
【図１０７】 本発明の第１６実施例による半導体装置
の製造プロセスの第２工程を説明するための断面図であ
る。
【図１０８】 本発明の第１６実施例による半導体装置
の製造プロセスの第３工程を説明するための断面図であ
る。
【図１０９】 本発明の第１６実施例による半導体装置
の製造プロセスの第４工程を説明するための断面図であ
る。
【図１１０】 本発明の第１６実施例による半導体装置
の製造プロセスの第５工程を説明するための断面図であ
る。
【図１１１】 本発明の第１６実施例による半導体装置
の製造プロセスの第６工程を説明するための断面図であ
る。
【図１１２】 本発明の第１７実施例による半導体装置
の製造プロセスの第１工程を説明するための断面図であ
る。
【図１１３】 本発明の第１７実施例による半導体装置
の製造プロセスの第２工程を説明するための断面図であ
る。
【図１１４】 本発明の第１７実施例による半導体装置
の製造プロセスの第３工程を説明するための断面図であ
る。
【図１１５】 本発明の第１７実施例による半導体装置
の製造プロセスの第４工程を説明するための断面図であ
る。
【図１１６】 本発明の第１７実施例による半導体装置
の製造プロセスの第５工程を説明するための断面図であ
る。
【図１１７】 本発明の第１７実施例による半導体装置
の製造プロセスの第６工程を説明するための断面図であ
る。
【図１１８】 本発明の第１８実施例による半導体装置
の製造プロセスの第１工程を説明するための断面図であ
る。
【図１１９】 本発明の第１８実施例による半導体装置
の製造プロセスの第２工程を説明するための断面図であ
る。
【図１２０】 本発明の第１８実施例による半導体装置
の製造プロセスの第３工程を説明するための断面図であ
る。
【図１２１】 本発明の第１８実施例による半導体装置
の製造プロセスの第４工程を説明するための断面図であ
る。
【図１２２】 本発明の第１８実施例による半導体装置
の製造プロセスの第５工程を説明するための断面図であ
る。
【図１２３】 本発明の第１８実施例による半導体装置
の製造プロセスの第６工程を説明するための断面図であ
る。
【図１２４】 本発明の第１８実施例による半導体装置
の製造プロセスの第７工程を説明するための断面図であ
る。
【図１２５】 本発明の第１８実施例による半導体装置
の製造プロセスの第８工程を説明するための断面図であ
る。
【図１２６】 本発明の第１９実施例による半導体装置
の製造プロセスの第１工程を説明するための断面図であ
る。
【図１２７】 本発明の第１９実施例による半導体装置
の製造プロセスの第２工程を説明するための断面図であ
る。
【図１２８】 本発明の第１９実施例による半導体装置
の製造プロセスの第３工程を説明するための断面図であ
る。
【図１２９】 本発明の第１９実施例による半導体装置
の製造プロセスの第４工程を説明するための断面図であ
る。
【図１３０】 本発明の第２０実施例による半導体装置
の製造プロセスの第１工程を説明するための断面図であ
る。
【図１３１】 本発明の第２０実施例による半導体装置
の製造プロセスの第２工程を説明するための断面図であ
る。
【図１３２】 本発明の第２０実施例による半導体装置
の製造プロセスの第３工程を説明するための断面図であ
る。
【図１３３】 本発明の第２１実施例による半導体装置
の製造プロセスの第１工程を説明するための断面図であ
る。
【図１３４】 本発明の第２１実施例による半導体装置
の製造プロセスの第２工程を説明するための断面図であ
る。
【図１３５】 本発明の第２１実施例による半導体装置
の製造プロセスの第３工程を説明するための断面図であ
る。
【図１３６】 本発明の第２１実施例による半導体装置
の製造プロセスの第４工程を説明するための断面図であ
る。
【図１３７】 本発明の第２２実施例による半導体装置
の製造プロセスを説明するための断面図である。
【図１３８】 本発明の第２３実施例による半導体装置
の製造プロセスを説明するための断面図である。
【図１３９】 本発明の第２４実施例による半導体装置
の製造プロセスを説明するための断面図である。
【図１４０】 本発明の第２５実施例による半導体装置
の製造プロセスの第１工程を説明するための断面図であ
る。
【図１４１】 本発明の第２５実施例による半導体装置
の製造プロセスの第２工程を説明するための断面図であ
る。
【図１４２】 本発明の第２５実施例による半導体装置
の製造プロセスの第３工程を説明するための断面図であ
る。
【図１４３】 本発明の第２５実施例による半導体装置
の製造プロセスの第４工程を説明するための断面図であ
る。
【図１４４】 本発明の第２５実施例による半導体装置
の製造プロセスの第５工程を説明するための断面図であ
る。
【図１４５】 本発明の第２５実施例による半導体装置
の製造プロセスの第６工程を説明するための断面図であ
る。
【図１４６】 本発明の第２６実施例による半導体装置
の製造プロセスの第１工程を説明するための断面図であ
る。
【図１４７】 本発明の第２６実施例による半導体装置
の製造プロセスの第２工程を説明するための断面図であ
る。
【図１４８】 本発明の第２６実施例による半導体装置
の製造プロセスの第３工程を説明するための断面図であ
る。
【図１４９】 本発明の第２６実施例による半導体装置
の製造プロセスの第４工程を説明するための断面図であ
る。
【図１５０】 本発明の第２６実施例による半導体装置
の製造プロセスの第５工程を説明するための断面図であ
る。
【図１５１】 本発明の第２６実施例による半導体装置
の製造プロセスの第６工程を説明するための断面図であ
る。
【図１５２】 図１５１に示した状態における平面図で
ある。
【図１５３】 図１５２に示した平面図の４００−４０
０に沿った断面図である。
【図１５４】 本発明の第２７実施例による半導体装置
の製造プロセスの第１工程を説明するための断面図であ
る。
【図１５５】 本発明の第２７実施例による半導体装置
の製造プロセスの第２工程を説明するための断面図であ
る。
【図１５６】 本発明の第２７実施例による半導体装置
の製造プロセスの第３工程を説明するための断面図であ
る。
【図１５７】 本発明の第２７実施例による半導体装置
の製造プロセスの第４工程を説明するための断面図であ
る。
【図１５８】 本発明の第２７実施例による半導体装置
の製造プロセスの第５工程を説明するための断面図であ
る。
【図１５９】 本発明の第２７実施例による半導体装置
の製造プロセスの第６工程を説明するための断面図であ
る。
【図１６０】 本発明の第２７実施例による半導体装置
の製造プロセスの第７工程を説明するための断面図であ
る。
【図１６１】 図１６０に示した状態における平面図で
ある。
【図１６２】 図１６１に示した平面図における４００
−４００に沿った断面図である。
【図１６３】 本発明の第２８実施例による半導体装置
の製造プロセスの第１工程を説明するための断面図であ
る。
【図１６４】 本発明の第２８実施例による半導体装置
の製造プロセスの第２工程を説明するための断面図であ
る。
【図１６５】 本発明の第２８実施例による半導体装置
の製造プロセスの第３工程を説明するための断面図であ
る。
【図１６６】 本発明の第２８実施例による半導体装置
の製造プロセスの第４工程を説明するための断面図であ
る。
【図１６７】 本発明の第２８実施例による半導体装置
の製造プロセスの第５工程を説明するための断面図であ
る。
【図１６８】 本発明の第２８実施例による半導体装置
の製造プロセスの第６工程を説明するための断面図であ
る。
【図１６９】 本発明の第２８実施例による半導体装置
の製造プロセスの第７工程を説明するための断面図であ
る。
【図１７０】 本発明の第２８実施例による半導体装置
の製造プロセスの第８工程を説明するための断面図であ
る。
【図１７１】 図１７０に示した状態における平面図で
ある。
【図１７２】 図１７１に示した平面図における４００
−４００に沿った断面図である。
【図１７３】 本発明の第２９実施例による半導体装置
の製造プロセスの第１工程を説明するための断面図であ
る。
【図１７４】 本発明の第２９実施例による半導体装置
の製造プロセスの第２工程を説明するための断面図であ
る。
【図１７５】 本発明の第２９実施例による半導体装置
の製造プロセスの第３工程を説明するための断面図であ
る。
【図１７６】 本発明の第２９実施例による半導体装置
の製造プロセスの第４工程を説明するための断面図であ
る。
【図１７７】 ＳＯＩ層の側面下部に窒化膜がない場合
の不都合を説明するための断面図である。
【図１７８】 図１７７に示した状態から酸化を行なっ
た場合の構造を示した断面図である。
【図１７９】 本発明の第３０実施例による半導体装置
の製造プロセスの第１工程を説明するための断面図であ
る。
【図１８０】 本発明の第３０実施例による半導体装置
の製造プロセスの第２工程を説明するための断面図であ
る。
【図１８１】 本発明の第３０実施例による半導体装置
の製造プロセスの第３工程を説明するための断面図であ
る。
【図１８２】 本発明の第３０実施例による半導体装置
の製造プロセスの第４工程を説明するための断面図であ
る。
【図１８３】 本発明の第３１実施例による半導体装置
の製造プロセスの第１工程を説明するための断面図であ
る。
【図１８４】 本発明の第３１実施例による半導体装置
の製造プロセスの第２工程を説明するための断面図であ
る。
【図１８５】 本発明の第３２実施例による半導体装置
の製造プロセスを説明するための断面図である。
【図１８６】 図１８５に示した製造プロセスの変形例
を説明するための断面図である。
【図１８７】 本発明の第３３実施例による半導体装置
の製造プロセスの第１工程を説明するための断面図であ
る。
【図１８８】 本発明の第３３実施例による半導体装置
の製造プロセスの第２工程を説明するための断面図であ
る。
【図１８９】 本発明の第３４実施例による半導体装置
の構造を示した断面図である。
【図１９０】 本発明の第３５実施例による半導体装置
の製造プロセスの目的を説明するための断面図である。
【図１９１】 本発明の第３５実施例による半導体装置
の製造プロセスを説明するための断面図である。
【図１９２】 本発明の第３６実施例による半導体装置
の製造プロセスの第１工程を説明するための断面図であ
る。
【図１９３】 本発明の第３６実施例による半導体装置
の製造プロセスの第２工程を説明するための断面図であ
る。
【図１９４】 本発明の第３７実施例による半導体装置
の製造プロセスの第１工程を説明するための断面図であ
る。
【図１９５】 本発明の第３７実施例による半導体装置
の製造プロセスの第２工程を説明するための断面図であ
る。
【図１９６】 本発明の第３８実施例による半導体装置
の製造プロセスの第１工程を説明するための断面図であ
る。
【図１９７】 本発明の第３８実施例による半導体装置
の製造プロセスの第２工程を説明するための断面図であ
る。
【図１９８】 従来の半導体装置の製造プロセスの第１
工程を説明するための断面図である。
【図１９９】 従来の半導体装置の製造プロセスの第２
工程を説明するための断面図である。
【図２００】 従来の半導体装置の製造プロセスの第３
工程を説明するための断面図である。
【図２０１】 従来の半導体装置の製造プロセスの第４
工程を説明するための断面図である。
【図２０２】 従来の半導体装置の製造プロセスの第５
工程を説明するための断面図である。
【図２０３】 従来の半導体装置の製造プロセスの第６
工程を説明するための断面図である。
【図２０４】 従来の半導体装置の製造プロセスの第７
工程を説明するための断面図である。
【図２０５】 従来の半導体装置の製造プロセスの第８
工程を説明するための断面図である。
【図２０６】 従来の半導体装置の製造プロセスの第９
工程を説明するための断面図である。
【図２０７】 図２０６に示した従来の半導体装置の問
題点を説明するための断面図である。
【図２０８】 従来の提案された半導体装置の製造プロ
セスの第１工程を説明するための断面図である。
【図２０９】 従来の提案された半導体装置の製造プロ
セスの第２工程を説明するための断面図である。
【図２１０】 従来の提案された半導体装置の製造プロ
セスの第３工程を説明するための断面図である。
【図２１１】 従来の提案された半導体装置の製造プロ
セスの第４工程を説明するための断面図である。
【図２１２】 従来の提案された半導体装置の製造プロ
セスの第５工程を説明するための断面図である。
【図２１３】 従来の提案された半導体装置の製造プロ
セスの第６工程を説明するための断面図である。
【図２１４】 従来の提案された半導体装置の製造プロ
セスの第７工程を説明するための断面図である。
【図２１５】 従来の提案された製造プロセスの一の問
題点を説明するための第１の工程図である。
【図２１６】 従来の提案された製造プロセスの一の問
題点を説明するための第２の工程図である。
【図２１７】 従来の提案された製造プロセスの一の問
題点を説明するための第３の工程図である。
【図２１８】 従来の提案された製造プロセスの他の問
題点を説明するための第１の工程図である。
【図２１９】 従来の提案された製造プロセスの他の問
題点を説明するための第２の工程図である。
【符号の説明】
１ シリコン基板、２ 埋込酸化膜、３ ＳＯＩ層、４
ａ，４ｂ 窒化膜（ＳｉＮ膜）、５ 酸化膜（ＳｉＯ2
膜）、１１ ポリシリコン膜。なお、各図中、同一符号
は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 前田 茂伸 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社ユー・エル・エス・アイ開発 研究所内 (72)発明者 宮本 昭一 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社ユー・エル・エス・アイ開発 研究所内 (72)発明者 古川 彰彦 兵庫県尼崎市塚口本町八丁目１番１号 三菱電機株式会社 半導体基礎研究所内 (72)発明者 井上 靖朗 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社ユー・エル・エス・アイ開発 研究所内 (56)参考文献 特開 平１−295463（ＪＰ，Ａ) 特開 平６−162303（ＪＰ，Ａ) 特開 平６−45609（ＪＰ，Ａ) 特開 昭63−12160（ＪＰ，Ａ) 特開 昭62−190878（ＪＰ，Ａ) 特開 昭57−40954（ＪＰ，Ａ) 特開 昭59−130465（ＪＰ，Ａ) 特開 昭60−189266（ＪＰ，Ａ) 特開 平３−22567（ＪＰ，Ａ) 特開 平３−68170（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/764 H01L 27/12

Claims (39)

    (57)【特許請求の範囲】
  1. 【請求項１】 絶縁層上の所定領域に形成された主表面
    を有する半導体層と、 前記半導体層の主表面に形成された電界効果トランジス
    タとを備え、 前記半導体層の側表面の上部が丸型形状を有していると
    ともに、前記絶縁層の、前記半導体層の側表面の下端近
    傍に位置する領域にはＵ字状の凹部が形成され、 前記半導体層の側表面に接触するようにさらに第１の側
    壁絶縁膜が形成されており、 前記第１の側壁絶縁膜の側表面に接触するようにさらに
    第２の側壁絶縁膜が形成されている、 半導体装置。
  2. 【請求項２】 所定形状にパターニングされ、主表面を
    有する島状の絶縁層と、 前記絶縁層の主表面上に形成された半導体層と、 前記半導体層の少なくとも側表面に接触して形成された
    酸化膜と、 前記半導体層の主表面に形成された第１の電界効果トラ
    ンジスタと、 前記絶縁層の側表面と、前記半導体層の側表面に位置す
    る前記酸化膜の下部とに接触するように形成された窒化
    膜とを備えた、半導体装置。
  3. 【請求項３】 前記絶縁層は、所定の間隔を隔てて形成
    された第１および第２の絶縁層を含み、 前記半導体層は、前記第１および第２の絶縁層の主表面
    上にそれぞれ形成された第１および第２の半導体層を含
    み、 前記窒化膜は、前記第１の絶縁層の側表面および前記第
    １の半導体層の側表面の下部に接触して形成された第１
    の窒化膜と、前記第２の絶縁層の側表面および前記第２
    の半導体層の側表面の下部に接触して形成された第２の
    窒化膜とを含み、 前記第１の窒化膜と前記第２の窒化膜との間には酸化膜
    が埋込まれている、請求項２に記載の半導体装置。
  4. 【請求項４】 前記窒化膜は、前記半導体層の側表面に
    位置する前記酸化膜の厚みとほぼ同じ長さ分だけ前記酸
    化膜の側表面の下部に接触している、請求項２に記載の
    半導体装置。
  5. 【請求項５】 前記絶縁層は、所定の間隔を隔てて形成
    された第１および第２の絶縁層を含み、 前記半導体層は、前記第１および第２の絶縁層の主表面
    上にそれぞれ形成された第１および第２の半導体層を含
    み、 前記窒化膜は、前記第１の絶縁層および前記第１の半導
    体層と、前記第２の絶縁層および前記第２の半導体層と
    の間を埋込むように形成されている、請求項２に記載の
    半導体装置。
  6. 【請求項６】 前記半導体層の側表面の上端部は丸型形
    状を有している、請求項２〜５のいずれか１項に記載の
    半導体装置。
  7. 【請求項７】 前記パターニングされた絶縁層は半導体
    基板の主表面上に形成され、 前記半導体基板の主表面には、前記絶縁層に隣接するよ
    うに第２の電界効果トランジスタが形成されている、請
    求項２に記載の半導体装置。
  8. 【請求項８】 絶縁層上に所定の間隔を隔てて形成され
    た主表面を有する複数の半導体層と、 前記半導体層の上部表面上および側部表面上に接触して
    形成されたゲート絶縁膜と、 前記半導体層の側部表面に位置する前記ゲート絶縁膜
    と、隣接する前記半導体層間に位置する前記絶縁層の上
    部表面とを覆うように形成された窒化膜と、 前記半導体層の上部表面に位置する前記ゲート絶縁膜の
    上部表面とほぼ同じ高さの上部表面を有するように前記
    窒化膜の上に形成された分離酸化膜とを備え、 前記半導体層の側面上部が丸型形状を有している、 半導
    体装置。
  9. 【請求項９】 絶縁層上に所定の間隔を隔てて形成され
    た主表面を有する複数の半導体層と、 前記絶縁層の主表面の、前記半導体層の側端部下方に位
    置する領域に形成された凹部と、 前記半導体層の側部表面に接触するとともに前記凹部を
    埋込むように形成されたサイドウォール絶縁膜と、 隣接する前記半導体層間の分離領域に埋込まれたポリシ
    リコン層とを備えた、半導体装置。
  10. 【請求項１０】 所定領域に凸部を有する絶縁層と、 前記凸部の上部表面上に形成され、その下面の一部が前
    記凸部によって支持された半導体層と、 前記凸部の上部表面と前記半導体層との間に介在された
    酸化膜とを備えた、半導体装置。
  11. 【請求項１１】 絶縁層上に位置する第１の半導体層の
    主表面上の所定領域に窒化膜を形成する工程と、 前記窒化膜の側表面に接触するように側壁絶縁膜を形成
    する工程と、 前記窒化膜および前記側壁絶縁膜をマスクとして前記第
    １の半導体層をエッチングすることにより前記第１の半
    導体層をパターニングする工程と、 少なくとも前記絶縁層、前記第１の半導体層および前記
    窒化膜を覆うように第２の半導体層を形成する工程と、 前記第２の半導体層を酸化することによって酸化膜を形
    成する工程とを備えた、半導体装置の製造方法。
  12. 【請求項１２】 前記酸化膜をエッチングにより除去す
    る工程と、 前記酸化膜のエッチングの際に前記絶縁層の表面も同時
    にエッチングすることによって前記絶縁層表面にＵ字状
    の凹部を形成する工程とをさらに備える、請求項１１に
    記載の半導体装置の製造方法。
  13. 【請求項１３】 絶縁層上に位置する半導体層の主表面
    上の所定領域に窒化膜を形成する工程と、 前記窒化膜の側表面に接触するように側壁絶縁膜を形成
    する工程と、 前記窒化膜および前記側壁絶縁膜をマスクとして前記半
    導体層を所定の厚み分だけエッチングする工程と、 前記窒化膜をマスクとして前記半導体層を選択的に酸化
    することによって酸化膜を形成する工程とを備えた、半
    導体装置の製造方法。
  14. 【請求項１４】 前記酸化膜を異方性エッチングするこ
    とによって前記半導体層の側表面に接触する側壁酸化膜
    を形成する工程をさらに備える、請求項１３に記載の半
    導体装置の製造方法。
  15. 【請求項１５】 絶縁層上に位置する半導体層の主表面
    上の所定領域に窒化膜を形成する工程と、 前記窒化膜をマスクとして前記半導体層を選択的に酸化
    することにより酸化膜を形成する工程と、 前記窒化膜の少なくとも側表面近傍の領域をエッチング
    により除去する工程と、 前記エッチングされた窒化膜をマスクとして前記酸化膜
    および前記半導体層を異方的にエッチングする工程とを
    備えた、半導体装置の製造方法。
  16. 【請求項１６】 絶縁層上に位置する第１の半導体層の
    主表面上の所定領域に窒化膜を形成する工程と、 前記窒化膜をマスクとして前記第１の半導体層を等方的
    にエッチングすることにより、前記第１の半導体層のう
    ち、前記窒化膜下に位置しない部分と前記窒化膜の側面
    部分下に位置する部分とを除去する工程と、 前記窒化膜、前記第１の半導体層および前記絶縁層を覆
    うようにスパッタ法を用いて第２の半導体層を形成する
    工程と、 前記第２の半導体層を酸化する工程とを備えた、半導体
    装置の製造方法。
  17. 【請求項１７】 絶縁層上に位置する第１の半導体層の
    主表面上の所定領域にレジスト膜を形成する工程と、 前記レジスト膜をマスクとして前記第１の半導体層をエ
    ッチングすることにより、前記第１の半導体層をパター
    ニングする工程と、 前記レジスト膜をマスクとして前記第１の半導体層の側
    表面に不純物をイオン注入する工程と、 前記レジスト膜を除去した後、前記半導体層および前記
    絶縁層を覆うようにスパッタ法を用いて第２の半導体層
    を形成する工程と、 前記第２の半導体層を酸化する工程とを備えた、半導体
    装置の製造方法。
  18. 【請求項１８】 絶縁層上に位置する第１の半導体層の
    主表面上の所定領域に窒化膜を形成する工程と、 前記窒化膜の側表面に接触するように側壁酸化膜を形成
    する工程と、 前記窒化膜および前記側壁酸化膜をマスクとして前記第
    １の半導体層をエッチングすることにより前記第１の半
    導体層をパターニングする工程と、 前記側壁酸化膜を除去する工程と、 前記窒化膜をマスクとして前記第１の半導体層に不活性
    イオンを注入した後熱処理する工程と、 前記窒化膜をマスクとして前記第１の半導体層を酸化す
    ることによって酸化膜を形成する工程と、 前記酸化膜を介して前記第１の半導体層の側表面に不純
    物イオンを注入する工程とを備えた、半導体装置の製造
    方法。
  19. 【請求項１９】 前記熱処理に先立って、前記窒化膜お
    よび前記第１の半導体層を覆うように第２の半導体層を
    形成する工程をさらに備え、 前記第１の半導体層を酸化する工程は、前記第１の半導
    体層の側表面近傍と前記第２の半導体層とを酸化するこ
    とにより酸化膜を形成する工程を含む、請求項１８に記
    載の半導体装置の製造方法。
  20. 【請求項２０】 絶縁層上の所定領域に位置する第１の
    半導体層の主表面上に窒化膜を形成する工程と、 前記窒化膜の主表面上の所定領域にレジスト膜を形成す
    る工程と、 前記レジスト膜をマスクとして前記第１の半導体層の側
    表面近傍に不活性イオンと不純物イオンとを注入する工
    程と、 前記窒化膜、前記第１の半導体層および前記絶縁層を覆
    うように第２の半導体層を形成する工程と、 前記第１の半導体層の側表面近傍と前記第２の半導体層
    とを酸化する工程とを備えた、半導体装置の製造方法。
  21. 【請求項２１】 絶縁層上に位置する半導体層の主表面
    上の所定領域に窒化膜を形成する工程と、 前記窒化膜をマスクとして前記半導体層の所定の厚み分
    を選択的に酸化して第１の酸化膜を形成する工程と、 前記第１の酸化膜を除去する工程と、 前記窒化膜をマスクとして前記半導体層の残りの厚み分
    を酸化して第２の酸化膜を形成する工程とを備えた、半
    導体装置の製造方法。
  22. 【請求項２２】 絶縁層上に位置する半導体層の主表面
    上の所定領域に窒化膜を形成する工程と、 前記窒化膜をマスクとして前記半導体層をエッチングす
    ることにより前記半導体層をパターニングする工程と、 前記窒化膜をマスクとして前記半導体層の側表面部分を
    酸化する工程と、前記半導体層の側表面部分を酸化した後、 前記窒化膜の
    うち、少なくとも前記半導体層の側表面上に位置する部
    分を除去する工程と、前記窒化膜の部分を除去した後、 前記窒化膜をマスクと
    して前記半導体層の側表面近傍に不純物イオンを注入す
    る工程とを備えた、半導体装置の製造方法。
  23. 【請求項２３】 絶縁層上に位置する半導体層の主表面
    上の所定領域に窒化膜を形成する工程と、 前記窒化膜をマスクとして前記半導体層を選択的に酸化
    することにより第１の酸化膜を形成する工程と、 前記第１の酸化膜をエッチングにより除去する工程と、 前記窒化膜をマスクとして前記半導体層の側表面部分を
    酸化することにより第２の酸化膜を形成する工程とを備
    えた、半導体装置の製造方法。
  24. 【請求項２４】 絶縁層上に位置する半導体層の主表面
    上の所定領域に窒化膜を形成する工程と、 前記窒化膜をマスクとして前記半導体層の所定の厚み分
    を選択的に酸化することにより第１の酸化膜を形成する
    工程と、 前記窒化膜をマスクとして前記第１の酸化膜をエッチン
    グにより除去する工程と、 前記窒化膜の側部表面に接触するようにサイドウォール
    窒化膜を形成する工程と、 前記サイドウォール窒化膜をマスクとして前記半導体層
    の所定部分を異方性エッチングにより除去する工程と、 前記半導体層の側表面を酸化することにより第２の酸化
    膜を形成する工程とを備えた、半導体装置の製造方法。
  25. 【請求項２５】 絶縁層上に主表面を有する半導体層を
    形成した後、前記半導体層の主表面上に酸化膜を形成す
    る工程と、 前記酸化膜上に窒化膜を形成する工程と、 前記酸化膜上に前記窒化膜の側表面に接触するようにサ
    イドウォール窒化膜を形成する工程と、 前記窒化膜およびサイドウォール窒化膜をマスクとして
    前記半導体層をエッチングすることにより島状の半導体
    層を形成する工程と、 前記窒化膜およびサイドウォール窒化膜をマスクとして
    前記半導体層の側表面を酸化することによってサイドウ
    ォール酸化膜を形成する工程と、 前記窒化膜およびサイドウォール窒化膜を除去する工程
    とを備えた、半導体装置の製造方法。
  26. 【請求項２６】 絶縁層上に位置する第１の半導体層の
    主表面上に第２の半導体層を形成する工程と、 前記第２の半導体層の主表面上の所定領域に窒化膜を形
    成する工程と、 前記窒化膜をマスクとして前記第２の半導体層を選択的
    に酸化することによって、前記第２の半導体層を台形形
    状にする工程と、 前記第２の半導体層および前記第１の半導体層を異方性
    エッチングすることにより、前記第２の半導体層を除去
    するとともに前記第１の半導体層を台形形状にする工程
    とを備えた、半導体装置の製造方法。
  27. 【請求項２７】 絶縁層上に所定の間隔を隔てて複数の
    島状の半導体層を形成する工程と、 隣接する前記半導体層間の分離領域に位置する前記絶縁
    層の上部表面と、前記半導体層の側表面とを覆うように
    窒化膜を形成する工程と、 前記窒化膜をマスクとして前記半導体層の側面上部と上
    部表面とを酸化することにより、選択酸化膜を形成する
    工程と、 前記選択酸化膜を除去する工程と、 前記選択酸化膜を除去した後、前記半導体層の上部表面
    上にゲート酸化膜を形成する工程と、 前記ゲート酸化膜の上にゲート電極を形成する工程と を
    備えた、半導体装置の製造方法。
  28. 【請求項２８】 絶縁層の主表面上に所定の間隔を隔て
    て複数の島状の半導体層を形成する工程と、 前記島状の半導体層間と前記半導体層の側面下部近傍と
    に位置する前記絶縁層の領域に、凹部を形成する工程
    と、 前記半導体層の側面に接触するとともに、前記半導体層
    の側面下部の凹部を埋込むようにサイドウォール絶縁膜
    を形成する工程と、 前記隣接する半導体層間の前記凹部を埋込むようにポリ
    シリコン層を形成する工程とを備えた、半導体装置の製
    造方法。
  29. 【請求項２９】 第１の絶縁層上に半導体層を形成する
    工程と、 前記半導体層の主表面上の分離領域に対応する領域に第
    ２の絶縁層を形成する工程と、 前記第２の絶縁層をマスクとして前記半導体層の露出さ
    れた表面からエピタキシャル成長させることによって台
    形形状を有するエピタキシャル成長層を形成する工程
    と、 前記第２の絶縁層を除去した後、前記エピタキシャル成
    長層と前記半導体層とを異方性エッチングすることによ
    って複数の島状の台形形状を有する半導体層を形成する
    工程とを備えた、半導体装置の製造方法。
  30. 【請求項３０】 絶縁層の主表面上の所定領域に半導体
    層を形成する工程と、 前記半導体層をマスクとして前記絶縁層を等方的にエッ
    チングすることによって、前記半導体層の下面に接触す
    る前記絶縁層の部分を所定量除去する工程と、 前記半導体層を酸化することによって、少なくとも前記
    半導体層の下面と前記絶縁層との間に酸化膜を形成する
    工程とを備えた、半導体装置の製造方法。
  31. 【請求項３１】 絶縁層の全面上に位置する半導体層の
    主表面上の所定領域に窒化膜を形成する工程と、 前記窒化膜をマスクとして前記半導体層を選択的に酸化
    することにより素子分離酸化膜を形成する工程と、 前記窒化膜をマスクとして前記素子分離酸化膜を介して
    前記半導体層の側端部に不純物をイオン注入する工程と
    を備えた、半導体装置の製造方法。
  32. 【請求項３２】 絶縁層上に位置する半導体層の主表面
    上の所定領域に窒化膜を形成する工程と、 前記窒化膜をマスクとして前記半導体層をエッチングす
    ることにより、前記半導体層を複数の島になるようにパ
    ターニングする工程と、 前記窒化膜をマスクとして前記半導体層の側表面を酸化
    することによりサイドウォール酸化膜を形成する工程
    と、 前記窒化膜をマスクとして前記半導体層の側表面近傍に
    前記サイドウォール酸化膜を介して不純物をイオン注入
    する工程とを備えた、半導体装置の製造方法。
  33. 【請求項３３】 絶縁層上に半導体層を形成する工程
    と、 前記半導体層および前記絶縁層を所定形状にパターニン
    グする工程と、 前記絶縁層の側表面と前記半導体層の側表面の下部とに
    接触するように窒化膜を形成する工程と、 前記窒化膜をマスクとして前記半導体層の側表面を酸化
    する工程とを備えた、半導体装置の製造方法。
  34. 【請求項３４】 前記半導体層の側表面を酸化する工程
    は、１１００℃以上の温度条件下でウェット雰囲気中で
    行なう、請求項３３に記載の半導体装置の製造方法。
  35. 【請求項３５】 前記半導体層の側表面を酸化する工程
    に先立って、前記半導体層の側表面の上部を機械的化学
    研磨することによって前記側表面上部を丸型形状にする
    工程をさらに備える、請求項３３に記載の半導体装置の
    製造方法。
  36. 【請求項３６】 前記半導体層および前記絶縁層をパタ
    ーニングする工程は、前記半導体層および前記絶縁層の
    パターニングによって、第１の絶縁層およびその上に位
    置する第１の半導体層と、前記第１の絶縁層と所定の間
    隔を隔てた第２の絶縁層およびその上に位置する第２の
    半導体層とを形成する工程を含み、 前記窒化膜を形成する工程は、前記第１の絶縁層の側表
    面と前記第１の半導体層の側表面の下部とに接触する第
    １の窒化膜と、前記第２の絶縁層の側表面と前記第２の
    半導体層の側表面の下部とに接触する第２の窒化膜とを
    形成する工程を含み、 前記第１の窒化膜と前記第２の窒化膜との間を埋込むよ
    うに酸化膜を形成する工程をさらに備える、請求項３３
    に記載の半導体装置の製造方法。
  37. 【請求項３７】 絶縁層上に、半導体層、第１の窒化膜
    およびエッチングストッパ層を順次形成する工程と、 前記エッチングストッパ層、前記第１の窒化膜、前記半
    導体層および前記絶縁層を所定形状を有するようにエッ
    チングする工程と、 前記エッチングストッパ層、前記第１の窒化膜、前記半
    導体層および前記絶縁層を覆うように第２の窒化膜を形
    成する工程と、 前記第２の窒化膜をエッチングすることにより、前記第
    ２の窒化膜のうち、前記絶縁層の側表面と前記半導体層
    の側表面の下部とに接触する部分を残余させる工程とを
    備えた、半導体装置の製造方法。
  38. 【請求項３８】 絶縁層上に半導体層を形成する工程
    と、 前記絶縁層および前記半導体層をパターニングすること
    によって、第１の絶縁層およびその上に位置する第１の
    半導体層と、前記第１の絶縁層と所定の間隔を隔てた第
    ２の絶縁層およびその上に位置する第２の半導体層とを
    形成する工程と、 前記第１の絶縁層および前記第１の半導体層と、前記第
    ２の絶縁層および前記第２の半導体層との間を埋込むよ
    うに窒化膜を形成する工程と、 前記窒化膜をエッチバックすることにより、前記窒化膜
    のうち、前記第１および第２の絶縁層の側表面と前記第
    １および第２の半導体層の側表面の下部とに接触する部
    分を残余させる工程とを備えた、半導体装置の製造方
    法。
  39. 【請求項３９】 絶縁層上の所定領域に形成された主表
    面を有する半導体層と、 前記半導体層の主表面に形成された電界効果トランジス
    タとを備え、 前記半導体層は側端部において相対的に高い第１の上表
    面と相対的に低い第２の上表面とを有し、 前記第１の上表面と前記第２の上表面とを接続する側表
    面の上部が丸められた形状を有し、前記第２の上表面と
    前記半導体層の外縁とを接続する側表面の上部 が丸めら
    れた形状を有する、 半導体装置。
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