KR101498910B1 - 반도체 장치 및 그 제작 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 동작 특성 및 신뢰성이 향상된 새로운 구조의 반도체 장치 및 그 제작 방법을 제공한다.
기판 위에 형성되고, 한 쌍의 불순물 영역의 사이에 형성된 채널 형성 영역을 포함하는 섬 형상의 반도체 층과, 반도체 층의 측면에 접하여 형성된 제 1 절연층과, 채널 형성 영역 위에 형성되고 반도체 층을 가로지르도록 형성된 게이트 전극과, 채널 형성 영역 및 게이트 전극의 사이에 형성된 제 2 절연층을 가진다. 반도체 층은 국소적(局所的)으로 박막화되어, 박막화된 영역에 채널 형성 영역이 형성되고, 제 2 절연층은, 적어도 게이트 전극이 중첩(重疊)하는 영역의 반도체 층의 측면에 형성된 제 1 절연층을 덮는다.
Figure 112008006367240-pat00001
SOI, 섬 형상의 반도체, 오목부, 측면, 실리사이드

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체 장치 및 그 제작 방법에 관한 것이다. 또한, 본 명세서에서, 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전체를 나타낸다.
최근, 정보화 사회는 더욱더 발달하여, 퍼스널 컴퓨터, 휴대전화 등의 정보통신기기의 고속화, 대용량화, 소형화, 경량화 등의 요구가 높아지고 있다. 이러한 시대의 흐름때문에, LSI(Large Scale Integration)는 고집적화, 고속화, 저소비전력화가 요구되고, 결과적으로 LSI를 구성하는 개개의 트랜지스터의 고성능화, 미세화(微細化)가 필수적이다.
여기서, 종래의 박막 트랜지스터의 모식도를 도 12a 내지 도 12c에 나타낸다. 도 12a는 박막 트랜지스터의 상면도를 나타내고, 도 12b는 파선 OP간의 단면도, 도 12c는 파선 QR간의 단면도에 상당한다. 또한, 도 12a에서는, 박막 트랜지스터를 구성하는 박막 등을 일부 생략한다.
박막 트랜지스터는, 기판(9000) 위에 하지 절연층(9002)을 통하여 섬 형상의 반도체 층(9006)이 형성된다. 반도체 층(9006) 위에는, 게이트 절연층(9004)을 통하여 게이트 전극으로서 기능하는 도전층(9012)이 형성된다. 또한, 반도체 층(9006)은, 게이트 절연층(9004)을 통하여 도전층(9012)과 겹치는 영역에 형성된 채널 형성 영역(9008)과, 소스 영역 또는 드레인 영역(9010)을 가진다. 또한, 게이트 절연층(9004) 및 도전층(9012) 위에 층간 절연층(9014)이 형성되고, 상기 층간 절연층 위에 소스 전극 또는 드레인 전극으로서 기능하는 도전층(9016)이 형성된다. 도전층(9016)은, 반도체 층(9006)과 전기적으로 접속된다.
트랜지스터의 고성능화, 미세화를 진행함에 있어, 박막 트랜지스터도 다양한 구성이 검토된다. 예를 들면, 트랜지스터의 고속화, 미세화를 실현하기 위하여, 게이트 절연층의 박막화가 진행된다.
예를 들면, 특허문헌 1에서는, 반도체 층에 이온화한 수소를 도입하여, 상기 반도체 층의 표면을 오존 산화함으로써, 게이트 절연층의 박막화를 가능하게 하고, 양호한 특성의 박막 트랜지스터를 형성하는 것이 기재된다.
[특허문헌 1] 특개 2003-289079호 공보
그렇지만, 특허문헌 1에 기재된 박막화한 게이트 절연층의 형성방법은, 반도체 층에 이온화한 수소를 도입하는 공정, 상기 반도체 층의 표면을 오존 산화한 후에 반도체 층으로부터 수소원자를 이탈시키기 위한 열 처리 공정 등의 제조공정이 증가하여, 오존 산화에 있어서도, 어느 정도의 처리 시간이 필요하기 때문에, 스루풋(throughput)이 저하하여, 양산에는 적합하지 않다. 또한, 게이트 절연층을 박막화하면, 반도체 층 단부의 피복 불량에 의한 리크 전류 등의 문제가 명백해져, 신뢰성이 저하하기 쉽다. 또한, 규소 박막을 레이저 조사에 의하여 결정화시킨 결정성 규소로 형성되는 박막 트랜지스터는, 결정입계가 랜덤으로 형성되고, 결정의 면(面) 방위도 불균일하다. 따라서, 임계값 전압이 크게 변동하여, 동작 특성에 영향을 미치기 쉽다. 또한, 반도체 층을 지지하는 기판이 절연성이기 때문에, 기판 바이어스를 인가할 수 없다고 하는 구조의 결함도 가진다.
본 발명은 이러한 문제를 감안하여 발명된 것이며, 동작 특성 및 신뢰성이 향상된 새로운 구조의 반도체 장치 및 그 제작 방법을 제공하는 것을 과제로 한다.
본 발명은, 절연 표면 위의 반도체 층으로 소자를 구성하는 소위 SOI(Silicon on Insulator)구조의 반도체 장치이며, 상기 반도체 층이 국소적으로 박막화되고, 박막화된 영역에는 채널 형성 영역을 형성하는 것을 특징으로 한다.
반도체 층은 섬 형상으로 형성되어, 적어도 한 쌍의 불순물 영역의 사이에 형성된 채널 형성 영역을 가진다. 또한, 채널 형성 영역 위에, 반도체 층을 가로지르도록 게이트 전극을 형성하는 도전층이 형성된다. 채널 형성 영역과 게이트 전극을 형성하는 도전층의 사이에는, 절연층이 형성된다.
또한, 반도체 층의 국소적으로 박막화된 영역은, 막 두께 10nm 내지 25nm의 범위로 하는 것이 바람직하다. 따라서, 채널 형성 영역은 막 두께 10nm 내지 25nm의 범위의 영역에 형성하는 것이 바람직하다.
또한, 본 발명은 섬 형상의 반도체 층의 측면에 접하여 절연층을 형성한다. 적어도 게이트 전극 및 섬 형상의 반도체 층의 단부가 중첩하는 영역에서, 반도체 층의 측면에 접하여 형성된 절연층을, 채널 형성 영역과 게이트 전극을 형성하는 도전층의 사이에 형성된 절연층이 덮는 구성으로 하는 것을 특징으로 한다.
본 발명의 구체적인 구성은, 기판 위에 형성되고, 한 쌍의 불순물 영역의 사이에 형성된 채널 형성 영역을 포함하는 섬 형상의 반도체 층과, 반도체 층의 측면에 접하여 형성된 제 1 절연층과, 채널 형성 영역 위에 형성되고, 반도체 층을 가로지르도록 형성된 게이트 전극과, 채널 형성 영역 및 게이트 전극의 사이에 형성된 제 2 절연층을 가진다. 반도체 층은, 국소적으로 박막화되고, 박막화된 영역에 채널 형성 영역이 형성되고, 제 2 절연층은 적어도 게이트 전극이 중첩하는 영역의 반도체 층의 측면에 형성된 제 1 절연층을 덮는 것을 특징으로 한다.
또한, 본 발명의 다른 구성은, 기판 위에 형성되고, 한 쌍의 불순물 영역의 사이에 형성된 채널 형성 영역과, 불순물 영역에 접하여 형성된 실리사이드 영역을 포함하는 섬 형상의 반도체 층과, 반도체 층의 측면에 접하여 형성된 제 1 절연층 과, 채널 형성 영역 위에 형성되고, 반도체 층을 가로지르도록 형성된 게이트 전극과, 채널 형성 영역 및 게이트 전극의 사이에 형성된 제 2 절연층과, 게이트 전극의 측면에 형성된 제 3 절연층을 가진다. 반도체 층은, 국소적으로 박막화되고, 박막화된 영역에 채널 형성 영역이 형성되고, 제 2 절연층은 적어도 게이트 전극이 중첩하는 영역의 반도체 층의 측면에 형성된 제 1 절연층을 덮는 것을 특징으로 한다.
또한, 본 발명의 다른 구성은, 기판 위에 형성되고, 한 쌍의 불순물 영역의 사이에 형성된 채널 형성 영역과, 불순물 영역에 접하여 형성된 실리사이드 영역을 포함하는 섬 형상의 반도체 층과, 반도체 층의 측면에 접하여 형성된 제 1 절연층과, 채널 형성 영역 위에 형성되고, 반도체 층을 가로지르도록 형성된 게이트 전극과, 채널 형성 영역 및 게이트 전극의 사이에 형성된 제 2 절연층과, 게이트 전극의 측면에 형성된 제 3 절연층과, 실리사이드 영역 위에 접하여 형성되고, 불순물 영역과 실리사이드 영역을 통하여 전기적으로 접속되는 도전층을 가진다. 반도체 층은 국소적으로 박막화되고, 박막화된 영역에 채널 형성 영역이 형성되고, 제 2 절연층은 적어도 게이트 전극이 중첩하는 영역의 반도체 층의 측면에 형성된 제 1 절연층을 덮는 것을 특징으로 한다.
상기 구성에 있어서, 실리사이드 영역은, 불순물 영역과 같은 도전형을 부여하는 불순물 원소가 첨가되어도 좋다.
또한, 상기 구성에 있어서, 채널 형성 영역 및 게이트 전극의 사이에 형성된 제 2 절연층은, 막 두께 1nm 내지 20nm의 범위인 것이 바람직하다.
또한, 상기 구성에 있어서, 반도체 층은, 채널 형성 영역과 불순물 영역의 사이에, 상기 불순물 영역과 같은 도전형을 부여하는 불순물 원소가 첨가되고, 상기 불순물 영역과 비교하여 낮은 농도로 불순물 원소가 첨가된 저농도 불순물 영역을 포함할 수 있다.
또한, 본 발명에 관련된 반도체 장치는, 기판 위에 섬 형상의 반도체 층을 형성하여, 반도체 층의 측면과 접하여 제 1 절연층을 형성하고, 반도체 층을 선택적으로 에칭하여 국소적으로 박막화하고, 반도체 층 위에 제 2 절연층을 형성하고, 반도체 층의 박막화한 영역 및 제 2 절연층 위에, 반도체 층을 가로지르도록 게이트 전극을 형성하고, 상기 게이트 전극을 마스크로 하여 반도체 층에 불순물 원소를 첨가하여, 자기정합적으로 한 쌍의 불순물 영역과, 상기 한 쌍의 불순물 영역의 사이에 채널 형성 영역을 형성하는 것을 특징으로 한다.
또한, 다른 구성은, 기판 위에 섬 형상의 반도체 층을 형성하고, 반도체 층의 측면과 접하여 제 1 절연층을 형성하고, 반도체 층을 선택적으로 에칭하여 국소적으로 박막화하고, 반도체 층 위에 제 2 절연층을 형성하고, 반도체 층의 박막화한 영역 및 제 2 절연층 위에, 반도체 층을 가로지르도록 게이트 전극을 형성하고, 상기 게이트 전극을 마스크로 하여 반도체 층에 불순물 원소를 첨가하여, 자기정합적으로 한 쌍의 불순물 영역과, 상기 한 쌍의 불순물 영역의 사이에 채널 형성 영역을 형성하고, 게이트 전극의 측면과 접하여 제 3 절연층을 형성하고, 상기 제 3 절연층 및 게이트 전극을 마스크로 하여 제 2 절연층을 선택적으로 에칭함으로써, 반도체 층을 선택적으로 노출시켜, 적어도 노출된 반도체 층 위에 금속층을 형성한 후, 열 처리를 행함으로써 반도체 층 및 금속층이 접하는 영역의 일부를 실리사이드화하여, 반도체 층의 일부에 실리사이드 영역을 형성하는 것을 특징으로 한다.
또한, 다른 구성은, 기판 위에 섬 형상의 반도체 층을 형성하고, 반도체 층의 측면과 접하여 제 1 절연층을 형성하고, 반도체 층을 선택적으로 에칭하여 국소적으로 박막화하고, 반도체 층 위에 제 2 절연층을 형성하고, 반도체 층의 박막화한 영역 및 제 2 절연층 위에, 반도체 층을 가로지르도록 게이트 전극을 형성하고, 상기 게이트 전극의 측면과 접하여 제 3 절연층을 형성하고, 상기 제 3 절연층 및 게이트 전극을 마스크로 하여 제 2 절연층을 선택적으로 에칭함으로써, 반도체 층을 선택적으로 노출시켜, 게이트 전극 및 제 3 절연층을 마스크로 하여 반도체 층에 불순물 원소를 첨가하여, 자기정합적으로 한 쌍의 불순물 영역과, 상기 한 쌍의 불순물 영역의 사이에 채널 형성 영역을 형성하고, 적어도 노출시킨 반도체 층 위에 금속층을 형성하여, 열 처리를 행함으로써 반도체 층 및 금속층이 접하는 영역의 일부를 실리사이드화 하여, 반도체 층의 일부에 실리사이드 영역을 형성하는 것을 특징으로 한다.
상기 구성에 있어서, 금속층은, 니켈(Ni), 티타늄(Ti), 코발트(Co), 또는 백금(Pt) 중에서 선택되는 금속원소, 또는 상기 금속원소를 포함하는 합금재료를 사용하여 형성하는 것이 바람직하다.
또한, 상기 구성에 있어서, 실리사이드 영역에 접하여 도전층을 형성함으로써, 도전층과 불순물 영역을 전기적으로 접속시킬 수 있다.
또한, 상기 구성에 있어서, 제 2 절연층은, 상기 게이트 전극이 중첩하는 영 역의 반도체 층의 측면과 접하여 형성된 제 1 절연층을 덮도록 형성된다.
또한, 상기 구성에 있어서, 반도체 층은, 박막화한 영역이 막 두께 10nm 내지 25nm의 범위로 되도록, 선택적으로 에칭하는 것이 바람직하다. 따라서, 채널 형성 영역은, 막 두께 10nm 내지 25nm의 범위의 영역에 형성되는 것이 바람직하다.
본 발명을 적용하여 반도체 층을 국소적으로 박막화하고, 상기 박막화한 영역에 채널 형성 영역을 형성함으로써, 반도체 장치의 동작 특성을 향상시킬 수 있다. 또한, 본 발명을 적용함으로써, 반도체 층 단부에 기인하는 불량을 방지할 수 있고, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 따라서, 반도체 장치의 고성능화를 실현할 수 있다.
본 발명의 실시형태에 대해서, 도면을 사용하여 이하에 설명한다. 그러나, 본 발명은 많은 다른 모양으로 실시하는 것이 가능하고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 하기 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 동일한 것을 가리키는 부호는 다른 도면에 있어서도 공통으로 사용하는 경우가 있다.
(실시형태 1)
도 1a 내지 도 1c는, 본 발명에 관련된 반도체 장치의 주요한 구성을 설명 하기 위한 상면도 및 단면도이다. 도 1a 내지 도 1c는, 특히, 박막 트랜지스터의 구성을 나타내고, 도 1a는 상면도, 도 1b는 도 1a에 있어서의 파선 OP간의 단면도, 도 1c는 도 1a에 있어서의 파선 QR간의 단면도를 나타낸다. 또한, 도 1a는, 박막 등을 일부 생략한다.
도 1a 내지 도 1c에 나타내는 반도체 장치는, 기판(102) 위에 절연층(104)을 통하여 형성된 박막 트랜지스터(100)를 가진다. 박막 트랜지스터(100)는, 섬 형상으로 형성된 반도체 층(105)과, 상기 섬 형상의 반도체 층(105)의 측면과 접하여 형성된 절연층(112)과, 반도체 층(105)의 일 표면 위에 형성된 절연층(114)과, 상기 절연층(114)을 통하여 반도체 층(105) 위에 형성된 도전층(116) 및 도전층(118)과, 반도체 층(105) 위에 절연층(114), 절연층(120)을 통하여 형성된 소스 전극 또는 드레인 전극을 형성하는 도전층(122)을 가진다. 도전층(122)은, 절연층(114, 120)을 통하여 반도체 층(105)과 전기적으로 접속된다.
게이트 전극(119)은, 도전층(116) 및 도전층(118)의 적층 구조로 형성된다. 게이트 전극(119)은, 섬 형상의 반도체 층(105)을 가로지르도록 형성된다. 또한, 도 1a 내지 도 1c에 있어서는, 게이트 전극을 도전층(116, 118)의 2층의 적층 구조로 형성하는 예를 나타내지만, 본 발명은 특별히 한정되지 않는다. 예를 들면, 단층 구조라도 좋고, 3층 이상의 적층 구조라도 좋다. 또한, 게이트 전극으로서 형성되는 도전층의 측면을 테이퍼 형상으로 하여도 좋고, 2층 이상의 도전층의 적층 구조로 하여 각 층에 있어서 테이퍼 각도를 다르게 하여도 좋다. 또한, 도전층의 적층 구조로 게이트 전극을 형성하는 경우, 각 층의 폭(캐리어가 채널 형성 영역을 흐르는 방향(소스 영역과 드레인 영역을 잇는 방향)에 평행한 방향의 길이)이 대략 일치하도록 형성하여도 좋고, 상층과 비교하여 하층의 도전층의 폭이 보다 크게 형성되도록 형성하여도 좋다. 그 이외에도, 게이트 전극의 측면에 접하여, 사이드 월이라고 하는 절연층(이하, 사이드 월 절연층이라고도 한다)을 형성하여도 좋다.
섬 형상으로 형성된 반도체 층(105)은, 국소적으로 박막화된 영역을 가진다. 반도체 층(105)은, 채널 형성 영역(106)과, LDD 영역으로서 기능하는 한 쌍의 불순물 영역(108)과, 소스 영역 또는 드레인 영역으로서 기능하는 한 쌍의 불순물 영역(110)을 가진다. 이하, 본 명세서에서는, LDD 영역으로서 기능하는 불순물 영역을 저농도 불순물 영역이라고도 한다. 또한, 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역을 고농도 불순물 영역이라고도 한다. 본 실시형태에서는 저농도 불순물 영역(108), 고농도 불순물 영역(110)으로 한다.
반도체 층(105)의 막 두께는 0.5nm 내지 200nm, 바람직하게는, 10nm 내지 50nm로 한다. 또한, 박막화된 영역의 반도체 층(105)의 막 두께는 0.5nm 내지 30nm, 바람직하게는, 10nm 내지 25nm로 한다.
또한, 섬 형상으로 형성된 반도체 층(105)의 단부는, 테이퍼 형상으로 할 수 있다. 예를 들면, 테이퍼 각도가 45°이상 95°미만, 바람직하게는, 60°이상 95°미만이 되는 형상으로 하여도 좋고, 테이퍼 각도가 45°미만의 완만한 형상으로 할 수도 있다. 또한, 테이퍼 각이란, 테이퍼 형상을 가지는 층에 있어서, 상기 층의 측면과 저면이 이루는 경사각을 의미한다. 여기서는, 90°에 가까운 테이퍼 각을 가지는 테이퍼 형상으로 한다.
채널 형성 영역(106)은 한 쌍의 고농도 불순물 영역(110)의 사이에 위치하고, 저농도 불순물 영역(108)은 채널 형성 영역(106)과 고농도 불순물 영역(110)의 사이에 각각 위치한다. 즉, 채널 형성 영역(106)은, 한 쌍의 고농도 불술물 영역(110)의 사이, 및 한 쌍의 저농도 불순물 영역(108)의 사이에 위치하고, 한 쌍의 저농도 불순물 영역(108)에 접한다. 또한, 고농도 불순물 영역(110)은, 저농도 불순물 영역(108)과 비교하여 높은 농도로 일 도전형을 부여하는 불순물 원소가 첨가된다. 반도체 층(105)에 있어서, 채널 형성 영역(106)과 고농도 불순물 영역(110)의 사이에 저농도 불순물 영역(108)을 형성함으로써, 드레인 영역 부근의 전계를 완화할 수 있어, 그 결과, 핫 캐리어의 발생을 억제할 수 있다. 핫 캐리어의 발생은, 임계값 전압을 불안정하게 변화시키는 원인이 되어, 동작 특성이나 신뢰성을 현저하게 저하시킬 우려가 있다. 특히, 소자를 미세화하는 것, 예를 들면, 채널 길이(채널 형성 영역에 있어서, 캐리어가 흐르는 방향(소스 영역과 드레인 영역을 잇는 방향)에 평행한 방향의 길이)를 짧게 하면, 드레인 영역 부근이 고전계화하는 문제가 현저해지기 때문에, LDD 영역으로서 기능하는 저농도 불순물 영역을 형성하는 것은 매우 효과적이다.
채널 형성 영역(106)은, 국소적으로 박막화된 영역(오목부)의 반도체 층(105)에 형성된다. 즉, 채널 형성 영역(106)의 막 두께는 0.5nm 내지 30nm, 바람직하게는, 10nm 내지 25nm가 된다. 반도체 층(105)에 있어서, 채널 형성 영역(106)을 형성하는 영역을 박막화하여, 바람직하게는, 10nm 내지 25nm로 함으로써, 임계 값 이하의 값(subthreshold factor)을 감소시켜, 임계 값 전압을 내릴 수 있다. 그 결과, 완성하는 반도체 장치의 동작 특성을 향상시킬 수 있다. 본 발명은, 국소적으로 박막화된 영역의 반도체 층에 채널 형성 영역을 형성하는 것을 특징의 하나로 한다.
또한, 채널 형성 영역(106)은, 게이트 전극(119)을 형성하는 도전층(118)과 겹치는 영역의 반도체 층(105)에 형성된다. 즉, 게이트 전극(119)은 반도체 층(105)을 가로지르도록, 및 채널 형성 영역 위에 형성된다. 또한, 채널 형성 영역(106)은, 트랜지스터의 임계 값 전압을 제어하기 위한 일 도전형을 부여하는 불순물 원소가 첨가되어도 좋다.
저농도 불순물 영역(108)은, 게이트 전극(119)을 형성하는 도전층(116)과 겹치고, 도전층(118)과 겹치지 않는 영역의 반도체 층(105)에 형성된다. 고농도 불순물 영역(110)은, 적어도 그 일부가, 박막화되지 않은 영역의 반도체 층(105)에 형성된다. 또한, 고농도 불순물 영역(110)은, 게이트 전극(119)을 형성하는 도전층(116) 및 도전층(118)과 겹치지 않는 영역의 반도체 층(105)에 형성된다.
또한, 고농도 불순물 영역(110)은, 절연층(114, 120)을 통하여 소스 전극 또는 드레인 전극으로서 기능하는 도전층(122)과 전기적으로 접속된다. 이 때, 고농도 불순물 영역(110)의 일부는, 박막화되지 않은 영역의 반도체 층(105)에 형성하고, 그 박막화되지 않는 영역과 전기적으로 접속되도록 소스 전극 또는 드레인 전극으로서 기능하는 도전층(122)을 형성한다. 이렇게 함으로써, 절연층(114, 120)에 도전층(122)을 형성하기 위한 개구를 형성할 때에, 형성하는 개구 부근의 반도체 층(고농도 불순물 영역)도 제거되는 것을 방지할 수 있다.
또한, 도 1a 내지 도 1c에서는, 반도체 층(105)에 LDD 영역으로서 기능하는 저농도 불순물 영역을 형성하는 예를 나타내지만, 본 발명은 특별히 한정되지 않고, LDD 영역을 형성하지 않아도 좋다. LDD 영역을 형성하지 않는 경우는, 반도체 층은 소스 영역 또는 드레인 영역으로서 기능하는 한 쌍의 불순물 영역의 사이에 접하여 채널 형성 영역을 가지는 구성이 되면 좋다. 이 때, 도 1a 내지 도 1b에 나타내는 바와 같이, 게이트 전극을 적층 구조로 하고, 하층의 도전층의 폭을 크게 하는 경우는, 상층의 폭이 작은 도전층과 거의 겹치도록 채널 형성 영역을 형성하고, 상층의 도전층과 거의 겹치지 않는 영역에 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역을 형성하면 좋다. 게이트 전극을 단층 구조, 또는 각 층의 폭이 거의 일치하는 도전층의 적층 구조로 하는 경우는, 게이트 전극과 거의 겹치도록 채널 형성 영역을 형성하고, 게이트 전극과 거의 겹치지 않는 영역에 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역을 형성하면 좋다.
또한, LDD 영역을, 게이트 전극을 형성하는 도전층과 겹치지 않는 영역의 반도체 층에 형성하여도 좋고, 게이트 전극을 형성하는 도전층과 일부는 겹치고, 일부는 겹치지 않는 영역의 반도체 층에 형성하여도 좋다. 또한, 게이트 전극의 측면에 접하여 사이드 월 절연층을 형성하고, 상기 사이드 월 절연층과 겹치는 영역의 반도체 층에 LDD영역을 형성하여도 좋다. 또한, 도 1b에서는, LDD영역으로서 기능하는 저농도 불순물 영역(108)을, 국소적으로 박막화된 영역의 반도체 층에 형성하는 예를 나타내지만, 박막화되지 않는 영역의 반도체 층(105)에 형성하여도 좋고, 박막화된 영역의 반도체 층(105) 및 박막화되지 않는 영역의 반도체 층(105)의 양쪽 모두를 포함하도록 형성하여도 좋다.
또한, 도 1b에서는, 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역(110)은, 도전층(122)에 직접 접하여 전기적으로 접속되는 영역 이외에, 저농도 불순물 영역(108)과 접하는 측이 박막화되는 예를 나타내지만, 본 발명은 특별히 한정되지 않는다. 예를 들면, 도 5a에 나타내는 바와 같이, 반도체 층(155)에 형성된 고농도 불순물 영역(160)에 있어서, 도전층(122)에 직접 접하여 전기적으로 접속되는 영역 및 그 부근 이외가 박막화되어도 좋다. 또한, 고농도 불순물 영역은, 반도체 층의 박막화되지 않는 영역에만 형성하여도 좋다.
섬 형상으로 형성된 반도체 층(105)의 측면과 접하여 절연층(112)(이하, 측면 절연층(112)이라고도 한다)이 형성된다. 또한, 반도체 층(105)의 일 표면 위 및 측면 절연층(112)에 접하여 절연층(114)이 형성된다. 절연층(114)은, 박막 트랜지스터(100)의 게이트 절연층으로서 기능한다.
게이트 절연층으로서 기능하는 절연층(114)의 막 두께는 1nm 내지 50nm, 바람직하게는, 1nm 내지 20nm, 보다 바람직하게는, 1nm 내지 10nm로 한다. 게이트 절연층을 박막화하면, 트랜지스터를 낮은 전압으로 고속동작시킬 수 있으므로 바람직하다.
절연층(114)은, 반도체 층(105) 및 반도체 층(105)의 측면과 접하는 측면 절연층(112)을 덮도록 형성된다. 따라서, 반도체 층(105)의 단부는 측면 절연층(112) 및 절연층(114)으로 피복성이 좋게 덮을 수 있다. 따라서, 반도체 층 단부에 있어서의 게이트 절연층의 피복 불량에 기인하는 불량, 특히, 게이트 전극과 반도체 층 단부가 중첩하는 영역(게이트 전극이 반도체 층 단부를 넘는 영역)에 있어서의 절연층의 피복 불량에 기인하는 불량을 방지할 수 있다. 예를 들면, 반도체 층과 게이트 전극층의 단락, 리크 전류의 발생, 정전(靜電)파괴 등을 방지할 수 있다. 그 결과, 완성하는 반도체 장치의 신뢰성을 향상시킬 수 있다.
여기서는, 측면 절연층(112)은, 반도체 층(105)의 측면과 접하지 않는 면을 만곡 형상으로 형성한다. 측면 절연층(112)은, 둥그스름해진 형상으로 하는 것이 바람직하다. 또한, 하방(절연층(104)과 접하는 측)의 막 두께가 커지는 형상으로 하는 것이 바람직하다. 도 1a 내지 도 1c에 나타내는 바와 같은 형상을 가지는 측면 절연층(112)은, 사이드 월이라고도 불린다.
또한, 여기서는, 측면 절연층(112)을 섬 형상으로 형성된 반도체 층(105)의 주위를 둘러싸도록 반도체 층(105)의 측면과 접하여 형성한다. 또한, 반도체 층을 섬 형상으로 형성한 경우는, 특히, 게이트 전극과 반도체 층 단부가 중첩하는 영역(게이트 전극이 반도체 층 단부를 넘는 영역)에서 불량이 생기기 쉽다. 이 원인으로서는, 반도체 층 단부 및 게이트 전극의 양쪽 모두가 중첩하는 영역에 있어서, 반도체 층 단부의 게이트 절연층이 국소적으로 얇게 되기 쉬운 것, 반도체 층이나 게이트 전극(도전층)의 가공 공정의 영향을 받기 쉬운 것 등을 들 수 있다. 예를 들면, 도 12b의 파선(9007)으로 나타내는 바와 같이, 반도체 층(9006)의 단부에 있어서 게이트 절연층(9004)이 국소적으로 얇게 되는 경우가 있다. 또한, 도 12c의 파선(9009)으로 나타내는 바와 같이, 반도체 층(9006)을 섬 형상으로 형성하는 경우의 에칭 공정이나 불산 등을 사용한 세정 공정의 영향에 의하여, 반도체 층(9006)의 하층에 형성된 절연층(9002)이 제거되어, 게이트 절연층(9004)의 피복성이 나빠지는 경우가 있다. 이 경우, 파선(9020)의 영역에서, 더 게이트 전극을 형성할 때 에칭의 영향도 받기 쉽다. 이러한 가공 공정의 영향은, 소자의 미세화에 따라 반도체 층의 박막화가 진행함에 따라 현저해지기 쉽다. 따라서, 적어도 게이트 전극을 형성하는 도전층과 반도체 층 단부가 중첩하는 영역(게이트 전극이 반도체 층 단부를 넘는 영역)에 있어서, 반도체 층의 측면과 접하여 절연층이 형성되는 것이 바람직하다. 본 발명은, 반도체 층의 측면과 접하는 측면 절연층을 형성하는 것을 특징의 하나로 한다.
또한, 반도체 층(105)의 일 표면 위에 형성된 절연층(114)의 막 두께와 비교하여, 반도체 층(105)의 측면과 접하여 형성된 측면 절연층(112) 및 절연층(114)을 합친 막 두께가 두꺼운 것이 바람직하다. 또한, 반도체 층(105)의 일 표면 위에 형성된 절연층(114)과 비교하여, 반도체 층(105)의 측면과 접하는 측면 절연층(112)의 유전율이 작은 것이 바람직하다. 반도체 층과 접하여 형성하는 절연층의 막 두께, 유전율 등을 제어함으로써, 반도체 층(105) 단부에 가해지는 전계를 효과적으로 완화할 수 있고, 리크 전류의 발생 등을 방지할 수 있다. 따라서, 수율 좋게 반도체 장치를 제조할 수 있고, 완성하는 반도체 장치의 신뢰성을 향상시킬 수 있다.
다음, 도 1a 내지 도 1c에서 나타낸 반도체 장치의 제작 방법의 일례에 관하여, 도면을 사용하여 이하에 설명한다.
기판(102) 위에 절연층(104)을 통하여 반도체 층(101)을 형성한다(도 2a 참 조).
기판(102)은, 유리 기판, 석영 기판, 사파이어 기판, 세라믹 기판, 표면에 절연층이 형성된 금속 기판, 또는 규소 기판 등의 반도체 기판 등을 사용할 수 있다.
절연층(104)은, CVD법, 스퍼터링법, ALD법 등에 의하여, 산화규소, 질화규소, 산화질화규소, 질화산화규소 등을 사용하여 형성한다. 절연층(104)은, 하지 절연층으로서 기능한다. 구체적으로는, 기판(102)으로부터 반도체 층에 알칼리 금속 등이 확산하여, 반도체 층이 오염되는 것을 방지하는 블로킹 층으로서 기능한다. 또한 기판(102)의 표면에 요철(凹凸)이 있는 경우, 평탄화하는 층으로서도 기능할 수 있다. 또한, 절연층(104)은, 기판(102)으로부터의 불순물 확산이나 기판(102) 표면의 요철이 문제가 되지 않으면 형성하지 않아도 좋다. 또한, 여기서는, 하지 절연층을 단층 구조로 하지만, 적층 구조로 하여도 좋다. 예를 들면, 하지 절연층을 2층의 적층 구조로 하는 경우, 1층째에 질화산화규소층, 2층째에 산화질화규소층을 형성할 수 있다. 또한, 1층째에 질화규소층을 형성하고, 2층째에 산화규소층을 형성하여도 좋다.
반도체 층(101)은, 단결정 반도체 또는 결정성 반도체로 형성된 것을 사용하는 것이 바람직하다. 또한, 반도체 층(101)은 막 두께 10nm 내지 200nm의 범위, 바람직하게는, 30nm 내지 50nm의 범위로 형성한다.
예를 들면, 반도체 층(101)은, CVD법이나 스퍼터링법에 의하여 기판(102) 전면(全面)에 반도체 층(예를 들면, 비정질 반도체 층)을 형성하여, 상기 반도체 층을 결정화하는 것이 바람직하다. 반도체 층(101)을 형성하는 반도체 재료로서는, 규소를 주성분으로 하는 재료를 사용하는 것이 바람직하고, 구체적으로는, 규소, 규소게르마늄 등을 사용하여 형성할 수 있다. 또한, 게르마늄을 사용하여 형성하여도 좋다. 반도체 층의 결정화법으로서는, 레이저 결정화법, 순간 열 어닐링(RTA), 또는 퍼니스 어닐링로를 사용하는 열 결정화법, 결정화를 조장하는 금속 원소를 사용하는 결정화법 또는 이들의 방법을 조합한 방법 등에 의하여 행할 수 있다.
레이저 결정화를 적용하는 경우는, 연속발진형의 레이저(이하, CW 레이저라고도 한다)나 펄스 발진형의 레이저(이하, 펄스 레이저라고도 한다)로 얻을 수 있는 레이저 빔을 사용할 수 있다. 여기서 사용할 수 있는 레이저의 예로서는, Ar 레이저, Kr 레이저, 엑시머 레이저, 동 증기 레이저, 또는 금 증기 레이저 등의 기체 레이저, 단결정의 YAG, YVO4, 포스테라이트(Mg2SiO4), YAlO3, GdVO4, 또는 다결정(세라믹)의 YAG, Y2O3, YVO4, YAlO3, GdVO4에, 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중의 1종 또는 복수 종이 첨가되는 것을 매질로 하는 레이저, 유리 레이저, 알렉산드라이트 레이저, 루비 레이저, 또는 Ti:사파이어 레이저 등의 고체 레이저 등을 들 수 있다. 고체 레이저의 경우는, 발진되는 레이저 빔의 기본파로부터 제 4 고조파까지를 적절히 선택하여 조사할 수 있다. 예를 들면, Nd:YVO4 레이저(기본파 1064nm)의 제 2 고조파(532nm)나 제 3 고조파(355nm)를 사용할 수 있다. Nd:YVO4 레이저를 CW 레이저로서 사용하는 경우는, 레이저의 파워 밀도는 0.01MW/cm2 내지 100MW/cm2 정도(바람직하게는, 0.1MW/cm2 내지 10MW/cm2) 필요하다. 그리고, 주사 속도를 10cm/sec 내지 2000cm/sec 정도로서 조사한다. 또한, 여기서는, 제 2 고조파(532nm)를 사용하는 것이 바람직하다. 제 2 고조파는 에너지 효율에 있어서, 더 고차(高次)의 고조파보다 뛰어나기 때문이다.
CW 레이저를 사용하여 레이저 결정화를 행하는 경우에는, 연속적으로 반도체 층에 에너지를 줄 수 있기 때문에, 일단 반도체 층을 용융상태로 하면, 용융상태를 계속시킬 수 있다. 또한, CW 레이저를 주사함으로써, 반도체 층의 고액계면을 이동시키고, 이 이동방향을 따라 일 방향으로 긴 결정립을 형성할 수 있다. 이 때, 고체 레이저를 사용하면, 기체 레이저 등과 비교하여, 출력의 안정성이 높고, 안정된 처리가 예상될 수 있기 때문에 바람직하다. 또한, CW 레이저에 한정하지 않고, 반복 주파수가 10MHz 이상의 펄스 레이저를 사용하면, 같은 효과를 기대할 수 있다. 반복 주파수가 높은 펄스 레이저를 사용하면, 반도체 층이 용융하여, 고화할 때까지의 시간보다 레이저의 펄스 발진의 간격이 짧으면, 항상 반도체 층을 용융상태로 유지시킬 수 있고, 고액계면의 이동에 의하여 일 방향으로 긴 결정립으로 구성되는 반도체 층을 형성할 수 있다. 또한, 레이저 빔을 TEM00(싱글 가로 모드)로 발진하여 사출하면, 피조사면에 있어서 얻어지는 선 형상의 빔 스폿의 에너지 균일성을 높일 수 있기 때문에 바람직하다.
본 실시형태에서는, 비정질 규소층을 형성한 후에 상기 비정질 규소층을 레이저 결정화법에 의하여 결정화하여, 반도체 층(101)으로서 막 두께 50nm의 결정성 규소층을 형성한다.
또한, 여기서는 다양한 결정화법을 사용하여 반도체 층(101)을 형성하는 예를 나타내지만, 이러한 박막 프로세스 대신에, 절연표면에 단결정 반도체 층을 형성한 SOI 기판을 사용하여도 좋다. 이 경우, 절연 표면에 형성된 단결정 반도체 층이 반도체 층(101)이 된다.
다음, 반도체 층(101)을 선택적으로 에칭하여 섬 형상의 반도체 층(103)을 형성한다(도 2b, 도 4a, 도 6a 참조).
반도체 층(103)은, 반도체 층(101)을 선택적으로 레지스트 마스크로 덮고, 상기 레지스트 마스크로 덮이지 않은 반도체 층(101)을 에칭함으로써, 섬 형상으로 형성된다. 섬 형상의 반도체 층(103)을 형성한 후, 레지스트 마스크는 제거한다.
반도체 층(101)을 에칭하여, 섬 형상의 반도체 층(103)을 형성하는 방법은, 드라이 에칭이나 웨트 에칭을 사용할 수 있다. 드라이 에칭을 행하는 경우, 에칭 가스는 하지 절연층과의 에칭 선택비율이 높은 것을 사용한다. 즉, 여기서는 절연층(104)에 대한 에칭 레이트가 낮고, 반도체 층(101)에 대한 에칭 레이트가 높은 것을 사용하면 좋다. 에칭 가스로서는, 예를 들면, Cl2, BCl3 또는 SiCl4 등의 염소계 가스, CF4, NF3, 또는 SF6 등의 불소계 가스, 또는 HBr 가스를 사용할 수 있다. 또한, He, Ar, Xe 등의 불활성 가스를 적절히 가해도 좋다. 또한, 불소 가스에 O2 가스를 적절히 가해도 좋다.
또한, 반도체 층(103)은, 단부가 수직에 가까운 테이퍼 형상이 되도록 형성 하여도 좋고, 완만한 테이퍼 형상이 되도록 형성하여도 좋다. 예를 들면, 테이퍼 각도가 45°이상 95°미만, 바람직하게는, 60°이상 95°미만이 되는 형상으로 하여도 좋고, 테이퍼 각도가 45°미만의 완만한 형상으로 하여도 좋다. 반도체 층(103)의 단부의 형상은, 에칭 조건 등을 변화시킴으로써, 적절히 선택할 수 있다.
다음, 반도체 층(103)이 묻히도록 절연층을 형성하고, 상기 절연층을 수직 방향을 주체로 한 이방성 에칭에 의하여 선택적으로 에칭하여, 반도체 층(103)의 단부의 측면과 접하는 측면 절연층(112)을 형성한다(도 2c, 도 4b, 도 6b 참조).
측면 절연층(112)은, CVD법이나 스퍼터링법에 의하여, 산화규소, 질화규소, 산화질화규소, 질화산화규소, SiOF, SiOC, DLC, 다공성 실리카 등의 재료를 사용하여 절연층을 형성한 후, 상기 절연층을 선택적으로 에칭하여 형성한다. 이 때, 반도체 층이 묻히도록 형성하는 절연층은, 적어도 섬 형상의 반도체 층(103)을 충분하게 피복할 수 있는 막 두께로 형성한다. 구체적으로는, 반도체 층(103)의 1.5배 내지 3배의 막 두께로 형성하는 것이 바람직하다.
또한, 측면 절연층(112)을 형성하기 위한 에칭은, 수직 방향을 주체로 한 이방성 에칭을 행하는 것이 바람직하다. 예를 들면, 반응성 이온 에칭(RIE: Reactive Ion Etching) 등의 드라이 에칭을 이용할 수 있다. 또한, 반응성 이온 에칭은, 플라즈마 발생법에 의하여, 평행평판 방식, 마그네트론 방식, 2주파 방식, ECR 방식, 헬리콘 방식, ICP 방식 등으로 분류된다. 이 때, 사용하는 에칭 가스는, 측면 절연층(112)을 형성하는 절연층과 반도체 층(103)의 에칭 선택비율이 높 은 것을 사용한다. 에칭 가스로서는, 예를 들면, 측면 절연층(112)을 규소를 포함하는 절연층으로 형성하는 경우, CHF3, CF4, C4F8, C2F6 등의 불소계의 가스를 사용할 수 있다. 그 이외에도, 헬륨(He), 아르곤(Ar), 크세논(Xe) 등의 불활성 가스, 또는 O2 가스, H2 가스를 적절히 가하여도 좋다.
측면 절연층(112)의 형상은, 박막을 형성하는 재료나 에칭 조건 등을 적절히 선택함으로써 변경할 수 있다. 본 실시형태에서는, 측면 절연층(112)은, 반도체 층(103)의 측면과 접하지 않는 면을 만곡 형상으로 형성한다. 측면 절연층(112)의 형상은 특별히 한정되지 않지만, 둥그스름해진 형상으로 하는 것이 바람직하다. 또한, 아래 쪽(절연층(104)과 접하는 쪽)의 막 두께가 두꺼워지는 형상으로 하는 것이 바람직하다. 측면 절연층(112)의 반도체 층(103)과 접하지 않는 면을 완만한 형상으로 하면, 상층에 적층되는 층(여기서는 절연층(114))의 피복성을 양호하게 할 수 있다. 또한, 에칭 조건은, 에칭 가스의 종류, 각 가스의 유량비율 외에도, 기판을 적치한 전극에 인가되는 전력량, 기판을 적치한 전극의 전극 온도, 챔버 내의 압력 등을 나타낸다.
다음, 반도체 층(103)을 국소적으로 박막화하여 반도체 층(105)을 형성한다(도 2d, 도 4c, 도 6c 참조).
반도체 층(105)은, 반도체 층(103)을 선택적으로 에칭하여 국소적으로 박막화한다. 구체적으로는, 반도체 층(103)을 선택적으로 레지스트 마스크(132)로 덮고, 상기 레지스트 마스크(132)로 덮이지 않는 반도체 층(103)을 에칭함으로써, 국 소적으로 박막화한다. 이 때, 레지스트 마스크(132)로 덮이지 않는 영역에 있어서, 원하는 막 두께의 반도체 층이 잔존하도록 에칭 조건을 제어한다. 반도체 층(103)의 에칭은, 반도체 층(103)에 있어서 레지스트 마스크(132)가 형성된 측으로부터 절연층(104)과 접하는 면 측으로, 수직 방향을 주체로 한 방향으로 행해지는 것이 바람직하다. 에칭한 후, 형성된 반도체 층(105)은 오목부를 가지고, 상기 오목부는 박막화된 영역이 된다. 원하는 형상의 반도체 층(105)을 형성한 후, 레지스트 마스크(132)는 제거한다.
반도체 층(103)을 박막화하는 방법은, 드라이 에칭이나 웨트 에칭을 사용할 수 있다. 예를 들면, 드라이 에칭을 행하는 경우, 에칭 가스로서는, Cl2, BCl3 또는 SiCl4 등의 염소계 가스, CF4, NF3, 또는 SF6 등의 불소계 가스, 또는 HBr 가스를 사용할 수 있다. 또한, He, Ar, Xe 등의 불활성 가스를 적절히 가하여도 좋다. 또한, 불소계 가스에 O2 가스를 가하여도 좋다. 또한, 레지스트 마스크(132)로 덮이지 않는 반도체 층(103)을 부분적으로 변질시키고, 상기 변질한 영역을 선택적으로 에칭할 수도 있다. 반도체 층의 변질이란, 예를 들면, 반도체 층의 산화처리, 질화처리 등을 가리키고, 에칭하고 싶은 영역을 원하는 처리로 변질시키면 좋다.
반도체 층(105)의 막 두께는 0.5nm 내지 200nm, 바람직하게는, 10nm 내지 50nm의 범위로 한다. 그리고, 박막화된 영역의 반도체 층(105)의 막 두께는 0.5nm 내지 30nm, 바람직하게는, 10nm 내지 25nm로 한다. 본 실시형태에서는, 레지스트 마스크(132)로 덮여, 박막화되지 않는 영역을 막 두께 50nm로 하고, 박막화된 영역 을 막 두께 10nm로 한다.
또한, 반도체 층(103)을 박막화할 때, 레지스트 마스크(132)로 덮이지 않는 영역의 측면 절연층(112)도, 저면(절연층(104)과 접하는 면)으로부터의 높이가 반도체 층(105)과 거의 같은 높이가 되도록 에칭하는 것이 바람직하다. 이것은, 반도체 층(103) 및 측면 절연층(112)의 에칭 레이트가 대략 동일하게 되는 에칭 조건, 즉, 에칭의 선택비율이 1에 가까운 조건으로 하면 좋다. 이것은, 예를 들면, 불소계의 에칭 가스에 O2 가스를 적절히 가함으로써 가능하다. 또한, 불소계의 가스에 O2 가스를 가한 에칭 가스 대신에, HBr 가스, 또는 HBr와 Cl2의 혼합 가스를 사용하여도 좋다. 이 때, 에칭 가스에 He나 Ar 등의 불활성 가스를 가하여도 좋다.
다음, 반도체 층(105) 및 측면 절연층(112) 위에 절연층(114)을 형성한다(도 2e 참조).
절연층(114)은, CVD법, 스퍼터링법, ALD법 등에 의하여, 산화규소, 질화규소, 산화질화규소, 질화산화규소, 질화알루미늄 등의 재료를 사용하여, 단층 구조 또는 적층 구조로 형성한다. 절연층(114)의 막 두께는 1nm 내지 50nm, 바람직하게는, 1nm 내지 20nm, 보다 바람직하게는, 1nm 내지 10nm의 범위로 형성한다. 본 실시형태에서는, 절연층(114)으로서, 산화질화규소층을 막 두께 5nm로 형성한다.
또한, 절연층(114)은, 플라즈마 처리에 의한 고상산화 또는 고상질화로 형성할 수 있다. 예를 들면, 반도체 층(105) 및 측면 절연층(112)을, 플라즈마 처리 에 의하여 산화 또는 질화하여, 절연층(114)을 형성할 수 있다. 반도체 층(105) 및 측면 절연층(112)을 플라즈마 처리에 의하여 산화 또는 질화함으로써, 치밀하며 절연내압이 높고 신뢰성이 뛰어난 절연층(114)을 형성할 수 있다.
플라즈마 처리에 의한 고상산화 처리 또는 고상질화 처리로서, 마이크로파(대표적으로는 2.45GHz) 등의 고주파로 여기되어, 전자밀도가 1×1011cm-3 이상1×1013cm-3 이하, 전자온도가 0.5eV 이상 1.5eV 이하의 플라즈마를 이용하여 행하는 것이 바람직하다. 고상산화 처리 또는 고상질화 처리에 있어서, 500℃ 이하의 온도에서 치밀한 절연층을 형성함과 함께 실용적인 반응속도를 얻기 때문이다.
플라즈마 처리에 의하여, 반도체 층(105) 및 측면 절연층(112)의 표면을 산화하는 경우에는, 산소를 포함하는 분위기하(예를 들면, 산소(O2), 오존(O3), 아산화질소(N2O), 일산화질소(NO) 또는 이산화질소(NO2), 및 희 가스(헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 크세논(Xe)의 적어도 하나를 포함한다)를 포함하는 분위기하, 또는 산소(O2), 오존(O3), 아산화질소(N2O), 일산화질소(NO) 또는 이산화질소(NO2), 수소(H2), 희 가스를 포함하는 분위기하)에서 행한다. 또한, 플라즈마 처리에 의하여 반도체 층(105) 및 측면 절연층(112)의 표면을 질화하는 경우에는, 질소를 포함하는 분위기하(예를 들면, He, Ne, Ar, Kr, Xe의 적어도 하나를 포함한다)를 포함하는 분위기하, 질소와 수소와 희 가스를 포함하는 분위기하, 또는 NH3과 희 가스를 포함하는 분위기하)에서 플라즈마 처리를 행한다. 희 가스로서 는, 예를 들면, Ar를 사용하는 것이 바람직하다. 또한, Ar와 Kr를 혼합한 가스를 사용하여도 좋다.
여기서, 플라즈마 처리를 행하기 위한 플라즈마 처리 장치(1080)의 구성예를 도 14에 나타낸다. 상기 플라즈마 처리 장치(1080)는, 지지대(1088)와, 가스를 공급하기 위한 가스 공급부(1084), 가스를 배기하기 위해서 진공 펌프에 접속하는 배기구(1086), 안테나(1098), 유전체판(1082), 플라즈마 발생용의 고주파를 입력하는 고주파 공급부(1092)를 가진다. 피처리체(1010)는, 지지대(1088)에 의하여 유지된다. 또한, 지지대(1088)에 온도제어부(1090)를 설치함으로써, 피처리체(1010)의 온도를 제어할 수도 있다. 피처리체(1010)는, 플라즈마 처리를 하는 기체이며, 본 실시형태에서는, 기판(102) 위에 절연층(104), 섬 형상의 반도체 층(105) 및 그 측면과 접하는 측면 절연층(112)을 순차로 적층하여 형성한 것에 상당한다.
이하, 도 14에 나타내는 플라즈마 처리 장치(1080)를 사용하여 반도체 층 표면에 절연층을 형성하는 구체예를 설명한다. 또한, 플라즈마 처리란, 기판, 반도체 층, 절연층, 도전층에 대한 산화처리, 질화처리, 산화질화처리, 수소화처리, 표면개질처리를 범주에 포함한다. 이들의 처리는, 그 목적에 따라, 가스 공급부(1084)로부터 공급하는 가스를 선택하면 좋다.
또한, 도 14에 나타내는 플라즈마 처리 장치(1080)의 처리실내를 진공으로 한다. 그리고, 가스 공급부(1084)로부터 희 가스, 산소 또는 질소를 포함하는 가스를 공급한다. 피처리체(1010)는 실온, 또는 온도 제어부(1090)에 의하여 100℃ 이상 550℃ 이하의 범위로 가열한다. 피처리체(1010)와 유전체판(1082)의 간격(이 하, 전극 간격이라고도 한다)은, 20mm 이상 200mm 이하(바람직하게는, 20mm 이상 60mm 이하) 정도이다.
다음, 고주파 공급부(1092)로부터 안테나(1098)에 고주파를 입력한다. 여기서는, 고주파로서 마이크로파(주파수 2.45GHz)를 입력한다. 그리고, 마이크로파를 안테나(1098)로부터 유전체판(1082)을 통하여 처리실내에 입력함으로써, 플라즈마(1094)를 생성하여, 상기 플라즈마(1094)에 의하여 산소 라디칼(OH 라디칼을 포함하는 경우도 있다) 또는 질소 라디칼(NH 라디칼을 포함하는 경우도 있다)을 생성한다. 이 때, 플라즈마(1094)는, 공급된 가스에 의하여 생성된다.
마이크로파 등의 고주파의 입력에 의하여 플라즈마(1094)를 생성하면, 저전자 온도(3eV 이하, 바람직하게는 1.5eV 이하)로 고전자 밀도(1×1011cm-3 이상)의 플라즈마를 생성할 수 있다. 구체적으로는, 전자온도가 0.5eV 이상 1.5eV 이하, 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하의 플라즈마를 생성하는 것이 바람직하다. 또한, 본 명세서에서는, 마이크로파의 입력에 의하여 생성된 저전자 온도로 고전자 밀도의 플라즈마를 고밀도 플라즈마라고도 한다. 또한, 고밀도 플라즈마를 이용하여 플라즈마 처리를 행하는 것을 고밀도 플라즈마 처리라고도 한다.
플라즈마(1094)에 의하여 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있다) 또는 질소 라디칼(NH 라디칼을 포함하는 경우도 있다)에 의하여, 피처리체(1010)에 형성된 반도체 층의 표면이 산화 또는 질화되어 절연층이 형성된다. 이 때, 공급하는 가스에 아르곤 등의 희 가스를 혼합시키면, 희 가스의 여기 종류 에 의하여 산소 라디칼이나 질소 라디칼을 효율적으로 생성할 수 있다. 또한, 공급 가스에 희 가스를 사용하는 경우, 형성된 절연층에 희 가스가 포함되는 경우가 있다. 플라즈마로 여기한 활성인 라디칼을 유효하게 사용함으로써, 500℃ 이하의 저온에서 고상반응에 의한 산화, 질화를 행할 수 있다.
도 14에 나타내는 장치를 사용한 고밀도 플라즈마 처리에 의하여 형성되는 바람직하는 절연층(114)의 일례는, 산소를 포함하는 분위기하의 플라즈마 처리에 의하여 반도체 층(105)의 일 표면 위에 3nm 내지 6nm의 두께로 산화규소층을 형성하고, 그 후, 질소를 포함하는 분위기하에서 그 산화규소층의 표면을 질화 플라즈마로 처리한 질소 플라즈마 처리층(질화규소층)을 형성한다. 구체적으로는, 우선, 산소를 포함하는 분위기하에서의 플라즈마 처리에 의하여 반도체 층(105)의 일 표면 위에 3nm 내지 6nm의 두께로 산화규소층을 형성한다. 그 후, 계속해서 질소를 포함하는 분위기하에서 플라즈마 처리를 행함으로써 산화규소층의 표면 또는 표면 부근에 질소농도가 높은 질소 플라즈마 처리층을 형성한다. 또한, 표면 부근이란, 산화규소층의 표면으로부터 대략 0.5nm 내지 1.5nm의 범위의 깊이를 의미한다. 예를 들면, 질소를 포함하는 분위기하에서 플라즈마 처리를 행함으로써, 산화규소층의 표면으로부터 수직 방향으로 대략 1nm의 깊이에 질소를 20atoms% 내지 50atoms%의 비율로 함유한 구조가 된다. 또한, 고밀도 플라즈마 처리에 의하여 절연층(114)의 표면도 산화 또는 질화할 수 있다.
예를 들면, 반도체 층(105)으로서 규소층을 형성하여, 상기 규소층의 표면을 플라즈마 처리로 산화함으로써, 계면에 뒤틀림이 없는 치밀한 산화층을 형성할 수 있다. 또한, 상기 산화층을 플라즈마 처리로 질화함으로써, 표층부(表層部)의 산소를 질소에 치환하여 질화층을 형성하면, 더 치밀화할 수 있다. 따라서, 절연내압이 높은 절연층을 형성할 수 있다.
어쨌든, 상기와 같은 플라즈마 처리에 의한 고상산화 처리 또는 고상질화 처리를 사용함으로써, 내열온도가 700℃ 이하의 유리 기판을 사용하여도, 950℃ 내지 1050℃의 범위로 형성되는 열 산화막과 같은 절연층을 얻을 수 있다. 즉, 반도체 소자, 특히, 박막 트랜지스터나 불휘발성 기억소자의 게이트 절연막으로서 기능하는 절연층으로서 신뢰성이 높은 절연층을 형성할 수 있다.
또한, 절연층(114)을, 고유전율 재료를 사용하여 형성하여도 좋다. 절연층(114)에 고유전율 재료를 사용함으로써, 리크 전류를 저감할 수 있다. 고유전율 재료로서는, 이산화지르코늄, 산화하프늄, 이산화티타늄, 오산화탄탈 등을 사용할 수 있다. 또한, 고유전율 재료를 사용하여 절연층을 형성한 후, 플라즈마 처리에 의한 고상산화에 의하여 산화규소층을 적층 형성하여도 좋다.
이상에서 형성되는 절연층(114)은, 게이트 절연층으로서 기능한다. 또한, 본 발명은, 반도체 층의 측면과 접하여 측면 절연층(112)을 형성함으로써, 반도체 층의 단부에 있어서 게이트 절연층의 피복성을 양호하게 할 수 있다. 또한, 반도체 층을 섬 형상으로 가공할 때의 에칭이나 다양한 공정에 부수(付隨)하는 불산 등을 사용한 세정공정의 영향에 의하여, 반도체 층의 단부의 아래, 및 그 부근의 절연층(하지 절연층)이 제거되는 경우에도, 반도체 층을 충분하게 피복할 수 있다. 따라서, 반도체 층의 단부에 있어서의 게이트 절연층의 피복 불량에 기인한 반도체 층과 게이트 전극층의 단락, 리크 전류의 발생, 정전파괴 등을 방지할 수 있다.
다음, 절연층(114)을 통하여 반도체 층(105) 위에 게이트 전극(119)으로서 기능하는 도전층(116), 도전층(118)을 형성한다(도 3a, 도 4d, 도 6d 참조). 게이트 전극(119)은, 국소적으로 박막화된 영역의 반도체 층(105) 위에 형성한다. 즉, 게이트 전극(119)은 채널 형성 영역(106) 위에 반도체 층(105)을 가로지르도록 형성한다.
게이트 전극(119)을 형성하는 도전층은, CVD법이나 스퍼터링법에 의하여, 도전 재료를 사용하여 기판 전면에 형성된 후, 상기 도전층을 선택적으로 에칭하여 원하는 형상으로 가공한다. 도전 재료로서는, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 크롬(Cr), 알루미늄(Al), 구리(Cu), 또는 니오븀(Nb) 등의 금속원소, 또는 상기 금속원소를 포함하는 합금 재료 또는 화합물 재료를 사용할 수 있다. 또한, 인 등의 일 도전형을 부여하는 불순물 원소가 첨가된 다결정 규소에 대표되는 반도체 재료를 사용할 수도 있다. 게이트 전극(119)은, 이들의 도전 재료를 사용하여, 단층 구조 또는 적층 구조로 형성한다. 게이트 전극(119)은, 막 두께 50nm 내지 1000nm, 바람직하게는 100nm 내지 800nm, 보다 바람직하게는 200nm 내지 500nm의 범위로 형성한다.
본 실시형태에서는, 게이트 전극(119)을 형성하는 도전층(116, 118)으로서, 막 두께 20nm의 질화 탄탈층, 막 두께 370nm의 텅스텐층의 적층 구조를 형성한다. 또한, 상층의 도전층(118)(텅스텐층)과 비교하여 하층의 도전층(116)(질화탄탈층)의 폭이 보다 크게 형성한다. 또한, 각 층의 도전층의 폭은 대략 일치하도록 하여 도 좋고, 도전층의 측면을 테이퍼 형상으로 하여도 좋다. 또한, 게이트 전극의 측면에 접하여 사이드 월 절연층을 형성하여도 좋다.
게이트 전극(119)은, 국소적으로 박막화된 영역의 반도체 층(105)위에 형성한다. 따라서, 박막화된 영역은 넓으면 게이트 전극을 형성하기 쉽기 때문에 바람직하다.
다음, 반도체 층(105)에 대해서 일 도전형을 부여하는 불순물 원소를 제 1 농도로 선택적으로 첨가하여 한 쌍의 저농도 불순물 영역(107)과, 채널 형성 영역(106)을 형성한다(도 3b, 도 7a 참조). 여기서는, 도전층(118)을 마스크로 하여 불순물 원소를 첨가하여, 자기정합적으로 한 쌍의 저농도 불순물 영역(107)과 상기 한 쌍의 저농도 불순물 영역(107)의 사이에 위치하는 채널 형성 영역(106)을 형성한다. 여기서 형성되는 저농도 불순물 영역(107)의 일부는, 후에 LDD 영역을 형성한다. 일 도전형을 부여하는 불순물 원소로서는, 붕소(B), 알루미늄(Al), 갈륨(Ga) 등의 p형을 부여하는 원소, 인(P), 비소(As) 등의 n형을 부여하는 원소를 사용할 수 있다. 본 실시형태에서는, 불순물 원소로서 n형을 부여하는 원소인 인을 피크 농도로 약 1×1018cm-3 정도가 되도록 첨가한다.
다음, 반도체 층(105)에 대해서 일 도전형을 부여하는 불순물 원소를 제 2 농도로 선택적으로 첨가하여 한 쌍의 고농도 불순물 영역(110)과, 한 쌍의 저농도 불순물 영역(108)을 형성한다(도 3c, 도 7b 참조). 여기서는, 도전층(116) 및 도전층(118)을 마스크로 하여 불순물 원소를 첨가하여, 자기정합적으로 한 쌍의 고농도 불순물 영역(110)과 상기 한 쌍의 저농도 불순물 영역(108)을 형성한다. 여기 서 형성되는 고농도 불순물 영역(110)은, 소스 영역 또는 드레인 영역으로서 기능하여, 저농도 불순물 영역(108)은 LDD 영역으로서 기능한다. 일 도전형을 부여하는 불순물 원소로서는, 상술한 저농도 불순물 영역(107)을 형성할 때에 첨가하는 원소와 같은 도전형의 불순물 원소를 사용할 수 있다. 또한, 제 1 농도와 비교하여, 제 2 농도를 높여 불순물 원소를 첨가한다. 따라서, 고농도 불순물 영역(110)에는 저농도 불순물 영역(108)과 비교하여 높은 농도의 불순물 원소가 첨가된다. 본 실시형태에서는, 불순물 원소로서 n형을 부여하는 원소인 인을 피크 농도로 약 1×1021cm-3 정도가 되도록 첨가한다.
이상으로, 반도체 층(105)에 채널 형성 영역(106), 한 쌍의 저농도 불순물 영역(108), 한 쌍의 고농도 불순물 영역(110)이 형성된다. 한 쌍의 고농도 불순물 영역(110)의 사이에 채널 형성 영역(106)이 위치하고, 고농도 불순물 영역(110)과 채널 형성 영역(106)의 사이에 각각 접하여 저농도 불순물 영역(108)이 형성된다. 채널 형성 영역(106)은, 도전층(118)과 겹치는 영역의 반도체 층(105)에 형성된다. 저농도 불순물 영역(108)은, 도전층(116)과 겹치는 영역의 반도체 층(105)이며, 도전층(118)과 겹치지 않는 영역의 반도체 층(105)에 형성된다. 고농도 불순물 영역(110)은, 도전층(116) 및 도전층(118)과 겹치지 않는 영역의 반도체 층(105)에 형성된다(도 3c, 도 7b 참조).
본 발명에 있어서, 채널 형성 영역은, 섬 형상의 반도체 층에 있어서 박막화된 영역에 형성된다. 채널 형성 영역을 박막화함으로써, 임계 값 이 하(subthreshold)특성(임계 값 전압 이하의 게이트 전압영역에 있어서의 ID-VG 특성)을 개선하여 암계 값 이하의 값을 작게 하여, 트랜지스터의 임계 값 전압을 저하시킬 수 있다. 따라서, 동작 특성을 향상시킬 수 있다.
또한, 채널 형성 영역(106)에 트랜지스터의 임계 값 전압을 제어하기 위한 일 도전형을 부여하는 불순물 원소를 첨가하여도 좋다. 채널 형성 영역(106)에 소정의 농도의 불순물 원소를 첨가함으로써, 강제적으로 트랜지스터의 임계 값 전압을 시프트시켜, 원하는 임계 값 전압으로 할 수 있다. 일 도전형을 부여하는 불순물 원소로서는, 붕소(B), 알루미늄(Al), 갈륨(Ga) 등의 p형을 부여하는 원소, 인(P), 비소(As) 등의 n형을 부여하는 원소를 사용할 수 있다. 본 실시형태의 경우에는, p형을 부여하는 원소를 사용할 수 있고, 예를 들면, 붕소를 약 1×1016cm-3 이상 1×1018cm-3 이하의 농도로 첨가할 수 있다. 또한, 채널 형성 영역(106)에 대한 불순물 원소의 첨가는, 게이트 전극(119)을 형성하기 전에 행하면 좋다.
또한, 반도체 층(105)에 일 도전형을 부여하는 불순물 원소를 첨가한 후, 열 처리를 행하여 첨가한 불순물 원소를 활성화하는 것이 바람직하다. 열 처리는, 레이저 빔의 조사, 또는 RTA 또는 퍼니스 어닐링로를 사용하여 행할 수 있다. 구체적으로는, 400℃ 내지 700℃, 바람직하게는, 500℃ 내지 650℃의 온도범위로 행하면 좋다. 또한, 열 처리는 질소 분위기하에서 행하는 것이 바람직하다. 예를 들면, 550℃에서 4시간의 가열을 행함으로써, 활성화할 수 있다.
또한, 측면 절연층(112)을 형성할 때에, 에칭 조건이나 각각 박막을 형성하 는 재료, 막 두께 등에 의하여, 반도체 층의 일부가 비정질화하는 경우가 있다. 이 경우, 열 처리를 행함으로써, 활성화와 함께 반도체 층의 재결정화를 행할 수도 있다.
다음, 기판(102) 위에 형성된 절연층이나 도전층을 덮도록 절연층(120)을 형성한다. 다음, 절연층(120)을 통하여 반도체 층(105)에 형성된 고농도 불순물 영역(110)과 전기적으로 접속되는 도전층(122)을 형성한다(도 3d, 도 4e, 도 7c 참조). 도전층(122)은, 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 도전층(122)은, 반도체 층(105)에 있어서 박막화되지 않는 영역과 접하여 전기적으로 접속되도록 형성한다.
절연층(120)은, CVD법, 스퍼터링법, ALD법, 도포법, 또는 이들의 조합한 방법 등에 의하여 산화규소, 질화규소, 산화질화규소, 질화산화규소 등의 무기 절연 재료나, DLC(다이아몬드 라이크 카본) 등의 탄소를 포함하는 절연 재료, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조사이클로부텐, 아크릴 등의 유기 절연 재료 또는 실록산 수지 등의 실록산 재료를 사용하여 형성한다. 또한, 실록산 재료란, Si-O-Si 결합을 포함하는 재료에 상당한다. 실록산은, 규소(Si)와 산소(O)의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들면, 알킬기, 방향족 탄화수소)가 사용된다. 치환기로서, 플루오르기를 사용할 수도 있다. 또한, 치환기로서 적어도 수소를 포함하는 유기기와, 플루오르기를 사용하여도 좋다. 또한 절연층(120)은, CVD법이나 스퍼터링법, ALD법 등을 사용하여 절연층을 형성한 후, 상기 절연층에 산소 분위기하 또는 질소분위기하에서 고밀도 플라즈마 처리를 행하여도 좋다. 또한, 여기서는, 게이트 전극(119) 등의 상층에 단층 구조의 절연층(120)을 형성하지만, 2층 이상의 적층 구조로 하여도 좋다. 절연층을 적층 구조로 하는 경우, 하층의 절연층(게이트 전극 등과 접하는 측)은 무기 절연 재료를 사용하여 형성하는 것이 바람직하다.
소스 전극 또는 드레인 전극을 형성하는 도전층(122)은, CVD법이나 스퍼터링법에 의하여, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn) 또는 네오디뮴(Nd)으로부터 선택되는 금속원소, 또는 상기 금속원소를 포함하는 합금 재료 또는 화합물 재료를 사용하여, 단층 구조 또는 적층 구조로 형성한다. 알루미늄을 포함하는 합금 재료로서는, 예를 들면, 알루미늄을 주성분으로 하여 니켈을 포함하는 재료, 또는 알루미늄을 주성분으로 하여, 니켈과 탄소와 규소의 한쪽 또는 양쪽 모두를 포함하는 합금재료를 들 수 있다. 도전층(122)은, 예를 들면, 배리어 층과 알루미늄 규소(Al-Si)층과 배리어 층의 적층 구조, 배리어 층과 알루미늄 규소(Al-Si)층과 질화 티타늄층과 배리어 층의 적층 구조를 채용할 수 있다. 또한, 배리어 층이란, 티타늄, 티타늄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 되는 박막에 상당한다. 알루미늄이나 알루미늄규소는 저항값이 낮고, 저비용이기 때문에, 도전층(122)을 형성하는 재료로서 최적이다. 또한, 상층과 하층의 배리어 층을 형성하면, 알루미늄이나 알루미늄규소의 힐록(hillock)의 발생을 방지할 수 있기 때문에 바람직하다.
본 실시형태에서는, 도전층(122)으로서, 막 두께 60nm의 티타늄층, 막 두께 40nm의 질화티타늄층, 막 두께 300nm의 알루미늄층, 막 두께 100nm의 티타늄층의 적층 구조를 형성한다.
이상에 의하여, 본 발명을 적용한 박막 트랜지스터(100)를 형성할 수 있다. 또한, 본 실시형태에서 나타낸 트랜지스터의 구조는 일례이며, 도시한 구조에 한정되지 않는다.
예를 들면, 상술한 도 5a에서 나타내는 구조로 할 수 있다. 도 5a에 나타내는 박막 트랜지스터(150)는, 반도체 층(155)에 형성된 고농도 불순물 영역(160)에 있어서, 도전층(122)에 직접 접하여 전기적으로 접속되는 영역 및 그 부근 이외가 박막화된다. 여기서, 반도체 층(155)의 제작 방법의 일례를 설명한다.
기판(102) 위에 절연층(104)을 통하여 형성된 섬 형상의 반도체 층(103)의 측면과 접하여 측면 절연층(162)을 형성한다(도 5b 참조).
측면 절연층(162)은 반도체 층(103)과 비교하여, 저면(절연층(104)과 접하는 면)으로부터의 수직 방향의 높이가 작게 되도록 에칭 조건을 제어한다. 바람직하게는, 후에 반도체 층(103)을 박막화하는 경우에, 박막화된 영역의 저면으로부터의 수직 방향의 높이와 같은 정도가 되도록 한다. 예를 들면, 반도체 층(103)을 박막화하여, 상기 박막화한 영역을 막 두께 10nm로 하는 경우, 측면 절연층(162)의 높이를 10nm로 한다. 측면 절연층(162)의 재료나 형성 방법 등은, 상술한 측면 절연층(112)과 같게 하면 좋다.
다음, 반도체 층(103)을 국소적으로 박막화하여, 반도체 층(155)을 형성한다(도 5c 참조).
반도체 층(155)은, 반도체 층(103)을 선택적으로 에칭하여 국소적으로 박막화한다. 여기서, 도 5a 내지 도 5c에 나타내는 반도체 층(155)과, 상술한 도 1a 내지 도 1c에 나타내는 반도체 층(105)의 차이는, OP 단면도에 있어서의 측면 절연층과 접하는 영역의 반도체 층의 막 두께이다. 도 1a 내지 도 1c에서는, OP 단면도에 있어서의 반도체 층(105)의 단부는 박막화되지 않고, 저면(절연층(104)과 접하는 면)으로부터의 높이가 측면 절연층과 박막화되지 않는 영역에서 대략 일치하는 것에 대해서, 도 5a에서는, OP 단면도에 있어서의 반도체 층(155)의 단부도 박막화되고, 저면(절연층(104)과 접하는 면)으로부터의 높이가 측면 절연층과 박막화된 영역에서 대략 일치한다. 또한, 적어도 반도체 층(155)에 있어서 소스 전극 또는 드레인 전극을 형성하는 도전층(122)과 접하여 접속되는 영역은, 박막화하지 않는 것으로 한다. 이와 같이 함으로써, 후에 도전층(122)을 형성하기 위한 개구를 절연층(120)에 형성할 때에, 형성하는 개구 부근의 반도체 층(고농도 불순물 영역)도 제거되는 것을 방지할 수 있다.
반도체 층(155)은, 반도체 층(103)을 선택적으로 레지스트 마스크(164)로 덮고, 상기 레지스트 마스크(164)로 덮이지 않는 반도체 층(103)을 에칭하여 국소적으로 박막화하여 형성한다. 이 때, 레지스트 마스크(164)로 덮이지 않는 영역에 있어서, 원하는 막 두께의 반도체 층이 잔존하도록 에칭 조건을 제어한다. 박막화하는 방법은, 상술한 반도체 층(105)을 형성하는 방법과 같다. 에칭한 후, 형성된 반도체 층(155)은 요철을 가지고, 오목부가 박막화된 영역이 된다. 볼록부는 레지스트 마스크(164)로 덮여, 박막화되지 않는 영역이며, 후에 도전층(122)과 접하는 영역이 된다. 원하는 형상의 반도체 층(155)을 형성한 후, 레지스트 마스크(164)는 제거한다. 또한, 반도체 층(155)의 막 두께는 0.5nm 내지 200nm, 바람직하게는, 10nm 내지 50nm의 범위로 한다. 그리고, 반도체 층(155)에 있어서 박막화된 영역의 막 두께는, 0.5nm 내지 30nm, 바람직하게는 10nm 내지 25nm로 한다.
이 후, 반도체 층(155) 및 측면 절연층(162) 위에 절연층(114)을 형성하는 이후의 공정은, 도 1a 내지 도 4e 등에서 설명한 것과 같다.
또한, 도 5a에 나타내는 박막 트랜지스터(150)는, 상기 제작 방법에 한정되지 않는다. 도 2c에 나타내는 바와 같이, 섬 형상의 반도체 층(103) 및 그 측면과 접하는 측면 절연층(112)을 형성한 후, 반도체 층(103) 및 측면 절연층(112)의 에칭 레이트가 대략 동일하게 되는 에칭 조건으로 반도체 층(103) 및 측면 절연층(112)을 국소적으로 박막화함으로써, 도 5c에 나타내는 반도체 층(155)을 형성할 수도 있다. 예를 들면, 불소계의 가스에 적절히 O2 가스를 가한 에칭 가스를 사용함으로써, 반도체 층 및 측면 절연층을 에칭 선택비율이 1에 가까운 조건으로 에칭할 수 있다.
본 발명을 적용하여 제작한 반도체 장치는, 반도체 층을 국소적으로 박막화하여, 상기 박막화한 영역에 채널 형성 영역을 형성한다. 따라서, 임계 값 이하의 값을 작게 하여, 트랜지스터의 임계 값 전압을 내릴 수 있기 때문에, 반도체 장치의 동작 특성을 향상시킬 수 있다. 또한, 반도체 층의 단부에 기인하는 불량을 저감시킬 수 있고, 신뢰성이 높은 반도체 장치를 제작할 수 있다. 따라서, 반도체 장치의 고성능화가 가능하게 된다.
또한, 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는, 상기 실시형태와 다른 구성의 반도체 장치의 예에 대해서, 도면을 사용하여 설명한다. 또한, 상기 실시형태 1과 중첩하는 구성은, 간략화 및 일부 생략하고 설명한다.
도 8a 내지 도 8c에, 본 실시형태에 관한 반도체 장치의 주요한 구성을 설명하기 위한 상면도 및 단면도를 나타낸다. 도 8a 내지 도 8c는, 특히 박막 트랜지스터의 구성을 나타내고, 도 8a는 상면도, 도 8b는 도 8a에 있어서의 파선 OP간의 단면도, 도 8c는 도 8a에 있어서의 파선 QR간의 단면도를 나타낸다. 또한, 도 8a는 일부 박막 등을 생략한다.
도 8a 내지 도 8c에 나타내는 반도체 장치는, 기판(202) 위에 절연층(204)을 통하여 형성된 박막 트랜지스터(200)를 가진다. 박막 트랜지스터(200)는, 섬 형상으로 형성된 반도체 층(205)과, 상기 반도체 층(205)의 측면과 접하여 형성된 측면 절연층(212)과 반도체 층(205)의 일 표면 위에 형성된 절연층(214)과, 상기 절연층(214)을 통하여 반도체 층(205) 위에 형성된 도전층(216) 및 도전층(218)과, 도전층(216) 및 도전층(218)의 측면과 접하여 형성된 사이드 월 절연층(226)과, 반도체 층(205) 위에 절연층(220)을 통하여 형성된 소스 전극 또는 드레인 전극을 형성하는 도전층(222)을 가진다. 도전층(222)을, 절연층(220)을 통하여 반도체 층(205)과 전기적으로 접속된다.
게이트 전극(219)은, 상기 실시형태 1의 게이트 전극(119)과 마찬가지로, 도전층(216), 도전층(218)의 적층 구조로 형성된다. 또한, 본 실시형태에서는 게이트 전극(219)의 측면과 접하여 사이드 월 절연층(226)을 형성한다. 또한, 본 실시형태의 게이트 전극은 특별히 한정되지 않는다. 예를 들면, 단층 구조라도 좋고, 3층 이상의 적층 구조로 하여도 좋다. 또한, 게이트 전극으로서 형성되는 도전층의 측면을 테이퍼 형상으로 하여도 좋고, 2층 이상의 도전층의 적층 구조로서 각 층에 있어서 테이퍼 각도가 다르게 되도록 하여도 좋다. 또한, 도전층의 적층 구조로 게이트 전극을 형성하는 경우, 각 층의 폭(캐리어가 채널 형성 영역을 흐르는 방향(소스 영역과 드레인 영역을 잇는 방향)에 대해서 평행한 방향의 길이)이 대략 일치하도록 형성하여도 좋고, 상층과 비교하여 하층의 도전층의 폭이 크게 되도록 형성하여도 좋다. 또한, 게이트 전극의 구성에 관계없이, 상기 게이트 전극의 측면과 접하는 사이드 월 절연층을 형성하는 것으로 한다.
섬 형상으로 형성된 반도체 층(205)은, 국소적으로 박막화된 영역을 가진다. 반도체 층(205)은, 채널 형성 영역(206)과 LDD 영역으로서 기능하는 한 쌍의 저농도 불순물 영역(208)과, 소스 영역 또는 드레인 영역으로서 기능하는 한 쌍의 고농도 불순물 영역(211)과, 고농도 불순물 영역(211) 위에 접하는 실리사이드 영역(224)을 가진다. 또한, 실리사이드 영역(224)은, 고농도 불순물 영역(210)의 일부에 형성된다고도 말할 수 있다.
반도체 층(205)의 막 두께는 0.5nm 내지 200nm, 바람직하게는 10nm 내지 50nm로 한다. 또한, 박막화된 영역의 반도체 층(205)의 막 두께는 0.5nm 내지 30nm, 바람직하게는 10nm 내지 25nm로 한다. 또한, 반도체 층(205)의 단부는, 실시형태 1의 반도체 층(105)과 마찬가지로, 테이퍼 형상으로 할 수 있다.
실리사이드 영역(224)은, 적어도 그 일부가 박막화되지 않는 영역의 반도체 층(205)에 형성된다. 또한, 실리사이드 영역(224)은, 고농도 불순물 영역(211) 위에 접하는 영역이며, 사이드 월 절연층(226) 및 게이트 전극(219)과 겹치지 않는 영역의 반도체 층(205)에 형성된다. 또한, 게이트 절연층으로서 기능하는 절연층(214)은, 사이드 월 절연층(226) 및 게이트 전극(219)과 겹치는 영역의 반도체 층(205)에만 형성된다. 또한, 소스 전극 또는 드레인 전극으로서 기능하는 도전층(222)은 실리사이드 영역(224)에 접하여, 상기 실리사이드 영역(224)을 사이에 두고 고농도 불순물 영역(211)과 전기적으로 접속된다. 반도체 층(205)에 있어서, 소스 전극 또는 드레인 전극으로서 기능하는 도전층(222) 및 고농도 불순물 영역(211)을 전기적으로 접속시킬 때에, 실리사이드 영역(224)을 사이에 두는 구조로 함으로써, 콘택트 저항(반도체 층 및 도전층의 접촉저항)을 저감할 수 있다. 소자를 미세화함에 따라, 콘택트 저항이 증대하는 문제가 현저해 지기 때문에, 실리사이드 영역(224)을 형성하여 콘택트 저항 증가를 억제하는 것은 매우 효과적이다. 이와 같이, 콘택트 저항의 저감을 도모함으로써, 완성하는 반도체 장치의 신호지연 방지나 저소비 전력화가 가능하게 된다. 또한, 실리사이드 영역을 형성함으로써, 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역의 저저항화를 도모할 수 있다. 따라서, 온 전류의 저하를 억제할 수 있고, 반도체 장치의 동작특성의 열화를 방지할 수 있다.
채널 형성 영역(206)은 한 쌍의 고농도 불순물 영역(211)의 사이에 위치하고, 저농도 불순물 영역(208)은 채널 형성 영역(206)과 고농도 불순물 영역(211)의 사이에 각각 위치한다. 즉, 채널 형성 영역(206)은, 한 쌍의 고농도 불순물 영역(211)의 사이, 및 한 쌍의 저농도 불순물 영역(208)의 사이에 위치하여, 한 쌍의 저농도 불순물 영역(208)에 접한다. 또한, 고농도 불순물 영역(211)은, 저농도 불순물 영역(208)과 비교하여, 동일한 도전형의 불순물 원소가 높은 농도로 첨가된다. 반도체 층(205)에 저농도 불순물 영역(208)을 형성함으로써, 핫 캐리어의 발생을 억제할 수 있다.
채널 형성 영역(206)은, 국소적으로 박막화된 영역의 반도체 층(205)에 형성된다. 즉, 채널 형성 영역(206)의 막 두께는 0.5nm 내지 30nm, 바람직하게는, 10nm 내지 25nm로 된다. 채널 형성 영역(206)을 형성하는 영역의 반도체 층(205)을 박막화함으로써, 임계 값 이하의 값을 감소시켜, 임계 값 전압을 내릴 수 있다. 그 결과, 완성하는 반도체 장치의 동작 특성을 향상시킬 수 있다. 또한, 채널 형성 영역(206)은, 도전층(218)과 겹치는 영역의 반도체 층(205)에 형성된다. 즉, 게이트 전극(219)은 반도체 층(205)을 가로지르도록 채널 형성 영역(206) 위에 형성된다. 채널 형성 영역(206)에는, 트랜지스터의 임계 값 전압을 제어하기 위한 일 도전형을 부여하는 불순물 원소가 첨가되어도 좋다.
저농도 불순물 영역(208)은, 도전층(216)과 겹치는 영역의 반도체 층(205)에 형성된다. 고농도 불순물 영역(210)은, 적어도 그 일부가, 박막화되지 않는 영역의 반도체 층(205)에 형성된다. 또한, 고농도 불순물 영역(210)은, 도전층(216) 및 도전층(218)과 겹치지 않는 영역의 반도체 층(205)에 형성된다.
또한, 반도체 층(205)에 LDD 영역을 형성하지 않아도 좋다. LDD 영역을 형성하지 않는 경우는, 반도체 층은 소스 영역 또는 드레인 영역으로서 기능하는 한 쌍의 불순물 영역의 사이에 접하여 채널 형성 영역을 가지는 구성으로 되면 좋다. 이 때, 도 8a 내지 도 8c에 나타내는 바와 같이, 게이트 전극을 적층 구조로 하고, 하층의 도전층의 폭을 크게 하는 경우는, 상층의 폭이 작은 도전층과 대략 겹치도록 채널 형성 영역을 형성하고, 상층의 도전층과 대략 겹치지 않는 영역에 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역을 형성하면 좋다. 게이트 전극을 단층 구조, 또는 각 층의 폭이 대략 일치하는 도전층의 적층 구조로 할 경우는, 게이트 전극과 대략 겹치도록 채널 형성 영역을 형성하고, 게이트 전극과 대략 겹치지 않는 영역에 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역으로 형성하면 좋다. 또한, LDD 영역은, 게이트 전극과 겹치지 않는 영역에 형성하여도 좋고, 게이트 전극과 일부가 겹치고, 일부가 겹치지 않는 영역의 반도체 층에 형성하여도 좋다.
또한, 고농도 불순물 영역(211)은, 실리사이드 영역(224)을 사이에 두고, 소스 전극 또는 드레인 전극으로서 기능하는 도전층(222)과 전기적으로 접속된다. 이 때, 고농도 불순물 영역(211)의 일부는 박막화되지 않는 영역의 반도체 층(205)에 형성하고, 그 영역과 전기적으로 접속되도록 소스 전극 또는 드레인 전극으로서 기능하는 도전층(222)을 형성한다. 이렇게 함으로써, 절연층(220)에 도전층(222)을 형성하기 위한 개구를 형성할 때에, 형성하는 개구 부근의 반도체 층(고농도 불 순물 영역)도 제거되어 소실되어, 수율이 저하하는 것을 방지할 수 있다.
도 8a 내지 도 8c에서는, 고농도 불순물 영역(211) 및 그 상층에 접하여 형성되는 실리사이드 영역(224)을 포함하는 반도체 층(205)의 단부가 도전층(222)에 접하는 영역이외에, 저농도 불순물 영역(208)이 형성되는 측이 박막화되는 예를 나타내지만, 본 발명은 특별히 한정되지 않는다. 예를 들면, 도 10a에 나타내는 바와 같이, 고농도 불순물 영역(260) 및 그 상층에 실리사이드 영역(274)이 형성된 반도체 층(255)에 있어서, 도전층(222)에 접하는 영역 및 그 부근 이외가 박막화되어도 좋다. 또한, 실리사이드 영역(274)을 박막화되지 않는 영역에만 형성하여도 좋다.
섬 형상으로 형성된 반도체 층(205)의 측면과 접하여 측면 절연층(212)이 형성된다. 도 8a, 도 8c에 나타내는 바와 같이, 반도체 층(205)에 있어서 게이트 전극(219)이 가로지르는 영역(게이트 전극(219)이 반도체 층(205) 단부를 넘는 영역)에서는, 반도체 층(205) 및 그 측면과 접하여 형성된 측면 절연층(212) 위에 게이트 절연층으로서 기능하는 절연층(214)이 형성된다. 따라서, 반도체 층(205)의 단부, 특히, 반도체 층(205)의 단부와 게이트 전극(219)이 중첩하는 영역(게이트 전극(219)이 반도체 층(205) 단부를 넘는 영역)에 있어서의 게이트 절연층의 피복불량에 기인한 불량, 예를 들면, 반도체 층과 게이트 전극의 단락, 리크 전류의 발생, 정전파괴 등을 방지할 수 있다. 그 결과, 완성하는 반도체 장치의 신뢰성을 향상시킬 수 있다.
측면 절연층(212)은, 반도체 층(205)의 측면과 접하지 않는 면을 만곡 형상 으로 형성한다. 측면 절연층(212)은, 둥그스름해진 형상으로 하는 것이 바람직하다.
또한, 측면 절연층(212)은, 도 8a에 나타내는 바와 같이, 반도체 층(205)의 주위를 둘러싸도록 형성하여도 좋고, 게이트 전극과 반도체 층 단부가 중첩하는 영역에만 형성하여도 좋다.
다음, 도 8a 내지 도 8c에서 나타낸 반도체 장치의 제작 방법의 일례에 관하여, 도면을 사용하여 이하에 설명한다.
기판(202) 위에 절연층(204)을 통하여 섬 형상의 반도체 층을 형성한 후, 상기 반도체 층의 측면과 접하여 측면 절연층(212)을 형성한다. 다음, 섬 형상의 반도체 층을 국소적으로 박막화하여 반도체 층(205)을 형성한 후, 상기 반도체 층(205) 및 측면 절연층(212) 위에 절연층(214)을 형성한다. 다음, 절연층(214)을 통하여 반도체 층(205) 및 측면 절연층(212) 위에 절연층(214)을 형성한다. 다음, 절연층(214)을 통하여 반도체 층(205) 위에 게이트 전극(219)으로서 기능하는 도전층(216, 218)을 형성한다. 다음, 도전층(218)을 마스크로 하여 제 1 농도의 일 도전형을 부여하는 불순물 원소를 첨가한 후, 도전층(216) 및 도전층(218)을 마스크로 하여 제 2 농도의 불순물 원소의 첨가를 행하여, 자기정합적으로 한 쌍의 고농도 불순물 영역(210)과, 한 쌍의 저농도 불순물 영역(208)과, 채널 형성 영역(206)을 형성한다. 여기서, 제 1 농도의 불순물 원소 및 제 2 농도의 불순물 원소는, 동일한 도전형의 불순물 원소를 첨가하여, 예를 들면, p형을 부여하는 불순물 원소인 붕소(B), 알루미늄(Al), 갈륨(Ga), n형을 부여하는 불순물 원소인 인(P), 비 소(As) 등을 첨가할 수 있다. 또한, 제 1 농도와 비교하여, 제 2 농도를 높게 한다(도 9a 참조). 게이트 전극(219)을 형성한 후, 반도체 층에 채널 형성 영역(206), 저농도 불순물 영역(208), 고농도 불순물 영역(210)을 형성할 때까지는, 상기 실시형태 1에서 나타낸 기판(102), 절연층(104), 반도체 층(105), 측면 절연층(112), 절연층(114), 도전층(116),및 도전층(118) 등의 설명에 준하기 때문에, 생략한다.
또한, 도 9a에 있어서, 채널 형성 영역(206)에 트랜지스터의 임게 값 전압을 제어하기 위한 일 도전형을 부여하는 불순물 원소를 첨가하여도 좋다. 채널 형성 영역(206)에 대한 불순물 원소의 첨가는, 게이트 전극(219)을 형성하기 전에 행하면 좋다.
또한, 일 도전형을 부여하는 불순물 원소를 첨가한 후, 열 처리를 행하여 첨가한 불순물 원소를 활성화하여도 좋다. 열 처리는, 레이저 빔의 조사, 또는 RTA 또는 퍼니스 어닐링로를 사용하여 행할 수 있고, 400℃ 내지 700℃, 바람직하게는, 500℃ 내지 650℃의 온도범위로 행하면 좋다. 또한, 열 처리는 질소 분위기하에서 행하는 것이 바람직하다.
다음, 도전층(216) 및 도전층(218)의 측면과 접하는 사이드 월 절연층(226)을 형성한다(도 9b 참조).
사이드 월 절연층(226)은, 도전층(216) 및 도전층(218)이 묻히도록 절연층을 형성하고, 상기 절연층을 수직방향을 주체로 한 이방성 에칭에 의하여 선택적으로 에칭하여 형성한다. 구체적으로는, CVD법이나 스퍼터링법에 의하여, 산화규소, 질 화규소, 산화질화규소, 질화산화규소 등의 무기 재료, 유기 수지 등의 유기 재료를 사용하여 단층 구조 또는 적층 구조의 절연층을 형성하고, 상기 절연층을 선택적으로 에칭하여 형성할 수 있다. 사이드 월 절연층(226)은, 후에 실리사이드 영역을 형성할 때의 실리사이드용 마스크로 하여 사용한다. 또한, 여기서는, 사이드 월 절연층(226)은, 도전층(216, 218)의 측면과 접하지 않는 면을 만곡 형상으로 형성한다. 또한, 사이드 월 절연층(226)은, 게이트 전극(219)을 형성하는 도전층(216) 및 도전층(218)의 측면을 완전하게 덮도록 형성한다.
또한, 사이드 월 절연층(226)을 형성할 때의 에칭에 의하여 하층의 절연층(214)도 에칭하여, 반도체 층(205)의 일부를 선택적으로 노출시킨다. 구체적으로는 사이드 월 절연층(226)과 겹치지 않는 영역의 고농도 불순물 영역(210)을 노출시킨다. 또한, 에칭 조건에 의해서는, 고농도 불순물 영역(210) 상층도 에칭되어 막 두께가 감소하는(막 감소라고 불린다) 경우가 있다.
다음, 노출시킨 반도체 층(205) 위에 금속층(223)을 형성한다(도 9c 참조).
금속층(223)은 적어도 노출시킨 반도체 층(205) 위에 형성한다. 즉, 사이드 월 절연층(226)과 겹치지 않는 영역의 반도체 층(205)에 형성한다. 여기서는, 금속층(223)을 기판 전면에 형성한다. 금속층(223)은, 반도체 층과 반응하여 실리사이드를 형성하는 재료를 사용하여 형성한다. 예를 들면, 니켈(Ni), 티타늄(Ti), 코발트(Co), 또는 백금(Pt) 등의 금속원소, 또는 상기 금속원소를 포함하는 합금재료를 사용할 수 있다. 금속층(223)은, 이들의 재료를 사용하여 스퍼터링법, 증착법, 도금법 등에 의하여 형성한다. 금속층(223)의 막 두께는, 형성하기 위한 실리 사이드 영역의 막 두께에 따라 적절히 선택할 필요가 있다. 본 실시형태에서는, 금속층(223)으로서, 막 두께 10nm의 니켈 층을 형성한다. 또한, 금속층(223)을 형성할 때에, 노출시킨 반도체 층(205) 위에 자연 산화막이 형성되는 경우는, 자연 산화막을 제거한 후에 금속층(223)을 형성한다.
다음, 반도체 층(205)의 일부에 실리사이드 영역(224)을 형성한다(도 9d 참조).
실리사이드 영역(224)은, 열 처리를 행함으로써, 반도체 층(205) 및 금속층(223)이 접하는 영역이 반응하여 형성된다. 또한, 실리사이드 영역(224)은, 금속층(223)이 접하는 영역의 반도체 층(205)의 일부가 실리사이드화하여 형성된다. 이 때, 반도체 층(205)에 형성된 고농도 불순물 영역(210)은, 그 일부가 실리사이드화되어 영역이 감소되어 고농도 불순물 영역(211)이 된다. 또한, 고농도 불순물 영역의 일부에 실리사이드 영역이 형성된다고도 말할 수 있다. 예를 들면, 금속층(223)으로서 니켈 층을 형성한 경우는, 실리사이드 영역(224)으로서 니켈 실리사이드가 형성된다. 마찬가지로, 금속층(223)으로서 티타늄 층, 코발트 층, 또는 백금 층을 형성한 경우는, 각각 실리사이드 영역(224)으로서 티타늄 실리사이드, 코발트 실리사이드, 백금 실리사이드가 형성된다.
열 처리는 RTA 또는 퍼니스 어닐링로를 사용하여 행할 수 있다. 구체적으로는, 300℃ 내지 700℃의 온도범위로, 10초 내지 1시간, 바람직하게는, 20초 내지 30분의 범위로 행하면 좋다. 본 실시형태에서는, 550℃ 내지 30초의 열 처리를 행하며, 니켈 실리사이드로 이루어지는 실리사이드 영역(224)을 형성한다.
도 9d에서는, 실리사이드 영역(224)을, 박막화되는 영역의 반도체 층(205)의 막 두께 미만이 되도록 형성한다. 자세히 설명하면, 사이드 월 절연층(226)과 겹치지 않는 영역의 반도체 층(205)에 있어서, 상기 영역에 있어서의 반도체 층(205)의 절연층(204)과 접하는 측에 고농도 불순물 영역(211)이 형성되고, 상기 고농도 불순물 영역(211)의 상층에 접하여 실리사이드 영역(224)이 형성된다.
또한, 실리사이드 영역(224)의 형상, 막 두께 등은, 반응시키는 금속층(223)의 막 두께, 열 처리의 온도, 열 처리의 시간 등을 적절히 제어함으로써, 선택할 수 있다. 예를 들면, 도 11a에 나타내는 바와 같이, 사이드 월 절연층(226)과 겹치지 않는 영역의 반도체 층(305)에 있어서, 상기 영역에 있어서의 반도체 층(305)의 일부 또는 전체에 상면부터 하면까지의 전체를 실리사이드화한 실리사이드 영역(314)을 형성하여도 좋다. 여기서, 상면이란, 반도체 층(305)에 있어서 실리사이드화를 하기 위한 금속층이 형성되는 면이며, 하면이란, 절연층(204)과 접하는 면이다. 또한, 도 11a에서는, 실리사이드 영역(314)의 아래에 고농도 불순물 영역(310)이 있는 예를 나타내지만, 사이드 월 절연층(226)과 겹치지 않는 영역의 반도체 층(305) 전체를 실리사이드 영역으로 할 수도 있다. 사이드 월 절연층(226)의 아래에는, 고농도 불순물 영역이 있는 것으로 한다. 또한, 본 발명은 특별히 한정되지 않고, 실리사이드 영역의 일부가, 사이드 월 절연층(226)의 아래의 반도체 층(305)(다만, 채널 형성 영역(206)은 제외한다)까지 형성되어도 좋다.
또한, 상술한 도 10a에 나타내는 바와 같이, 반도체 층(255)에 형성된 고농도 불순물 영역(260) 및 그 상층에 형성된 실리사이드 영역(274)에 있어서, 도전 층(222)에 접하는 영역 및 그 부근 이외가 박막화되는 경우도, 도 11b에 나타내는 바와 같이, 사이드 월 절연층(226)과 겹치지 않는 영역의 반도체 층(355)의 일부 또는 전체에, 상면부터 하면까지의 전체를 실리사이드화한 실리사이드 영역(314)을 형성하여도 좋다. 도 11b에서는, 실리사이드 영역(364)의 아래에 고농도 불순물 영역(360)이 있고, 사이드 월 절연층(226)의 아래에 고농도 불순물 영역(359)이 있는 예를 나타낸다.
또한, 미반응의 금속층(223)이 잔존하는 경우는, 열 처리에 의한 실리사이드 영역(224)을 형성한 후에 제거한다. 구체적으로는, 측면 절연층(212), 사이드 월 절연층(226), 도전층(218) 및 절연층(204) 위에 형성된 금속층(223)을 제거한다. 또한, 형성된 실리사이드 영역(224) 위에 미반응의 금속층이 잔존하는 경우는, 그 잔존하는 금속층도 제거한다. 미반응의 금속층 제거는, 웨트 에칭이나 드라이 에칭을 사용할 수 있다. 이 때, 에칭 가스 또는 에칭 용액으로서는, 미반응의 금속층과 다른 층(예를 들면, 측면 절연층(212), 사이드 월 절연층(226), 도전층(218), 절연층(204) 및 실리사이드 영역(224))과의 에칭 선택비율을 충분히 확보할 수 있는 것을 사용한다. 즉, 금속층에 대한 에칭 레이트가 높고, 다른 층에 대한 에칭 레이트가 낮은 것을 사용하면 좋다. 예를 들면, 금속층(223)으로서 니켈을 사용하여 형성한 경우, 염산(HCl), 질산(HNO3), 및 순수(純水)(H2O)의 혼합 용액을 사용한 웨트 에칭에 의하여 제거할 수 있다. 예를 들면, 용액의 혼합비율은, HCl:HNO3:H2O=3:2:1로 할 수 있다.
또한, 본 발명은, 반도체 층 단부의 측면과 접하여 측면 절연층을 형성하는 것을 특징의 하나로 한다. 측면 절연층을 형성함으로써, 미반응의 금속층을 에칭 제거할 때에, 반도체 층의 측면이 에칭되는 것을 방지할 수도 있다.
또한, 실리사이드 영역을 형성하는 경우에는, 상기 실리사이드 영역 및 게이트 전극이 접하지 않도록 할 필요가 있다. 이것은, 실리사이드 영역 및 게이트 전극이 접하면, 게이트 전극과 소스 영역 또는 드레인 영역이 단락하여 스위칭 특성(온 오프 비율)을 확보할 수 없고, 반도체 장치로서 동작할 수 없기 때문이다. 따라서, 본 실시형태에서는, 게이트 전극(219)을 형성하는 도전층(216, 218)의 폭을 게이트 절연층으로서 기능하는 절연층(214)보다 작게 하여, 사이드 월 절연층(226)의 단부를 절연층(214)의 단부와 대략 일치하도록 한다.
다음, 기판(202) 위에 형성된 절연층이나 도전층 등을 덮도록 절연층(220)을 형성한다. 다음, 실리사이드 영역(224)을 사이에 두고, 반도체 층(205)에 형성된 고농도 불순물 영역(211)과 전기적으로 접속되는 도전층(222)을 형성한다(도 9e 참조). 도전층(222)은, 소스 전극 또는 드레인 전극으로서 기능한다. 절연층(220), 도전층(222)은, 상기 실시형태 1에서 나타낸 절연층(120), 도전층(122)과 같이 형성하면 좋다.
또한, 도전층(222)은, 박막화되지 않는 영역의 반도체 층(205)에 형성된 실리사이드 영역(224)과 접하도록 형성된다. 따라서, 절연층(220)에 도전층(222)을 형성하는 개구를 형성할 때에, 상기 개구 부근의 반도체 층이 제거되어 소실되는 것을 방지할 수 있다. 그 결과, 제조공정에 있어서, 수율의 저하를 방지할 수 있 다. 또한, 본 실시형태에서는, 반도체 층 및 소스 전극 또는 드레인 전극으로서 기능하는 도전층을 전기적으로 접속시킬 때에, 실리사이드 영역을 사이에 두는 구성으로 한다. 따라서, 콘택트 저항의 저감을 도모할 수 있기 때문에, 저소비 전력화를 가능하게 하고, 고성능화를 실현할 수 있다.
이상과 같이, 본 발명을 적용한 박막 트랜지스터(200)를 형성할 수 있다. 또한, 본 실시형태에서 나타낸 트랜지스터의 구조는 일례이며, 도시한 구조로 한정되지 않는다.
예를 들면, 상술한 도 10a에 나타내는 박막 트랜지스터는, 고농도 불순물 영역(260) 및 실리사이드 영역(274)이 형성된 영역의 반도체 층(255)에 있어서, 도전층(222)과 접하는 영역 및 그 부근 이외가 박막화된다. 여기서, 반도체 층(255)의 제작 방법의 일례를 설명한다.
기판(202) 위에 절연층(204)을 통하여 형성된 섬 형상의 반도체 층(203)의 측면과 접하여 측면 절연층(262)을 형성한다(도 10b 참조).
측면 절연층(262)은, 반도체 층(203)과 비교하여, 저면(절연층(204)과 접하는 면)으로부터의 수직방향의 높이가 작아지도록 에칭 조건을 제어한다. 바람직하게는, 후에 반도체 층(203)을 박막화한 경우에, 박막화된 영역의 저면으로부터의 수직방향의 높이와 같은 정도가 되도록 한다. 예를 들면, 반도체 층(203)을 국소적으로 박막화한 영역을 막 두께 10nm로 하는 경우, 측면 절연층(262)의 높이를 10nm로 한다. 측면 절연층(262)의 재료나 형성 방법 등은, 상기 실시형태 1에서 나타낸 측면 절연층(112)과 같게 하면 좋다. 또한, 반도체 층(203)의 형성방법도, 상기 실시형태 1에서 나타낸 반도체 층(103)의 설명에 준한다.
다음, 반도체 층(203)을 국소적으로 박막화하여, 반도체 층(255)을 형성한다(도 10c 참조).
반도체 층(255)은, 반도체 층(203)을 선택적으로 에칭하여 국소적으로 박막화한다. 여기서, 도 10a의 OP 단면도에 나타내는 반도체 층(255)과, 상술한 도 8b에 나타내는 OP 단면도의 반도체 층(205)의 차이는, 측면 절연층과 접하는 영역의 반도체 층의 막 두께이다. 도 8b의 OP 단면도에서는, 반도체 층(205)의 단부는 박막화되지 않고, 저면(절연층(204)과 접하는 면)으로부터의 높이가, 측면 절연층과 박막화되지 않는 영역에서 거의 일치하는 것에 대하여, 도 10a의 OP 단면도에서는 반도체 층의 단부도 박막화되어, 저면(절연층(204)과 접하는 면)으로부터의 높이가 측면 절연층과 박막화된 영역에서 거의 일치한다. 또한, 적어도 반도체 층(255)에 있어서 소스 전극 또는 드레인 전극을 형성하는 도전층(222)과 접하는 영역은 박막화하지 않는 것으로 한다.
반도체 층(255)은, 반도체 층(203)을 선택적으로 레지스트 마스크(264)로 덮고, 상기 레지스트 마스크(264)로 덮이지 않는 반도체 층(203)을 에칭하여 국소적으로 박막화하여 형성한다. 이 때, 레지스트 마스크(264)로 덮이지 않는 영역에 있어서, 원하는 박 두께의 반도체 층이 잔존하도록 에칭 조건을 제어한다. 박막화하는 방법은, 상기 실시형태 1의 반도체 층(105)을 형성하는 방법과 같다. 에칭한 후, 형성된 반도체 층(255)은 요철을 가지고, 오목부가 박막화된 영역이 된다. 볼록부는, 레지스트 마스크(264)로 덮여, 박막화되지 않는 영역이며, 후에 도전 층(222)과 접한다. 원하는 형상의 반도체 층(255)을 형성한 후, 레지스트 마스크(264)는 제거한다. 또한, 반도체 층(255)의 막 두께는 0.5nm 내지 200nm, 바람직하게는 10nm 내지 50nm의 범위로 한다. 그리고, 반도체 층(255)에 있어서 박막화된 영역의 막 두께는 0.5nm 내지 30nm, 바람직하게는, 10nm 내지 25nm로 한다.
이 후, 반도체 층(255) 위에 절연층(214)을 형성하는 이후의 공정은, 도 9a 내지 도 9e에서 설명한 것과 같다.
또한, 도 10a에 나타내는 박막 트랜지스터(250)는, 상기 제작 방법에 한정되지 않는다. 섬 형상의 반도체 층(203) 및 그 측면과 접하고, 반도체 층 측면의 높이와 대략 일치하는 측면 절연층을 형성한 후, 반도체 층(203) 및 측면 절연층의 에칭 레이트가 대략 동일하게 되는 에칭 조건으로 반도체 층(203) 및 측면 절연층을 국소적으로 박막화함으로써, 도 10c에 나타내는 반도체 층(255)을 형성할 수도 있다.
본 발명을 적용하여 제작한 반도체 장치는, 반도체 층을 국소적으로 박막화하여, 상기 박막화한 영역에 채널 형성 영역을 형성한다. 따라서, 임계 값 이하의 값을 작게 하고, 트랜지스터의 임게 값 전압을 작게 할 수 있기 때문에, 반도체 장치의 동작 특성을 향상시킬 수 있다. 또한, 반도체 층의 단부에 기인한, 불량을 저감시킬 수 있기 때문에, 신뢰성이 높은 반도체 장치를 제작할 수 있다. 따라서, 반도체 장치의 고성능화가 가능하게 된다.
또한, 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역과, 소스 전극 또는 드레인 전극을 형성하는 도전층을 전기적으로 접속할 때에, 양자의 사이에 실리사이드 영역을 두는 구조로 한다. 그 결과, 콘택트 저항을 저감할 수 있기 때문에, 반도체 장치의 소비 전력을 저감시킬 수 있다.
또한, 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 상기 실시형태와 다른 구성의 반도체 장치의 예에 대해서, 도면을 사용하여 설명한다. 구체적으로는, 게이트 전극의 측면에 접하여 사이드 월 절연층을 형성하고, LDD 영역을 형성할 때의 도핑용 마스크로 하여 사이드 월 절연층을 사용하는 예를 나타낸다. 또한, 상기 실시형태 1 또는 실시형태 2와 중복하는 구성은, 간략화 및 일부 생략하여 설명한다.
기판(402) 위에 절연층(404)을 통하여 섬 형상의 반도체 층을 형성한 후, 상기 반도체 층의 측면과 접하는 측면 절연층(412)을 형성한다. 다음, 섬 형상의 반도체 층을 국소적으로 박막화하여 반도체 층(405)을 형성한다. 다음, 반도체 층(405) 및 측면 절연층(412) 위에 절연층(414)을 형성한다. 다음, 절연층(414)을 통하여 반도체 층(405) 위에 게이트 전극(419)으로서 기능하는 도전층(416), 도전층(418)을 적층 형성한다. 다음, 반도체 층(405)에 대하여 제 1 농도의 일 도전형을 부여하는 불순물 원소를 선택적으로 첨가하여, 한 쌍의 저농도 불순물 영역(407)과 채널 형성 영역(406)을 형성한다(도 13a 참조). 여기서는, 도전층(418)을 마스크로 하여, 자기정합적으로 한 쌍의 저농도 불순물 영역(407)과, 상기 한 쌍의 저농도 불순물 영역(407)의 사이에 위치하는 채널 형성 영역(406)을 형성한 다.
게이트 전극(419)을 형성하여, 한 쌍의 저농도 불순물 영역(407)을 형성하기 전까지는, 상기 실시형태 1에서 나타낸 기판(102), 절연층(104), 반도체 층(105), 측면 절연층(112), 절연층(114), 도전층(116), 도전층(118), 채널 형성 영역(106), 및 저농도 불순물 영역(107) 등의 설명에 준하기 때문에, 생략한다.
다음, 도전층(416) 및 도전층(418)의 측면과 접하는 사이드 월 절연층(426)을 형성한다. 그리고, 반도체 층(405)에 대해서 제 2 농도의 불순물 원소를 선택적으로 첨가하여, LDD 영역으로서 기능하는 저농도 불순물 영역(408)과, 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역(410)을 형성한다(도 13b 참조). 여기서는, 사이드 월 절연층(426) 및 게이트 전극(419)을 마스크로 하여, 자기정합적으로 LDD 영역으로서 기능하는 저농도 불순물 영역(408)과 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역(410)을 형성한다. 여기서, 제 1 농도의 불순물 원소 및 제 2 농도의 불순물 원소는, 동일한 도전형의 불순물 원소를 첨가하여, 예를 들면, p형을 부여하는 불순물 원소인 붕소(B), 알루미늄(Al), 갈륨(Ga), n형을 부여하는 불순물 원소인 인(P), 비소(As) 등을 첨가할 수 있다. 또한, 제 1 농도와 비교하여, 제 2 농도를 높여, 불순물 원소를 첨가한다. 즉, 고농도 불순물 영역(410)에는, 저농도 불순물 영역(407)과 비교하여 높은 농도의 불순물 원소가 포함되도록 한다.
여기서는, 사이드 월 절연층(426) 및 게이트 전극(419)을 마스크로 하여 불순물 원소를 첨가한다. 따라서, LDD 영역으로서 기능하는 저농도 불순물 영 역(408)은, 반도체 층(405)에 있어서 사이드 월 절연층(426) 및 도전층(416)이 겹치는 영역이며, 도전층(418)과 겹치지 않는 영역에 형성된다. 또한, 고농도 불순물 영역(410)은, 반도체 층(405)에 있어서 사이드 월 절연층(426) 및 게이트 전극(419)과 겹치지 않는 영역에 형성된다.
LDD 영역으로서 기능하는 저농도 불순물 영역(408)은, 드레인 영역 부근의 전계를 완화하는 효과가 있다. 따라서, 핫 캐리어의 발생을 억제할 수 있다.
또한, 채널 형성 영역(406)에 트랜지스터의 임계 값 전압을 제어하기 위한 일 도전형을 부여하는 불순물 원소를 첨가하여도 좋다. 채널 형성 영역(406)에 대한 불순물 원소의 첨가는, 게이트 전극(419)을 형성하기 전에 행하면 좋다.
또한, 일 도전형을 부여하는 불순물 원소를 첨가한 후, 열 처리를 행하여 첨가한 불순물 원소를 활성화하여도 좋다. 열 처리는, 레이저 빔의 조사, 또는 RTA 또는 퍼니스 어닐링로를 사용하여 행할 수 있고, 400℃ 내지 700℃, 바람직하게는 500℃ 내지 650℃의 온도범위로 행하면 좋다. 또한, 열 처리는 질소 분위기하에서 행하는 것이 바람직하다.
또한, 사이드 월 절연층(426)을 형성할 때의 에칭에 의하여, 하층의 절연층(414)도 에칭되어, 반도체 층(405)의 일부, 구체적으로는, 사이드 월 절연층(426)과 겹치지 않는 영역이 선택적으로 노출된다. 이 때, 에칭 조건에 따라, 반도체 층(405)의 상층도 에칭되어 막 두께가 감소하는 경우가 있다.
다음, 노출된 반도체 층(405) 위에 금속층을 형성한 후, 열 처리에 의하여 실리사이드 영역(424)을 형성한다(도 13c 참조).
실리사이드 영역(424)은, 적어도 노출시킨 반도체 층(405) 위에 금속층을 형성한 후, 열 처리를 행함으로써 형성할 수 있다. 여기서, 금속층은, 반도체 층과 반응하여 실리사이드를 형성하는 재료, 예를 들면, 니켈(Ni), 티타늄(Ti), 코발트(Co), 또는 백금(Pt) 등의 금속원소, 또는 상기 금속원소를 포함하는 합금재료를 사용하여, 스퍼터링법 등에 의하여 형성한다. 열 처리를 행함으로써 반도체 층(405) 및 금속층이 접하는 영역이 반응하여, 상기 영역의 반도체 층(405)의 일부가 실리사이드화하여 실리사이드 영역(424)이 형성된다. 이 때, 반도체 층(405)에 형성되는 고농도 불순물 영역(410)은, 그 일부가 실리사이드화되어 영역이 감소하여, 고농도 불순물 영역(411)이 된다. 또한, 실리사이드 영역은, 고농도 불순물 영역의 일부에 형성된다고도 말할 수 있다. 열 처리는, RTA 또는 퍼니스 어닐링로를 사용하면 좋다. 또한, 노출시킨 반도체 층(405) 위에 자연 산화막이 형성되는 경우는, 자연산화막을 제거한 후에 금속층을 형성한다.
또한, 실리사이드 영역(424)의 형상, 막 두께 등은, 반응시키는 금속층의 막 두께, 열 처리 온도, 또는 열 처리 시간 등을 적절히 제어함으로써 선택할 수 있다. 여기서는, 실리사이드 영역(424)은, 반도체 층(405)의 박막화된 영역의 막 두께 미만이 되도록 형성되는 예를 나타낸다. 물론, 반도체 층(405)에 있어서, 사이드 월 절연층(426) 및 게이트 전극(419)과 겹치지 않는 영역 전체가 실리사이드화된 실리사이드 영역을 형성하여도 좋다. 또한, 실리사이드 영역이, 사이드 월 절연층(426)의 아래의 반도체 층(405)까지 형성되어도 좋다. 또한, 실리사이드 영역(424)을 형성한 후, 미반응의 금속층은 웨트 에칭이나 드라이 에칭을 사용하여 제거한다. 또한, 반도체 층의 측면에는 측면 절연층이 형성되기 때문에, 미반응의 금속층을 에칭하여 제거할 때에 반도체 층의 측면까지 에칭되는 것을 방지할 수도 있다.
다음, 기판(402) 위에 형성된 절연층이나 도전층 등을 덮도록 절연층(420)을 형성한다. 다음, 실리사이드 영역(424)을 사이에 두고, 반도체 층(405)에 형성된 고농도 불순물 영역(411)과 전기적으로 접속되는 도전층(422)을 형성한다(도 13d 참조). 도전층(422)은, 소스 전극 또는 드레인 전극으로서 기능한다. 절연층(420), 도전층(422)은, 상기 실시형태 1에서 나타낸 절연층(120), 도전층(122)과 마찬가지로 형성하면 좋다.
또한, 도전층(422)은, 박막화되지 않는 영역의 반도체 층(405)에 형성된 실리사이드 영역(424)과 접하도록 형성된다. 따라서, 절연층(420)에 도전층(422)을 형성하는 개구를 형성할 때에 상기 개구 부근의 반도체 층이 제거되어 소실되는 것을 방지할 수 있고, 콘택트 저항의 증가를 방지할 수 있다. 그 결과, 제조공정에 있어서, 수율의 저하를 방지하고, 완성하는 반도체 장치의 고성능화를 실현할 수 있다. 또한, 본 실시형태에서는, 반도체 층 및 소스 전극 또는 드레인 전극으로서 기능하는 도전층을 전기적으로 접속시킬 때에, 실리사이드 영역을 사이에 두는 구성으로 한다. 따라서, 콘택트 저항의 저감을 도모할 수 있기 때문에, 저소비전력화를 가능하게 하여, 고성능화를 실현할 수 있다. 또한, 실리사이드 영역을 형성함으로써, 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역의 저저항화를 도모할 수 있다. 따라서, 온 전류의 저하를 억제할 수 있고, 반도체 장치의 동작 특성의 열화를 방지할 수 있다.
이상에 의하여, 본 발명을 적용한 박막 트랜지스터(400)를 형성할 수 있다. 또한, 본 실시형태에서 나타낸 트랜지스터의 구조는 일례이며, 도시한 구조로 한정되지 않는다.
본 발명을 적용하여 제작한 반도체 장치는, 반도체 층을 국소적으로 박막화하여, 상기 박막화한 영역에 채널 형성 영역을 형성한다. 따라서, 임계 값 이하의 값을 작게 하여, 트랜지스터의 임계 값 전압을 내릴 수 있기 때문에, 반도체 장치의 동작 특성을 향상시킬 수 있다. 또한, 소스 전극 또는 드레인 전극을 형성하는 도전층과 접속하는 영역은 박막화하지 않는 구성으로 하기 때문에, 콘택트 개구를 형성할 때의 반도체 층 소실 등의 불량을 방지할 수 있다. 또한, 소스 전극 또는 드레인 전극을 형성하는 도전층 및 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역을, 양자의 사이에 실리사이드 영역을 두는 구성으로 하기 때문에, 콘택트 저항을 저감할 수 있고, 반도체 장치의 저소비 전력화가 가능하게 된다. 또한, 반도체 층의 단부에 측면 절연층을 형성함으로써, 반도체 층의 형상에 기인하는 불량을 저감시킬 수 있고, 신뢰성이 높은 반도체 장치를 제작할 수 있다. 따라서, 반도체 장치의 고성능화가 가능하게 된다.
또한, 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태와, 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는, 상기 실시형태와 다른 구성의 반도체 장치의 예에 대해 서, 도면을 사용하여 설명한다. 구체적으로는, 트랜지스터의 임계 값 전압을 제어하기 위한 일 도전형을 부여하는 불순물 원소를 첨가하는 예에 대해서 설명한다. 또한, 상기 실시형태 1 내지 실시형태 3과 중복하는 구성은, 간략화 및 일부 생략하여 설명한다.
기판(602) 위에 제 1 절연층(604)을 형성한다(도 29a 참조).
기판(602)은, 유리 기판, 석영 기판, 사파이어 기판, 세라믹 기판, 또는 표면에 절연층이 형성된 금속 기판 혹은 규소 기판 등의 반도체 기판 등을 사용할 수 있다.
제 1 절연층(604)은, CVD법, 스퍼터링법, ALD법 등에 의하여, 산화규소, 질화규소, 산화질화규소, 질화산화규소 등을 사용하여 형성한다. 제 1 절연층(604)은, 하지 절연층으로서 기능한다. 구체적으로는, 기판(602)으로부터 반도체 층에 알칼리 금속 등이 확산하여, 반도체 층이 오염되는 것을 방지하는 블로킹 층으로서 기능한다. 또한, 기판(602)의 표면에 요철이 있는 경우는, 평탄화하는 층으로서도 기능할 수 있다. 또한, 하지 절연층으로서 기능하는 절연층은 단층 구조라도, 2층 이상의 적층 구조라도 좋다.
다음, 제 1 절연층(604)에 대해서 일 도전형을 부여하는 불순물 원소(606)를 첨가하여, 제 2 절연층(608)을 형성한다(도 29b 참조). 제 2 절연층(608)은, 첨가된 불순물 원소(606)를 포함하는 제 1 절연층(604)에 상당한다.
일 도전형을 부여하는 불순물 원소(606)로서는, 붕소(B), 알루미늄(Al), 갈륨(Ga) 등의 p형을 부여하는 원소, 인(P), 비소(As) 등의 n형을 부여하는 원소를 사용할 수 있다. 불순물 원소(606)는, 이온 주입법이나 열 확산법 등의 도핑법을 사용하여 첨가하면 좋다. 또한, 제 1 절연층(604)에 대하여 불순물 원소(606)를 첨가할 때, 하방의 기판(602)까지 불순물 원소(606)가 첨가되는 경우도 있다.
제 2 절연층(608) 위에 반도체 층(610)을 형성한다(도 29c 참조). 본 실시형태에서는, 반도체 층(610)으로서 비정질 반도체 층을 형성한다. 반도체 층은 규소를 주성분으로 하는 재료를 사용하여 형성하는 것이 바람직하고, 구체적으로는, 규소, 규소 게르마늄 등을 사용하여, CVD법이나 스퍼터링법에 의하여 형성할 수 있다. 또한, 게르마늄을 사용하여 형성하여도 좋다.
다음, 반도체 층(610)을 결정화하여, 결정성을 가지는 반도체 층(614)을 형성한다. 반도체 층(614)에는, 결정화를 할 때의 열 처리에 의하여, 제 2 절연층(608)에 포함되는 불순물 원소(606)가 확산된다(도 29d 참조). 반도체 층의 결정화법으로서는, 레이저 결정화법, 순간 열 어닐링(RTA) 또는 퍼니스 어닐링로를 사용하는 열 결정화법, 결정화를 조장하는 금속원소를 사용하는 결정화법 또는 그들의 방법을 조합한 방법 등을 적용한다. 자세한 결정화법의 설명은, 상기 실시형태 1에 준한다. 예를 들면, 본 실시형태에서는, CW 레이저를 사용하여 결정화를 행할 수 있다. 이 때, 레이저 빔(612)의 조사에 의하여 제 2 절연층(608)에 포함되는 불순물 원소(606)가 반도체 층(610)에 확산하여, 결정성을 가지는 반도체 층(614)이 형성된다. 반도체 층(614)에는, 제 2 절연층(608)으로부터 확산된 불순물 원소(606)가 포함되고, 상기 불순물 원소에 의하여 임계 값 전압을 제어할 수 있다.
반도체 층(614)에 포함되는 불순물 원소의 농도는, 원하는 임계 값 전압에 따라 다르다. 예를 들면, p형을 부여하는 불순물 원소가 포함되는 경우, 약 1×1016cm-3 내지 1×1018cm-3 정도가 되도록 하면 좋다. 반도체 층(614)의 일부는 후에 채널 형성 영역을 형성하기 때문에, 반도체 층(614)에 소정의 농도의 불순물 원소를 확산시킴으로써, 강제적으로 트랜지스터의 임계 값 전압을 시프트시켜, 원하는 임계 값 전압으로 할 수 있다.
또한, 제 2 절연층(608)은, 결정화할 때의 열 처리에 의하여 포함된 불순물 원소(606)가 반도체 층에 확산된다. 따라서, 반도체 층 결정화한 후의 제 2 절연층(608)은, 포함되는 불순물 원소의 농도가 감소한다.
이상으로 얻어진 결정성의 반도체 층(614)을 원하는 형상으로 가공함으로써, 실시형태 1 내지 실시형태 3에 있어서의 반도체 장치의 반도체 층으로서 사용할 수 있다.
본 실시형태에 의하면, 하지 절연층에 불순물 원소를 첨가하여, 결정화를 이용하여 상기 불순물 원소를 반도체 층에 간접적으로 첨가할 수 있다. 따라서, 반도체 층에 직접 불순물 원소를 도핑법 등에 의하여 첨가하지 않아도 되기 때문에, 도핑할 때에 생기는 결함 등도 방지할 수 있고, 반도체 층의 결정성에 영향을 끼치는 것을 방지할 수 있다. 또한, 결정화하기 위한 열 처리에 의하여, 불순물 원소의 활성화도 행할 수 있다.
또한, 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는, 상기 실시형태와 다른 반도체 장치 및 그 제작 방법의 예에 대해서, 도 15a 내지 도 22b를 사용하여 설명한다. 구체적으로는, 다른 도전형의 박막 트랜지스터를 구비하는 반도체 장치의 예를 나타낸다.
도 15a 내지 도 15c는, 본 실시형태에서 나타내는 반도체 장치의 상면도 및 단면도이며, 복수의 트랜지스터를 구비하는 반도체 장치의 구성을 나타낸다. 도 15a는 상면도, 도 15b는 도 15a에 있어서의 파선A1B1간의 단면도를 나타내고, 도 15c는 도 15a에 있어서의 파선A2B2간의 단면도를 나타낸다. 또한, 도 15a는, 일부 박막 등의 구성요소를 생략한다.
도 15a 내지 도 15c에 나타내는 반도체 장치는, 기판(800) 위에 절연층(802)을 통하여 섬 형상으로 형성된 반도체 층(805), 반도체 층(813)과, 상기 반도체 층(805, 813) 위에 절연층(822)을 통하여 형성된 게이트 전극을 형성하는 도전층(824), 도전층(826)과, 상기 도전층(826) 위에 절연층(836), 절연층(838)을 통하여 형성된 소스 전극 또는 드레인 전극을 형성하는 도전층(840)을 가진다(도 15a 내지 도 15c 참조).
게이트 전극은, 도전층(824) 및 도전층(826)의 적층 구조로 형성된다. 도전층(824, 826)은, 섬 형상의 반도체 층(805, 813)을 각각 가로지르도록 형성된다. 또한, 도전층(824) 및 도전층(826)의 측면에 접하여 사이드 월 절연층(828)이 형성된다. 또한, 여기서는 게이트 전극을 도전층(824, 826)의 2층 구조의 적층 구조로 형성하는 예를 나타내지만, 본 발명은 특별히 한정되지 않고, 게이트 전극은 단층 구조라도 좋고, 3층 이상의 적층 구조라도 좋다. 또한, 게이트 전극을 적층 구조로 하는 경우, 하층의 도전층의 폭이 커지도록 하여도 좋다. 또한, 게이트 전극으로서 형성되는 도전층의 측면을 테이퍼 형상으로 하여도 좋고, 2층 이상의 도전층의 적층 구조로서 각 층으로 테이퍼 각도가 다르도록 하여도 좋다. 또한, 후에 실리사이드 영역을 형성하지 않는 경우에는, 사이드 월 절연층(828)을 형성하지 않아도 좋다.
섬 형상으로 형성된 반도체 층(805)은, 국소적으로 박막화된 영역을 가진다. 반도체 층(805)은, 채널 형성 영역(806)과, LDD 영역으로서 기능하는 한 쌍의 저농도 불순물 영역(808)과, 소스 영역 또는 드레인 영역으로서 기능하는 한 쌍의 고농도 불순물 영역(810)과, 고농도 불순물 영역(810)에 접하는 실리사이드 영역(861)을 가진다. 채널 형성 영역(806)은, 절연층(822)을 통하여 도전층(824, 826)과 겹치는 영역의 반도체 층(805)에 있어서 국소적으로 박막화된 영역에 형성된다. 저농도 불순물 영역(808)은, 절연층(822)을 통하여 사이드 월 절연층(828)과 겹치는 영역의 반도체 층(805)에 형성된다. 고농도 불순물 영역(810)은, 절연층(822)을 통하여 도전층(824, 826) 및 사이드 월 절연층(828)과 겹치지 않는 영역의 반도체 층(805)에 형성된다. 또한, 반도체 층(805)에 있어서, 절연층(822)을 통하여 도전층(824, 826) 및 사이드 월 절연층(828)과 겹치지 않는 영역이며, 고농도 불순물 영역(810) 위에 접하여 실리사이드 영역(861)이 형성된다. 또한, 실리사이드 영역(861)은, 고농도 불순물 영역(810)의 일부라고도 말할 수 있다.
실리사이드 영역(861)은, 적어도 그 일부가 박막화되지 않는 영역의 반도체 층(805)에 형성된다. 또한, 여기서는, 실리사이드 영역(861)을, 박막화되는 영역의 반도체 층(805)의 막 두께 미만이 되도록 형성하는 예를 나타내지만, 특별히 한정되지 않는다. 예를 들면, 사이드 월 절연층(828)과 겹치지 않는 영역의 반도체 층(805)의 일부 또는 전체에, 상면으로부터 하면까지의 전체를 실리사이드화한 실리사이드 영역을 형성하여도 좋다. 여기서, 상면이란 반도체 층(805)에 있어서 실리사이드화하기 위한 금속층이 형성되는 면이며, 하면이란, 절연층(802)과 접하는 면이다. 또한, 실리사이드 영역의 일부가, 사이드 월 절연층(828)의 아래의 반도체 층(805)(다만, 채널 형성 영역(806)은 제외한다)까지 형성되어도 좋다.
또한, 게이트 절연층으로서 기능하는 절연층(822)은, 반도체 층(805)과 사이드 월 절연층(828) 및 게이트 전극을 형성하는 도전층(824, 826)이 겹치는 영역에만 형성된다. 또한, 실리사이드 영역(861)을 형성하지 않는 경우에는, 게이트 절연층으로서 기능하는 절연층(822)이 반도체 층 전체를 덮도록 형성하여도 좋다. 또한, 소스 전극 또는 드레인 전극으로서 기능하는 도전층(840)은, 실리사이드 영역(861)에 접하여, 상기 실리사이드 영역(861)을 사이에 두고 고농도 불순물 영역(810)과 전기적으로 접속된다.
채널 형성 영역(806)은 한 쌍의 고농도 불순물 영역(810)의 사이에 존재하고, 저농도 불순물 영역(808)은 채널 형성 영역(806)과 고농도 불순물 영역(810)의 사이에 각각 위치한다. 즉, 채널 형성 영역(806)은, 한 쌍의 고농도 불순물 영역(810)의 사이, 및 한 쌍의 저농도 불순물 영역(808)의 사이에 위치하여, 한 쌍의 저농도 불순물 영역(808)에 접하여 형성된다. 또한, 고농도 불순물 영역(810)은, 저농도 불순물 영역(808)과 비교하여, 높은 농도로 일 도전형을 부여하는 불순물 원소가 첨가된다. 또한, 반도체 층(805)의 측면에 접하여, 측면 절연층(812)이 형성된다.
마찬가지로, 섬 형상으로 형성된 반도체 층(813)은, 국소적으로 박막화된 영역을 가진다. 반도체 층(813)은, 채널 형성 영역(814)과, LDD 영역으로서 기능하는 저농도 불순물 영역(816)과, 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역(818) 위에 접하는 실리사이드 영역(863)을 가진다. 채널 형성 영역(814)은, 절연층(822)을 통하여 도전층(824, 826)과 겹치는 영역의 반도체 층(813)에 형성된다. 또한, 채널 형성 영역(814)은, 국소적으로 박막화된 영역의 반도체 층(813)에 형성된다. 저농도 불순물 영역(816)은, 절연층(822)을 통하여 사이드 월 절연층(828)과 겹치는 영역의 반도체 층(813)에 형성된다. 고농도 불순물 영역(818)은, 절연층(828)과 겹치는 영역의 반도체 층(813)에 형성된다. 고농도 불순물 영역(818)은, 절연층(822)을 통하여 도전층(824, 826), 및 사이드 월 절연층(828)과 겹치지 않는 영역의 반도체 층(813)에 형성된다. 또한, 반도체 층(813)에 있어서, 절연층(822)을 통하여 도전층(824), 도전층(826) 및 사이드 월 절연층(828)과 겹치지 않는 영역이며, 고농도 불순물 영역(818) 위에 접하여 실리사이드 영역(863)이 형성된다. 또한, 실리사이드 영역(863)은, 고농도 불순물 영역의 일부라고도 말할 수 있다.
실리사이드 영역(863)은, 적어도 그 일부가 박막화되지 않는 영역의 반도체 층(813)에 형성된다. 또한, 여기서는, 실리사이드 영역(863)을, 박막화되는 영역 의 반도체 층(813)의 막 두께 미만이 되도록 형성하는 예를 나타내지만, 특별히 한정되지 않는다. 예를 들면, 사이드 월 절연층(828)과 겹치지 않는 영역의 반도체 층(813)의 일부 또는 전체에, 상면으로부터 하면까지의 전체를 실리사이드화한 실리사이드 영역을 형성하여도 좋다. 여기서, 상면이란, 반도체 층(813)에 있어서, 실리사이드화하기 위한 금속층이 형성되는 면이며, 하면이란, 절연층(802)과 접하는 면이다. 또한, 실리사이드 영역의 일부가 사이드 월 절연층(828)의 아래의 반도체 층(813)(다만, 채널 형성 영역(814)은 제외한다)까지 형성되어도 좋다.
또한, 게이트 전극으로서 기능하는 절연층(822)은, 반도체 층(813)과, 사이드 월 절연층(828) 및 게이트 전극을 형성하는 도전층(824, 826)이 겹치는 영역에만 형성된다. 또한, 실리사이드 영역(863)을 형성하지 않는 경우에는, 게이트 절연층으로서 기능하는 절연층(822)이 반도체 층 전체를 덮도록 형성하여도 좋다. 또한, 소스 전극 또는 드레인 전극으로서 기능하는 도전층(840)은 실리사이드 영역(863)에 접하여, 상기 실리사이드 영역(863)을 사이에 두어 고농도 불순물 영역(810)과 전기적으로 접속된다.
채널 형성 영역(814)은, 고농도 불순물 영역(818)의 사이에 위치하고, 저농도 불순물 영역(816)은 채널 형성 영역(814)과 고농도 불순물 영역(818)의 사이에 각각 위치한다. 즉, 채널 형성 영역(814)은, 한 쌍의 고농도 불순물 영역(818)의 사이, 및 한 쌍의 저농도 불순물 영역(816)의 사이에 위치하여, 한 쌍의 저농도 불순물 영역(816)에 접하여 형성된다. 또한, 고농도 불순물 영역(818)은, 저농도 불순물 영역(816)과 비교하여 높은 농도로 일 도전형을 부여하는 불순물 원소가 첨가 된다. 또한, 반도체 층(813)의 측면에 접하여, 측면 절연층(820)이 형성된다.
본 실시형태에 있어서, 반도체 층(805) 및 반도체 층(813)에는, 각각 다른 도전형의 불순물 원소가 첨가되는 것으로 한다. 즉, 저농도 불순물 영역(808) 및 고농도 불순물 영역(810)은, 저농도 불순물 영역(816) 및 고농도 불순물 영역(818)과 다른 도전형을 부여하는 불순물 원소가 첨가된다. 또한, 실리사이드 영역(861)에도, 실리사이드 영역(863)과 다른 도전형을 부여하는 불순물 원소가 첨가되는 경우도 있다.
반도체 층(805) 및 반도체 층(813)과, 게이트 전극을 형성하는 도전층(824, 826)의 사이에는, 절연층(822)이 형성된다. 절연층(822)은, 게이트 전극층으로서 기능한다. 또한, 반도체 층(805)의 측면과 접하여 측면 절연층(812)이 형성되고, 마찬가지로, 반도체 층(813)의 측면과 접하여 측면 절연층(820)이 형성된다. 또한, 도 15a와 도 15c에 나타내는 바와 같이, 게이트 전극을 형성하는 도전층(824, 826)이 가로지르는 영역의 반도체 층(805)에서는, 반도체 층(805) 및 그 측면과 접하여 형성된 측면 절연층(812) 위에 게이트 절연층으로서 기능하는 절연층(822)이 형성된다. 마찬가지로, 반도체 층(813)에 있어서 게이트 전극을 형성하는 도전층(824, 826)이 가로지르는 영역에서는, 반도체 층(813) 및 그 측면과 접하여 형성된 측면 절연층(820) 위에 게이트 절연층으로서 기능하는 절연층(822)이 형성된다. 따라서, 반도체 층(805) 및 반도체 층(813)의 단부, 특히 반도체 층(805) 및 반도체 층(813)에 있어서, 게이트 전극을 형성하는 도전층(824, 826)이 가로지르는 영역(게이트 전극이 반도체 층 단부를 넘는 영역)에 있어서의 절연층의 피복불량에 기인한 불량, 예를 들면, 반도체 층과 게이트 전극의 단락, 리크 전류의 발생, 정전파괴 등을 방지할 수 있다. 그 결과, 완성하는 반도체 장치의 신뢰성을 향상시킬 수 있다.
소스 전극 또는 드레인 전극을 형성하는 도전층(840)은, 절연층(836), 절연층(838)에 형성된 개구를 통하여 반도체 층(805)에 형성된 고농도 불순물 영역(810), 반도체 층(813)에 형성된 고농도 불순물 영역(818)과 전기적으로 접속되도록 형성된다. 이 때, 도전층(840) 및 고농도 불순물 영역(810)은, 실리사이드 영역(861)을 사이에 두어 접속된다. 마찬가지로, 도전층(840) 및 고농도 불순물 영역(818)은, 실리사이드 영역(863)을 사이에 두어 접속된다. 또한, 도전층(840)은, 반도체 층(805) 및 반도체 층(813)에 있어서 박막화되지 않는 영역에 접한다. 또한, 도 15a 내지 도 15c에 나타내는 바와 같이, 반도체 층(805)에 형성된 고농도 불순물 영역(810)과, 반도체 층(813)에 형성되어, 고농도 불순물 영역(810)과 도전형이 다른 고농도 불순물 영역(818)을 전기적으로 접속함으로써, CMOS 회로를 형성하여도 좋다.
다음, 도 15a 내지 도 15c에서 나타낸 반도체 장치의 제작 방법의 일례에 관하여 도면을 사용하여 설명한다.
우선, 기판(800) 위에 절연층(802)을 통하여 섬 형상의 반도체 층(801), 섬 형상의 반도체 층(803)을 형성한다(도 16a, 도 20a, 도 21a 참조).
기판(800)은, 절연 표면을 가지는 기판을 사용하면 좋다. 예를 들면, 유리 기판, 석영 기판, 사파이어 기판, 세라믹 기판, 표면에 절연층이 형성된 금속기판 등을 사용할 수 있다.
절연층(802)은, CVD법이나 스퍼터링법이나 ALD법을 사용하여, 산화규소, 질화규소, 산화질화규소, 질화산화규소 등의 재료를 사용하여 형성한다. 절연층(802)은, 기판(800)으로부터 반도체 층(801, 803)에 알칼리 금속 등이 확산하여, 반도체 층(801, 803)이 오염되는 것을 방지하는 블로킹 층으로서 기능한다. 또한, 기판(800)의 표면에 요철이 있는 경우, 평탄화하는 층으로서도 기능할 수 있다. 또한, 절연층(802)은, 기판(800)으로부터의 불순물 확산이나 기판(800) 표면의 요철이 문제가 되지 않으면, 형성하지 않아도 좋다. 또한, 여기서는, 하지 절연층을 단층 구조로 하지만, 2층 이상의 적층 구조로 하여도 좋다.
반도체 층(801, 803)은, CVD법이나 스퍼터링법을 사용하여, 규소, 게르마늄, 규소 게르마늄 등의 규소를 주성분으로 하는 재료를 사용하여 형성하는 것이 바람직하다. 예를 들면, 반도체 층(801, 803)은, 규소를 주성분으로 하는 재료를 사용하여 비정질 반도체 층을 형성하고, 상기 비정질 반도체 층을 결정화시킨 후에 선택적으로 에칭함으로써, 섬 형상의 반도체 층을 형성할 수 있다. 비정질 반도체 층을 결정화하는 경우는, 레이저 결정화법, RTA, 또는 퍼니스 어닐링로를 사용하는 열 결정화법, 결정화를 조장하는 금속원소를 사용하는 열 결정화 법, 또는 이들의 방법을 조합하여 행할 수 있다. 또한, 레이저 결정화법을 행하는 경우, CW 레이저나 반복 주파수가 10MHz 이상의 펄스 레이저를 사용하면, 일 방향으로 긴 결정립을 형성할 수 있기 때문에, 바람직하다. 반도체 층(801, 803)의 막 두께는, 10nm 내지 200nm, 바람직하게는, 30nm 내지 50nm의 범위로 형성한다.
또한, 반도체 층(801, 803)은, 단부가 테이퍼 형상이 되도록 형성하여도 좋고, 수직 형상이 되도록 형성하여도 좋다. 반도체 층의 단부의 형상은, 에칭 조건을 적절히 선택함으로써 제어할 수 있다.
또한, 여기서는, 다양한 결정화법을 사용하여 반도체 층(801, 803)을 형성하는 예를 나타내지만, 이러한 박막 프로세스 대신, 절연 표면에 단결정 반도체 층을 형성한 SOI 기판을 사용하여도 좋다. 이 경우, 절연 표면에 형성된 단결정 반도체 층이 반도체 층(801, 803)이 된다.
다음, 반도체 층(801)의 측면과 접하는 측면 절연층(812), 및 반도체 층(803)의 측면과 접하는 측면 절연층(820)을 형성한다(도 16b, 도 20a, 도 21b 참조).
측면 절연층(812), 측면 절연층(820)은, 섬 형상으로 형성된 반도체 층(801) 및 반도체 층(803)을 덮고 묻도록 절연층을 형성하여, 상기 절연층을 수직방향을 주체로 한 이방성 에칭을 행함으로써 선택적으로 에칭하여 반도체 층(801, 803)의 측면과 접하는 영역만 잔존시켜 형성할 수 있다.
구체적으로는, 우선, 반도체 층(801) 및 반도체 층(803)을 묻도록 절연층을 형성한다. 상기 절연층은, CVD법이나 스퍼터링법을 사용하여, 산화규소, 질화규소, 산화질화규소, 질화산화규소, SiOF, SiOC, DLC, 다공성 실리카 등의 재료를 사용하여 형성한다. 바람직하게는, 후에 반도체 층(801) 및 반도체 층(803) 위에 형성하는 절연층(822)과 비교하여 유전율이 작은 층을 형성하면, 반도체 층 단부의 형상에 기인하는 전계 집중을 완화할 수 있다. 또한, 반도체 층(801, 803) 위를 덮도록 형성하는 절연층은, 적어도 반도체 층(801, 803)의 단부를 충분히 피복할 수 있는 막 두께로 형성하여, 바람직하게는, 반도체 층(801, 803)의 1.5배 내지 3배의 막 두께로 형성한다.
다음, 반도체 층(801) 및 반도체 층(803)을 덮도록 형성한 절연층을 수직 방향을 주체로 한 이방성 에칭을 행함으로써 선택적으로 에칭하여, 측면 절연층(812, 820)을 형성한다. 측면 절연층(812, 820)은, 둥그스름해진 형상이라도, 모서리를 가지는 형상으로 하여도 좋다. 바람직하게는, 측면 절연층(812, 820)의 코너(corner)부를 완만한 형상으로 함으로써, 상층에 적층시키는 층의 피복성을 양호하게 할 수 있다.
또한, 측면 절연층(812, 820)을 형성할 때의 에칭의 영향에 의하여, 반도체 층(801, 803)의 일부가 비정질화할 경우가 있다. 이 경우, 반도체 층(801, 803)의 비정질화된 영역을 선택적으로 에칭하여도 좋다. 또한, 레이저 빔의 조사, 또는 RTA 또는 퍼니스 어닐링로를 사용하여 열 처리를 행하여, 반도체 층(801, 803)을 재결정화하여도 좋다. 또한, 반도체 층에 일 도전형을 부여하는 불순물 원소를 첨가하여 불순물 영역을 형성한 후, 불순물 영역을 활성화하기 위한 열 처리와 조합하여 재결정화하여도 좋다.
다음, 반도체 층(801) 및 반도체 층(803)을 국소적으로 박막화하여, 반도체 층(805) 및 반도체 층(813)을 형성한다(도 16c, 도 20b, 도 21c 참조).
반도체 층(805)은 반도체 층(801)을 선택적으로 에칭함으로써 국소적으로 박막화한다. 마찬가지로, 반도체 층(813)은, 반도체 층(803)을 선택적으로 에칭함으 로써 국소적으로 박막화한다. 이 때, 박막화하고 싶지 않는 영역은, 레지스트 마스크(849)로 덮는다. 또한, 레지스트 마스크로 덮이지 않는 영역에 있어서, 원하는 막 두께의 반도체 층이 잔존하도록, 에칭 조건을 제어할 필요가 있다. 반도체 층(801, 803)의 에칭은, 레지스트 마스크(849)가 형성된 측으로부터 절연층(802)측으로 수직 방향을 주체로 하여 행해지는 것이 바람직하다. 에칭한 후, 형성된 반도체 층(805) 및 반도체 층(813)은 오목부를 가지고, 상기 오목부가 박막화된 영역이 된다. 또한, 반도체 층을 에칭한 후, 레지스트 마스크(849)는 제거한다.
반도체 층(805) 및 반도체 층(813)의 막 두께의 범위는, 0.5nm 내지 200nm, 바람직하게는, 10nm 내지 50nm로 한다. 그리고, 반도체 층(805) 및 반도체 층(813)의 박막화된 영역의 막 두께 범위는 0.5nm 내지 30nm, 바람직하게는, 10nm 내지 25nm로 한다.
또한, 반도체 층(801, 803)을 박막화할 때, 레지스트 마스크(849)로 덮이지 않는 영역의 측면 절연층(112)도 대략 같은 높이가 되도록 에칭하는 것이 바람직하다(도 20b, 도 21c 참조). 이것은, 반도체 층(801, 803) 및 측면 절연층(812, 820)의 에칭 레이트가 대략 같게 되는 에칭 조건으로 한다. 즉, 에칭의 선택비율이 1에 가까운 조건으로 하면 좋다.
또한, 후에 완성하는 박막 트랜지스터의 임계 값 전압을 제어하기 위하여, 반도체 층(805, 813)에 저농도의 일 도전형을 부여하는 불순물 원소를 첨가하여도 좋다. 이 경우는, 완성하는 박막 트랜지스터의 채널 형성 영역에도 불순물 원소가 첨가되게 된다. 일 도전형을 부여하는 불순물 원소로서는, 인(P)이나 비소(As) 등 의 n형을 부여하는 불순물 원소, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등의 p형을 부여하는 불순물 원소를 사용할 수 있다. 예를 들면, 불순물 원소로서, 붕소를 1×1016cm-3 내지 1×1018cm-3의 농도로 반도체 층(805, 813)에 포함되도록 첨가할 수 있다. 이 때, 반도체 층(805, 813)에는, 다른 농도의 불순물 원소를 첨가하여도 좋고, 다른 도전형의 불순물 원소를 첨가하여도 좋다.
다음, 반도체 층(805) 및 그 측면과 접하는 측면 절연층(812), 반도체 층(813) 및 그 측면과 접하는 측면 절연층(820) 위에 절연층(822)을 형성한다(도 16d, 도 21d 참조).
절연층(822)은, CVD법이나 스퍼터링법, ALD법에 의하여, 산화규소, 질화규소, 산화질화규소, 질화산화규소, 질화알루미늄 등의 재료를 사용하여 형성한다. 바람직하게는, 반도체 층(805)의 측면과 접하는 측면 절연층(812), 및 반도체 층(813)의 측면과 접하는 측면 절연층(820)보다 유전율이 큰 재료를 사용하여 형성하면 좋다. 절연층(822)은, 상술한 재료 중의 하나, 또는 복수를 사용하여 단층 구조 또는 적층 구조로 형성한다. 또한, 절연층(822)은, 고밀도 플라즈마 처리에 의한 반도체 층(805, 813)의 고상산화 또는 고상질화로 형성하여도 좋다. 절연층(822)은, 게이트 절연층으로서 기능한다. 절연층(822)의 막 두께는 1nm 내지 50nm, 바람직하게는, 1nm 내지 20nm, 보다 바람직하게는, 1nm 내지 10nm로 한다.
다음, 절연층(822)을 통하여 반도체 층(805), 반도체 층(813) 위에 게이트 전극으로서 기능하는 도전층(824), 도전층(826)을, 각각 적층하여 형성한다(도 17a, 도 20c, 도 22a 참조). 또한, 게이트 전극을 형성하는 도전층(824, 826)은, 반도체 층(805, 813)에 있어서, 국소적으로 박막화된 영역 위에 형성한다.
게이트 전극을 형성하는 도전층은, CVD법이나 스퍼터링법에 의하여, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 크롬(Cr), 알루미늄(Al), 구리(Cu), 또는 니오븀(Nb) 등의 금속 원소, 또는 상기 금속 원소를 포함하는 합금 재료 또는 화합물 재료를 사용하여 기판 전면에 도전층을 형성한 후, 상기 도전층을 선택적으로 에칭하여 형성할 수 있다. 또한, 인 등의 일 도전형을 부여하는 불순물 원소가 첨가된 다결정 규소로 대표되는 반도체 재료를 사용하여 형성할 수도 있다. 또한, 게이트 전극을 형성하는 도전층은 단층 구조라도, 3층 이상의 적층 구조라도 좋다. 또한, 게이트 전극의 측면을 테이퍼 형상으로 하여도 좋다. 게이트 전극을 도전층의 적층 구조로 할 경우, 하층의 도전층의 폭을 크게 하여도 좋고, 각 층의 측면을 다른 각도의 테이퍼 형상으로 하여도 좋다.
본 실시형태에서는, 도전층을 기판 위 전면에 성막한 후, 상기 도전층을 선택적으로 에칭하여 원하는 형상으로 가공하여 도전층(824, 826)을 형성한다. 여기서는, 섬 형상의 반도체 층(805, 813)을 분리한 도전층이 각각 가로지르도록, 기판 전면에 형성한 도전층을 에칭가공한다. 이 때, 분리한 도전층은, 섬 형상의 반도체 층(805, 813)과 겹치지 않는 영역에서 일체로 되도록 가공한다. 즉, 연속하는 도전층으로부터 분지(分枝)한 2개의 도전층이 각각 섬 형상의 반도체 층(805, 813)을 가로지르도록 형성된다.
다음, 반도체 층(813) 위를 덮도록 레지스트 마스크(850)를 선택적으로 형성하고, 상기 레지스트 마스크(850), 도전층(824) 및 도전층(826)을 마스크로 하여, 반도체 층(805)에 제 1 농도의 일 도전형을 부여하는 불순물 원소(851)를 첨가하여, 불순물 영역(807)을 형성한다(도 17b, 도 20c 참조). 여기서는, 도전층(824, 826)을 마스크로 하여, 불순물 원소(851)를 첨가하여, 자기정합적으로 한 쌍의 불순물 영역(807)과 상기 한 쌍의 불순물 영역(807)의 사이에 위치하는 채널 형성 영역(806)을 형성한다. 불순물 원소(851)로서는, 인이나 비소 등의 n형을 부여하는 불순물 원소, 붕소나 알루미늄, 갈륨 등의 p형을 부여하는 불순물 원소 등을 사용할 수 있다. 여기서는, 불순물 원소(851)로서, 인(P)을 첨가한다. 또한, 불순물 영역(807)은, 후의 LDD 영역으로서 기능하는 저농도 불순물 영역의 일부를 형성한다. 또한, 도전층(824, 826)의 아래의 반도체 층(805)에는, 채널 형성 영역(806)이 형성된다. 따라서, 채널 형성 영역(806)은, 국소적으로 박막화된 영역의 반도체 층(805)에 형성된다.
다음, 반도체 층(805) 위를 덮도록 레지스트 마스크(852)를 선택적으로 형성하고, 상기 레지스트 마스크(852), 도전층(824), 도전층(826)을 마스크로 하여, 반도체 층(813)에 제 2 농도의 일 도전형을 부여하는 불순물 원소(853)를 첨가하여, 불순물 영역(815)을 형성한다(도 17c, 도 20c 참조). 여기서는, 도전층(824, 826)을 마스크로 하여 불순물 원소(853)를 첨가하여, 자기정합적으로 한 쌍의 불순물 영역(815)과 상기 한 쌍의 불순물 영역(815)의 사이에 위치하는 채널 형성 영역(814)을 형성한다. 불순물 원소(853)는, 먼저 반도체 층(805)에 첨가한 불순물 원소(851)와 다른 도전형의 원소를 첨가하는 것으로 한다. 본 실시형태에서는, 붕소(B)를 첨가한다. 또한, 불순물 영역(815)은, 후의 LDD 영역으로서 기능하는 저 농도 불순물 영역의 일부를 형성한다. 또한, 도전층(824, 826)의 아래의 반도체 층(813)에는, 채널 형성 영역(814)이 형성된다. 따라서, 채널 형성 영역(814)은, 국소적으로 박막화된 영역의 반도체 층(813)에 형성된다.
다음, 도전층(824) 및 도전층(826)의 측면과 접하는 사이드 월 절연층(828)을 형성한다(도 17d, 도 20c, 도 22a 참조). 사이드 월 절연층(828)은, CVD법이나 스퍼터링법에 의하여 산화규소, 질화규소, 산화질화규소, 질화산화규소 등의 무기재료, 유기수지 등의 유기 재료를 사용하여, 단층 구조 또는 적층 구조 등의 절연층을 형성하고, 상기 절연층을 수직 방향을 주체로 한 이방성 에칭에 의하여 선택적으로 에칭하여, 도전층(824) 및 도전층(826)의 측면에 형성할 수 있다. 여기서는, 사이드 월 절연층(828)은, 도전층(824, 826)의 측면과 접하지 않는 면을 만곡 형상으로 형성한다. 구체적으로는, 임의의 곡률을 가지고, 접하는 도전층(824, 826)의 측면에 대하여 볼록 형상으로 만곡하도록 형성한다. 물론, 본 발명은, 특별히 한정되지 않고, 사이드 월 절연층(828)은, 둥그스름해진 형상이 아니라, 모서리를 가지는 형상으로 하여도 좋다. 또한, 사이드 월 절연층(828)은, LDD 영역으로서 기능하는 저농도 불순물 영역을 형성할 때의 도핑용 마스크로 하여 사용할 수 있다.
또한, 사이드 월 절연층(828)을 형성할 때의 에칭에 의하여, 하층의 절연층(822)도 에칭하여 , 반도체 층(805) 및 반도체 층(813)의 일부, 자세히 설명하면 사이드 월 절연층(828)과 겹치지 않는 영역을 선택적으로 노출시킨다. 절연층(822)은, 사이드 월 절연층(828) 및 도전층(824, 826), 반도체 층(805) 또는 반 도체 층(813)이 겹치는 영역에 잔존한다. 또한, 사이드 월 절연층(828)을 형성할 때의 에칭 조건에 따라, 반도체 층(805, 813) 상층도 에칭되어 막 두께가 감소하는 경우도 있다.
다음, 반도체 층(813) 위를 덮도록 레지스트 마스크(854)를 선택적으로 형성한다. 상기 레지스트 마스크(854), 도전층(824, 826) 및 그 측면에 접하는 사이드 월 절연층(828)을 마스크로 하여, 반도체 층(805)에 제 3 농도의 일 도전형을 부여하는 불순물 원소(855)를 첨가한다(도 18a, 도 20d 참조). 여기서는, 도전층(824, 826) 및 그 측면에 접하는 사이드 월 절연층(828)을 마스크로 하여 반도체 층(805)에 불순물 원소(855)를 첨가하여, 자기정합적으로 한 쌍의 고농도 불순물 영역(809), 한 쌍의 저농도 불순물 영역(808)을 형성한다. 고농도 불순물 영역(809)은, 소스 영역 또는 드레인 영역으로서 기능하고, 저농도 불순물 영역(808)은, LDD 영역으로서 기능한다. 불순물 원소(855)는, 먼저 반도체 층(805)에 첨가한 불순물 원소(851)와 같은 도전형의 불순물 원소를 첨가하는 것으로 한다. 본 실시형태에서는, 인(P)을 첨가한다. 또한, 제 1 농도와 비교하여, 제 3 농도를 높여 불순물 원소를 첨가한다. 따라서, 고농도 불순물 영역(809)에는, 저농도 불순물 영역(808)과 비교하여 높은 농도의 불순물 원소가 첨가된다.
다음, 반도체 층(805) 위를 덮도록 레지스트 마스크(856)를 선택적으로 형성한다. 상기 레지스트 마스크(856), 도전층(824, 826) 및 그 측면과 접하는 사이드 월 절연층(828)을 마스크로 하여, 반도체 층(813)에 제 4 농도의 일 도전형을 부여하는 불순물 원소(857)를 첨가한다(도 18b, 도 20d 참조). 여기서는, 도전층(824, 826) 및 그 측면에 접하는 사이드 월 절연층(828)을 마스크로 하여 반도체 층(813)에 불순물 원소(857)를 첨가하여, 자기정합적으로 한 쌍의 고농도 불순물 영역(817), 한 쌍의 저농도 불순물 영역(816)을 형성한다. 고농도 불순물 영역(817)은 소스 영역 또는 드레인 영역으로서 기능하고, 저농도 불순물 영역(816)은 LDD 영역으로서 기능한다. 불순물 원소(857)는, 먼저 반도체 층(813)에 첨가한 불순물 원소(853)와 같은 도전형의 불순물 원소를 첨가하는 것으로 한다. 본 실시형태에서는, 붕소(B)를 첨가한다. 또한, 제 2 농도와 비교하여, 제 4 농도를 높여 불순물 원소를 첨가한다. 따라서, 고농도 불순물 영역(817)에는, 저농도 불순물 영역(816)과 비교하여 높은 농도의 불순물 원소가 첨가된다.
이상에 의하여, 반도체 층(805)에 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역(809)과, LDD 영역으로서 기능하는 저농도 불순물 영역(808)과, 채널 형성 영역(806)이 형성된다. 또한, 반도체 층(813)에 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역(817)과, LDD 영역으로서 기능하는 저농도 불순물 영역(816)과, 채널 형성 영역(814)이 형성된다. 본 실시형태에서는, 채널 형성 영역(806, 814)은, 도전층(824, 826)을 사용하여 자기정합적으로 형성할 수 있다. 또한, 저농도 불순물 영역(808, 816)은, 도전층(824, 826) 및 그 측면과 접하는 사이드 월 절연층(828)을 사용하여 자기정합적으로 형성할 수 있다.
다음, 노출시킨 반도체 층(805, 813) 위에 금속층(860)을 형성한다(도 19a 참조).
금속층(860)은, 적어도 노출시킨 반도체 층(805, 813) 위에 형성한다. 여기 서는, 기판 전면에 금속층(860)을 형성한다. 금속층(860)은, 반도체 층과 반응하여 실리사이드를 형성하는 재료를 사용하여 형성하면 좋고, 예를 들면, 니켈, 티타늄, 코발트, 백금 등의 금속 원소 또는 상기 금속 원소를 포함하는 합금 재료를 사용하여, 스퍼터링법에 의하여 형성하면 좋다. 또한, 금속층(860)의 막 두께는, 형성하고 싶은 실리사이드 영역의 형상, 막 두께 등에 의하여 적절히 선택하면 좋다. 금속층(860)을 형성할 때에, 노출시킨 반도체 층 위에 자연산화막이 형성되는 경우는, 자연 산화막을 제거한 후에 형성한다.
다음, 열 처리를 행함으로써, 반도체 층(805)의 일부에 실리사이드 영역(861), 반도체 층(813)의 일부에 실리사이드 영역(863)을 형성한다(도 19b, 도 20e 참조).
실리사이드 영역(861, 863)은, 열 처리를 행함으로써, 반도체 층(805) 및 금속층(860), 반도체 층(813) 및 금속층(860)이 접하는 영역이 반응하여, 상기 영역의 반도체 층의 일부가 실리사이드화하여 형성된다. 또한, 본 실시형태에서는, 반도체 층(805)에 형성되는 고농도 불순물 영역(809)의 일부가 실리사이드화되어 영역이 감소하고, 고농도 불순물 영역(810)이 된다. 마찬가지로, 반도체 층(813)에 형성되는 고농도 불순물 영역(817)의 일부가 실리사이드화되어 영역이 감소하고, 고농도 불순물 영역(818)이 된다. 또한, 실리사이드 영역은, 고농도 불순물 영역의 일부에 형성된다고도 말할 수 있다. 열 처리는, RTA 또는 퍼니스 어닐링로를 사용하면 좋다.
또한, 실리사이드 영역(861, 863)의 막 두께, 형상 등은, 금속층(860)의 막 두께, 열 처리의 시간, 열 처리의 온도 등을 적절히 제어함으로써, 선택할 수 있다. 본 실시형태에서는, 실리사이드 영역(861, 863)은, 각각 반도체 층(805, 813)의 박막화된 영역의 막 두께 미만이 되도록 형성되는 예를 나타낸다. 또한, 반도체 층(805, 813)에 있어서, 게이트 전극을 형성하는 도전층(824, 826) 및 그 측면과 접하는 사이드 월 절연층(828)과 겹치지 않는 영역 전체를 실리사이드화하여도 좋다. 또한, 사이드 월 절연층(828)과 겹치는 영역까지 들어가 실리사이드 영역이 형성되어도 좋지만, 채널 형성 영역까지는 실리사이드화되지 않도록 한다.
원하는 실리사이드 영역(861, 863)을 형성한 후, 미반응의 금속층을 에칭에 의하여 제거한다. 예를 들면, 본 실시형태에서는, 기판 전면에 금속층을 형성하기 때문에, 절연층(802), 측면 절연층(812, 820), 사이드 월 절연층(828), 도전층(826) 위에 형성된 금속층을 제거한다. 또한, 실리사이드 영역(861, 863) 위에 미반응의 금속층이 잔존하는 경우는, 그 금속층도 제거한다.
다음, 기판(800) 위에 형성된 절연층이나 도전층 등을 덮도록 절연층(836), 절연층(838)을 형성하고, 상기 절연층(838) 위에 반도체 층(805)에 형성된 고농도 불순물 영역(810), 반도체 층(813)에 형성된 고농도 불순물 영역(818)과 전기적으로 접속되는 도전층(840)을 형성한다(도 19c, 도 20e, 도 22b 참조). 도전층(840)은 소스 전극 또는 드레인 전극으로서 기능한다.
절연층(836, 838)은, CVD법이나 스퍼터링법, ALD법, 도포법 등에 의하여, 산화규소, 질화규소, 산화질화규소, 질화산화규소 등의 산소 또는 질소를 포함하는 무기 절연재료나, DLC(다이아몬드 라이크 카본) 등의 탄소를 포함하는 절연재료, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조사이클로부텐, 아크릴 등의 유기절연재료 또는 실록산 수지 등의 실록산 재료를 사용하여 형성한다. 또한, 실록산 재료란, Si-O-Si 결합을 포함하는 재료를 상당한다. 실록산은, 규소(Si)와 산소(O)의 결합으로 골격구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들면, 알킬기, 방향족 탄화수소)가 사용된다. 치환기로서, 플루오르기를 사용할 수도 있다. 또한, 치환기로서, 적어도 수소를 포함하는 유기기와, 플루오르기를 사용하여도 좋다. 또한, 절연층(836, 838)은, CVD법이나 스퍼터링법, ALD법을 사용하여 절연층을 형성한 후, 상기 절연층에 산소 분위기하 또는 질소 분위기하에서 고밀도 플라즈마 처리를 행함으로써, 형성하여도 좋다. 여기서는, 도전층(826) 등의 상층에 절연층(836, 838)의 2층의 적층 구조를 형성하지만, 단층 구조라도, 3층 이상의 적층 구조라도 좋다.
도전층(840)은, CVD법이나 스퍼터링법을 사용하여, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 규소(Si) 등의 금속원소, 또는 상기 금속원소를 포함하는 합금 재료 또는 화합물 재료를 사용하여, 단층 구조 또는 적층 구조로 형성한다. 알루미늄을 포함하는 합금 재료로서는, 예를 들면, 알루미늄을 주성분으로 하여 니켈을 포함하는 재료, 또는 알루미늄을 주성분으로 하여, 니켈과, 탄소와 규소의 한쪽 또는 양쪽 모두를 포함하는 합금재료를 들 수 있다. 도전층(840)은, 예를 들면, 배리어 층과 알루미늄 규소(Al-Si)층과 배리어 층의 적층 구조, 배리어 층과 알루미늄 규소(Al-Si)층과 질화 티타늄층과 배리어 층 의 적층 구조를 채용할 수 있다. 또한, 배리어 층이란, 티타늄, 티타늄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어지는 박막에 상당한다. 알루미늄이나 알루미늄규소는 저항값이 낮고, 저비용이기 때문에, 도전층(840)을 형성하는 재료로서 최적이다. 또한, 상층과 하층에 배리어 층을 형성하면, 알루미늄이나 알루미늄규소의 힐록의 발생을 방지할 수 있기 때문에 바람직하다.
도전층(840)은, 박막화되지 않는 영역의 반도체 층(805)과 접하여 전기적으로 접속되도록 형성한다. 마찬가지로, 반도체 층(813)에 있어서도, 박막화되지 않는 영역과 접하여 전기적으로 접속되도록 형성한다. 이렇게 함으로써, 도전층(840)을 형성하기 위하여 절연층(836, 838)에 개구를 형성할 때에, 반도체 층(805, 813)이 일부 소실하는 바와 같은 불량을 방지할 수 있고, 제조 공정에 있어서의 수율의 저하를 방지할 수 있다. 또한, 도전층(840)은, 실리사이드 영역(861) 또는 실리사이드 영역(863)을 사이에 두고, 고농도 불순물 영역(810) 또는 고농도 불순물 영역(818)과 전기적으로 접속되기 때문에, 콘택트 저항(도전층 및 반도체 층의 접촉저항)을 저감할 수 있고, 소비전력을 저감시킬 수 있다.
이상에 의하여, 반도체 층(805)을 사용하여 형성된 n채널형 트랜지스터(870) 및 반도체 층(813)을 사용하여 형성된 p채널형 트랜지스터(880)를 구비하는 반도체 장치를 제작할 수 있다. 본 실시형태에서는, 반도체 층(805)에 형성된 고농도 불순물 영역(810)과 전기적으로 접속되는 도전층(840)과, 반도체 층(813)에 형성된 고농도 불순물 영역(818)과 전기적으로 접속되는 도전층(840)을 전기적으로 접속시킴으로써, n채널형 트랜지스터 및 p채널형 트랜지스터를 가지는 CMOS 회로를 형성 한다.
또한, 본 실시형태에서는, 각각 다른 도전형을 가지는 2개의 박막 트랜지스터를 구비하는 CMOS 회로를 제작하는 예를 나타내지만, 본 발명은 특별히 한정되지 않는다. 예를 들면, 복수의 n채널형 박막 트랜지스터를 구비하는 nMOS회로, 복수의 p채널형 박막 트랜지스터를 구비하는 pMOS회로 등을 제작할 수도 있다. nMOS회로, pMOS회로 등은, 반도체 층에 첨가하는 불순물 원소를 적절히 선택하면 좋다. 또한, 본 발명에 관한 CMOS회로를 구성하는 박막 트랜지스터는, 본 실시형태에 나타내는 박막 트랜지스터의 구성에 한정되지 않고, 다른 실시형태에서 나타낸 박막 트랜지스터를, 적절히 적용할 수 있다.
본 발명을 적용한 반도체 장치는, 임계 값 이하의 값을 작게 하여, 임계 값 전압을 내릴 수 있고, 반도체 장치의 동작 특성을 향상시킬 수 있다. 또한, 반도체 층의 단부의 형상 및 특성 등의 영향에 의한 불량을 방지, 저감할 수 있기 때문에, 반도체 장치의 신뢰성을 향상시킬 수도 있다. 또한, 반도체 층 및 전극(배선)의 콘택트 저항을 저감할 수 있기 때문에, 저소비전력화를 실현할 수 있다. 따라서, 반도체 장치의 고성능화가 가능하게 된다.
또한, 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태와, 적절히 조합할 수 있다.
(실시형태 6)
본 발명에 관한 반도체 장치는, CPU(중앙연산회로: Central Processing Unit) 등의 집적회로에 적용할 수 있다. 본 실시형태에서는, 도 15a 내지 도 15c 에 나타낸 반도체 장치를 적용한 CPU의 예에 관하여, 도면을 사용하여 이하에 설명한다.
도 23에 나타내는 CPU(3660)는, 기판(3600) 위에 연산회로(ALU:Arithmetic Logic Unit)(3601), 연산회로용 제어회로부(ALU Controller)(3602), 명령해석부(Instruction Decoder)(3603), 인터럽트 컨트롤러(Interrupt Controller)(3604), 타이밍 제어부(Timing Controller)(3605), 레지스터(Register)(3606), 레지스터 제어부(Register Controller)(3607), 버스 인터페이스(Bus I/F)(3608), 재기록할 수 있는 ROM(3609), ROM 인터페이스(ROM I/F)(3620)를 주로 가진다. 또한, ROM(3609) 및 ROM 인터페이스(3620)는, 다른 칩에 형성하여도 좋다. 이들 CPU(3660)를 구성하는 다양한 회로는, 상기 실시형태 1 내지 실시형태 5에 나타내는 박막 트랜지스터, 상기 박막 트랜지스터를 조합한 CMOS회로, nMOS회로, pMOS회로 등을 사용하여 구성할 수 있다.
또한, 도 23에 나타내는 CPU(3660)는, 그 구성을 간략화하여 나타낸 일례이며, 실제의 CPU는 그 용도에 따라, 다종다양한 구성을 가진다. 따라서, 본 발명을 적용하는 CPU의 구성은, 도 23에 나태내는 것에 한정되지 않는다.
버스 인터페이스(3608)를 통하여 CPU(3660)에 입력된 명령은, 명령해석부(3603)에 입력되어, 디코딩된 후, 연산회로용 제어회로부(3602), 인터럽트 컨트롤러(3604), 레지스터 제어부(3607), 타이밍 제어부(3605)에 입력된다.
연산회로용 제어회로부(3602), 인터럽트 컨트롤러(3604), 레지스터 제어부(3607), 타이밍 제어부(3605)는, 디코딩된 명령에 따라, 각종 제어를 행한다. 구체적으로는, 연산회로용 제어회로부(3602)는, 연산회로(3601)의 구동을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(3604)는, CPU(3660)의 프로그램 실행중에 외부의 입출력 정치나, 주변회로로부터의 인터럽트 요구를, 그 우선도(優先度)나 마스크 상태로부터 판단하여, 처리한다. 레지스터 제어부(3607)는, 레지스터(3606)의 어드레스를 생성하여, CPU의 상태에 따라 레지스터(3606)의 판독이나 기록을 행한다.
또한, 타이밍 제어부(3605)는, 연산회로부(3601), 연산회로용 제어회로부(3602), 명령해석부(3603), 인터럽트 컨트롤러(3604), 레지스터 제어부(3607)의 구동의 타이밍을 제어하는 신호를 생성한다. 예를 들면, 타이밍 제어부(3605)는, 기준 클록 신호 CLK1(3621)에 의거하여, 내부 클록 신호 CLK2(3622)를 생성하는 내부 클록 생성부를 구비하여, 내부 클록신호 CLK2를 상기 각종 회로에 공급한다.
또한, 도 24에는, 화소부와 CPU, 그 이외의 회로가 동일 기판에 형성된 표시장치, 이른바 시스템 온 패널을 나타낸다. 기판(3700) 위에 화소부(3701), 상기 화소부(3701)가 가지는 화소를 선택하는 주사선 구동회로(3702)와, 선택된 화소에 비디오 신호를 공급하는 신호선 구동회로(3703)가 형성된다. 주사선 구동회로(3702), 및 신호선 구동회로(3703)로부터 리드(lead)되는 배선에 의하여, CPU(3704), 그 이외의 회로, 예를 들면, 컨트롤 회로(3705)가 접속된다. 또한, 컨트롤 회로에는, 인터페이스가 포함된다. 그리고, 기판의 단부에 FPC단자와의 접속부를 형성하여, 외부신호와 주고받기를 행한다.
그 이외의 회로로서는, 컨트롤 회로(3705) 이외에, 영상 신호 처리회로, 전 원회로, 계조전원회로, 비디오 RAM, 메모리(DRAM, SRAM, PROM) 등을 형성할 수 있다. 또한, 이들의 회로는, IC 칩에 의하여 형성하여, 기판 위에 실장하여도 좋다. 또한, 반드시 주사선 구동회로(3702), 및 신호선 구동회로(3703)를 동일한 기판에 형성할 필요는 없고, 예를 들면, 주사선 구동회로(3702)만을 동일 기판에 형성하고, 신호선 구동회로(3703)를 IC 칩에 의하여 형성하고, 실장하여도 좋다.
또한, 본 실시형태에서는, 본 발명에 관한 반도체 장치를 CPU에 적용하는 예를 설명하지만, 본 발명은 특별히 한정되지 않는다. 예를 들면, 본 발명에 관한 반도체 장치는, 유기 발광 소자, 무기 발광 소자, 또는 액정소자 등을 구비한 표시장치의 화소부 및 구동회로부 등에 적용할 수 있다. 또한, 그 이외에도, 본 발명을 적용하여, 디지털 카메라 등의 카메라, 카 오디오 등의 음향재생장치, 노트형 퍼스널 컴퓨터, 게임 기기, 휴대정보단말(휴대전화기, 휴대형 게임기 등), 가정용 게임기 등의 기록매체를 구비한 화상재생장치 등을 제작할 수도 있다.
본 발명을 적용한 반도체 장치는, 임계 값 이하의 값을 작게 하여, 임계 값 전압을 내릴 수 있다. 또한, 리크 전류를 저감할 수 있다. 따라서, 동작특성 및 신뢰성이 향상되어, 고속의 회로구동 및 저소비 전력화를 실현할 수 있다.
또한, 상기 실시형태 2 내지 실시형태 5에 나타낸 바와 같은 실리사이드 영역을 가지는 구성의 트랜지스터를 적용한 경우, 콘택트 저항을 저감할 수 있기 때문에, 신호지연 등을 방지할 수 있다. 따라서, 보다 고속의 회로구동을 할 수 있다.
(실시형태 7)
본 실시형태에서는, 상기 실시형태에서 나타낸 반도체 장치의 사용형태의 일례에 대해서 설명한다. 구체적으로는, 비접촉으로 데이터의 입출력을 할 수 있는 반도체 장치의 적용예에 관하여, 도면을 사용하여 이하에 설명한다. 비접촉으로 데이터의 입출력을 할 수 있는 반도체 장치는, 이용의 형태에 의하여, RFID 태그, ID 태그, IC 태그, IC 칩, RF 태그, 무선 태그, 전자 태그, 또는 무선 칩이라고도 불린다.
본 실시형태에서 나타내는 반도체 장치의 상면 구조의 일례에 대해서, 도 26a를 참조하여 설명한다. 도 26a 내지 도 26c에 나타내는 반도체 장치(2180)는, 메모리부나 로직부를 구성하는 복수의 박막 트랜지스터 등의 소자가 형성된 박막 집적회로(2131)와, 안테나로서 기능하는 도전층(2132)을 포함한다. 안테나로서 기능하는 도전층(2132)은, 박막 집적 회로(2131)에 전기적으로 접속된다. 박막 집적 회로(2131)에는, 상기 실시형태 1 내지 실시형태 4에서 나타낸 본 발명에 관한 박막 트랜지스터를 적용할 수 있다.
또한, 도 26b와 도 26c에 도 26a의 단면의 모식도를 나타낸다. 안테나로서 기능하는 도전층(2132)은, 메모리부 및 로직부를 구성하는 소자의 상방에 형성하면 좋고, 예를 들면, 상기 실시형태 5에서 나타낸 구조의 상방에, 절연층(2130)을 통하여 안테나로서 기능하는 도전층(2132)을 형성할 수 있다(도 26b 참조). 그 이외에도, 안테나로서 기능하는 도전층(2132)을 기판(2133)에 별도 형성한 후, 상기 기판(2133) 및 박막 집적 회로(2131)를, 도전층(2132)이 사이에 위치하도록 점착하여 형성할 수 있다(도 26c 참조). 도 26c에서는, 절연층(2130) 위에 형성된 도전 층(2136)과 안테나로서 기능하는 도전층(2132)이 접착성을 가지는 수지(2135) 중에 포함되는 도전성 입자(2134)를 통하여 전기적으로 접속되는 예를 나타낸다.
또한, 본 실시형태에서는, 안테나로서 기능하는 도전층(2132)을 코일상태로 형성하여, 전자유도방식 또는 전자결합방식을 적용하는 예를 나타내지만, 본 발명의 반도체 장치는 이것으로 한정되지 않고, 마이크로파 방식을 적용할 수도 있다. 마이크로파 방식의 경우는, 사용하는 전자파의 파장에 의하여, 안테나로서 기능하는 도전층(2132)의 형상을 적절히 결정하면 좋다.
예를 들면, 반도체 장치(2180)에 있어서의 신호의 전송방식으로서, 마이크로파 방식(예를 들면, UHF 대역(860MHz 대역 내지 960MHz 대역), 2.45GHz 대역 등)을 적용하는 경우에는, 신호의 전송에 사용하는 전자파의 파장을 고려하여 안테나로서 기능하는 도전층의 길이 등의 형상을 적절히 설정하면 좋다. 예를 들면, 안테나로서 기능하는 도전층을 선형(예를 들면, 다이폴 안테나(도 27a 참조)), 평탄한 형상(예를 들면, 패치 안테나(도 27b 참조)) 또는 리본형의 형상(도 27c 내지 도 27d 참조) 등으로 형성할 수 있다. 또한, 안테나로서 기능하는 도전층(2132)의 형상은 직선 형상에 한정되지 않고, 전자파의 파장을 고려하여 곡선 형상이나 지그재그 형상 또는 이들을 조합한 형상으로 형성하여도 좋다.
안테나로서 기능하는 도전층(2132)은, CVD법, 스퍼터링법, 스크린인쇄나 그라비아인쇄 등의 인쇄법, 액적토출법, 디스팬서법, 도금법 등을 사용하여, 도전성 재료에 의하여 형성한다. 도전성 재료는 알루미늄(Al), 티타늄(Ti), 은(Ag), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo) 등의 금속원소, 또는 상기 금속원소를 포함하는 합금재료 또는 화합물 재료로, 단층 구조 또는 적층 구조로 형성한다.
예를 들면, 스크린인쇄법을 사용하여 안테나로서 기능하는 도전층(2132)을 형성하는 경우에는 입경이 수nm에서 수십㎛ 도전체 입자를 유기수지에 용해 또는 분산시킨 도전성의 페이스트를 선택적으로 인쇄함으로써 설치할 수 있다. 도전체 입자로서는 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo) 및 티타늄(Ti) 등의 어느 하나 이상의 금속입자나 할로겐화은의 미립자, 또는 분산성 나노입자를 사용할 수 있다. 또한, 도전성 페이스트에 포함되는 유기수지는 금속입자의 결합제(binder), 용매, 분산제 및 피복재로서 기능하는 유기수지로부터 선택된 하나 또는 복수를 사용할 수 있다. 대표적으로는 에폭시 수지, 실리콘 수지 등의 유기 수지를 들 수 있다. 또한, 도전층을 형성할 때는, 도전성의 페이스트를 압출한 후에 소성하는 것이 바람직하다. 예를 들면, 도전성의 페이스트의 재료로서, 은을 주성분으로 하는 미립자(예를 들면 입경 1nm 이상 100nm 이하의 미립자)를 사용하는 경우, 150℃ 내지 300℃의 온도범위에서 소성함으로써 경화시켜 도전층을 얻을 수 있다. 또한, 땜납이나 납프리의 땜납을 주성분으로 하는 미립자를 사용하여도 좋고, 이 경우는 입경 20㎛ 이하의 미립자를 사용하는 것이 바람직하다. 땜납이나 납프리 땜납은 저비용이라는 이점을 가진다.
본 발명을 적용한 반도체 장치는 저소비전력화를 실현할 수 있다. 따라서, 본 실시형태에서 나타내는 바와 같은 비접촉으로 데이터의 입출력을 할 수 있고, 소형의 반도체 장치로 하는 경우에 유효하다.
다음, 본 실시형태에 관한 반도체 장치의 동작예에 대해서 설명한다.
반도체 장치(2180)는 비접촉으로 데이터를 교신하는 기능을 가지고, 고주파회로(81), 전원회로(82), 리셋회로(83), 클록발생회로(84), 데이터 복조회로(85), 데이터 변조회로(86), 다른 회로의 제어를 행하는 제어회로(87), 기억회로(88) 및 안테나(89)를 가진다(도 28a 참조). 고주파회로(81)는 안테나(89)로부터 신호를 수신하고, 데이터 변조회로(86)로부터 수신한 신호를 안테나(89)로부터 출력하는 회로이다. 전원회로(82)는 수신신호로부터 전원전위를 생성하는 회로이고, 리셋회로(83)는 리셋신호를 생성하는 회로이다. 클록발생회로(84)는 안테나(89)로부터 입력된 수신신호를 기초로 각종 클록신호를 생성하는 회로이고, 데이터 복조회로(85)는 수신신호를 복조하여 제어회로(87)에 출력하는 회로이다. 데이터 변조회로(86)는 제어회로(87)로부터 수신한 신호를 변조하는 회로이다. 또한, 제어회로(87)로서는 예를 들면, 코드추출회로(91), 코드판정회로(92), CRC 판정회로(93) 및 출력 유닛회로(94)가 설치되어 있다. 또한, 코드추출회로(91)는 제어회로(87)에 보내진 명령에 포함되는 복수의 코드를 각각 추출하는 회로이고, 코드판정회로(92)는 추출된 코드와 레퍼런스에 상당하는 코드를 비교하여 명령의 내용을 판정하는 회로이고, CRC 판전회로(93)는 판정된 코드에 의거하여 송신 에러 등의 유무를 검출하는 회로이다. 도 28a에서는, 제어회로(87) 이외에, 아날로그 회로인 고주파 회로(81), 전원회로(82)를 포함한다.
다음에, 상술한 반도체 장치의 동작의 일례에 대해서 설명한다. 우선, 안테나(89)에 의하여 무선신호가 수신된다. 무선신호는 고주파회로(81)를 통하여 전원 회로(82)에 보내지고, 고전원전위(이하, VDD라고 기재한다)가 생성된다. VDD는 반도체 장치(2180)가 가지는 각 회로에 공급된다. 또한, 고주파회로(81)를 통하여 데이터 복조회로(85)에 보내진 신호는 복조된다(이하, 복조신호라고 기재한다). 또한, 고주파 회로(81)를 통하여 리셋회로(83) 및 클록발생회로(84)를 통과한 신호 및 복조신호는 제어회로(87)에 보내진다. 제어회로(87)에 보내진 신호는 코드추출회로(91), 코드판정회로(92) 및 CRC 판정회로(93) 등에 의하여 해석된다. 그리고, 해석된 신호에 따라서, 기억회로(88) 내에 기억되어 있는 반도체 장치의 정보가 출력된다. 출력된 반도체 장치의 정보는 출력 유닛회로(94)를 통하여 부호화된다. 또한, 부호화된 반도체 장치(2180)의 정보는 데이터 변조회로(86)를 통하여, 안테나(89)에 의하여 무선신호에 실려 송신된다. 또한, 반도체 장치(2180)를 구성하는 복수의 회로에서는, 저전원전위(이하, VSS)는 공통이고, VSS는 GND로 할 수 있다.
이와 같이, 리더/라이터로부터 반도체 장치(2180)에 신호를 보내고, 상기 반도체 장치(2180)로부터 보내진 신호를 리더/라이터로 수신함으로써, 반도체 장치의 데이터를 판독할 수 있다.
또한, 반도체 장치(2180)는 각 회로로의 전원전압의 공급을 전원(배터리)을 탑재하지 않고 전자파에 의하여 행하는 타입으로 하여도 좋고, 전원(배터리)을 탑재하여 전자파와 전원(배터리)에 의하여 각 회로에 전원전압을 공급하는 타입으로 하여도 좋다.
다음에, 비접촉으로 데이터의 입출력이 가능한 반도체 장치의 사용형태의 일례에 대해서 설명한다. 표시부(3210)를 포함하는 휴대단말의 측면에는 리더/라이 터(3200)가 설치되고, 물품(3220)의 측면에는 반도체 장치(3230)가 형성된다(도 28b 참조). 물품(3220)이 포함하는 반도체 장치(3230)에 리더/라이터(3200)를 가까이 대면, 표시부(3210)에 물품의 원재료나 원산지, 생산 공정마다의 검사 결과나 유통 과정의 이력 등, 더욱 상품의 설명 등의 상품에 관한 정보가 표시된다. 또한, 상품(3260)을 벨트 컨베이어에 의하여 반송할 때에, 리더/라이터(3240)와, 상품(3260)에 형성된 반도체 장치(3250)를 사용하여, 상기 상품(3260)을 검품할 수 있다(도 28c 참조). 반도체 장치(3230), 반도체 장치(3250)로서는, 상술한 반도체 장치(2180)를 적용할 수 있다. 이와 같이, 시스템에 본 발명에 관련된 반도체 장치를 활용함으로써, 정보의 취득을 간단히 행할 수 있고, 고기능화와 고부가가치화를 실현한다. 또한, 본 발명에 관련된 반도체 장치는, 저소비 전력화를 실현할 수 있기 때문에, 물품에 형성하는 반도체 장치를 소형화할 수 있다.
또, 상술한 것 이외에도 본 발명에 관한 반도체 장치의 용도는 광범위에 걸쳐, 비접촉으로 대상물의 이력 등의 정보를 명확히 하여, 생산·관리 등에 도움이 되는 상품이면 어떠한 것에도 적용할 수 있다. 예를 들면, 지폐, 동전, 유가 증권류, 증서류, 무기명채권류, 포장용 용기류, 서적류, 기록매체, 신변용품, 탈것류, 식품류, 의류, 보건용품류, 생활용품류, 약품류 및 전자기기 등에 설치하여 사용할 수 있다. 이들의 예에 관하여 도 25a 내지 도 25h를 사용하여 설명한다.
지폐, 동전은 시장에 유통되는 금전으로, 특정한 지역에서 화폐와 같이 통용되는 것(금권), 기념 코인 등을 포함한다. 유가 증권류는 수표, 증권, 약속어음 등을 가리킨다(도 25a 참조). 증서류는 운전 면허증, 주민등록증 등을 가리킨다 (도 25b 참조). 무기명채권류는 우표, 쌀상품권, 각종 기프트권 등을 가리킨다(도 25c 참조). 포장용 용기류는 도시락 등의 포장지, 페트병 등을 가리킨다(도 25d 참조). 서적류는 서적, 책 등을 가리킨다(도 25e 참조). 기록매체는 DVD 소프트, 비디오테이프 등을 가리킨다(도 25f 참조). 탈것류는 자전거 등의 차량, 선박 등을 가리킨다(도 25g 참조). 신변용품은 가방, 안경 등을 가리킨다(도 25h 참조). 식품류는 식료품, 음료 등을 가리킨다. 의류는 의복, 신발 등을 가리킨다. 보건용품류는 의료기구, 건강기구 등을 가리킨다. 생활용품류는 가구, 조명기구 등을 가리킨다. 약품류는 의약품, 농약 등을 가리킨다. 전자기기는 액정표시장치, EL표시장치, 텔레비전장치(텔레비전 수상기, 박형텔레비전 수상기), 휴대전화기 등을 가리킨다.
지폐, 동전, 유가 증권류, 증서류, 무기명채권류 등에 반도체 장치(2180)를 형성함으로써, 위조를 방지할 수 있다. 또한, 포장용용기류, 서적류, 기록매체 등, 신변용품, 식품류, 생활용품류, 전자기기 등에 반도체 장치(2180)를 설치함으로써, 검품 시스템이나 렌탈점의 시스템 등의 효율화를 도모할 수 있다. 탈것류, 보건용품류, 약품류 등에 반도체 장치(2180)를 설치함으로써, 위조나 도난을 방지할 수 있다. 또한, 약품류이면, 약의 오용을 방지할 수 있다. 반도체 장치(2180)의 설치법으로서는 물품의 표면에 붙이거나, 물품에 넣거나 하여 형성한다. 예를 들면, 책이면 종이에 넣으면 좋고, 유기수지로 되는 패키지이면 유기수지에 넣으면 좋다.
이와 같이, 포장용용기류, 기록매체, 신변용품, 식품류, 의류, 생활용품류, 전자기기 등에 반도체장치를 형성함으로써, 검품 시스템이나 렌탈점의 시스템 등의 효율화를 도모할 수 있다. 또한 탈것류에 반도체장치를 형성함으로써, 위조나 도난을 방지할 수 있다. 또한, 동물 등의 생물에 넣음으로써, 개개의 생물의 식별을 용이하게 할 수 있다. 예를 들면, 가축 등의 생물에 센서를 구비한 반도체장치를 넣거나, 또는 부착함으로써, 나이나 성별 또는 종류 등은 물론 체온 등의 건강 상태를 용이하게 관리하는 것이 가능해진다.
또한, 본 실시형태는, 상기 실시형태와 자유롭게 조합하여 행할 수 있다.
(실시형태 8)
본 실시형태에서는, 상기 실시형태와 다른 구성의 반도체 장치의 예에 대해서, 도 30a 내지 도 30c를 사용하여 설명한다. 구체적으로는, 반도체 장치로서, 불휘발성 반도체 기억 장치의 하나인, 메모리 트랜지스터의 예를 설명한다.
본 실시형태에서 나타내는 메모리 트랜지스터는, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)와 유사한 구조를 가지고, 전하를 장기간 축적할 수 있는 영역이 채널 형성 영역 위에 형성된다. 이 전하 축적 영역은 절연층 위에 형성되고, 주위와 절연분리되기 때문에, 부유 게이트 전극이라고도 불린다. 부유 게이트 전극 위에는, 절연층을 통하여 제어 게이트 전극을 구비한다.
상기와 같은 구조를 가지는 메모리 트랜지스터는, 제어 게이트 전극에 인가하는 전압에 의하여, 부유 게이트 전극에 전하를 축적시키고, 또 방출시키는 동작이 행해진다. 즉, 부유 게이트 전극에 유지시키는 전하의 출입에 의하여, 데이터를 기억하는 구조가 된다. 부유 게이트 전극에 대한 전하의 주입이나 끌어냄은, 채널 형성 영역이 형성되는 반도체 층과, 제어 게이트 전극의 사이에 고전압을 인가한다. 이 때, 채널 형성 영역 위의 절연층에는, Fowler-Nordheim형(F-N형) 터널전류(NAND형)나, 열 전자(NOR형)가 흐른다고 한다. 채널 형성 영역 위에 형성되는 절연층은, 터널 절연층이라고도 불린다.
도 30a 내지 도 30c에, 본 실시형태에 관한 반도체 장치인 불휘발성 반도체 기억 장치의 주요한 구성을 설명하기 위한 상면도 및 단면도를 나타낸다. 도 30a 내지 도 30c는, 특히, 메모리 트랜지스터의 구성을 나타내고, 도 30a는 상면도, 도 30b는 도 30a에 있어서의 파선OP간의 단면도, 도 30c는 도 30a에 있어서의 파선QR간의 단면도를 나타낸다. 또한, 도 30a는, 일부 박막 등을 생략한다.
도 30a 내지 도 30c에 나타내는 불휘발성 반도체 기억 장치는, 기판(502) 위에 절연층(504)을 통하여 형성된 메모리 트랜지스터(500)를 가진다. 메모리 트랜지스터(500)는, 섬 형상으로 형성된 반도체 층(505)과, 상기 반도체 층의 측면과 접하여 형성된 측면 절연층(512)과, 반도체 층(505)의 일 표면 위에 순차로 형성된 제 1 절연층(514), 부유 게이트 전극을 형성하는 전하 축적층(516), 제 2 절연층(517), 제어 게이트 전극을 형성하는 도전층(518)의 적층 구조와, 반도체 층(505) 위에 절연층(550)을 통하여 형성된 소스 전극 또는 드레인 전극을 형성하는 도전층(522)을 가진다. 제 1 절연층(514), 전하 축적층(516), 제 2 절연층(517), 도전층(518)의 적층구조의 측면과 접하여 사이드 월 절연층(526)이 형성된다. 또한, 도전층(522)은, 절연층(550)을 통하여, 반도체 층(505)과 전기적으로 접속된다.
섬 형상으로 형성된 반도체 층(505)은, 국소적으로 박막화된 영역을 가진다. 반도체 층(505)의 막 두께는 0.5nm 내지 200nm, 바람직하게는, 10nm 내지 50nm로 한다. 또한, 반도체 층(505)에 있어서, 박막화된 영역의 막 두께는 0.5nm 내지 30nm, 바람직하게는 10nm 내지 25nm로 한다. 또한, 반도체 층(505)의 단부는, 상기 실시형태와 마찬가지로, 테이퍼 형상으로 할 수 있다.
또한, 반도체 층(505)은, 채널 형성 영역(506)과, LDD 영역으로서 기능하는 한 쌍의 저농도 불순물 영역(508)과, 소스 영역 또는 드레인 영역으로서 기능하는 한 쌍의 고농도 불순물 영역(511)과, 고농도 불순물 영역(511) 위에 접하는 실리사이드 영역(524)을 가진다. 실리사이드 영역은, 고농도 불순물 영역의 일부에 형성된다고도 말할 수 있다.
채널 형성 영역(506)은, 국소적으로 박막화된 영역의 반도체 층(505)에 형성된다. 즉, 채널 형성 영역(506)의 막 두께는 0.5nm 내지 30nm, 바람직하게는, 10nm 내지 25nm가 된다. 반도체 층(505)에 있어서, 채널 형성 영역(506)을 형성하는 영역을 박막화한다. 바람직하게는, 10nm 내지 25nm로 함으로써, 임계 값 이하의 값을 감소시켜, 임계 값 전압을 내리고, 임계 값 전압의 편차를 감소시킬 수 있다. 그 결과, 완성하는 메모리 트랜지스터의 동작 범위를 크게 확보할 수 있고, 동작특성을 향상시킬 수 있다. 본 발명은, 국소적으로 박막화된 영역의 반도체 층에 채널 형성 영역을 형성하는 것을 특징의 하나로 한다.
실리사이드 영역(524)은, 적어도 그 일부가, 박막화되지 않는 영역의 반도체 층(505)에 형성된다. 또한, 실리사이드 영역(524)은, 고농도 불순물 영역(511) 위 에 접하는 영역이며, 사이드 월 절연층(526) 및 도전층(518)과 겹치지 않는 영역의 반도체 층(505)에 형성된다. 소스 전극 또는 드레인 전극으로서 기능하는 도전층(522)은, 실리사이드 영역(524)에 접하여, 상기 실리사이드 영역(524)을 사이에 통하여 고농도 불순물 영역(511)과 전기적으로 접속된다. 반도체 층(505)에 있어서, 소스 전극 또는 드레인 전극으로서 기능하는 도전층(522) 및 고농도 불순물 영역(511)을 전기적으로 접속시킬 때에, 실리사이드 영역(524)을 사이에 두는 구조로 함으로써, 콘택트 저항(반도체 층 및 도전층의 접촉저항)을 저감할 수 있다. 또한, 실리사이드 영역을 형성함으로써, 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역의 저저항화를 도모할 수 있다. 이와 같이, 실리사이드 영역을 형성함으로써, 완성하는 반도체 장치의 신호지연방지나 저소비전력화, 및 동작특성의 열화방지가 가능하게 된다.
또한, 소스 전극 또는 드레인 전극으로서 기능하는 도전층(522)을, 박막화되지 않는 영역의 반도체 층(505)과 접하도록 형성함으로써, 절연층(550)에 도전층(522)을 형성하기 위한 개구를 형성할 때에, 형성하는 개구 부근의 반도체 층(고농도 불순물 영역)까지 제거되는 것을 방지할 수 있다. 따라서, 제조공정에 있어서의 수율의 저하를 억제할 수 있다.
또한, 메모리 트랜지스터를 구성하는 반도체 층은 도 30a 내지 도 30c에 나타내는 구조에 한정되지 않고, 상기 실시형태 1 내지 실시형태 5에서 나타낸 어느 반도체 층의 구성을 적용하여도 좋다. 예를 들면, 실리사이드 영역은 형성되지 않아도 좋고, 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역 전체가 실리 사이드화되어도 좋다.
또한, 여기서는 반도체 층(505)에 LDD 영역으로서 기능하는 저농도 불순물 영역을 형성하는 예를 나타내지만, 본 발명은, 특별히 한정되지 않고, LDD 영역을 형성하지 않는 경우는, 반도체 층은 소스 영역 또는 드레인 영역으로서 기능하는 한 쌍의 불순물 영역의 사이에 접하여 채널 형성 영역을 가지는 구성이 되면 좋다.
국소적으로 박막화된 영역의 반도체 층(505) 위에는, 제 1 절연층(514), 전하축적층(516), 제 2 절연층(517), 도전층(518)이 적층하여 형성된다. 또한, 이들의 적층 구조는, 섬 형상의 반도체 층(505)을 가로지르도록 형성된다. 제 1 절연층(514)은, 터널 절연층으로서 기능하고, 도전층(518)은 제어 게이트 전극으로서 기능한다. 또한, 여기서는, 제 1 절연층(514), 전하축적층(516), 제 2 절연층(517), 도전층(518)의 각 층을 단층 구조로 형성하는 예를 나타내지만, 본 발명은, 특별히 한정되지 않고, 2층 이상의 적층구조로 하여도 좋다.
섬 형상으로 형성된 반도체 층(505)의 측면과 접하여 측면 절연층(512)이 형성된다. 도 30a 내지 도 30c에 나타내는 바와 같이, 반도체 층(505)에 있어서 전하축적층(516), 도전층(518)이 가로지르는 영역(전하 축적층(516) 등이 반도체 층(505) 단부를 넘는 영역)에서는, 반도체 층(505) 및 그 측면과 접하여 형성된 측면 절연층(512) 위에 터널 절연층으로서 기능하는 제 1 절연층(514)이 형성된다. 따라서, 반도체 층(505)의 단부, 특히, 반도체 층(505)의 단부와 전하 축적층(516) 등이 중첩하는 영역(전하 축적층(516)이 반도체 층(505)의 단부를 넘는 영역)에 있어서의 절연층의 피복 불량에 기인한 불량, 예를 들면, 리크 전류의 발생, 정전파 괴 등을 방지할 수 있다. 또한, 메모리 트랜지스터는 동작시키기 위하여 고전압을 인가시키기 때문에, 반도체 층 단부에 국소적인 전계 집중이 생기기 쉽지만, 본 발명과 같은 구성으로 함으로써, 전계집중을 완화할 수 있고, 국소적인 열화를 억제할 수 있다. 그 결과, 완성하는 불휘발성 반도체 기억 장치의 신뢰성을 향상시킬 수 있다.
반도체 층(505)은, 단결정 반도체 또는 결정성 반도체로 형성된 것을 사용하는 것이 바람직하다. 예를 들면, CVD법이나 스퍼터링법에 의하여 기판 전면(全面)에 비정질 반도체 층을 형성하여, 상기 반도체 층을 결정화시킨 후, 원하는 형상으로 에칭 가공하여 형성할 수 있다. 반도체 재료로서는, 규소를 주성분으로 하는 재료를 사용하는 것이 바람직하고, 구체적으로는, 규소, 규소게르마늄 등을 사용하여 형성할 수 있다. 또한, 게르마늄을 사용하여 형성하여도 좋다. 반도체 층의 결정화법으로서는, 레이저 결정화법, 순간열 어닐링(RTA) 또는 퍼니스 어닐링로를 사용하는 열 결정화법, 결정화를 조장하는 금속원소를 사용하는 결정화법 또는 퍼니스 어닐링로를 사용하는 열 결정화법, 결정화를 조장하는 금속원소를 사용하는 결정화법 또는 이들을 조합한 방법 등에 의하여 행할 수 있다. 또한, 이러한 박막 프로세스 대신에, 절연표면에 단결정 반도체 층을 형성한 SOI 기판을 사용하여, 절연 표면에 형성된 단결정 반도체 층을 가공하여 반도체 층(505)을 형성하여도 좋다.
반도체 층(505)에는 채널 형성 영역(506), 저농도 불순물 영역(508), 고농도 불순물 영역(511), 실리사이드 영역(524)이 형성된다. 채널 형성 영역(506)은 한 쌍의 고농도 불순물 영역(511)의 사이에 위치하고, 저농도 불순물 영역(508)은 채널 형성 영역(506)과 고농도 불순물 영역(511)의 사이에 각각 위치한다. 실리사이드 영역(524)은, 고농도 불순물 영역(511) 위에 위치한다.
저농도 불순물 영역(508)에는, 일 도전형을 부여하는 불순물 원소가 제 1 농도로 첨가되고, 고농도 불순물 영역(511)에는 일 도전형을 부여하는 불순물 원소가 제 2 농도로 첨가된다. 저농도 불순물 영역(508) 및 고농도 불순물 영역(511)에는 같은 도전형의 불순물 원소가 첨가된다. 또한, 제 1 농도와 비교하여, 제 2 농도를 높여 불순물 원소가 첨가된다. 일 도전형을 부여하는 불순물 원소로서는, 붕소(B), 알루미늄(Al), 갈륨(Ga) 등의 p형을 부여하는 원소, 인(P), 비소(As) 등의 n형을 부여하는 원소를 사용할 수 있다.
또한, 채널 형성 영역(506)에, 메모리 트랜지스터의 임계 값 전압을 제어하기 위한 일 도전형을 부여하는 불순물 원소를 첨가하여도 좋다. 채널 형성 영역(506)에 소정의 농도의 불순물 원소를 첨가함으로써, 강제적으로 트랜지스터의 임계 값 전압을 시프트시켜, 원하는 임계 값 전압으로 할 수 있다.
또한, 실리사이드 영역(524)에, 고농도 불순물 영역(511)과 같은 정도의 불순물 원소가 첨가되어도 좋다.
측면 절연층(512)은, 반도체 층이 묻히도록 절연층을 형성하고, 상기 절연층을, 수직 방향을 주체로 한 이방성 에칭에 의하여 선택적으로 에칭하여 형성한다. 예를 들면, 산화규소, 질화규소, 산화질화규소, 질화산화규소, SiOF, SiOC, DLC, 다공성 실리카 등의 재료를 사용하여 형성할 수 있다. 또한, 측면 절연층(512)은, 반도체 층을 섬 형상으로 형성한 후, 국소적으로 박막화하기 전에 형성하는 것이 바람직하다.
제 1 절연층(514)은, 산화규소, 질화규소, 산화질화규소, 질화산화규소, 질화알루미늄 등을 사용하여 단층 구조 또는 적층 구조로 형성하면 좋다. 제 1 절연층(514)은, CVD법, 스퍼터링법, ALD법 등에 의하여 형성하여도 좋지만, 바람직하게는, 고밀도 플라즈마 처리에 의한 고상 산화 또는 고상 질화로 형성하면 좋다. 이것은, 반도체 층을 플라즈마 처리에 의한 고상 산화 또는 고상 질화함으로써, 치밀하며 절연내압이 높은 박막을 형성할 수 있기 때문이다. 제 1 절연층(514)은, 메모리 트랜지스터의 터널 절연층으로서 기능하기 때문에, 얇을수록 터널 전류가 흐르기 쉬워지고, 또한 상층에 형성되는 부유 게이트 전극에 저전압으로 전하를 축적할 수 있기 때문에, 치밀하며 절연 내압이 높은 박막을 형성하면 효과적이다. 또한, 제 1 절연층(514)은, CVD법, 스퍼터링법, ALD법 등에 의하여 형성한 절연층에 대해서 고밀도 플라즈마 처리에 의한 고상 산화 또는 고상 질화를 하여 형성하여도 좋다. 제 1 절연층(514)의 막 두께는 1nm 내지 50nm, 바람직하게는, 1nm 내지 20nm, 보다 바람직하게는, 1nm 내지 10nm의 범위로 형성한다.
전하 축적층(516)은, 제 1 절연층(514) 위에 단층 구조 또는 적층 구조로 형성된다. 전하 축적층(516)은, 규소(Si), 게르마늄(Ge) 등의 반도체 재료, 규소를 주성분으로 하는 화합물, 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo) 등으로부터 선택된 금속, 이들 금속을 주성분으로 하는 합금, 및 이들 금속을 주성분으로 하는 금속 화합물(금속 질화물, 금속 산화물 등)로부터 선택되는 재료를 사용하여 형성하면 좋다. 예를 들면, 규소를 주성분으로 하는 화합물로서, 질화규소, 질화산화규소, 탄화규소, 및 실리사이드(텅스텐 실리사이드, 티타늄 실리사이드, 니켈 실리사이드) 등이 있다. 반도체 재료로서, n형 또는 p형의 규소, 및 게르마늄을 10atoms% 미만의 농도로 포함하는 규소 게르마늄 등이 있다. 금속의 화합물로서, 질화탄탈, 산화탄탈, 질화텅스텐, 질화티타늄, 산화티타늄 및 산화주석 등이 있다. 또한, 규소를 사용하는 경우는, 인이나 붕소 등의 도전성을 부여하는 불순물을 첨가하여도 좋다.
또한, 전하축적층(516)은, 절연성이며, 전하를 유지하는 트랩을 가지는 층으로 형성할 수도 있다. 예를 들면, 규소화합물, 게르마늄화합물을 사용하여 형성할 수 있다. 규소화합물로서는, 질화규소, 산화질화규소, 수소가 첨가된 산화질화규소 등이 있다. 게르마늄 화합물로서는, 질화게르마늄, 산소가 첨가된 질화 게르마늄, 질소가 첨가된 산화 게르마늄, 산소 및 수소가 첨가된 질화 게르마늄, 질소 및 수소가 첨가된 산화 게르마늄 등의 게르마늄 화합물 등이 있다.
제 2 절연층(517)은, 전하축적층(516) 위에 단층 구조 또는 적층 구조로 형성된다. 제 2 절연층(517)은, 예를 들면, 산화규소, 산화질화규소, 질화규소, 질화산화규소, 산화알루미늄 등을 사용하여 형성한다. 또한, 전하축적층(516)에 고밀도 플라즈마 처리를 행하여, 그 표면을 고상 질화한 질화막(예를 들면, 전하축적층(516)으로서 규소를 사용한 경우에는, 질화규소)을 형성하여도 좋다. 제 1 절연층(514) 또는 제 2 절연층(517)에 있어서, 전하축적층(516)과 접하는 측의 한쪽 또는 양쪽 모두를 질화막 또는 질화처리된 층으로 함으로써, 전하축적층(516)의 산화 를 방지할 수 있다.
도전층(518)은, 제 2 절연층(517) 위에 단층 구조 또는 적층 구조로 형성된다. 도전층(518)은, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 크롬(Cr), 알루미늄(Al), 구리(Cu), 또는 니오븀(Nb) 등의 금속원소, 또는 상기 금속원소를 포함하는 합금 재료 또는 화합물 재료를 사용하여 형성할 수 있다. 또한, 인 등의 일 도전형을 부여하는 불순물 원소가 첨가된 다결정 규소에 대표되는 반도체 재료를 사용할 수도 있다.
제 1 절연층(514), 전하축적층(516), 제 2 절연층(517), 도전층(518)의 측면과 접하여 사이드 월 절연층(526)이 형성된다. 사이드 월 절연층(526)은, CVD법이나 스퍼터링법에 의하여, 산화규소, 질화규소, 산화질화규소, 산화질화규소, 질화산화규소 등의 무기 재료, 유기 수지 등의 유기 재료를 사용하여 단층 구조 또는 적층 구조의 절연층을 형성하고, 상기 절연층을 수직방향을 주체로 한 이방성 에칭에 의하여 선택적으로 에칭하여 형성할 수 있다. 사이드 월 절연층(526)은, 실리사이드 영역을 형성하는 경우는, 실리사이드용 마스크로 하여 기능한다. 또한, 여기서는, LDD 영역을 형성하는 도핑용 마스크로 하여도 기능한다.
채널 형성 영역(506)은, 절연층(514)을 통하여 전하 축적층(516), 도전층(518)과 겹치는 영역에 형성된다. 즉, 전하 축적층(516), 도전층(518)은 반도체 층(505)을 가로지르도록 채널 형성 영역(506) 위에 형성된다. 저농도 불순물 영역(508)은, 사이드 월 절연층(526)과 겹치는 영역에 형성된다. 고농도 불순물 영역(511)은, 전하축적층(516), 도전층(518), 사이드 월 절연층(526)과 겹치지 않는 영역에 형성된다. 또한, 고농도 불순물 영역(511)은, 적어도 그 일부가 반도체 층(505)에 있어서 박막화되지 않는 영역에 형성된다.
소스 전극 또는 드레인 전극으로서 기능하는 도전층(522)은, 기판(502) 위에 형성된 절연층이나, 도전층 등을 덮도록 절연층(550)을 형성한 후, 상기 절연층(550)을 통하여 반도체 층(505)에 형성된 고농도 불순물 영역(511)과 전기적으로 접속되도록 형성한다.
절연층(550)은, CVD법, 스퍼터링법, ALD법, 도포법, 또는 그들을 조합한 방법 등에 의하여, 산화규소, 질화규소, 산화질화규소, 질화산화규소 등의 무기절연재료나, DLC(다이아몬드 라이크 카본) 등의 탄소를 포함하는 절연 재료, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조사이클로부텐, 아크릴 등의 유기절연재료 또는 실록산 수지 등의 실록산 재료를 사용하여 형성한다. 또한, 실록산 재료란, Si-O-Si 결합을 포함하는 재료에 상당한다. 실록산은, 규소(Si)와 산소(O)의 결합으로 골격구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들면, 알킬기, 방향족 탄화수소)가 사용된다. 치환기로서, 플루오로기를 사용할 수도 있다. 또한, 치환기로서, 적어도 수소를 포함하는 유기기와, 플루오로기를 사용하여도 좋다. 또한, 절연층(550)은, CVD법이나 스퍼터링법 등을 사용하여 절연층을 형성한 후, 상기 절연층에 대해서 고밀도 플라즈마 처리를 행하여 형성하여도 좋다.
도전층(522)은, CVD법이나 스퍼터링법에 의하여, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn) 또는 네오디뮴(Nd)으로부터 선택되는 원소, 또는 상기 금속 원소를 포함하는 합금 재료 또는 화합물 재료를 사용하여, 단층 구조 또는 적층 구조로 형성한다. 알루미늄을 포함하는 합금 재료로서는, 예를 들면, 알루미늄을 주성분으로 하여, 니켈을 포함하는 재료, 또는, 알루미늄을 주성분으로 하여, 니켈과 탄소와 규소의 한쪽 또는 양쪽 모두를 포함하는 합금 재료를 들 수 있다.
본 발명을 적용한 불휘발성 반도체 기억 장치는, 임계 값 이하의 값을 작게 하여, 임계 값 전압을 내리고, 임계 값 전압의 편차를 감소시킬 수 있다. 따라서, 메모리 트랜지스터의 동작 범위를 크게 확보할 수 있고, 동작특성을 향상시킬 수 있다. 또한, 반도체 층의 단부의 형상 및 특성 등의 영향에 의한 불량을 방지, 저감할 수 있기 때문에, 신뢰성을 향상시킬 수 있다. 또한, 반도체 층 및 전극(배선)의 콘택트 저항을 저감할 수 있기 때문에, 저소비 전력화를 실현할 수 있다. 따라서, 고성능화가 가능하게 된다.
또한, 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태와, 적절히 조합할 수 있다.
도 1a 내지 도 1c는 본 발명에 관련된 반도체 장치의 주요한 구성의 예를 나타내는 도면.
도 2a 내지 도 2e는 본 발명에 관련된 반도체 장치의 제작 방법의 예를 나타내는 도면.
도 3a 내지 도 3d는 본 발명에 관련된 반도체 장치의 제작 방법의 예를 나타내는 도면.
도 4a 내지 도 4e는 본 발명에 관련된 반도체 장치의 제작 방법의 예를 나타내는 도면.
도 5a 내지 도 5c는 본 발명에 관련된 반도체 장치의 주요한 구성 및 제작 방법의 예를 나타내는 도면.
도 6a 내지 도 6d는 본 발명에 관련된 반도체 장치의 제작 방법의 예를 나타내는 도면.
도 7a 내지 도 7c는 본 발명에 관련된 반도체 장치의 제작 방법의 예를 나타내는 도면.
도 8a 내지 도 8c는 본 발명에 관련된 반도체 장치의 주요한 구성의 예를 나타내는 도면.
도 9a 내지 도 9e는 본 발명에 관련된 반도체 장치의 제작 방법의 예를 나타내는 도면.
도 10a 내지 도 10c는 본 발명에 관련된 반도체 장치의 주요한 구성 및 제작 방법의 예를 나타내는 도면.
도 11a 내지 도 11b는 본 발명에 관련된 반도체 장치의 주요한 구성의 예를 나타내는 도면.
도 12a 내지 도 12c는 종래의 반도체 장치의 구성의 예를 나타내는 도면.
도 13a 내지 도 13d는 본 발명에 관련된 반도체 장치의 제작 방법의 예를 나타내는 도면.
도 14는 플라즈마 처리 장치의 구성의 예를 나타내는 도면.
도 15a 내지 도 15c는 본 발명에 관련된 반도체 장치의 주요한 구성의 예를 나타내는 도면.
도 16a 내지 도 16d는 본 발명에 관련된 반도체 장치의 제작 방법의 예를 나타내는 도면.
도 17a 내지 도 17d는 본 발명에 관련된 반도체 장치의 제작 방법의 예를 나타내는 도면.
도 18a 내지 도 18b는 본 발명에 관련된 반도체 장치의 제작 방법의 예를 나타내는 도면.
도 19a 내지 도 19c는 본 발명에 관련된 반도체 장치의 제작 방법의 예를 나타내는 도면.
도 20a 내지 도 20e는 본 발명에 관련된 반도체 장치의 제작 방법의 예를 나타내는 도면.
도 21a 내지 도 21d는 본 발명에 관련된 반도체 장치의 제작 방법의 예를 나 타내는 도면.
도 22a 내지 도 22b는 본 발명에 관련된 반도체 장치의 제작 방법의 예를 나타내는 도면.
도 23은 본 발명에 관련된 반도체 장치의 일례를 나타내는 블록도.
도 24는 본 발명에 관련된 반도체 장치의 일례를 나타내는 사시도.
도 25a 내지 도 25h는 본 발명에 관련된 반도체 장치의 사용형태의 예를 나타내는 도면.
도 26a 내지 도 26c는 본 발명에 관련된 반도체 장치의 일례를 나타내는 상면도 및 단면도.
도 27a 내지 도 27d는 본 발명에 관련된 반도체 장치에 적용할 수 있는 안테나를 설명하는 도면.
도 28a 내지 도 28c는 본 발명에 관련된 반도체 장치의 일례를 나타내는 블록도 및 사용형태의 예를 나타내는 도면.
도 29a 내지 도 29d는 본 발명에 관련된 반도체 장치의 제작 방법의 예를 나타내는 도면.
도 30a 내지 도 30c는 본 발명에 관련된 반도체 장치의 주요한 구성의 예를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
100: 박막 트랜지스터 102: 기판
104: 절연층 105: 반도체 층
106: 채널 형성 영역 108: 저농도 불순물 영역
110: 고농도 불순물 영역 112: 측면 절연층
114: 절연층 116: 도전층
118: 도전층 119: 게이트 전극
120: 절연층 122: 도전층

Claims (21)

  1. 반도체 장치에 있어서:
    기판 위의 반도체 층으로서, 상기 반도체 층은 한 쌍의 제 1 불순물 영역들 및 상기 한 쌍의 제 1 불순물 영역들 사이의 채널 형성 영역을 포함하는, 상기 반도체 층;
    상기 반도체 층의 측면에 접하는 제 1 절연층;
    상기 채널 형성 영역 위의 게이트 전극; 및
    상기 채널 형성 영역과 상기 게이트 전극의 사이의 제 2 절연층을 포함하고,
    상기 제 2 절연층은 상기 제 1 절연층을 덮고,
    상기 반도체 층은 상기 채널 형성 영역이 포함된 오목부를 포함하고,
    상기 제 1 절연층의 두께는 상기 오목부의 두께와 실질적으로 동일한, 반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 반도체 장치에 있어서:
    기판 위의 반도체 층으로서, 상기 반도체 층은 한 쌍의 제 1 불순물 영역들 및 상기 한 쌍의 제 1 불순물 영역들 사이의 채널 형성 영역 및 상기 한 쌍의 제 1 불순물 영역들에 접하는 실리사이드 영역들을 포함하는, 상기 반도체 층;
    상기 반도체 층의 측면에 접하는 제 1 절연층;
    상기 채널 형성 영역 위의 게이트 전극;
    상기 채널 형성 영역과 상기 게이트 전극의 사이의 제 2 절연층; 및
    상기 게이트 전극의 측면 위의 제 3 절연층을 포함하고,
    상기 제 2 절연층은 상기 제 1 절연층을 덮고,
    상기 반도체 층은 상기 채널 형성 영역이 포함된 오목부를 포함하고,
    상기 제 1 절연층의 두께는 상기 오목부의 두께와 실질적으로 동일한, 반도체 장치.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 실리사이드 영역들 위에 접하는 도전층들을 더 포함하고,
    상기 도전층들은 상기 실리사이드 영역들을 통해 상기 한 쌍의 제 1 불순물 영역들에 전기적으로 접속되는, 반도체 장치.
  9. 제 6 항에 있어서,
    상기 실리사이드 영역들은 니켈 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 및 백금 실리사이드 중의 어느 것을 포함하는, 반도체 장치.
  10. 제 6 항에 있어서,
    상기 한 쌍의 제 1 불순물 영역들 및 상기 실리사이드 영역들은 동일한 불순물을 함유하는, 반도체 장치.
  11. 제 1 항 또는 제 6 항에 있어서,
    상기 오목부의 두께는 10nm 내지 25nm인, 반도체 장치.
  12. 제 1 항 또는 제 6 항에 있어서,
    상기 제 2 절연층의 두께는 1nm 내지 10nm인, 반도체 장치.
  13. 제 1 항 또는 제 6 항에 있어서,
    상기 반도체 층은 상기 채널 형성 영역과 상기 한 쌍의 제 1 불순물 영역들 사이에 한 쌍의 제 2 불순물 영역들을 포함하고,
    상기 한 쌍의 제 2 불순물 영역들의 도전형은 상기 한 쌍의 제 1 불순물 영역들의 도전형과 동일하고,
    상기 한 쌍의 제 2 불순물 영역들의 불순물 농도는 상기 한 쌍의 제 1 불순물 영역들보다 낮은, 반도체 장치.
  14. 반도체 장치의 제작 방법에 있어서:
    기판 위에 반도체 층을 형성하는 공정;
    상기 반도체 층의 측면에 접하는 제 1 절연층을 형성하는 공정;
    상기 반도체 층에 오목부를 형성하는 공정;
    상기 제 1 절연층을 덮도록 상기 반도체 층 및 상기 제 1 절연층 위에 제 2 절연층을 형성하는 공정;
    상기 오목부와 상기 제 2 절연층 위에 게이트 전극을 형성하는 공정; 및
    상기 게이트 전극을 마스크로 하여 불순물 원소를 첨가함으로써 상기 반도체 층에 한 쌍의 제 1 불순물 영역들을 형성하는 공정을 포함하는, 반도체 장치의 제작 방법.
  15. 제 14 항에 있어서,
    상기 게이트 전극의 측면에 접하는 제 3 절연층을 형성하는 공정;
    상기 제 3 절연층과 상기 게이트 전극을 마스크로 하여 상기 제 2 절연층을 에칭함으로써 상기 반도체 층을 노출하는 공정;
    상기 노출된 반도체 층 위에 금속층을 형성하는 공정; 및
    실리사이드화된 영역을 형성하기 위해 상기 금속층으로 상기 반도체 층을 실리사이드화하는 공정을 더 포함하는, 반도체 장치의 제작 방법.
  16. 제 14 항에 있어서,
    상기 게이트 전극의 측면에 접하는 제 3 절연층을 형성하는 공정;
    상기 제 3 절연층과 상기 게이트 전극을 마스크로 하여 상기 제 2 절연층을 에칭함으로써 상기 반도체 층을 노출하는 공정;
    상기 게이트 전극과 상기 제 3 절연층을 마스크로 하여 불순물 원소를 첨가함으로써 상기 반도체 층에 한 쌍의 제 2 불순물 영역들을 형성하는 공정;
    상기 노출된 반도체 층 위에 금속층을 형성하는 공정; 및
    실리사이드화된 영역을 형성하기 위해 상기 금속층으로 상기 반도체 층을 실리사이드화하는 공정을 더 포함하는, 반도체 장치의 제작 방법.
  17. 제 15 항에 있어서,
    상기 금속층은 니켈(Ni), 티타늄(Ti), 코발트(Co), 및 백금(Pt) 중에서 선택되는 금속원소, 또는 상기 금속원소를 함유하는 합금재료를 포함하는, 반도체 장치의 제작 방법.
  18. 제 15 항에 있어서,
    도전층이 상기 한 쌍의 제 1 불순물 영역들에 전기적으로 접속되도록 상기 실리사이드화된 영역과 접하는 상기 도전층을 형성하는 공정을 더 포함하는, 반도체 장치의 제작 방법.
  19. 삭제
  20. 제 14 항에 있어서,
    상기 오목부는 상기 오목부에서의 상기 반도체 층이 10nm 내지 25nm의 두께를 갖도록 형성되는, 반도체 장치의 제작 방법.
  21. 삭제
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