JP2000216391A

JP2000216391A - Ｓｏｉ型半導体装置の製造方法

Info

Publication number: JP2000216391A
Application number: JP11015779A
Authority: JP
Inventors: Yuji Komatsu; 裕司小松
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-01-25
Filing date: 1999-01-25
Publication date: 2000-08-04

Abstract

(57)【要約】【課題】素子分離領域の厚さの減少を出来る限り抑制で
き、しかも、ゲート絶縁膜の信頼性を低下させることが
無く、安定した特性を有する溝ゲート型のＳＯＩ型半導
体装置を製造し得る方法を提供する。【解決手段】ＳＯＩ型半導体装置の製造方法は、（イ）
支持体上の絶縁層上に設けられた半導体層のチャネル形
成領域を形成すべき領域の厚さを薄くする工程と、
（ロ）チャネル形成領域及びソース／ドレイン領域を形
成すべき半導体層の領域を取り囲むように、絶縁層上に
素子分離領域を形成する工程と、（ハ）半導体層にトラ
ンジスタ素子を形成する工程を具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＯＩ型半導体装
置の製造方法に関し、より詳しくは、チャネル形成領域
が形成されたＳＯＩ層（支持体上の絶縁層上に設けられ
た半導体層）の領域の厚さがソース／ドレイン領域が形
成されたＳＯＩ層の領域の厚さよりも薄い、所謂、溝ゲ
ート型のＳＯＩ型半導体装置の製造方法に関する。

【０００２】

【従来の技術】ＳＯＩ（Semiconductor On Insulator）
技術によって、素子間同士の分離が容易となり、しか
も、ソフトエラーやＣＭＯＳトランジスタに特有のラッ
チアップの制御が可能となることが知られている。そし
て、比較的早くから、０．５μｍ程度の厚さを有するＳ
ＯＩ層にトランジスタ素子を形成することによって、Ｃ
ＭＯＳトランジスタ素子の高速化、高信頼性化の検討が
行われてきた。

【０００３】最近、ＳＯＩ層を０．１μｍ程度まで薄く
し、更に、チャネル形成領域の不純物濃度を比較的低濃
度に制御して、チャネルを誘起するＳＯＩ層の部分全体
が空乏化するような条件にすると、短チャネル効果の抑
制、ＭＯＳトランジスタ素子の電流駆動能力の向上な
ど、一層優れた性能が得られることが判ってきた。

【０００４】ところで、次世代以降の微細な完全空乏型
のＳＯＩ型半導体装置においては、短チャネル効果をＳ
ＯＩ層の厚さで抑制しようとしている。それ故、ＳＯＩ
層の厚さを、ゲート長Ｌ_gの縮小に伴い、益々薄くする
ことが要求され、一般に、ゲート長Ｌ_gの１／５〜１／
１０にすることが必要とされる。従って、ゲート長Ｌ_g
を０．１８μｍとした場合、ＳＯＩ層の厚さを３６ｎｍ
以下にする必要がある。ＳＯＩ層の厚さばらつきを考慮
した場合、この３６ｎｍがＳＯＩ層の最大厚さとなるの
で、実際にはそれよりもＳＯＩ層の厚さを薄くする必要
がある。

【０００５】このようにＳＯＩ層の薄層化を進めると、
トランジスタ特性に影響を与える寄生効果が無視できな
くなる。その１つが、例えばソース／ドレイン領域の寄
生抵抗の増大である。即ち、例えばシリコンから成るＳ
ＯＩ層の厚さが５０ｎｍ程度と比較的厚い場合であって
も、ＳＯＩ層へのサリサイド形成を行わないときには、
ｎ型不純物を含有するソース／ドレイン領域のシート抵
抗は１５０Ω／□前後、ｐ型不純物を含有するソース／
ドレイン領域のシート抵抗は３００Ω／□前後にもな
り、場合によっては、トランジスタ素子のチャネル抵抗
の数十％にもなってしまう。

【０００６】サリサイド形成、即ち、自己整合的なシリ
サイド層の形成は、ＳＯＩ層表面に金属層を形成した
後、ＳＯＩ層を構成するＳｉ原子と金属層を構成する原
子を熱処理に基づき反応させることによって行われる。
然るに、ＳＯＩ層を消費することによってシリサイド層
を形成するので、ＳＯＩ層の厚さが薄くなるに従い、Ｓ
ＯＩ層の表面にシリサイド層を形成することが非常に困
難になりつつある。しかも、チタンシリサイド層を形成
するためには厚さ１５ｎｍ以上のチタン層をＳＯＩ層表
面に形成する必要がある。チタン層の厚さを１５ｎｍ以
上にしないと、Ｔｉ原子とＳｉ原子とを熱処理によって
反応させるとき、チタン層に凝集が生じ、低抵抗化が図
れなくなるからである。チタン層の厚さの下限にこのよ
うな制約があるが故に、ＳＯＩ層の厚さを薄くすること
は一層困難である。

【０００７】更には、ＳＯＩ層の厚さを薄くすると、Ｓ
ＯＩ層にソース／ドレイン領域を形成するためにＳＯＩ
層にイオン注入を施したとき、ＳＯＩ層に結晶破壊が生
じるといった問題も生じる。また、ソース／ドレイン領
域上にコンタクトホールを形成する場合、全面に層間絶
縁層を形成し、ソース／ドレイン領域の上方の層間絶縁
層に開口部を形成する。このとき、ソース／ドレイン領
域が削られる場合があるが、ＳＯＩ層の厚さが薄いと削
れの影響が大きく、最悪の場合、ソース／ドレイン領域
の一部が失われてしまう。

【０００８】これらの問題を解決するための方策とし
て、チャネル形成領域が形成されたＳＯＩ層の領域の厚
さがソース／ドレイン領域が形成されたＳＯＩ層の領域
の厚さよりも薄い、所謂、溝ゲート型のＳＯＩ型半導体
装置が、例えば、"Extremely Thin Film (10nm) SOI MO
SFET Characteristics Including Inversion Layer toA
ccumulation Layer Tunneling", J. H. Choi, et al.,
IEDM 94 pp645-648 (27.1.1-27.1.4)から知られてい
る。この溝ゲート型のＳＯＩ型半導体装置においては、
チャネル形成領域が形成されたＳＯＩ層の領域の厚さを
薄くするので、効果的に短チャネル効果の抑制を図るこ
とができる。しかも、ソース／ドレイン領域が形成され
たＳＯＩ層の領域の厚さが厚いので、上述の問題の発生
を回避することができるし、場合によっては、サリサイ
ド形成を行うこと無く、ソース／ドレイン領域のシート
抵抗を比較的低い値に維持することが可能となる。

【０００９】以下、かかる溝ゲート型のＳＯＩ型半導体
装置の製造方法の概要を、図１０〜図１５を参照して説
明する。

【００１０】［工程−１０］先ず、ＳＩＭＯＸ法等によ
って製造されたＳＯＩ基板を準備する。このＳＯＩ基板
は、シリコン半導体基板から成る支持体１０と支持体上
に設けられたＳｉＯ ₂から成る絶縁層１１と、絶縁層１
１上に設けられたシリコンから成る半導体層（ＳＯＩ層
に相当する）１２から構成されている。そして、半導体
層１２の表面に、厚さ約５ｎｍのＳｉＯ₂から成るパッ
ド酸化膜１２１を熱酸化法にて形成し、次いで、全面に
厚さ約１００ｎｍのＳｉＮから成る素子分離領域形成用
マスク層１２２をＣＶＤ法にて形成する（図１０の
（Ａ）参照）。

【００１１】その後、リソグラフィ技術に基づき、素子
分離領域形成用マスク層１２２上にパターニングされた
レジスト層（図示せず）を設け、かかるレジスト層をエ
ッチング用マスクとして素子分離領域形成用マスク層１
２２をエッチングし、更に、パッド酸化膜１２１、半導
体層１２をエッチングした後、レジスト層を除去する
（図１０の（Ｂ）参照）。こうして、チャネル形成領域
及びソース／ドレイン領域を形成すべき半導体層１２の
領域以外の領域は、素子分離領域形成用マスク層１２２
によって被覆される。

【００１２】［工程−２０］その後、素子分離領域形成
用マスク層１２２上を含む、露出した絶縁層１１上にＳ
ｉＯ₂から成る素子分離領域形成用の絶縁膜１２３をＣ
ＶＤ法によって製膜する（図１１の（Ａ）参照）。そし
て、素子分離領域形成用マスク層１２２をストッパ層と
して、化学的・機械的研磨法（ＣＭＰ法）にて絶縁膜１
２３を研磨する。こうして、図１１の（Ｂ）に示すよう
に、素子分離領域１２３Ａを得ることができる。そし
て、素子分離領域形成用マスク層１２２及びパッド酸化
膜１２１を除去する（図１２の（Ａ）参照）。

【００１３】［工程−３０］次に、半導体層１２の表面
にパッド酸化膜１１３を熱酸化法にて形成した後、全面
にＳｉＮから成るマスク層１１５をＣＶＤ法にて形成す
る（図１２の（Ｂ）参照）。そして、リソグラフィ技術
に基づき、マスク層１１５上にパターニングされたレジ
スト層（図示せず）を設け、かかるレジスト層をエッチ
ング用マスクとしてマスク層１１５をエッチングした
後、レジスト層を除去する（図１３の（Ａ）参照）。エ
ッチングされたマスク層１１５によって被覆されていな
い半導体層１２の領域が、チャネル形成領域を形成すべ
き半導体層１２の領域に相当する。

【００１４】次に、マスク層１１５で被覆されていない
半導体層１２の領域を、その表面から所定の深さまで酸
化する。具体的には、所謂、ＬＯＣＯＳ法に基づき、マ
スク層１１５で被覆されていない半導体層１２の領域に
ＳｉＯ₂から成る酸化層１１６を形成する（図１３の
（Ｂ）参照）。酸化層１１６の下の半導体層１２の厚さ
は、形成すべき酸化層１１６の厚さによって制御するこ
とができる。その後、マスク層１１５を熱リン酸を用い
て除去し、更に、パッド酸化膜１１３及び酸化層１１６
をフッ酸を用いて除去する。こうして、図１４に示すよ
うに、支持体１０上の絶縁層１１上に設けられた半導体
層１２のチャネル形成領域を形成すべき領域の厚さを薄
くすることができる。尚、このような領域を、図１４に
おいては凹部１２０Ａで表す。

【００１５】［工程−４０］以降、通常のＭＯＳ型ＦＥ
Ｔの製造方法に基づき、半導体層１２にトランジスタ素
子を形成すればよい。具体的には、厚さ３０ｎｍ程度の
犠牲酸化膜を熱酸化法にて半導体層１２の表面に形成し
た後、犠牲酸化膜をエッチングし、次いで、半導体層１
２の表面に熱酸化法にてゲート絶縁膜３０を形成する。
その後、例えば、不純物を含有するポリシリコン層及び
シリサイド層の２層から構成されたゲート電極３１を形
成する。尚、図においては、ゲート電極を１層で表し
た。その後、露出している半導体層１２に低濃度の不純
物含有領域をイオン注入法にて形成し、絶縁材料から成
るゲートサイドウオール３２をゲート電極３１の側壁に
形成する。その後、露出している半導体層１２に高濃度
の不純物含有領域をイオン注入法にて形成し、イオン注
入された不純物の活性化アニール処理を行うことによっ
て、半導体層１２にソース／ドレイン領域３３を形成す
る。ソース／ドレイン領域３３で挟まれた半導体層１２
の領域がチャネル形成領域３４に相当する。

【００１６】こうして、図１５の（Ａ）及び（Ｂ）に示
す構造を得ることができる。尚、図１５の（Ａ）は、ゲ
ート電極３１の延びる方向と直角の方向の垂直面で半導
体層１２等を切断したときの模式的な一部断面図であ
り、図１５の（Ｂ）は、ゲート電極３１の延びる方向と
平行な方向であってゲート電極３１を含む垂直面で半導
体層１２等を切断したときの模式的な一部断面図であ
る。

【００１７】その後、例えばＳｉＯ₂から成る層間絶縁
層を全面にＣＶＤ法にて製膜し、ソース／ドレイン領域
３３の上方の層間絶縁層に開口部をＲＩＥ法にて形成
し、開口部内を含む層間絶縁層上に配線材料層を堆積さ
せる。そして、配線材料層をパターニングすることによ
って、層間絶縁層上に配線を得ることができる。

【００１８】

【発明が解決しようとする課題】ところで、上述した従
来の溝ゲート型のＳＯＩ型半導体装置の製造方法におい
ては、チャネル形成領域及びソース／ドレイン領域を形
成すべき半導体層１２の領域を取り囲むように、絶縁層
１１上に素子分離領域１２３Ａを形成する（［工程−１
０］〜［工程−２０］）。そして、その後、支持体１０
上の絶縁層１１上に設けられた半導体層１２のチャネル
形成領域を形成すべき領域を選択酸化し、この選択酸化
された半導体層の領域を除去することによって、チャネ
ル形成領域を形成すべき半導体層１２の領域の厚さを薄
くする（［工程−３０］）。

【００１９】そのため、［工程−３０］において、パッ
ド酸化膜１１３及び酸化層１１６をフッ酸を用いて除去
したとき、素子分離領域１２３Ａを構成する絶縁膜１２
３も厚さ方向に一部分が除去されてしまい、素子分離領
域１２３Ａの厚さが薄くなる（図１４参照）。その結
果、素子分離領域１２３Ａの頂面の水準は、ソース／ド
レイン領域を形成すべき半導体層１２の領域（図１４で
は参照番号１２０Ｂで表す）の頂面の水準よりも低くな
ってしまう。

【００２０】このように、素子分離領域１２３Ａの厚さ
が薄くなると、素子分離領域１２３Ａ上に延びるゲート
電極３１の延在部と支持体１０との間の寄生容量が増加
するといった問題が生じる。また、素子分離領域１２３
Ａの頂面の水準がソース／ドレイン領域を形成すべき半
導体層１２の領域１２０Ｂの頂面の水準よりも低くなっ
てしまうので、半導体層１２の端部（図１５の（Ｂ）に
おいて「Ｘ」で示す）にゲート電極の電界が集中する結
果、ゲート絶縁膜３０の信頼性が低下し、ゲート耐圧が
劣化する。そればかりか、場合によっては、寄生ＭＯＳ
が半導体層１２の端部近傍に形成され、例えばｎチャネ
ル型トランジスタ素子においては閾値電圧Ｖ_thが低下
し、トランジスタ素子のオフ特性が劣化するといった問
題が生じる。また、半導体層１２の端部におけるゲート
電極の幅にばらつきが生じ易いといった問題もある。

【００２１】従って、本発明の目的は、素子分離領域の
厚さの減少を出来る限り抑制でき、しかも、ゲート絶縁
膜の信頼性を低下させることが無く、安定した特性を有
する溝ゲート型のＳＯＩ型半導体装置を製造し得る方法
を提供することにある。

【００２２】

【課題を解決するための手段】上記の目的を達成するた
めの本発明のＳＯＩ型半導体装置の製造方法は、（Ａ）
支持体上に設けられた絶縁層、（Ｂ）絶縁層上に設けら
れた半導体層、（Ｃ）半導体層を取り囲むように絶縁層
上に形成された素子分離領域、並びに、（Ｄ）半導体層
に形成されたチャネル形成領域及びソース／ドレイン領
域、半導体層の表面に形成されゲート絶縁膜、並びに、
ゲート絶縁膜を介してチャネル形成領域の上方に形成さ
れたゲート電極とを備えたトランジスタ素子、から成る
ＳＯＩ型半導体装置の製造方法であって、（イ）支持体
上の絶縁層上に設けられた半導体層のチャネル形成領域
を形成すべき領域の厚さを薄くする工程と、（ロ）チャ
ネル形成領域及びソース／ドレイン領域を形成すべき半
導体層の領域を取り囲むように、絶縁層上に素子分離領
域を形成する工程と、（ハ）半導体層にトランジスタ素
子（例えばＭＩＳ型ＦＥＴあるいはＭＯＳ型ＦＥＴ）を
形成する工程、を具備することを特徴とする。

【００２３】本発明のＳＯＩ型半導体装置の製造方法に
おいては、前記工程（イ）は、（イ−１）チャネル形成
領域を形成すべき半導体層の領域以外の領域をマスク層
で被覆する工程と、（イ−２）マスク層で被覆されてい
ない半導体層の領域を、その表面から所定の深さまで除
去する工程から成ることが好ましい。尚、ソース／ドレ
イン領域を形成すべき半導体層の領域の一部分がマスク
層で被覆されていてもよい。ここで、工程（イ−２）
は、マスク層で被覆されていない半導体層の領域を、そ
の表面から所定の深さまで酸化する工程と、マスク層を
除去し、且つ、半導体層の酸化された部分を除去する工
程から成ることが好ましい。尚、マスク層を除去した後
に半導体層の酸化された部分を除去してもよいし、半導
体層の酸化された部分を除去した後にマスク層を除去し
てもよい。但し、これらの工程に限定するものではな
く、例えば、反応性イオンエッチング（ＲＩＥ）法にて
半導体層をエッチングすることによって、チャネル形成
領域を形成すべき半導体層の領域の厚さを薄くしてもよ
い。

【００２４】また、本発明のＳＯＩ型半導体装置の製造
方法においては、前記工程（ロ）は、（ロ−１）チャネ
ル形成領域及びソース／ドレイン領域を形成すべき半導
体層の領域を素子分離領域形成用マスク層で被覆し、素
子分離領域を形成すべき半導体層を除去する工程と、
（ロ−２）露出した絶縁層上に素子分離領域形成用の絶
縁膜を形成し、以て、チャネル形成領域及びソース／ド
レイン領域を形成すべき半導体層の領域を取り囲むよう
に絶縁層上に素子分離領域を形成する工程（トレンチ形
成工程）と、（ロ−３）素子分離領域形成用マスク層を
除去し、以て、ソース／ドレイン領域を形成すべき半導
体層の領域の頂面よりも高い頂面を有する素子分離領域
を得る工程から成ることが好ましい。但し、素子分離領
域の形成はこのようなトレンチ形成法に限定するもので
はなく、ＬＯＣＯＳ法に基づき形成することもできる。
また、工程（ロ−２）は、素子分離領域形成用マスク層
上を含む露出した絶縁層上に素子分離領域形成用の絶縁
膜を製膜した後、素子分離領域形成用マスク層をストッ
パ層として化学的・機械的研磨法によって絶縁膜を研磨
する工程から成ることが好ましいが、このような工程に
限定するものではなく、例えば、エッチバック法に基づ
いてもよい。

【００２５】更には、本発明のＳＯＩ型半導体装置の製
造方法においては、工程（イ）に先立ち、マスク位置合
わせの基準となるマスク位置合わせ基準パターンを、少
なくとも半導体層及び絶縁層に形成しておくことが好ま
しい。尚、マスク位置合わせ基準パターンは、半導体層
及び絶縁層のみならず、支持体にまでも形成しておいて
もよい。マスク位置合わせ基準パターンは、例えばスク
ラブ・ライン上等の半導体装置を形成しない領域に形成
すればよい。マスク位置合わせ基準パターンは、リソグ
ラフィ技術及びエッチング技術に基づき形成することが
できる。このようにマスク位置合わせ基準パターンを形
成することによって、半導体層のチャネル形成領域を形
成すべき領域の厚さを薄くした後、各種のプロセスを実
行するときのリソグラフィ工程におけるマスク位置合わ
せを確実なものとすることができる。

【００２６】支持体上に設けられた絶縁層、及び、絶縁
層上に設けられた半導体層の形成方法は、所謂、ＳＩＭ
ＯＸ（Separation by IMplanted OXygen）法としてもよ
いし、所謂、基板張り合わせ法としてもよい。尚、ＳＩ
ＭＯＸ法にて形成した場合には、支持体は、例えばシリ
コン半導体基板から構成される。基板張り合わせ法にて
形成した場合には、支持体は、例えばシリコン半導体基
板から成る支持基板から構成される。半導体層は、シリ
コンから構成されていてもよいし、例えばシリコン−ゲ
ルマニウム混晶系から構成されていてもよい。

【００２７】本発明においては、支持体上の絶縁層上に
設けられた半導体層のチャネル形成領域を形成すべき領
域の厚さを薄くした後に絶縁層上に素子分離領域を形成
するので、素子分離領域の厚さの減少を抑制できる。

【００２８】

【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明のＳＯＩ型半導体装置の製造方法を説明する。尚、図
１に本発明のＳＯＩ型半導体装置の製造方法及び従来の
ＳＯＩ型半導体装置の製造方法の概要の対比を示す。

【００２９】［工程−１００］先ず、ＳＩＭＯＸ法等に
よって製造されたＳＯＩ基板を準備する。このＳＯＩ基
板は、シリコン半導体基板の内部に酸素イオンをイオン
注入した後、熱処理を施すことによって得ることがで
き、図２の（Ａ）に示すように、シリコン半導体基板か
ら成る支持体１０と支持体上に設けられたＳｉＯ₂から
成り厚さ約１１０ｎｍの絶縁層１１と、絶縁層１１上に
設けられた厚さ約１７０ｎｍのシリコンから成る半導体
層（ＳＯＩ層に相当する）１２から構成されている。

【００３０】そして、半導体層１２の表面に、厚さ約５
ｎｍのＳｉＯ₂から成るパッド酸化膜１３を熱酸化法に
て形成し、次いで、全面に厚さ約５５ｎｍのポリシリコ
ン層１４をＣＶＤ法にて形成し、更に、全面に厚さ約１
００ｎｍのＳｉＮから成るマスク層１５をＣＶＤ法にて
形成する（図２の（Ｂ）参照）。尚、パッド酸化膜１３
は、半導体層１２に欠陥が発生することを防止するため
に形成する。また、ポリシリコン層１４は、後述する
［工程−１２０］において酸化層を形成するときの変換
差を小さくするために形成する。尚、場合によっては、
ポリシリコン層１４を形成しなくともよい。

【００３１】［工程−１１０］その後、チャネル形成領
域を形成すべき半導体層１２の領域以外の領域をマスク
層１５で被覆する。具体的には、リソグラフィ技術に基
づき、マスク層１５上にパターニングされたレジスト層
（図示せず）を設け、かかるレジスト層をエッチング用
マスクとしてマスク層１５をＲＩＥ法にてエッチングし
た後、レジスト層を除去する（図３の（Ａ）参照）。エ
ッチングされたマスク層１５によって被覆されていない
半導体層１２の領域が、チャネル形成領域を形成すべき
半導体層１２の領域に相当する。

【００３２】［工程−１２０］次に、マスク層１５で被
覆されていない半導体層１２の領域を、その表面から所
定の深さまで除去する。具体的には、先ず、マスク層１
５で被覆されていない半導体層１２の領域を、その表面
から所定の深さまで酸化する。実施の形態においては、
所謂、ＬＯＣＯＳ法に基づき、マスク層１５で被覆され
ていない半導体層１２の領域に厚さ約２００ｎｍのＳｉ
Ｏ₂から成る酸化層１６を形成する（図３の（Ｂ）参
照）。酸化層１６の下の半導体層１２の厚さは約８０ｎ
ｍである。酸化層１６の下の半導体層１２の厚さは、形
成すべき酸化層１６の厚さによって制御することができ
る。

【００３３】［工程−１３０］その後、マスク層１５を
除去し、且つ、半導体層１２の酸化された部分である酸
化層１６を除去する。具体的には、熱リン酸によってＳ
ｉＮから成るマスク層１５を除去し、更に、ポリシリコ
ン層１４をドライエッチングによって除去し、パッド酸
化膜１３をフッ酸系溶液によって除去する（図４の
（Ａ）参照）。次いで、酸化層１６をフッ酸系溶液を用
いてエッチングする（図４の（Ｂ）参照）。ここで、酸
化層１６のエッチングは、酸化層１６の下に存在する層
が半導体層１２であるが故に、かかる半導体層１２のフ
ッ酸によるエッチングは十分に無視できる程度の量であ
る。従って、酸化層１６のエッチングを確実に行うこと
ができる。

【００３４】こうして、支持体１０上の絶縁層１１上に
設けられた半導体層１２のチャネル形成領域を形成すべ
き領域の厚さを薄くすることができる。尚、厚さが薄く
なった、チャネル形成領域を形成すべき半導体層１２の
領域を、以下、凹部２０と呼ぶ場合がある。

【００３５】［工程−１４０］次いで、チャネル形成領
域及びソース／ドレイン領域を形成すべき半導体層１２
の領域を取り囲むように、絶縁層１１上に素子分離領域
２３Ａを形成する。具体的には、先ず、半導体層１２上
にパッド酸化膜２１を熱酸化法にて形成し、次いで、全
面にＳｉＮから成る素子分離領域形成用マスク層２２を
ＣＶＤ法にて形成する（図５の（Ａ）参照）。その後、
リソグラフィ技術に基づき、素子分離領域形成用マスク
層２２上にパターニングされたレジスト層（図示せず）
を設け、かかるレジスト層をエッチング用マスクとし
て、素子分離領域形成用マスク層２２、パッド酸化膜２
１及び半導体層１２をエッチングした後、レジスト層を
除去する（図５の（Ｂ）参照）。こうして、チャネル形
成領域及びソース／ドレイン領域を形成すべき半導体層
１２の領域を素子分離領域形成用マスク層２２で被覆
し、且つ、素子分離領域を形成すべき半導体層を除去す
ることができる。

【００３６】［工程−１５０］その後、露出した絶縁層
１１上に素子分離領域形成用の絶縁膜２３を形成し、以
て、チャネル形成領域及びソース／ドレイン領域を形成
すべき半導体層の領域を取り囲むように絶縁層１１上に
素子分離領域２３Ａを形成する。具体的には、ＣＶＤ法
によって全面にＳｉＯ₂から成る絶縁膜２３を製膜する
（図６の（Ａ）参照）。そして、素子分離領域形成用マ
スク層２２をストッパ層として、化学的・機械的研磨法
（ＣＭＰ法）にて絶縁膜２３を研磨する。こうして、図
６の（Ｂ）に示す構造を得ることができる。

【００３７】その後、素子分離領域形成用マスク層２２
を除去し、以て、ソース／ドレイン領域を形成すべき半
導体層１２の領域の頂面よりも高い頂面を有する素子分
離領域２３Ａを得る。具体的には、素子分離領域形成用
マスク層２２上に僅かに残された絶縁膜２３をフッ酸を
用いて除去し、更に、素子分離領域形成用マスク層２２
及びパッド酸化膜２１を、それぞれ、熱リン酸及びフッ
酸を用いて除去する。こうして、図７に示す構造を得る
ことができる。尚、素子分離領域２３Ａの頂面の水準
は、ソース／ドレイン領域を形成すべき半導体層１２の
領域の頂面の水準よりも高い。この水準差は、主に、パ
ッド酸化膜２１及び素子分離領域形成用マスク層２２の
厚さによって制御することができる。

【００３８】［工程−１６０］以降、通常のＭＯＳ型Ｆ
ＥＴの製造方法に基づき、半導体層１２にトランジスタ
素子を形成すればよい。具体的には、厚さ３０ｎｍ程度
の犠牲酸化膜を熱酸化法にて半導体層１２の表面に形成
した後、犠牲酸化膜をエッチングし、次いで、半導体層
１２の表面に熱酸化法にてゲート絶縁膜３０を形成す
る。その後、例えば、不純物を含有するポリシリコン層
及びシリサイド層の２層から構成されたゲート電極３１
を形成する。尚、図においては、ゲート電極を１層で表
した。その後、露出している半導体層１２に低濃度の不
純物含有領域をイオン注入法にて形成し、絶縁材料から
成るゲートサイドウオール３２をゲート電極３１の側壁
に形成する。その後、露出している半導体層１２に高濃
度の不純物含有領域をイオン注入法にて形成し、イオン
注入された不純物の活性化アニール処理を行うことによ
って、半導体層１２にソース／ドレイン領域３３を形成
する。ソース／ドレイン領域３３で挟まれた半導体層１
２の領域がチャネル形成領域３４に相当する。ソース／
ドレイン領域３３が形成された半導体層１２の領域の厚
さは約１５０ｎｍ、チャネル形成領域３４が形成された
半導体層１２の領域の厚さは約６０ｎｍである。

【００３９】こうして、図８の（Ａ）及び（Ｂ）に示す
構造を得ることができる。尚、図８の（Ａ）は、ゲート
電極３１の延びる方向と直角の方向の垂直面で半導体層
１２等を切断したときの模式的な一部断面図であり、図
８の（Ｂ）は、ゲート電極３１の延びる方向と平行な方
向であってゲート電極３１を含む垂直面で半導体層１２
等を切断したときの模式的な一部断面図である。

【００４０】その後、例えばＳｉＯ₂から成る層間絶縁
層３５を全面にＣＶＤ法にて製膜し、ソース／ドレイン
領域３３の上方の層間絶縁層３５に開口部をＲＩＥ法に
て形成し、開口部内を含む層間絶縁層３５上に配線材料
層を堆積させる。そして、配線材料層をパターニングす
ることによって、層間絶縁層３５上に配線３６を得るこ
とができる（図９参照）。

【００４１】こうして、支持体１０上に設けられた絶
縁層１１、絶縁層１１上に設けられた半導体層１２、
半導体層１２を取り囲むように絶縁層１１上に形成さ
れた素子分離領域２３Ａ、並びに、半導体層１２に形
成されたチャネル形成領域３４及びソース／ドレイン領
域３３、半導体層１２の表面に形成されゲート絶縁膜３
０、並びに、ゲート絶縁膜３０を介してチャネル形成領
域３４の上方に形成されたゲート電極３１とを備えたト
ランジスタ素子から成り、チャネル形成領域３４が形成
された半導体層１２の領域の平均厚さは、ソース／ドレ
イン領域３３が形成された半導体層１２の領域の平均厚
さよりも薄く、ソース／ドレイン領域３３が形成された
半導体層１２の領域の頂面よりも素子分離領域２３Ａの
頂面の方が高いＳＯＩ型半導体装置を得ることができ
る。

【００４２】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれに限定されるものではな
い。［工程−１３０］において形成された凹部２０の段
差が小さい場合、以降の工程において、リソグラフィ工
程におけるマスク位置合わせが困難となる場合がある。
このような場合には、［工程−１００］に先立ち、リソ
グラフィ技術及びエッチング技術に基づき、マスク位置
合わせの基準となるマスク位置合わせ基準パターンを半
導体層及び絶縁層、必要に応じて更に支持体１０にまで
形成しておけばよい。マスク位置合わせ基準パターン
は、例えばスクラブ・ライン上に形成すればよい。

【００４３】また、ソース／ドレイン領域３３のシート
抵抗の低抵抗化を図る場合には、サリサイド形成を行え
ばよい。この場合、ゲート電極３１を、不純物を含有す
るポリシリコン層、シリサイド層、ＳｉＯ₂層の３層か
ら構成する。そして、［工程−１６０］においてソース
／ドレイン領域３３を形成した後、例えばチタン層を全
面に製膜する。その後、アニール処理を施し、チタン層
を構成するＴｉ原子と半導体層１２を構成するＳｉ原子
とを反応させる。次いで、素子分離領域２３Ａやゲート
電極３１、ゲートサイドウオール３２上の未反応のチタ
ン層をアンモニア過水（ＮＨ₄ＯＨとＨ₂Ｏ₂の混合水溶
液）によって除去し、再びアニール処理を施す。これに
よって、ソース／ドレイン領域３３の表面にチタンシリ
サイド層を形成することができる。ソース／ドレイン領
域が形成された半導体層１２の領域の層厚が十分に厚い
ので、サリサイド形成においても何ら問題が生じない。

【００４４】

【発明の効果】本発明のＳＯＩ型半導体装置の製造方法
によれば、素子分離領域の厚さの減少を抑制できる。そ
の結果、素子分離領域上に延びるゲート電極の延在部と
支持体との間の寄生容量が増加するといった問題の発生
を回避することができる。また、素子分離領域の頂面の
水準がソース／ドレイン領域が形成された半導体層の領
域の頂面の水準よりも高いので、半導体層の端部にゲー
ト電極の電界が集中することが無くなり、ゲート絶縁膜
の信頼性が低下することが無く、高いゲート耐圧を保持
することができるし、寄生ＭＯＳが半導体層の端部近傍
に形成されることも無い。従って、安定した特性を有す
る溝ゲート型のＳＯＩ型半導体装置を製造することがで
きる。また、半導体層の端部におけるゲート電極の幅に
ばらつきが生じ易いといった問題の発生も回避すること
ができる。加えて、酸化層の下に存在する層が半導体層
であるが故に、例えば、酸化層のエッチングを十分に行
うことができ、プロセスマージンを広げることが可能と
なる。

【図面の簡単な説明】

【図１】本発明のＳＯＩ型半導体装置の製造方法と従来
のＳＯＩ型半導体装置の製造方法を対比した図表であ
る。

【図２】本発明のＳＯＩ型半導体装置の製造方法を説明
するための、支持体等の模式的な一部断面図である。

【図３】図２に引き続き、本発明のＳＯＩ型半導体装置
の製造方法を説明するための、支持体等の模式的な一部
断面図である。

【図４】図３に引き続き、本発明のＳＯＩ型半導体装置
の製造方法を説明するための、支持体等の模式的な一部
断面図である。

【図５】図４に引き続き、本発明のＳＯＩ型半導体装置
の製造方法を説明するための、支持体等の模式的な一部
断面図である。

【図６】図５に引き続き、本発明のＳＯＩ型半導体装置
の製造方法を説明するための、支持体等の模式的な一部
断面図である。

【図７】図６に引き続き、本発明のＳＯＩ型半導体装置
の製造方法を説明するための、支持体等の模式的な一部
断面図である。

【図８】図７に引き続き、本発明のＳＯＩ型半導体装置
の製造方法を説明するための、支持体等の模式的な一部
断面図である。

【図９】図８に引き続き、本発明のＳＯＩ型半導体装置
の製造方法を説明するための、支持体等の模式的な一部
断面図である。

【図１０】従来のＳＯＩ型半導体装置の製造方法を説明
するための、支持体等の模式的な一部断面図である。

【図１１】図１０に引き続き、従来のＳＯＩ型半導体装
置の製造方法を説明するための、支持体等の模式的な一
部断面図である。

【図１２】図１１に引き続き、従来のＳＯＩ型半導体装
置の製造方法を説明するための、支持体等の模式的な一
部断面図である。

【図１３】図１２に引き続き、従来のＳＯＩ型半導体装
置の製造方法を説明するための、支持体等の模式的な一
部断面図である。

【図１４】図１３に引き続き、従来のＳＯＩ型半導体装
置の製造方法を説明するための、支持体等の模式的な一
部断面図である。

【図１５】図１４に引き続き、従来のＳＯＩ型半導体装
置の製造方法を説明するための、支持体等の模式的な一
部断面図である。

【符号の説明】１０・・・支持体、１１・・・絶縁層、１２・・・半導
体層（ＳＯＩ層に相当する）、１３・・・パッド酸化
膜、１４・・・ポリシリコン層、１５・・・、マスク
層、１６・・・酸化層、２０・・・凹部、２１・・・パ
ッド酸化膜、２２・・・素子分離領域形成用マスク層、
２３・・・絶縁膜、２３Ａ・・・素子分離領域、３０・
・・ゲート絶縁膜、３１・・・ゲート電極、３２・・・
ゲートサイドウオール、３３・・・ソース／ドレイン領
域、３４・・・チャネル形成領域、３５・・・層間絶縁
層、３６・・・配線

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F048 AA07 AC03 BA16 BB05 BB08 BB19 BC11 BC16 BF06 BG07 BG12 DA25 5F110 AA02 AA06 AA12 BB06 CC02 DD05 DD13 EE05 EE09 EE14 EE31 EE44 FF02 FF23 GG01 GG02 GG12 GG22 GG24 GG25 GG35 GG42 HJ13 HJ23 HK05 HK40 HL04 NN02 NN23 NN35 NN62 NN74 QQ02 QQ10 QQ11 QQ17

Claims

【特許請求の範囲】

【請求項１】（Ａ）支持体上に設けられた絶縁層、（Ｂ）絶縁層上に設けられた半導体層、（Ｃ）半導体層を取り囲むように絶縁層上に形成された
素子分離領域、並びに、（Ｄ）半導体層に形成されたチャネル形成領域及びソー
ス／ドレイン領域、半導体層の表面に形成されゲート絶
縁膜、並びに、ゲート絶縁膜を介してチャネル形成領域
の上方に形成されたゲート電極とを備えたトランジスタ
素子、から成るＳＯＩ型半導体装置の製造方法であっ
て、（イ）支持体上の絶縁層上に設けられた半導体層のチャ
ネル形成領域を形成すべき領域の厚さを薄くする工程
と、（ロ）チャネル形成領域及びソース／ドレイン領域を形
成すべき半導体層の領域を取り囲むように、絶縁層上に
素子分離領域を形成する工程と、（ハ）半導体層にトランジスタ素子を形成する工程、を
具備することを特徴とするＳＯＩ型半導体装置の製造方
法。
【請求項２】前記工程（イ）は、（イ−１）チャネル形成領域を形成すべき半導体層の領
域以外の領域をマスク層で被覆する工程と、（イ−２）マスク層で被覆されていない半導体層の領域
を、その表面から所定の深さまで除去する工程、から成ることを特徴とする請求項１に記載のＳＯＩ型半
導体装置の製造方法。
【請求項３】前記工程（イ−２）は、マスク層で被覆されていない半導体層の領域を、その表
面から所定の深さまで酸化する工程と、マスク層を除去し、且つ、半導体層の酸化された部分を
除去する工程、から成ることを特徴とする請求項２に記載のＳＯＩ型半
導体装置の製造方法。
【請求項４】前記工程（ロ）は、（ロ−１）チャネル形成領域及びソース／ドレイン領域
を形成すべき半導体層の領域を素子分離領域形成用マス
ク層で被覆し、素子分離領域を形成すべき半導体層を除
去する工程と、（ロ−２）露出した絶縁層上に素子分離領域形成用の絶
縁膜を形成し、以て、チャネル形成領域及びソース／ド
レイン領域を形成すべき半導体層の領域を取り囲むよう
に絶縁層上に素子分離領域を形成する工程と、（ロ−３）素子分離領域形成用マスク層を除去し、以
て、ソース／ドレイン領域を形成すべき半導体層の領域
の頂面よりも高い頂面を有する素子分離領域を得る工
程、から成ることを特徴とする請求項１に記載のＳＯＩ
型半導体装置の製造方法。
【請求項５】前記工程（ロ−２）は、素子分離領域形成
用マスク層上を含む露出した絶縁層上に素子分離領域形
成用の絶縁膜を製膜した後、素子分離領域形成用マスク
層をストッパ層として化学的・機械的研磨法によって絶
縁膜を研磨する工程から成ることを特徴とする請求項４
に記載のＳＯＩ型半導体装置の製造方法。
【請求項６】工程（イ）に先立ち、マスク位置合わせの
基準となるマスク位置合わせ基準パターンを、少なくと
も半導体層及び絶縁層に形成しておくことを特徴とする
請求項１に記載のＳＯＩ型半導体装置の製造方法。