JP4284344B2 - 完全空乏型soi−mosトランジスタの製造方法 - Google Patents
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すなわち、(1)サブスレショールド特性が良好で、Vtを下げることができるため、同電圧でより多くのオン電流が得られる。(2)負荷となる接合容量が少ないため、回路として高速動作が期待できる。
SOI層110上には、ゲート酸化膜111を介してゲート107が形成されている。ゲート107の周囲に窒化膜等のサイドウォール106が形成され、ソース領域108およびドレイン領域109との接触が防がれている。また、ゲート107の上部は、必要に応じてシリサイド化されている(図14中の符号104a)。
しかし、ゲートの微細化が進むと短チャネル効果がより深刻となるため、SOI層を薄膜化する必要が生じる。
しかし、この技術には、エピタキシャル成長のスループット、Siエピタキシャルの選択性確保等の課題があり、量産に至っていない。
すなわち、エピタキシャル成長によるSi層を形成するために長い時間がかかってしまうというスループットの低下という問題が生じる。
そこで、スループットを上げるために、エピタキシャル成長させる際の温度を上げようとすると、薄膜SOI層が凝集してしまう。
従って、薄膜SOIでは、温度を上げることができないという制限がある。
<1> 半導体基板上にSOI層を形成し、前記SOI層上に酸化膜を形成し、ゲート部、ソース部およびドレイン部に相当する部分に窒化膜を形成した後、該窒化膜をマスクとして酸化処理を施して前記窒化膜以外の部分に酸化膜を形成し、分離部を形成した後、前記窒化膜と前記SOI層上の酸化膜とを除去する工程と、前記分離部を形成し前記窒化膜と前記SOI層上の酸化膜とを除去した後に、少なくとも前記SOI層上にポリシリコンを堆積してポリシリコン層(A)を形成し、該ポリシリコン層(A)上にSiO2からなる酸化膜を形成する工程と、前記酸化膜を形成した後に、ゲート部以外をエッチングして前記SOI層上に前記ポリシリコン層(A)と前記酸化膜とを順次有するゲートを作製する工程と、前記ゲートを作製した後に、前記ポリシリコン層(A)側面にサイドウォールを形成してから、ソース部およびドレイン部を形成するためのポリシリコンを堆積してポリシリコン層(B)を形成する工程と、レジストによりパターニングを行って前記分離部上のポリシリコン層(B)のポリシリコンを除去する工程と、前記ゲート上のポリシリコン層(B)の一部が露出するように、前記レジストを除去する工程と、露出した前記ポリシリコン層(B)のポリシリコンを除去し、残存する前記ポリシリコン層(B)にて前記SOI層より厚さの厚いソース部およびドレイン部を形成する工程と、前記ポリシリコンを除去した後に前記レジストを除去し、前記ゲート上部の酸化膜を除去する工程と、を順次含むことを特徴とする完全空乏型SOI−MOSトランジスタの製造方法である。
完全空乏型SOI−MOSトランジスタは、図1に示すように、半導体基板(好ましくはSOI基板)1上にBOX層2を介してSOI層8およびゲート電極6が順次形成され、SOI層8の側方の領域に、ポリシリコンの堆積によって形成されたソースドレイン部(ソース部4aおよびドレイン部4b)が設けられ、SOI層8がソースドレイン部の厚さより小さくなるように形成されている。
ソース・ドレイン部をポリシリコンによって形成することで、電子の移動度が高まりソースドレイン抵抗が低くなって、オン電流を向上させることができる。ポリシリコンは、例えば、アモルファスシリコン等よりも移動度が大きいため、上記のような効果が顕著に現れると考えられる。
従って、本明細書において「SOI層」とは、半導体基板の絶縁膜上等に形成されたシリコン薄膜を意味する。
また、SOI層を完全空乏型とすることで、部分空乏型に比べて低電圧化と負荷容量の低減を同時に実現できる利点がある。
上記効果は、種々の条件などにもよるが、SOI層が35nm程度以下の場合に顕著に見られる。
SOI層の厚さは、短チャネル効果とソースドレイン抵抗との関係を考慮して、特にソースドレイン部の厚さの20〜80%であることが好ましい。
例えば、ゲート電極材料としてポリシリコンを使用することが好ましいが、用途によっては、閾値制御のためにSiGe等の仕事関数差の異なる電極を使用してもよい。
以下、本発明の完全空乏型SOI−MOSトランジスタの製造方法について、図3〜図13を参照して説明する。
なお、閾値制御用インプラウインドウホトリソグラフィー、閾値電圧制御用インプラでは、PMOSおよびNMOSのいずれかにより、不純物の種類などの条件を適宜設定する。
この酸化膜41の厚さは、後述するサイドウォールエッチングを行ったときに、ゲート酸化膜とともに剥離しないように、ゲート酸化膜38より充分に厚くする必要がある。具体的には、ゲート酸化膜38の1〜5倍の厚さとすることが好ましい。
次に、ゲートインプラホト(ゲート不純物イオン注入領域の開口)およびゲートインプラ(図6(C))を行い、ゲートパターニングを行って、表面に酸化膜41が形成されたポリシリコン層40がゲート領域に形成される(図6(D))。
なお、本発明において、ポリシリコンは、CVD法により堆積させることができる。CVD法の具体的な条件としては、620℃程度で0.2Torr(26.6Pa)程度とし、SiH4ガス等を使用する条件を採用することが好ましい。
ポリシリコン層43を形成した後、レジスト44を形成して、ホト・エッチ(フォトリソおよびエッチング工程)を用いたパターニングにより、分離酸化膜37上の不要なポリシリコンを除去する(図7(C))。
ゲート部の一部を露出させる量は、ポリシリコン層の厚さやその他の設定条件により異なるが、ゲートの高さの半分以上とすることが好ましい。上限としては、ソースドレイン部におけるポリシリコン層43の半導体基板31と平行な面から20nm程度とすることが好ましい。
ポリシリコン40上に酸化膜41が形成された状態で、レジスト44から露出したポリシリコン層43のポリシリコンをエッチングにより除去する(図8(B))。その後、ポリシリコン層43上に残ったレジスト44の除去を行う(図8(C))。
当該エッチングを施すことで、最終的にソースドレイン部のみにポリシリコンが堆積した構成となる。その後、レジスト45を設けソースドレインインプラなどを行い(図9(B))、活性化RTAを行う(図10(A))。
活性化RTAをおこなった後は、必要に応じてシリサイド化を行ってもよい。具体的には、図10(B)に示すように、表面にCoを析出させて、シリサイド化(符号46に相当)を施しCo選択エッチングを行えばよい(図10(C))。
以上のような製造方法によれば、ポリシリコン層(A)(B)の形成にエピタキシャル成長法を使用しないため、スループットを向上させることが可能となる。
すなわち、図12(A)に示すように、レジスト44を設けてパターニングを行った後、図12(B)に示すように、ゲートの一部が露出するようにパターニングしてレジスト44の除去を行う。その後、ポリシリコンエッチングを行って露出したゲート上のポリシリコンだけを選択的に除去して、ポリシリコン層43上に残ったレジスト44を除去する(図12(C))。
図7(C)および図8に示す工程では、分離部のポリシリコン除去は、Self−alignで行われる反面、レジストエッチングの膜厚制御が困難である。一方、図12に示す工程では、これを通常のパターニングで行うため、ゲートとのアライメントさえ注意すれば、当該レジストエッチングの制御が不要となる。その結果、より簡易な条件で各処理を施すことが可能で、スループットを向上させることができる。
すなわち、図7(C)および図8に示す工程に代えて、図13(A)のように、レジスト44のみパターニングした後、ゲート上のポリシリコン層(B)の一部が露出するように、レジストエッチングを行い(図13(B))、露出していたゲート上のポリシリコン層43のポリシリコン、および分離部上(分離酸化膜37上の露出部)のポリシリコン層のポリシリコンの除去を一緒に行ってもよい(図13(C))。かかる工程は、図12の工程についても適用することができる。
このようにすれば、ポリシリコンのエッチング工程を1回減らすことが可能となり、より迅速に本発明の完全空乏型SOIトランジスタを製造することができるので、さらにスループットを向上させることができる。
2・・・BOX層
3・・・分離酸化膜
4a・・・ソース部
4b・・・ドレイン部
5・・・サイドウォール
6・・・ゲート電極
7・・・ゲート酸化膜
8・・・SOI層
Claims (3)
- 半導体基板上にSOI層を形成し、前記SOI層上に酸化膜を形成し、ゲート部、ソース部およびドレイン部に相当する部分に窒化膜を形成した後、該窒化膜をマスクとして酸化処理を施して前記窒化膜以外の部分に酸化膜を形成し、分離部を形成した後、前記窒化膜と前記SOI層上の酸化膜とを除去する工程と、
前記分離部を形成し前記窒化膜と前記SOI層上の酸化膜とを除去した後に、少なくとも前記SOI層上にポリシリコンを堆積してポリシリコン層(A)を形成し、該ポリシリコン層(A)上にSiO2からなる酸化膜を形成する工程と、
前記酸化膜を形成した後に、ゲート部以外をエッチングして前記SOI層上に前記ポリシリコン層(A)と前記酸化膜とを順次有するゲートを作製する工程と、
前記ゲートを作製した後に、前記ポリシリコン層(A)側面にサイドウォールを形成してから、ソース部およびドレイン部を形成するためのポリシリコンを堆積してポリシリコン層(B)を形成する工程と、
レジストによりパターニングを行って前記分離部上のポリシリコン層(B)のポリシリコンを除去する工程と、
前記ゲート上のポリシリコン層(B)の一部が露出するように、前記レジストを除去する工程と、
露出した前記ポリシリコン層(B)のポリシリコンを除去し、残存する前記ポリシリコン層(B)にて前記SOI層より厚さの厚いソース部およびドレイン部を形成する工程と、
前記ポリシリコンを除去した後に前記レジストを除去し、前記ゲート上部の酸化膜を除去する工程と、
を順次含むことを特徴とする完全空乏型SOI−MOSトランジスタの製造方法。 - 半導体基板上にSOI層を形成し、前記SOI層上に酸化膜を形成し、ゲート部、ソース部およびドレイン部に相当する部分に窒化膜を形成した後、該窒化膜をマスクとして酸化処理を施して前記窒化膜以外の部分に酸化膜を形成し、分離部を形成した後、前記窒化膜と前記SOI層上の酸化膜とを除去する工程と、
前記分離部を形成し前記窒化膜と前記SOI層上の酸化膜とを除去した後に、少なくとも該SOI層上にポリシリコンを堆積してポリシリコン層(A)を形成し、該ポリシリコン層(A)上にSiO2からなる酸化膜を形成する工程と、
前記酸化膜を形成した後に、ゲート部以外をエッチングして前記SOI層上に前記ポリシリコン層(A)と前記酸化膜とを順次有するゲートを作製する工程と、
前記ゲートを作製した後に、前記ポリシリコン層(A)側面にサイドウォールを形成してから、ソース部およびドレイン部を形成するためのポリシリコンを堆積してポリシリコン層(B)を形成する工程と、
レジストによりパターニングを行い、前記ゲート上のポリシリコン層(B)の一部が露出するように、前記レジストを除去する工程と、
露出した前記ポリシリコン層(B)のポリシリコン、および分離部上のポリシリコン層(B)のポリシリコンを除去し、残存する前記ポリシリコン層(B)にて前記SOI層より厚さの厚いソース部およびドレイン部を形成する工程と、
前記ポリシリコンを除去した後に前記レジストを除去し、前記ゲート上部の酸化膜を除去する工程と、
を順次含むことを特徴とする完全空乏型SOI−MOSトランジスタの製造方法。 - 前記ポリシリコンの堆積により前記ポリシリコン層(A)および前記ポリシリコン層(B)を形成する方法が、CVD法であることを特徴とする請求項1または2に記載の完全空乏型SOI−MOSトランジスタの製造方法。
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