JP4110085B2 - 二重ゲート型電界効果トランジスタの製造方法 - Google Patents
二重ゲート型電界効果トランジスタの製造方法 Download PDFInfo
- Publication number
- JP4110085B2 JP4110085B2 JP2003413993A JP2003413993A JP4110085B2 JP 4110085 B2 JP4110085 B2 JP 4110085B2 JP 2003413993 A JP2003413993 A JP 2003413993A JP 2003413993 A JP2003413993 A JP 2003413993A JP 4110085 B2 JP4110085 B2 JP 4110085B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- forming
- source
- gate dielectric
- spacer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000005669 field effect Effects 0.000 title claims description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000000034 method Methods 0.000 claims description 83
- 238000002955 isolation Methods 0.000 claims description 66
- 125000006850 spacer group Chemical group 0.000 claims description 60
- 230000008569 process Effects 0.000 claims description 48
- 238000005468 ion implantation Methods 0.000 claims description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 26
- 229920005591 polysilicon Polymers 0.000 claims description 25
- 230000003647 oxidation Effects 0.000 claims description 20
- 238000007254 oxidation reaction Methods 0.000 claims description 20
- 239000002019 doping agent Substances 0.000 claims description 18
- 238000005498 polishing Methods 0.000 claims description 17
- 239000012212 insulator Substances 0.000 claims description 16
- 229910052760 oxygen Inorganic materials 0.000 claims description 12
- 239000001301 oxygen Substances 0.000 claims description 10
- 229910021332 silicide Inorganic materials 0.000 claims description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical group [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 239000010410 layer Substances 0.000 description 76
- 235000012431 wafers Nutrition 0.000 description 19
- 238000005530 etching Methods 0.000 description 18
- 239000000463 material Substances 0.000 description 12
- 238000005137 deposition process Methods 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- 239000007772 electrode material Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 210000000746 body region Anatomy 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 238000000342 Monte Carlo simulation Methods 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910003811 SiGeC Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- GEIAQOFPUVMAGM-UHFFFAOYSA-N ZrO Inorganic materials [Zr]=O GEIAQOFPUVMAGM-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000000224 chemical solution deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26533—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
- Element Separation (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
本発明は二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）に関し、特に自己整合分離領域とＳｉ成長のシード層として機能するボディ・レッジ（ledge:出っ張り) を備えたＤＧＦＥＴに関する。また、本発明は上記特徴を備えたＤＧＦＥＴの製造方法にも関する。
現在実現可能な水準より集積密度の高い集積回路（ＩＣ）（たとえばメモリ、論理回路、および他のデバイス）を製造するには、ＩＣ中に存在するＦＥＴデバイスの寸法をさらに縮小する手段を見いだす必要がある。また、ＦＥＴの寸法が縮小するにつれ、既存の手段で短チャネル効果を制御するのがますます困難になる。短チャネル効果は当業者にとってよく知られているように、ゲートとソース／ドレイン領域との間で共有される２次元の静電荷に起因する短チャネル・デバイス（すなわちサブ０．１ミクロン〔マイクロメートル〕）におけるしきい値電圧（Ｖｔ）の低下である。
標準の単一ゲートＭＯＳ（metal oxide semiconductor)型電界効果トランジスタ（ＭＯＳＦＥＴ）を超えて進化したものが二重ゲート型ＭＯＳＦＥＴである。二重ゲート型ＭＯＳＦＥＴでは、デバイス・チャネルが上部ゲート誘電体層と下部ゲート誘電体層とによって画定されている。この対称型ゲート構造を備えたデバイス構造では、既存の単一ゲート型ＭＯＳＦＥＴと比べてチャネル長を約半分に縮小することができる。二重ゲート（デュアル・ゲートまたはダブル・ゲート）型のＭＯＳＦＥＴには、既存の単一ゲート型ＭＯＳＦＥＴデバイスに勝るいくつかの利点がある。特に、単一ゲート型ＭＯＳＦＥＴデバイスに勝る二重ゲート型ＭＯＳＦＥＴデバイスの利点としては、相互コンダクタンスが大きいこと、寄生容量が小さいこと、および短チャネル効果が改善されることを挙げることができる。たとえば、以前、チャネル長が３０ｎｍの二重ゲート型ＭＯＳＦＥＴについてモンテ・カルロ・シミュレーションが実行されたが、その結果によれば、二重ゲート型デバイスは相互コンダクタンスが大きく（２３００ｍＳ／ｍｍ）、スイッチング速度が速い（ｎＭＯＳＦＥＴで１．１ピコ秒）。
また、短チャネル改善特性はチャネル領域へのドープの必要なしに最小２０ｎｍのチャネル長まで得られる。これは単一ゲート型ＭＯＳＦＥＴデバイスには普通に存在する、チャネル・ドープに付随するトンネル降伏、ドーパント量子化、およびドーパント空乏化の諸問題を回避している。
従来技術に係る二重ゲート型ＭＯＳＦＥＴの例を記載した文献をいくつか次に示す。
米国特許第５１８８９７３号には、下部ゲートが上部ゲートに自己整合していない二重ゲート構造が記載されている。この従来技術の二重ゲート構造が本発明に係る二重ゲート構造と顕著に異なる点は、本発明に係るＤＧＦＥＴがフロント・ゲートに自己整合した酸化物分離領域を備えている点である。’９７３特許には、そのような自己整合した酸化物分離領域は開示されていない。また、本発明では、Ｓｉボディがフロント・ゲートの両側に隣接してレッジ（ledge:出っ張り）を備えている。本発明では、このＳｉレッジをエピタキシャルＳｉ領域を選択的に成長させるのに使用している。このエピタキシャルＳｉ領域は最終的に本発明に係るＤＧＦＥＴのソース／ドレイン領域になる。’９７３特許はそのようなレッジの存在を開示していない。
米国特許第５１４０３９１号には、別の二重ゲート構造が記載されている。この従来技術に係る二重ゲート構造には、フロント・ゲートに自己整合した酸化物分離領域が開示されていない。また、’３９１特許には、フロント・ゲートの両側に隣接してレッジを備えたＳｉボディが開示されていない。これらのレッジは自己整合分離領域上に選択エピタキシャルＳｉ領域を成長させるシード層として使用する。
米国特許第５３４９２２８号には別の二重ゲート構造が記載されているが、フロント・ゲートに自己整合した酸化物分離領域が存在しない。また、’２２８特許には、フロント・ゲートの両側に隣接してレッジを備えたＳｉボディを備えた構造が開示されていない。これらのレッジは自己整合分離領域上に選択エピタキシャルＳｉ領域を成長させるシード層として使用する。
現在まで、二重ゲート型ＭＯＳＦＥＴの従来技術の製造方法はきわめて複雑であるか、パラメータ制御の点できわめて欠点の多いものであった。また、当技術分野で知られている構造のいくつかはバック・ゲートとソース／ドレイン領域との間の寄生容量が大きい。これはバック・ゲートの厚さを厚くすることにより低減できるが、バック・ゲートの制御性が低下するとともに規模縮小によって得られたものが劣化するという不都合がある。標準の配置を仮定すると寄生容量を小さくするためにはバック・ゲート誘電体の厚さをフロント・ゲート誘電体の厚さの２０倍にする必要があるが、効果的な制御のためにはバック・ゲート誘電体の厚さはフロント・ゲート誘電体の厚さの２〜４倍に留める必要がある。
本願と同一の承継人に係る米国特許第５７７３３３１号には、上述した問題点を解決した二重ゲート型ＭＯＳＦＥＴの構造とそれを製造する方法が記載されている。特に、’３３１特許には、自己整合した側壁ソース・コンタクトおよび側壁ドレイン・コンタクトならびに下部ゲート酸化膜および上部ゲート酸化膜が記載されている。’３３１特許に開示された構造は他の従来技術に係る二重ゲート型ＭＯＳＦＥＴと比べて下部ゲートの寄生容量が小さく、ドレイン抵抗とソース抵抗が低減している。
’３３１特許では、上述した特徴を備えた二重ゲート型ＭＯＳＦＥＴを次に示す手順によって得ている。すなわち、
チャネル層を形成する工程と、
前記チャネル層上に上部ゲート絶縁層を形成する工程と、
前記上部ゲート絶縁層上に上部ゲートを形成する工程と、
前記上部ゲート上にゲート・ピラーを形成する工程と、
前記上部ゲートおよび前記ゲート・ピラーに隣接して絶縁側壁層を形成する工程と、
ドーパントを導入することにより、前記チャネル層内に集積化（integral）ソース／ドレイン領域を形成する工程と、
前記絶縁側壁層の両側に隣接して導電性アモルファス側壁を形成する工程であって、前記アモルファス・シリコン側壁の一方が前記ドレイン領域に接続されており、他方がソース領域に接続されている、工程と、
前記上部ゲート、前記ゲート・ピラー、前記絶縁側壁層、および前記アモルファス・シリコン側壁をマスクとして用いて前記チャネル層をエッチングする工程であって、これにより前記マスクの横方向の広がりを前記チャネル層に転写し、前記集積化ソース／ドレイン領域を支持構造体に対して隆起させる、工程
である。
チャネル層を形成する工程と、
前記チャネル層上に上部ゲート絶縁層を形成する工程と、
前記上部ゲート絶縁層上に上部ゲートを形成する工程と、
前記上部ゲート上にゲート・ピラーを形成する工程と、
前記上部ゲートおよび前記ゲート・ピラーに隣接して絶縁側壁層を形成する工程と、
ドーパントを導入することにより、前記チャネル層内に集積化（integral）ソース／ドレイン領域を形成する工程と、
前記絶縁側壁層の両側に隣接して導電性アモルファス側壁を形成する工程であって、前記アモルファス・シリコン側壁の一方が前記ドレイン領域に接続されており、他方がソース領域に接続されている、工程と、
前記上部ゲート、前記ゲート・ピラー、前記絶縁側壁層、および前記アモルファス・シリコン側壁をマスクとして用いて前記チャネル層をエッチングする工程であって、これにより前記マスクの横方向の広がりを前記チャネル層に転写し、前記集積化ソース／ドレイン領域を支持構造体に対して隆起させる、工程
である。
自己整合した上部ゲートと下部ゲートを実現しうるにもかかわらず、’３３１特許に開示された従来技術の二重ゲート型ＭＯＳＦＥＴはフロント・ゲートに自己整合した酸化物分離領域を備えていない。また、’３３１特許には、フロント・ゲートの両側に隣接してレッジを備えたＳｉボディを備えた構造が開示されていない。これらのレッジは自己整合分離領域上に選択エピタキシャルＳｉ領域を成長させるシード層として使用する。したがって、’３３１特許で開示された従来技術の構造では、バック・ゲートの面積を最小にすることができない。それゆえ、この従来技術の二重ゲート型ＭＯＳＦＥＴでは、寄生容量を効果的に最小にすることができない。
本発明はソース／ドレイン領域下の寄生容量を顕著に低減できるＤＧＦＥＴ構造体およびそのような構造体を形成する方法を提供するものである。本発明はソース／ドレイン領域下の寄生容量を低減する２つの新たな手段を導入するものである。第１に、ゲートに隣接するシリコン・レッジを第１の横幅を有する第１のスペーサで保護しながら、ゲートの外部のシリコン領域を酸化物に変換する。この酸化は自己整合した酸素のイオン打ち込みまたは他種のイオン打ち込みを用いることにより、容易にすることができる。第２に、第１のスペーサを除去し、第１のスペーサの横幅より狭い横幅を有する第２のスペーサで置き換え、横方向選択エピタキシャル全面成長を用い新たに露出したシリコン・レッジをシードとして用い自己整合した分離領域下に新たなシリコンのソース／ドレイン領域を成長させる。これにより、しきい値電圧の制御を維持しながら、バックプレーンの容量値を小さくすることが可能になる。
寄生容量を顕著に低減した、本発明に係るＤＧＦＥＴは次に示すように構成する。
二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）であって、
ドープしたバックプレーン領域であって、前記ドープしたバックプレーン領域の一部に隣接して設けられた分離領域を備えた、ドープしたバックプレーン領域と、
前記分離領域を含まない前記ドープしたバックプレーン領域の表面部分の上に設けられたバック・ゲート誘電体と、
前記バック・ゲート誘電体上に設けられレッジを備えたＳｉ含有層であって、前記レッジの各々はソース／ドレイン延長領域を備えている、Ｓｉ含有層と、
前記Ｓｉ含有層の一部の上に設けられたフロント・ゲート誘電体と、
前記フロント・ゲート誘電体上に設けられたフロント・ゲートであって、前記フロント・ゲートはその側壁にスペーサを備えている、フロント・ゲートと、
前記フロント・ゲートに近接し前記分離領域上に設けられたソース／ドレイン領域であって、前記ソース／ドレイン領域は前記ソース／ドレイン延長領域に接触している、ソース／ドレイン領域と
を備えた
二重ゲート型電界効果トランジスタ。
二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）であって、
ドープしたバックプレーン領域であって、前記ドープしたバックプレーン領域の一部に隣接して設けられた分離領域を備えた、ドープしたバックプレーン領域と、
前記分離領域を含まない前記ドープしたバックプレーン領域の表面部分の上に設けられたバック・ゲート誘電体と、
前記バック・ゲート誘電体上に設けられレッジを備えたＳｉ含有層であって、前記レッジの各々はソース／ドレイン延長領域を備えている、Ｓｉ含有層と、
前記Ｓｉ含有層の一部の上に設けられたフロント・ゲート誘電体と、
前記フロント・ゲート誘電体上に設けられたフロント・ゲートであって、前記フロント・ゲートはその側壁にスペーサを備えている、フロント・ゲートと、
前記フロント・ゲートに近接し前記分離領域上に設けられたソース／ドレイン領域であって、前記ソース／ドレイン領域は前記ソース／ドレイン延長領域に接触している、ソース／ドレイン領域と
を備えた
二重ゲート型電界効果トランジスタ。
本発明の好適な実例では、分離領域はフロント・ゲートに自己整合している。
本発明は上述したＤＧＦＥＴの製造方法も提供する。特に、本発明に係る方法は次に示すように構成する。
二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）を形成する方法であって、
少なくとも、ドープしたバックプレーン領域と、前記ドープしたバックプレーン領域上に形成したバック・ゲート誘電体と、前記バック・ゲート誘電体上に形成したＳｉ含有層と、前記Ｓｉ含有層上に形成したフロント・ゲート誘電体と、前記フロント・ゲート誘電体上に形成したフロント・ゲートとを備えた構造体を準備する工程であって、前記構造体が少なくとも前記ドープしたバックプレーン領域に隣接した分離トレンチ領域を備えている、工程と、
前記フロント・ゲートの露出した側壁に第１の横幅を有する第１のスペーサを形成する工程であって、前記第１のスペーサが下に存在する前記Ｓｉ含有層を酸化から保護している、工程と、
前記ドープしたバックプレーン領域の一部に隣接するとともにそれを覆う、前記構造体の一部の領域に分離領域を形成する工程であって、該工程によって前記第１のスペーサの下の前記Ｓｉ含有層にレッジを形成する、工程と、
前記第１のスペーサを除去し、それを第２のスペーサで置き換える工程であって、前記第２のスペーサは前記第１のスペーサの前記第１の横幅より狭い横幅を有する、工程と、
前記レッジの上に接触してＳｉ含有領域を選択的に成長させる工程と、
前記Ｓｉ含有領域中にソース／ドレイン領域を形成する工程と
を備えた
方法。
二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）を形成する方法であって、
少なくとも、ドープしたバックプレーン領域と、前記ドープしたバックプレーン領域上に形成したバック・ゲート誘電体と、前記バック・ゲート誘電体上に形成したＳｉ含有層と、前記Ｓｉ含有層上に形成したフロント・ゲート誘電体と、前記フロント・ゲート誘電体上に形成したフロント・ゲートとを備えた構造体を準備する工程であって、前記構造体が少なくとも前記ドープしたバックプレーン領域に隣接した分離トレンチ領域を備えている、工程と、
前記フロント・ゲートの露出した側壁に第１の横幅を有する第１のスペーサを形成する工程であって、前記第１のスペーサが下に存在する前記Ｓｉ含有層を酸化から保護している、工程と、
前記ドープしたバックプレーン領域の一部に隣接するとともにそれを覆う、前記構造体の一部の領域に分離領域を形成する工程であって、該工程によって前記第１のスペーサの下の前記Ｓｉ含有層にレッジを形成する、工程と、
前記第１のスペーサを除去し、それを第２のスペーサで置き換える工程であって、前記第２のスペーサは前記第１のスペーサの前記第１の横幅より狭い横幅を有する、工程と、
前記レッジの上に接触してＳｉ含有領域を選択的に成長させる工程と、
前記Ｓｉ含有領域中にソース／ドレイン領域を形成する工程と
を備えた
方法。
「Ｓｉ含有」なる用語は明細書を通じてシリコンを含む半導体材料を指示するように使用している。このようなＳｉ含有材料の例としては、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣなどがある。本発明で使用するＳｉ含有材料はＳｉから成るのが望ましい。
本発明は自己整合分離型ＤＧＦＥＴとその製造方法を提供するものである。以下、図面を参照して本発明を詳細に説明する。留意点を挙げると、図面と以下の説明において、Ｐ型ドープのバックプレーンを備えたＮＦＥＴ（同バックプレーンへのコンタクトを含む）とＰＦＥＴ用の絶縁されたＮ型ドープのバックプレーン・コンタクトとを説明する。
このような構造を示すとともに説明するが、本発明によれば、反対極性の構造も考えうる。すなわち、Ｎ型ドープのバックプレーンを備えたＰＦＥＴ（同バックプレーンへのコンタクトを含む）とＮＦＥＴ用の絶縁されたＰ型ドープのバックプレーン・コンタクトである。反対極性の構造は以下で説明するドーパント種を反対極性にすることにより製造する。
図１は本発明に係る自己整合分離型二重ゲートＦＥＴの断面図である。特に、本発明に係る自己整合分離型ＤＧＦＥＴはドープしたバックプレーン領域３２を備えている。ドープしたバックプレーン領域３２はドープしたバックプレーン領域３２の一部に隣接して設けられた分離領域４４を備えている。本発明に係る構造体はさらにドープしたバックプレーン領域３２の表面部分の上に設けられたバックプレーン誘電体１６と、バックプレーン誘電体１６上に設けられレッジ４６を有するＳｉ含有層１８（これは本発明に係るＤＧＦＥＴの薄いボディ領域である）とを備えている。図示するように、各レッジ４６はソース／ドレイン延長領域５０を備えている。また、本発明に係るＤＧＦＥＴはＳｉ含有層１８の一部の上に設けられたフロント・ゲート誘電体３４と、フロント・ゲート誘電体３４上に設けられたフロント・ゲート５８とを備えている。フロント・ゲート５８の側壁とＳｉ含有層１８の一部表面との上に絶縁スペーサ（以下、第２のスペーサという）が設けられている。
フロント・ゲート５８に隣接するとともに分離領域４４上ソース／ドレイン領域６０が設けられている。図示するように、ソース／ドレイン領域６０はソース／ドレイン延長領域５０に接触している。そして、分離領域４４は通常、フロント・ゲート５８に自己整合している。
また、本発明に係るＤＧＦＥＴ構造体はドープしたバックプレーン領域３０も備えている。バックプレーン領域３０はコンタクト領域６２を備えている。コンタクト領域６２はその上に設けられたシリサイドから成る領域６４を備えている。
図１に示すとともに符号を付した他の構成要素はここでは特に説明しないが、図２〜図１５において詳細に説明する。図２〜図１５はＸ−Ｘ’面の左側の構造を示すものである。
次に図２〜図１５を参照して、図１に示す自己整合分離型ＤＧＦＥＴの形成方法を詳細に説明する。まず、図２を参照する。図２は本発明において使用しうる初期積層構造体の断面図である。特に、図２に示す初期積層構造体は処理（handle）ウェーハ１０と、処理ウェーハ１０上に設けられた下部絶縁体１２と、下部絶縁体１２上に設けられたポリシリコン・バックプレーン領域１４と、ポリシリコン・バックプレーン領域１４上に設けられたバック・ゲート誘電体１６と、バック・ゲート誘電体１６上に設けられたＳｉ含有層１８と、Ｓｉ含有層１８上に設けられたパッド酸化膜２０と、パッド酸化膜２０上に設けられた研磨停止層２２とを備えている。
図２に示す構造体を形成するには、一部の実施形態では、まずその上にＳｉ含有層１８が形成された転写（transfer）ウェーハ（図示せず）を準備する。本発明のこの時点で使用する転写ウェーハはバルクＳｉである。あるいは、ＳＯＩ（silicon-on-insulator）を含む他の種類の半導体ウェーハを使用してもよい。Ｓｉ含有層１８は上述したシリコン材料のうちの任意のものでよいが、Ｓｉが好ましい。Ｓｉ含有層１８としてＳｉを使用する場合、そのＳｉはアモルファス、単結晶、または多結晶でありうるが、単結晶Ｓｉが好ましい。なぜなら、単結晶Ｓｉは高性能なデバイスを実現しうるからである。一部の実施形態では、Ｓｉ含有層１８は転写ウェーハの一部である。すなわち、ＳＯＩ転写ウェーハのＳＯＩ層（この場合、埋め込み酸化膜はエッチング停止層として使用する）、またはバルク・シリコン・ウェーハの単なる上部表面層である。
Ｓｉ含有層１８は一部の実施形態では既存の堆積プロセス（たとえばＣＶＤ（chemical vapor deposition)、プラズマ支援ＣＶＤ、蒸着、または化学溶液堆積（chemical solution deposition）など）によって形成する。Ｓｉ含有層１８は転写ウェーハに最初に被着するとき、その厚さは任意である。Ｓｉ含有層１８の初期厚さは約５０ｎｍ〜約２００ｎｍであるが、引き続くボンディング・プロセスを行ったあとでは薄くなる。
次いで、既存の堆積プロセスを用いてＳｉ含有層１８上にバック・ゲート誘電体１６を形成する。あるいは、バック・ゲート誘電体１６は熱成長プロセスで形成する。バック・ゲート誘電体１６は酸化物、窒化物、またはオキシナイトライドから成りうるが、酸化物誘電体が好ましい（オキシナイトライド（oxynitride）とは、ＯとＮが混合したようなＳｉＯＮ（ＯとＮの比率は可変）膜のことである）。バック・ゲート誘電体１６として使用しうる酸化物の好適な例を次に示すが、これらに限定されない。すなわち、ＳｉＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＨｆＯ2 、Ｔａ2 Ｏ3 、ＴｉＯ2 、ペロブスカイト型酸化物、ならびにこれらの組み合わせおよび多層体である。バック・ゲート誘電体１６の厚さは変化しうるが、通常は約２ｎｍ〜約２０ｎｍである。
次いで、既存の堆積プロセス（たとえばＣＶＤ）を用いてバック・ゲート誘電体１６上にポリシリコン・バックプレーン領域１４を形成する。ポリシリコン・バックプレーン領域１４の厚さは約５０ｎｍ〜約５００ｎｍである。次いで、既存の堆積プロセスまたは既存の熱成長プロセスを用いてポリシリコン・バックプレーン領域１４上に下部絶縁体１２を形成する。下部絶縁体１２は酸化物、窒化物、またはオキシナイトライドから成りうるが、酸化物（たとえばＳｉＯ2 ）が好ましい。下部絶縁体１２の厚さは変化しうるが、本発明にとって重要ではない。
層１８、１６、１４、および１２を備えた転写ウェーハが準備できたら、当業者によく知られた既存のボンディング・プロセスを用いて下部絶縁体１２の露出面を処理ウェーハ１０にボンディングする。ボンディングの後、ボンディング構造体から転写ウェーハを除去してＳｉ含有層１８を露出させる。特に、研磨とエッチングによって転写ウェーハまたはその一部を除去する。研磨とエッチング・プロセスの間に、チャネル層１８は２０ｎｍ未満の厚さにまで薄くなる。本発明では、この薄くなったＳｉ含有層１８の一部をＤＧＦＥＴボディ領域として使用する。
転写ウェーハを除去しＳｉ含有層１８を薄くした後、既存の堆積プロセスまたは既存の熱酸化プロセスを用いて、薄くした・・・Ｓｉ含有層１８上にパッド酸化膜を形成する。どちらの手法を用いるにしても、パッド酸化膜の厚さは通常、約２ｎｍ〜約１０ｎｍであるが、約３ｎｍ〜約５ｎｍの厚さが特に好ましい。
次いで、当業者によく知られた既存の堆積プロセスを用いて、パッド酸化膜２０上に研磨停止層２２を形成する。研磨停止層２２は窒化膜および／またはオキシナイトライドから成る。（「Ａおよび／またはＢ」は「ＡおよびＢ、Ａ、またはＢ」を表わす。）研磨停止層２２の厚さは変化するが、本発明にとってさほど重要ではない。
上述した説明は図２に示す初期構造体を準備する１つの手段を提供するものである。また、一部の実施形態では、下部絶縁体１２を含まない初期構造体を準備することも可能である。さらに、一部の実施形態では、ポリシリコン・バックプレーン領域１４が処理ウェーハ１０の一部であることも可能である。この場合、それは多結晶Ｓｉではなく単結晶Ｓｉで形成する。
図２に示す初期構造体の形成の後、初期構造体に分離トレンチ開口２４を形成する。分離トレンチ開口２４は広い上部領域（すなわち浅いトレンチ開口）と狭い下部領域（すなわち深いトレンチ開口）を備えている。この結果、たとえば図３に示す構造体が実現する。図中の鎖線の右側に存在する初期構造体にも同一の分離トレンチ開口２４を形成する。分離トレンチ開口２４の形成は次の手順による。まず、堆積プロセス（たとえばＣＶＤまたはスピン・オン・コート）を用いて、研磨停止層２２の表面に既存のフォトレジスト（図示せず）を塗布する。次いで、既存のリソグラフィ（露出と現像を含む）によってフォトレジストをパターニングして浅いトレンチ開口を形成するためのパターンを形成する。パターニングしたフォトレジストが整ったら、エッチング・プロセス（たとえばＲＩＥ（reactive-ion etching）、イオン・ビーム・エッチング、プラズマ・エッチングなど）を用いて浅いトレンチ・パターンを図２に示す初期構造体に転写する。このエッチング工程の間に、研磨停止層２２、パッド酸化膜２０、Ｓｉ含有層１８、およびバック・ゲート誘電体１６の露出した部分が除去される。エッチングはポリシリコン・バックプレーン領域１４内で停止する。
エッチング工程に続いて、既存の剥離プロセスを用いてパターニング済みのフォトレジストを除去し、第２のフォトレジスト（図示せず）を塗布し、リソグラフィによってパターニングし、深いトレンチ・パターンを形成する。次いで、先行してエッチングした構造体に深いトレンチ・パターンをエッチングによって転写する。このエッチングはポリシリコン・バックプレーン領域１４と下部絶縁体１２の露出した部分を貫通し、処理ウェーハ１０の上部表面で停止する。構造体中への深いトレンチ・パターンの転写に続いて、既存の剥離プロセスを用いて第２のフォトレジストを除去する。
構造体中に分離トレンチ開口２４を形成した後、熱酸化プロセスによってトレンチ酸化膜下敷き２６を形成する。トレンチ酸化膜下敷き２６はＳｉ含有層１８とポリシリコン・バックプレーン領域１４の少なくとも露出した側壁を被覆するように形成する。次いで、分離トレンチ開口２４を誘電体トレンチ材料２８（たとえばＣＶＤ酸化物またはＴＥＯＳ（tetraethylorthosilicate)）で充填した後、研磨停止層２２に至るまで平坦化する。結果として得られるプレーナ構造体をたとえば図４に示す。図４に示すトレンチ充填材料２８とトレンチ酸化膜下敷き２６を有する分離トレンチ領域によって、ポリシリコン・バックプレーン領域１４が２つの相異なる領域に分離される。図中の鎖線の右側に第２の分離トレンチ領域（図示せず）が配置されている。
次いで、構造体の一部の上に第１のイオン打ち込みマスク（図示せず）を形成した後、第１のイオン打ち込みマスクが形成されていない、構造体のポリシリコン・バックプレーン領域１４に第１の導電型（たとえばＮまたはＰ）のイオンを打ち込む。次いで、第１のイオン打ち込みマスクを除去した後、少なくとも先行してイオン打ち込みした領域を被覆する第２のイオン打ち込みマスクを形成する。第２のイオン打ち込みマスクを形成したら、第１の導電型とは異なる第２の導電型（たとえばＰまたはＮ）のイオンを第２のイオン打ち込みマスクが形成されていないポリシリコン・バックプレーン領域１４に打ち込む。これらのイオン打ち込み中に使用するイオンのドーズ量は変化しうるが、形成するデバイスの種別に応じて最適化しうる。第２のイオン打ち込みプロセスの後、第２のイオン打ち込みマスクを除去する。次いで、構造体をアニール・プロセスにさらす。このアニール・プロセスはドーパント・イオンを活性化させポリシリコン・バックプレーン領域１４の各々を通じて上方に駆動し同領域が均一にドープされるようにする条件を用いて行う。本発明では、このアニールは通常、不活性ガス雰囲気中で約９５０℃以上の温度で約３０分間以下行う。
図５は様々なイオン打ち込みとアニールのプロセスを行った後に形成される構造体を示す図である。図５において、参照符号３０はＮ型ドープのポリシリコン・バックプレーン領域を指示しており、参照符号３２はＰ型ドープのポリシリコン・バックプレーン領域を指示している。領域３０、３２のドーパント濃度は変化しうる。通常、Ｎ型ドープのバックプレーン領域３０のドーパント濃度は約１×１０19原子／ｃｍ3 以上であるが、約５×１０19原子／ｃｍ3 が好ましい。Ｐ型ドープのバックプレーン領域３２の場合、そのドーパント濃度は約１×１０19原子／ｃｍ3 以上であるが、約５×１０19原子／ｃｍ3 が好ましい。ドープ済みバックプレーン領域の一部は本発明に係るＤＧＦＥＴの下部ゲート電極（すなわちバック・ゲート）として機能する。
ドープ済みバックプレーン領域を形成したら、エッチング・プロセスを用いて構造体から研磨停止層２２を除去する。このエッチング・プロセスには、酸化膜と比べて研磨停止層２２の材料の除去に選択性のあるものを選定する。本発明に係るこのエッチング工程によって、構造体から研磨停止層２２が除去されて下に存在するパッド酸化膜２０が露出する。たとえば、リン酸を用いると、構造体から研磨停止層２２を選択的に除去することができる。構造体から研磨停止層２２を除去したら、露出したパッド酸化膜層（すなわち層２０）を選択的に除去してＳｉ含有層１８を露出させる。これには、Ｓｉと比べて酸化膜の除去に選択性のある既存のエッチング・プロセスを使用することができる。たとえば、希釈フッ化水素酸を用いると、構造体からパッド酸化膜２０を選択的に除去することができる。
パッド酸化膜２０を選択的に除去したら、Ｓｉ含有層１８の露出表面にフロント（上部）ゲート誘電体３４を形成する。フロント・ゲート誘電体３４はバック・ゲート誘電体１６と同じまたは異なる材料から成る。また、フロント・ゲート誘電体３４は既存の任意の堆積プロセス（たとえばＣＶＤ）を用いて形成することができる。フロント・ゲート誘電体３４の厚さは変化しうるが、通常は約１ｎｍ〜約３ｎｍである。
次いで、既存の堆積プロセスを用いて構造体上にゲート電極材料（たとえばポリシリコン、導電性金属、シリサイド、または多層を含むこれらの任意の組み合わせ）を堆積する。次いで、既存の堆積プロセスを用いてゲート電極材料上にマスク材料（たとえば酸化物、窒化物、またはオキシナイトライド）を堆積する。ゲート電極として好ましい材料はポリシリコンである。
次いで、マスクとゲート電極材料をパターニングする。この結果、Ｐドープのバックプレーン領域３２上に横たわるフロント・ゲート誘電体３４の一部の上にパターニング済みのゲート電極３６とパターニング済みのマスク３８が得られる。このパターニングはパターニング済みレジスト・マスク（図示せず）とエッチングを用いて行う。
次いで、少なくともパターニング済みのゲート電極材料３６とパターニング済みのマスク３８の一部の露出した側壁に第１の横幅を有する第１のスペーサ４０を形成する。第１のスペーサ４０は酸化マスクとしても機能しうる絶縁材料（たとえば窒化シリコン）から成る。第１のスペーサ４０は絶縁材料の堆積とエッチングによって形成する。第１のスペーサ４０の横幅は通常、約２０ｎｍ〜約２００ｎｍである。第１のスペーサ４０の横幅は引き続く酸化工程においてパターニング済みの電極ゲート電極３６直下に酸化が部分成長しないのに十分な厚さにする必要がある。上述した諸工程を行った後に形成される構造体をたとえば図６に示す。
図７は本発明の任意実行実施形態を示す図である。図７では、構造体中に酸素シード領域４２を形成している。任意実行事項の酸素シード領域４２は酸素または他の好適な酸化促進剤を構造体中にイオン打ち込みして形成する。その際、酸素シード領域４２が第１のスペーサ４０と自己整合するようにする。本発明では、任意実行事項の酸素シード領域４２を用いて、引き続く構造体中への分離領域４４の自己整合態様での成長を促進させている。
図８は図６（あるいは任意実行事項としての図７）に示す構造体を熱酸化プロセスにさらした後に形成される構造体を示す図である。図示するように、熱酸化プロセスの結果として得られる構造体は自己整合分離領域４４を備えている。熱酸化に続いて、Ｓｉ含有層１８中にレッジ４６を形成する。Ｓｉ含有層１８のレッジ４６はパターニング済みのゲート電極３６の外部垂直端を越えて伸びているが、第１のスペーサ４０の外端を越えて伸びてはいない。図８中の鎖線の右側にもレッジ４６と自己整合分離領域４４の等価物が形成される。
自己整合分離領域４４を形成した後、選択エッチング・プロセスを用いて構造体から第１のスペーサ４０を除去し、以前に第１のスペーサ４０が随伴していた領域に第２のスペーサ４８を形成する。第２のスペーサ４８は堆積とエッチングによって形成するが、第２のスペーサ４０と同じまたは異なる材料から成る。第２のスペーサ４８の横幅は第１のスペーサ４０の横幅より小さくする。具体的には、第２のスペーサ４８の横幅は約１０ｎｍ〜約３０ｎｍであるが、約１５ｎｍ〜約２５ｎｍであるのが好ましい。第２のスペーサ４８はレッジ４６の内側部分の上に形成し、レッジ４６の外側部分は露出したままにしておく。
次いで、レッジの外側部分にソース／ドレイン延長イオン打ち込みを行い、Ｓｉ含有層１８にソース／ドレイン延長イオン打ち込み領域５０を形成する。ソース／ドレイン延長領域５０を含む露出したレッジ４６はその上にＳｉ含有層を成長させるためのシード領域として機能する。上述した処理工程を行った後に結果として得られる構造体を図９に示す。
図１０はソース／ドレイン・コンタクト領域５２を形成した後に結果として得られる構造体を示す図である。ソース／ドレイン・コンタクト領域５２は選択横方向エピタキシャル全面成長プロセスを用いて形成する。ソース／ドレイン・コンタクト領域５２はソース／ドレイン延長領域５０を含むＳｉ含有層１８の横方向レッジ４６の上および自己整合分離領域４４の上に形成する。ソース／ドレイン・コンタクト領域５２は第２のスペーサ４８の少なくとも垂直端と接触している。
ソース／ドレイン・コンタクト領域５２の形成に続いて、構造体の一部の上にＮ型ドープのバックプレーン領域３０を覆うレジスト・マスク（図示せず）を形成する。そして、浅いイオン打ち込みプロセスを用いてソース／ドレイン・コンタクト領域５２の露出した領域中にソース／ドレイン領域５４を形成する。図１１参照。この浅いイオン打ち込みプロセスはソース／ドレイン・コンタクト領域５２の下に存在する領域中にドーパントがまったく打ち込まれないということを保証するものである必要がある。レジストによる阻止とイオン打ち込みの上述した工程はＰＦＥＴ（図示せず）用のイオン打ち込みを行う際にも使用することができる。
次いで、ソース／ドレイン領域５４下にスペーサ５６（これは本発明で使用する第３のスペーサである）を形成する。スペーサ５６の一部は第２のスペーサ４８の露出した垂表面に接触している。次いで、パターニング済みのゲート電極３６下に設けられているマスク３８を除去する。以上の結果として得られる構造体をたとえば図１２に示す。
次いで、構造体の一部の上にレジスト・マスク（図示せず）を形成し、ドープしたバックプレーン領域３０上に形成された自己整合分離領域４４の露出部分を選択エッチング（たとえばＲＩＥ）を用いて除去する。この結果として得られる構造体をたとえば図１３に示す。選択エッチングを行ったら、上述したレジスト・マスクを構造体から剥離する。
次いで、別のレジスト・マスク（図示せず）を形成し、Ｎ露出した型ドープのバックプレーン領域３０の一部、露出したソース／ドレイン・コンタクト領域５２の一部、およびゲート電極３６の一部にＮ型ドーパントの深いイオン打ち込みを行う。この結果として得られる構造体をたとえば図１４に示す。図１４において、参照符号５８はＮ型ゲート領域を指示し、参照符号６０はＮ型ソース／ドレイン領域を指示し、参照符号６２はＮ型ドープのバックプレーン・コンタクト領域を指示している。次いで、レジストを剥離し、上述した工程を構造体のＰＦＥＴについて繰り返す。
図１５は領域５８、６０、および６２の露出部分をシリサイド化した後に形成される構造体を示す図である。参照符号６４で指示されたシリサイド領域は既存のシリサイド化プロセスを用いて形成する。すなわち、領域５８、６０、および６２の上に高融点金属（たとえばＴｉやＣｏ）を堆積し、構造体をアニールして高融点金属を含む領域にシリサイド６４を形成し、反応しなかった高融点金属を構造体から除去する。
以上、特に本発明の好適な実施形態について本発明を示すとともに説明したが、当業者が理解すべき点を挙げると、本発明の本旨と範囲の内で形態と詳細において上述した変形および他の変形をなすことができる。したがって、本発明は上で記述するとともに説明したとおりの形態と詳細に限定されず、特許請求の範囲に示す通りのものである。
まとめとして以下の事項を開示する。
（１）
二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）であって、
ドープしたバックプレーン領域であって、前記ドープしたバックプレーン領域の一部に隣接して設けられた分離領域を備えた、ドープしたバックプレーン領域と、
前記分離領域を含まない前記ドープしたバックプレーン領域の表面部分の上に設けられたバック・ゲート誘電体と、
前記バック・ゲート誘電体上に設けられレッジを備えたＳｉ含有層であって、前記レッジの各々はソース／ドレイン延長領域を備えている、Ｓｉ含有層と、
前記Ｓｉ含有層の一部の上に設けられたフロント・ゲート誘電体と、
前記フロント・ゲート誘電体上に設けられたフロント・ゲートであって、前記フロント・ゲートはその側壁にスペーサを備えている、フロント・ゲートと、
前記フロント・ゲートに近接し前記分離領域上に設けられたソース／ドレイン領域であって、前記ソース／ドレイン領域は前記ソース／ドレイン延長領域に接触している、ソース／ドレイン領域と
を備えた
二重ゲート型電界効果トランジスタ。
（２） さらに、
前記ソース／ドレイン領域および前記フロント・ゲートの上に設けられたシリサイド領域
を備えた、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（３） さらに、
前記分離領域に隣接して設けられたコンタクト領域
を備えた、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（４）
前記コンタクト領域がその上に設けられたシリサイド層を備えている、
上記（３）に記載の二重ゲート型電界効果トランジスタ。
（５）
前記ドープしたバックプレーン領域がＰ型ポリシリコンから成るとともに前記フロント・ゲートがＮＦＥＴである、
または、
前記ドープしたバックプレーン領域がＮ型ポリシリコンから成るとともに前記フロント・ゲートがＰＦＥＴである、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（６）
前記分離領域が前記フロント・ゲートに自己整合している、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（７）
前記ドープしたバックプレーン領域が下部絶縁体上に設けられており、前記下部絶縁体が処理ウェーハ上に設けられている、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（８）
前記バック・ゲート誘電体および前記フロント・ゲート誘電体の双方が酸化物から成る、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（９）
前記分離領域が酸化物から成る、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（１０）
前記フロント・ゲートがポリシリコンから成る、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（１１）
前記フロント・ゲート直下に設けられた前記Ｓｉ含有層の一部がＤＧＦＥＴのボディ領域として機能する、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（１２）
前記ソース／ドレイン領域が前記レッジ上に設けられたＳｉ含有領域中に設けられている、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（１３）
二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）を形成する方法であって、
少なくとも、ドープしたバックプレーン領域と、前記ドープしたバックプレーン領域上に形成したバック・ゲート誘電体と、前記バック・ゲート誘電体上に形成したＳｉ含有層と、前記Ｓｉ含有層上に形成したフロント・ゲート誘電体と、前記フロント・ゲート誘電体上に形成したフロント・ゲートとを備えた構造体を準備する工程であって、前記構造体が少なくとも前記ドープしたバックプレーン領域に隣接した分離トレンチ領域を備えている、工程と、
前記フロント・ゲートの露出した側壁に第１の横幅を有する第１のスペーサを形成する工程であって、前記第１のスペーサが下に存在する前記Ｓｉ含有層を酸化から保護している、工程と、
前記ドープしたバックプレーン領域の一部に隣接するとともにそれを覆う、前記構造体の一部の領域に分離領域を形成する工程であって、該工程によって前記第１のスペーサの下の前記Ｓｉ含有層にレッジを形成する、工程と、
前記第１のスペーサを除去し、それを第２のスペーサで置き換える工程であって、前記第２のスペーサは前記第１のスペーサの前記第１の横幅より狭い横幅を有する、工程と、
前記レッジの上に接触してＳｉ含有領域を選択的に成長させる工程と、
前記Ｓｉ含有領域中にソース／ドレイン領域を形成する工程と
を備えた
方法。
（１４）
前記構造体を、ボンディングし薄化するプロセスを用いて準備する、
上記（１３）に記載の方法。
（１５）
前記分離領域を前記フロント・ゲートに自己整合させるとともに酸化プロセスで形成する、
上記（１３）に記載の方法。
（１６）
前記自己整合した分離領域を形成する前に、酸素イオンまたは別の好適な酸化促進剤を前記構造体中にイオン打ち込みする、
上記（１５）に記載の方法。
（１７）
前記第１のスペーサの横幅が約２０ｎｍ〜約２００ｎｍである、
上記（１３）に記載の方法。
（１８）
前記第２のスペーサの横幅が約１０ｎｍ〜約３０ｎｍである、
上記（１３）に記載の方法。
（１９） さらに、
前記ソース／ドレイン領域および前記フロント・ゲートの上にシリサイド領域を形成する工程
を備えた、
上記（１３）に記載の方法。
（２０） さらに、
前記分離領域に隣接してコンタクト領域を形成する工程
を備えた、
上記（１３）に記載の方法。
（２１）
前記選択的に成長させる工程がエピタキシャル・シリコン全面成長プロセスから成る、
上記（１３）に記載の方法。
（２２）
前記ドープしたバックプレーン領域を下部絶縁体上に形成し、前記下部絶縁体を処理ウェーハ上に形成する、
上記（１３）に記載の方法。
（２３）
前記ドープしたバックプレーン領域をイオン打ち込みおよびアニールによって形成する、
上記（１３）に記載の方法。
（２４）
前記ドープしたバックプレーン領域がＰ型ポリシリコンから成るとともに前記フロント・ゲートがＮＦＥＴである、
または、
前記ドープしたバックプレーン領域がＮ型ポリシリコンから成るとともに前記フロント・ゲートがＰＦＥＴである、
上記（１３）に記載の方法。
（１）
二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）であって、
ドープしたバックプレーン領域であって、前記ドープしたバックプレーン領域の一部に隣接して設けられた分離領域を備えた、ドープしたバックプレーン領域と、
前記分離領域を含まない前記ドープしたバックプレーン領域の表面部分の上に設けられたバック・ゲート誘電体と、
前記バック・ゲート誘電体上に設けられレッジを備えたＳｉ含有層であって、前記レッジの各々はソース／ドレイン延長領域を備えている、Ｓｉ含有層と、
前記Ｓｉ含有層の一部の上に設けられたフロント・ゲート誘電体と、
前記フロント・ゲート誘電体上に設けられたフロント・ゲートであって、前記フロント・ゲートはその側壁にスペーサを備えている、フロント・ゲートと、
前記フロント・ゲートに近接し前記分離領域上に設けられたソース／ドレイン領域であって、前記ソース／ドレイン領域は前記ソース／ドレイン延長領域に接触している、ソース／ドレイン領域と
を備えた
二重ゲート型電界効果トランジスタ。
（２） さらに、
前記ソース／ドレイン領域および前記フロント・ゲートの上に設けられたシリサイド領域
を備えた、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（３） さらに、
前記分離領域に隣接して設けられたコンタクト領域
を備えた、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（４）
前記コンタクト領域がその上に設けられたシリサイド層を備えている、
上記（３）に記載の二重ゲート型電界効果トランジスタ。
（５）
前記ドープしたバックプレーン領域がＰ型ポリシリコンから成るとともに前記フロント・ゲートがＮＦＥＴである、
または、
前記ドープしたバックプレーン領域がＮ型ポリシリコンから成るとともに前記フロント・ゲートがＰＦＥＴである、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（６）
前記分離領域が前記フロント・ゲートに自己整合している、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（７）
前記ドープしたバックプレーン領域が下部絶縁体上に設けられており、前記下部絶縁体が処理ウェーハ上に設けられている、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（８）
前記バック・ゲート誘電体および前記フロント・ゲート誘電体の双方が酸化物から成る、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（９）
前記分離領域が酸化物から成る、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（１０）
前記フロント・ゲートがポリシリコンから成る、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（１１）
前記フロント・ゲート直下に設けられた前記Ｓｉ含有層の一部がＤＧＦＥＴのボディ領域として機能する、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（１２）
前記ソース／ドレイン領域が前記レッジ上に設けられたＳｉ含有領域中に設けられている、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（１３）
二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）を形成する方法であって、
少なくとも、ドープしたバックプレーン領域と、前記ドープしたバックプレーン領域上に形成したバック・ゲート誘電体と、前記バック・ゲート誘電体上に形成したＳｉ含有層と、前記Ｓｉ含有層上に形成したフロント・ゲート誘電体と、前記フロント・ゲート誘電体上に形成したフロント・ゲートとを備えた構造体を準備する工程であって、前記構造体が少なくとも前記ドープしたバックプレーン領域に隣接した分離トレンチ領域を備えている、工程と、
前記フロント・ゲートの露出した側壁に第１の横幅を有する第１のスペーサを形成する工程であって、前記第１のスペーサが下に存在する前記Ｓｉ含有層を酸化から保護している、工程と、
前記ドープしたバックプレーン領域の一部に隣接するとともにそれを覆う、前記構造体の一部の領域に分離領域を形成する工程であって、該工程によって前記第１のスペーサの下の前記Ｓｉ含有層にレッジを形成する、工程と、
前記第１のスペーサを除去し、それを第２のスペーサで置き換える工程であって、前記第２のスペーサは前記第１のスペーサの前記第１の横幅より狭い横幅を有する、工程と、
前記レッジの上に接触してＳｉ含有領域を選択的に成長させる工程と、
前記Ｓｉ含有領域中にソース／ドレイン領域を形成する工程と
を備えた
方法。
（１４）
前記構造体を、ボンディングし薄化するプロセスを用いて準備する、
上記（１３）に記載の方法。
（１５）
前記分離領域を前記フロント・ゲートに自己整合させるとともに酸化プロセスで形成する、
上記（１３）に記載の方法。
（１６）
前記自己整合した分離領域を形成する前に、酸素イオンまたは別の好適な酸化促進剤を前記構造体中にイオン打ち込みする、
上記（１５）に記載の方法。
（１７）
前記第１のスペーサの横幅が約２０ｎｍ〜約２００ｎｍである、
上記（１３）に記載の方法。
（１８）
前記第２のスペーサの横幅が約１０ｎｍ〜約３０ｎｍである、
上記（１３）に記載の方法。
（１９） さらに、
前記ソース／ドレイン領域および前記フロント・ゲートの上にシリサイド領域を形成する工程
を備えた、
上記（１３）に記載の方法。
（２０） さらに、
前記分離領域に隣接してコンタクト領域を形成する工程
を備えた、
上記（１３）に記載の方法。
（２１）
前記選択的に成長させる工程がエピタキシャル・シリコン全面成長プロセスから成る、
上記（１３）に記載の方法。
（２２）
前記ドープしたバックプレーン領域を下部絶縁体上に形成し、前記下部絶縁体を処理ウェーハ上に形成する、
上記（１３）に記載の方法。
（２３）
前記ドープしたバックプレーン領域をイオン打ち込みおよびアニールによって形成する、
上記（１３）に記載の方法。
（２４）
前記ドープしたバックプレーン領域がＰ型ポリシリコンから成るとともに前記フロント・ゲートがＮＦＥＴである、
または、
前記ドープしたバックプレーン領域がＮ型ポリシリコンから成るとともに前記フロント・ゲートがＰＦＥＴである、
上記（１３）に記載の方法。
１０ 処理ウェーハ
１２ 下部絶縁体
１４ ポリシリコン・バックプレーン領域
１６ バック・ゲート誘電体
１８ Ｓｉ含有層
２０ パッド酸化膜
２２ 研磨停止層
２４ 分離トレンチ開口
２６ トレンチ酸化膜下敷き
２８ 誘電体トレンチ材料
３０ Ｎ型にドープしたバックプレーン領域
３２ Ｐ型にドープしたバックプレーン領域
３６ ゲート電極
３８ マスク
４０ 第１のスペーサ
４２ 酸素シード領域
４４ 分離領域
４６ レッジ
４８ 第２のスペーサ
５０ ソース／ドレイン延長領域
５２ ソース／ドレイン・コンタクト領域
５４ ソース／ドレイン領域
５６ スペーサ
５８ Ｎ型ゲート領域
６０ Ｎ型ソース／ドレイン領域
６２ Ｎ型ドープのバックプレーン・コンタクト領域
６４ シリサイド領域
１２ 下部絶縁体
１４ ポリシリコン・バックプレーン領域
１６ バック・ゲート誘電体
１８ Ｓｉ含有層
２０ パッド酸化膜
２２ 研磨停止層
２４ 分離トレンチ開口
２６ トレンチ酸化膜下敷き
２８ 誘電体トレンチ材料
３０ Ｎ型にドープしたバックプレーン領域
３２ Ｐ型にドープしたバックプレーン領域
３６ ゲート電極
３８ マスク
４０ 第１のスペーサ
４２ 酸素シード領域
４４ 分離領域
４６ レッジ
４８ 第２のスペーサ
５０ ソース／ドレイン延長領域
５２ ソース／ドレイン・コンタクト領域
５４ ソース／ドレイン領域
５６ スペーサ
５８ Ｎ型ゲート領域
６０ Ｎ型ソース／ドレイン領域
６２ Ｎ型ドープのバックプレーン・コンタクト領域
６４ シリサイド領域
Claims (15)
- 二重ゲート型電界効果トランジスタを製造する方法であって、
ウェーハ上に形成したバックプレーン領域、該バックプレーン領域上に形成したバック・ゲート誘電体、及び該バック・ゲート誘電体上に形成したＳｉ含有層を有する構造体を準備する工程と、
前記Ｓｉ含有層、前記バック・ゲート誘電体及び前記バックプレーン領域に分離トレンチ開口を形成し、該分離トレンチ開口内に誘電体を充填して分離トレンチ領域を形成する工程と、
前記Ｓｉ含有層上にフロント・ゲート誘電体を形成する工程と、
前記フロント・ゲート誘電体上にフロント・ゲートを形成し、該フロント・ゲートの側壁に第１のスペーサを形成する工程と、
前記フロント・ゲート誘電体、前記Ｓｉ含有層、前記バック・ゲート誘電体、前記バックプレーン領域の一部及び前記分離トレンチ領域に酸化促進剤をイオン打ち込みすることにより、前記第１のスペーサと自己整合するシード層を形成する工程と、
前記シード層が形成された部分を熱酸化により分離領域に変える工程であって、該分離領域は前記分離トレンチ領域に連続している前記工程と、
前記第１のスペーサを除去し、該第１のスペーサの横幅よりも小さい横幅の第２のスペーサを前記フロント・ゲートの側壁に形成することにより露出された前記フロント・ゲート誘電体の部分を除去して該部分の下側にある前記Ｓｉ含有層の部分を露出する工程と、
前記露出されたＳｉ含有層の部分にドーパントをイオン打ち込みすることによりソース／ドレイン延長領域を形成する工程と、
前記ソース／ドレイン延長領域をシード層として該ソース／ドレイン延長領域及び前記分離領域の上にＳｉ含有領域を成長させる工程と、
前記Ｓｉ含有領域にドーパントをイオン打ち込みすることにより、前記ソース／ドレイン延長領域及び該ソース／ドレイン延長領域に隣接する前記分離領域の上にソース／ドレイン領域を形成する工程とを含む方法。 - 前記酸化促進剤が酸素である、請求項１に記載の方法。
- 前記第１のスペーサの横幅が２０ｎｍ〜２００ｎｍである、請求項１に記載の方法。
- 前記第２のスペーサの横幅が１０ｎｍ〜３０ｎｍである、請求項１に記載の方法。
- 前記ソース／ドレイン領域および前記フロント・ゲートの上にシリサイド領域を形成する工程を含む、請求項１に記載の方法。
- 前記Ｓｉ含有領域を成長させる工程がエピタキシャル・シリコン全面成長プロセスである、請求項１に記載の方法。
- 前記バックプレーン領域を下部絶縁体上に形成し、該下部絶縁体を前記ウェーハ上に形成する、請求項１に記載の方法。
- 前記分離トレンチ領域を形成する工程と前記フロント・ゲート誘電体を形成する工程との間に、前記前記バックプレーン領域にＮ型ドーパント又はＰ型ドーパントをイオン打ち込みしアニールしてドープ済みバックプレーン領域を形成する工程を行う、請求項１に記載の方法。
- 前記二重ゲート型電界効果トランジスタが、Ｐ型ポリシリコンのバックプレーン領域を備えたＮＦＥＴである、請求項８に記載の方法。
- 前記二重ゲート型電界効果トランジスタが、Ｎ型ポリシリコンのバックプレーン領域を備えたＰＦＥＴである、請求項８に記載の方法。
- 二重ゲート型電界効果トランジスタを製造する方法であって、
ウェーハ上に形成したバックプレーン領域、該バックプレーン領域上に形成したバック・ゲート誘電体、該バック・ゲート誘電体上に形成したＳｉ含有層及び該Ｓｉ含有層上に形成した研磨停止層を有する構造体を準備する工程と、
前記研磨停止層、前記Ｓｉ含有層、前記バック・ゲート誘電体及び前記バックプレーン領域に分離トレンチ開口を形成し、該分離トレンチ開口内に誘電体を充填するように前記誘電体を形成して前記研磨停止層まで平坦化することにより分離トレンチ領域を形成する工程と、
前記研磨停止層を除去する工程と、
前記Ｓｉ含有層上にフロント・ゲート誘電体を形成する工程と、
前記フロント・ゲート誘電体上にフロント・ゲートを形成し、該フロント・ゲートの側壁に第１のスペーサを形成する工程と、
前記フロント・ゲート誘電体、前記Ｓｉ含有層、前記バック・ゲート誘電体、前記バックプレーン領域の一部及び前記分離トレンチ領域に酸化促進剤をイオン打ち込みすることにより、前記第１のスペーサと自己整合するシード層を形成する工程と、
前記シード層が形成された部分を熱酸化により分離領域に変える工程であって、該分離領域は前記分離トレンチ領域に連続している前記工程と、
前記第１のスペーサを除去し、該第１のスペーサの横幅よりも小さい横幅の第２のスペーサを前記フロント・ゲートの側壁に形成することにより露出された前記フロント・ゲート誘電体の部分を除去して該部分の下側にある前記Ｓｉ含有層の部分を露出する工程と、
前記露出されたＳｉ含有層の部分にドーパントをイオン打ち込みすることによりソース／ドレイン延長領域を形成する工程と、
前記ソース／ドレイン延長領域をシード層として該ソース／ドレイン延長領域及び前記分離領域の上にＳｉ含有領域を成長させる工程と、
前記Ｓｉ含有領域にドーパントをイオン打ち込みすることにより、前記ソース／ドレイン延長領域及び該ソース／ドレイン延長領域に隣接する前記分離領域の上にソース／ドレイン領域を形成する工程とを含む方法。 - 前記酸化促進剤が酸素である、請求項１１に記載の方法。
- 前記ソース／ドレイン領域および前記フロント・ゲートの上にシリサイド領域を形成する工程を含む、請求項１１に記載の方法。
- 前記Ｓｉ含有領域を成長させる工程がエピタキシャル・シリコン全面成長プロセスである、請求項１１に記載の方法。
- 前記分離トレンチ領域を形成する工程と前記フロント・ゲート誘電体を形成する工程との間に、前記前記バックプレーン領域にＮ型ドーパント又はＰ型ドーパントをイオン打ち込みしアニールしてドープ済みバックプレーン領域を形成する工程を行う、請求項１１に記載の方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/328,285 US6946696B2 (en) | 2002-12-23 | 2002-12-23 | Self-aligned isolation double-gate FET |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004207714A JP2004207714A (ja) | 2004-07-22 |
| JP4110085B2 true JP4110085B2 (ja) | 2008-07-02 |
Family
ID=32594420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003413993A Expired - Lifetime JP4110085B2 (ja) | 2002-12-23 | 2003-12-11 | 二重ゲート型電界効果トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6946696B2 (ja) |
| JP (1) | JP4110085B2 (ja) |
| CN (1) | CN100337334C (ja) |
| TW (1) | TWI240417B (ja) |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7078773B2 (en) * | 2002-12-23 | 2006-07-18 | International Business Machines Corporation | Nitride-encapsulated FET (NNCFET) |
| US6808994B1 (en) * | 2003-06-17 | 2004-10-26 | Micron Technology, Inc. | Transistor structures and processes for forming same |
| JP2005012110A (ja) * | 2003-06-20 | 2005-01-13 | Handotai Rikougaku Kenkyu Center:Kk | 極微細ｍｏｓｆｅｔ |
| US7652330B1 (en) | 2003-07-03 | 2010-01-26 | American Semiconductor, Inc. | Independently-double-gated combinational logic |
| US7018873B2 (en) * | 2003-08-13 | 2006-03-28 | International Business Machines Corporation | Method of making a device threshold control of front-gate silicon-on-insulator MOSFET using a self-aligned back-gate |
| US7091566B2 (en) * | 2003-11-20 | 2006-08-15 | International Business Machines Corp. | Dual gate FinFet |
| US7402207B1 (en) | 2004-05-05 | 2008-07-22 | Advanced Micro Devices, Inc. | Method and apparatus for controlling the thickness of a selective epitaxial growth layer |
| US7141476B2 (en) * | 2004-06-18 | 2006-11-28 | Freescale Semiconductor, Inc. | Method of forming a transistor with a bottom gate |
| CN100479188C (zh) * | 2004-07-09 | 2009-04-15 | 北京大学 | 一种体硅mos晶体管的制作方法 |
| US7279430B2 (en) * | 2004-08-17 | 2007-10-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Process for fabricating a strained channel MOSFET device |
| US7241700B1 (en) | 2004-10-20 | 2007-07-10 | Advanced Micro Devices, Inc. | Methods for post offset spacer clean for improved selective epitaxy silicon growth |
| US20060252191A1 (en) * | 2005-05-03 | 2006-11-09 | Advanced Micro Devices, Inc. | Methodology for deposition of doped SEG for raised source/drain regions |
| US7387946B2 (en) * | 2005-06-07 | 2008-06-17 | Freescale Semiconductor, Inc. | Method of fabricating a substrate for a planar, double-gated, transistor process |
| US20060281271A1 (en) * | 2005-06-13 | 2006-12-14 | Advanced Micro Devices, Inc. | Method of forming a semiconductor device having an epitaxial layer and device thereof |
| US7553732B1 (en) * | 2005-06-13 | 2009-06-30 | Advanced Micro Devices, Inc. | Integration scheme for constrained SEG growth on poly during raised S/D processing |
| US7572705B1 (en) | 2005-09-21 | 2009-08-11 | Advanced Micro Devices, Inc. | Semiconductor device and method of manufacturing a semiconductor device |
| US20070099372A1 (en) * | 2005-10-31 | 2007-05-03 | Sailesh Chittipeddi | Device having active regions of different depths |
| US7659172B2 (en) * | 2005-11-18 | 2010-02-09 | International Business Machines Corporation | Structure and method for reducing miller capacitance in field effect transistors |
| US7679125B2 (en) | 2005-12-14 | 2010-03-16 | Freescale Semiconductor, Inc. | Back-gated semiconductor device with a storage layer and methods for forming thereof |
| KR100785019B1 (ko) * | 2006-06-09 | 2007-12-11 | 삼성전자주식회사 | 하부 게이트 박막 트랜지스터 및 그 제조방법 |
| US7888742B2 (en) * | 2007-01-10 | 2011-02-15 | International Business Machines Corporation | Self-aligned metal-semiconductor alloy and metallization for sub-lithographic source and drain contacts |
| US7781278B2 (en) * | 2007-01-18 | 2010-08-24 | International Business Machines Corporation | CMOS devices having channel regions with a V-shaped trench and hybrid channel orientations, and method for forming the same |
| US7671418B2 (en) * | 2007-09-14 | 2010-03-02 | Advanced Micro Devices, Inc. | Double layer stress for multiple gate transistors |
| TW201100637A (en) * | 2009-05-19 | 2011-01-01 | fu-zhang Liao | Wind-powered solar energy electricity generation mechanism |
| US20130032886A1 (en) * | 2011-08-01 | 2013-02-07 | International Business Machines Corporation | Low Threshold Voltage And Inversion Oxide Thickness Scaling For A High-K Metal Gate P-Type MOSFET |
| US8039371B2 (en) * | 2009-07-01 | 2011-10-18 | International Business Machines Corporation | Reduced defect semiconductor-on-insulator hetero-structures |
| US8530971B2 (en) * | 2009-11-12 | 2013-09-10 | International Business Machines Corporation | Borderless contacts for semiconductor devices |
| US8765532B2 (en) * | 2010-01-11 | 2014-07-01 | International Business Machines Corporation | Fabrication of field effect devices using spacers |
| US8288758B2 (en) * | 2010-12-02 | 2012-10-16 | International Business Machines Corporation | SOI SiGe-base lateral bipolar junction transistor |
| US9076817B2 (en) | 2011-08-04 | 2015-07-07 | International Business Machines Corporation | Epitaxial extension CMOS transistor |
| US20130149830A1 (en) * | 2011-12-07 | 2013-06-13 | Samsung Electronics Co., Ltd. | Methods of forming field effect transistors having silicon-germanium source/drain regions therein |
| US8927387B2 (en) * | 2012-04-09 | 2015-01-06 | International Business Machines Corporation | Robust isolation for thin-box ETSOI MOSFETS |
| US9219129B2 (en) | 2012-05-10 | 2015-12-22 | International Business Machines Corporation | Inverted thin channel mosfet with self-aligned expanded source/drain |
| FR2995720B1 (fr) * | 2012-09-18 | 2014-10-24 | Commissariat Energie Atomique | Procede de realisation d'un dispositif a effet de champ a double grille a grilles independantes |
| US8895397B1 (en) * | 2013-10-15 | 2014-11-25 | Globalfoundries Singapore Pte. Ltd. | Methods for forming thin film storage memory cells |
| US9837499B2 (en) | 2014-08-13 | 2017-12-05 | Intel Corporation | Self-aligned gate last III-N transistors |
| CN105489546B (zh) * | 2014-09-18 | 2018-08-10 | 中国科学院微电子研究所 | 一种半导体器件及其制造方法 |
| US10388576B2 (en) | 2016-06-30 | 2019-08-20 | International Business Machines Corporation | Semiconductor device including dual trench epitaxial dual-liner contacts |
| US10263013B2 (en) * | 2017-02-24 | 2019-04-16 | Globalfoundries Inc. | Method of forming an integrated circuit (IC) with hallow trench isolation (STI) regions and the resulting IC structure |
| US11009551B2 (en) | 2018-06-25 | 2021-05-18 | Nanya Technology Corporation | Device and method of analyzing transistor and non-transitory computer readable medium |
| US10756205B1 (en) | 2019-02-13 | 2020-08-25 | International Business Machines Corporation | Double gate two-dimensional material transistor |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US188973A (en) * | 1877-03-27 | Improvement in stoves | ||
| US5140391A (en) | 1987-08-24 | 1992-08-18 | Sony Corporation | Thin film MOS transistor having pair of gate electrodes opposing across semiconductor layer |
| JP2603886B2 (ja) | 1991-05-09 | 1997-04-23 | 日本電信電話株式会社 | 薄層ｓｏｉ型絶縁ゲート型電界効果トランジスタの製造方法 |
| US5273921A (en) | 1991-12-27 | 1993-12-28 | Purdue Research Foundation | Methods for fabricating a dual-gated semiconductor-on-insulator field effect transistor |
| US5733331A (en) | 1992-07-28 | 1998-03-31 | Newcor Industrial S.A. | Total mitral heterologous bioprosthesis to be used in mitral or tricuspid heat replacement |
| US5773331A (en) * | 1996-12-17 | 1998-06-30 | International Business Machines Corporation | Method for making single and double gate field effect transistors with sidewall source-drain contacts |
| FR2829294B1 (fr) * | 2001-09-03 | 2004-10-15 | Commissariat Energie Atomique | Transistor a effet de champ a grilles auto-alignees horizontales et procede de fabrication d'un tel transistor |
| US6492212B1 (en) * | 2001-10-05 | 2002-12-10 | International Business Machines Corporation | Variable threshold voltage double gated transistors and method of fabrication |
| US6580132B1 (en) * | 2002-04-10 | 2003-06-17 | International Business Machines Corporation | Damascene double-gate FET |
| US6919647B2 (en) * | 2003-07-03 | 2005-07-19 | American Semiconductor, Inc. | SRAM cell |
| US7442609B2 (en) * | 2004-09-10 | 2008-10-28 | Infineon Technologies Ag | Method of manufacturing a transistor and a method of forming a memory device with isolation trenches |
| US7176481B2 (en) * | 2005-01-12 | 2007-02-13 | International Business Machines Corporation | In situ doped embedded sige extension and source/drain for enhanced PFET performance |
-
2002
- 2002-12-23 US US10/328,285 patent/US6946696B2/en not_active Expired - Lifetime
-
2003
- 2003-11-28 TW TW092133505A patent/TWI240417B/zh not_active IP Right Cessation
- 2003-12-11 JP JP2003413993A patent/JP4110085B2/ja not_active Expired - Lifetime
- 2003-12-18 CN CNB2003101215498A patent/CN100337334C/zh not_active Expired - Fee Related
-
2005
- 2005-06-07 US US11/146,624 patent/US7259049B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN100337334C (zh) | 2007-09-12 |
| CN1510756A (zh) | 2004-07-07 |
| US20040119102A1 (en) | 2004-06-24 |
| US6946696B2 (en) | 2005-09-20 |
| US7259049B2 (en) | 2007-08-21 |
| TWI240417B (en) | 2005-09-21 |
| US20050263797A1 (en) | 2005-12-01 |
| TW200425519A (en) | 2004-11-16 |
| JP2004207714A (ja) | 2004-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4110085B2 (ja) | 二重ゲート型電界効果トランジスタの製造方法 | |
| US8685847B2 (en) | Semiconductor device having localized extremely thin silicon on insulator channel region | |
| US7384850B2 (en) | Methods of forming complementary metal oxide semiconductor (CMOS) transistors having three-dimensional channel regions therein | |
| US6432754B1 (en) | Double SOI device with recess etch and epitaxy | |
| US8106456B2 (en) | SOI transistors having an embedded extension region to improve extension resistance and channel strain characteristics | |
| US7687365B2 (en) | CMOS structure for body ties in ultra-thin SOI (UTSOI) substrates | |
| US7701010B2 (en) | Method of fabricating transistor including buried insulating layer and transistor fabricated using the same | |
| US6833569B2 (en) | Self-aligned planar double-gate process by amorphization | |
| US10431652B2 (en) | Semiconductor device with single-crystal nanowire FinFET | |
| KR20030095402A (ko) | 실리콘 온 인슐레이터 전계 효과 트랜지스터(ｓｏｉｆｅｔ) 및 그의 제조 방법 | |
| JP2002198538A (ja) | 半導体側壁フィンを製造する方法 | |
| CN105826203A (zh) | 形成FinFET晶体管器件的方法和FinFET晶体管器件 | |
| US7648880B2 (en) | Nitride-encapsulated FET (NNCFET) | |
| US6724049B2 (en) | SOI semiconductor device with insulating film having different properties relative to the buried insulating film | |
| US6657261B2 (en) | Ground-plane device with back oxide topography | |
| US7135379B2 (en) | Isolation trench perimeter implant for threshold voltage control | |
| JPH11145475A (ja) | 電界効果トランジスタとその製法 | |
| US20200044029A1 (en) | Field-effect transistors with a grown silicon-germanium channel | |
| KR100417216B1 (ko) | Ｍｏｓｆｅｔ를 제조하기 위한, 치환 게이트로서 실리콘게르마늄 및 기타 합금의 용도 | |
| KR100485004B1 (ko) | 에스오아이 반도체 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051130 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060110 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060330 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061128 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070219 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070222 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070330 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080401 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080407 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110411 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110411 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120411 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130411 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130411 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140411 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |