KR20030095402A - 실리콘 온 인슐레이터 전계 효과 트랜지스터(ｓｏｉｆｅｔ) 및 그의 제조 방법 - Google Patents

실리콘 온 인슐레이터 전계 효과 트랜지스터(ｓｏｉｆｅｔ) 및 그의 제조 방법 Download PDF

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KR20030095402A
KR20030095402A KR10-2003-7014401A KR20037014401A KR20030095402A KR 20030095402 A KR20030095402 A KR 20030095402A KR 20037014401 A KR20037014401 A KR 20037014401A KR 20030095402 A KR20030095402 A KR 20030095402A
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layer
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후루카와도시사루
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

실리콘-온-인슐레이터(silicon-on-insulator : SOI) 전계 효과 트랜지스터(field effect transistor : FEI)는 도핑된 영역과 도핑되지 않은 영역을 갖는 매립된 산화물층(buried oxide layer)의 상부에 실리콘층을 갖는 실리콘 기판을 포함한다. 도핑된 영역은 도핑되지 않은 영역의 유전 상수와는 상이한 유전 상수를 갖는다. 또한, 실리콘층의 바디(body)는 실리콘층 내의 소스/드레인(source/drains)을 분리시킨다. 소스/드레인은 도핑된 영역 상에 정렬되어 있고, 바디는 도핑되지 않은 영역 상에 정렬되어 있다. 게이트 유전체(gate dielectric)는 바디의 상부에 위치되고, 게이트 도전체(gate conductor)는 게이트 유전체의 상부에 위치된다.

Description

실리콘 온 인슐레이터 전계 효과 트랜지스터(ＳＯＩ ＦＥＴ) 및 그의 제조 방법{SOI DEVICE WITH REDUCED JUNCTION CAPACITANCE}
SOI 기법에서, 기판 상에 형성된 실리콘 산화물 등의 절연층 상에 얇은 실리콘층을 형성한다. 이 절연층은 때때로 매립된 산화물(buried oxide : BOX)층, 또는 간단히 BOX로 지칭되기도 한다. 예를 들면, N 및/또는 P 도펀트를, 소스와 드레인 사이에 바디 영역을 갖는 얇은 실리콘층 내에 이온 주입(ion implantation)하는 것에 의해서, 트랜지스터 소스 및 드레인을 형성한다. 예를 들면, 얇은 실리콘의 상부 표면 상에 게이트 유전체 및 도전체를 증착하고, 그 후에 포토리소그래피 패터닝(photolithographic pattering) 및 에칭을 실행하는 것에 의해서, 바디 영역(body region)의 상부에 게이트를 형성한다.
SOI 기법에 의해서 설계된 FET는 벌크 실리콘 기법(bulk silicon technology)에 의해서 설계된 FET에 비해서 중대한 이점을 갖는다. SOI 기법의 장점 중에서 중요한 것들은, 쇼트 채널 효과(short channel effects)의 감소, 기생 캐패시턴스(parasitic capacitance)의 감소 및 드레인 온-전류(drain ON-current)의 증가가 있다. 그러나, 예를 들면, 보다 더 작게 SOI FET의 크기를 축소시켜서 예를 들면 축소된 면적에 의한 이점을 얻고자 하면, BOX가 축소되는(얇아지는) 것에 따라서 접합 캐패시턴스가 증가되게 된다. 증가된 면적 접합 캐패시턴스는 장치 성능의 열화를 초래한다.
도 1을 참조하면, 도 1은 여러 활성 캐패시터 및 기생 캐패시터를 도시하는 SOI FET의 부분 단면도이다. FET(100)는 실리콘 기판(105), 기판 상부에 형성되는 BOX(110), BOX의 상부에 형성되는 얇은 실리콘층(115)을 포함한다. FET(100)는, 실리콘층(115) 내에 형성되는 소스/드레인(120) 및 실리콘층 내에 형성되어 소스/드레인을 분리시키는 바디 영역(125)을 더 포함한다. 또한, FET(100)은 게이트 유전체(130), 게이트 도전체(135), 게이트 도전체(135)의 측벽(sidewall)(145)에 형성되는 측벽 스페이서(sidewall spacers)(140)를 더 포함한다. 얕은 트렌치 절연막(shallow trench isolation : STI)(155)은, 실리콘층(115)의 상부 표면(150)으로부터 실리콘층을 통해서 BOX(110)로 연장된다.
활성 캐패시터 및 기생 캐패시터는 다음과 같이 위치된다. 전면 게이트 캐패시터(front-gate capacitor)(160)는 게이트 도전체(135) 및 바디 영역(125) 사이에 존재한다. 전면 게이트 캐패시터(160)에서의 유전체는 게이트 유전체(130)이다. 면적 접합 캐패시터(165)는 각각 소스/드레인(120) 및 기판(105) 사이에 존재한다. 후면 게이트 캐패시터(back-gate capacitor)(170)는 바디 영역(125) 및 기판(105) 사이에 존재한다. 면적 접합 캐패시터(165) 및 후면 게이트 캐패시터(170)의 유전체는 BOX(110)이다. 이들 캐패시터의 캐패시턴스는 잘 알려진 식에 의해 아래와 같이 주어진다.
C는 캐패시턴스이고, εo는 자유 공간(free space)에서의 유전 상수이고, εox는 유전체의 유전 상수이며, Tox는 유전체의 두께이다. 온-전류를 증가시키고 오프-전류를 감소시키기 위해서 전면 게이트 캐패시터(160)가 큰 것이 바람직하다. 이는 게이트 유전체(130)의 두께를 감소시키거나 게이트 유전체용의 높은 유전 상수를 가진 재료를 사용하는 것에 의해서 달성될 수 잇다. 위에서 설명된 이유를 위해서 면적 접합 캐패시터(165)가 작은 것이 바람직하다. 그러나, 동시에 후면 게이트 캐패시터(170)가 큰 것이 바람직하다. 큰 후면 게이트 캐패시터(170)가 바람직한 이유는, 임계 전압 제어(threshold voltage control)를 제어하는 오프 전류를 향상시키기 때문이다. 면적 접합 캐패시터(165) 및 후면 게이트 캐패시터(170)용 유전체는 BOX(110)이기 때문에, 동시에 면적 접합 캐패시터 및 후면 게이트 캐패시터를 최적화하는 것이 불가능하리라는 것은 명백하다.
도 2는 여러 활성 및 기생 캐패시터를 도시하는 2중 BOX SOI FET의 부분 단면도이다. 도 2는 위에서 설명한 단일 BOX 장치에 대한 문제를 또한 갖는 2중 BOXSOI 장치를 도시하기 위한 것이다. FET(200)는 실리콘 기판(205), 기판의 상층에 형성된 두꺼운 제 1 BOX(210), 제 1 BOX 상에 형성되어, 1018내지 1019atm/㎤으로 도핑된 얇은 제 1 실리콘층(215), 제 1 실리콘층의 상부에 형성된 얇은 제 2 BOX(220) 및 제 2 BOX의 상부에 형성된 얇은 제 2 실리콘층(225)을 포함한다. FET(200)은, 제 2 실리콘층(225) 내에 형성된 소스/드레인(230) 및 제 2 실리콘층 내에 또한 형성되어, 소스/드레인을 분리하는 바디 영역(235)을 더 포함한다. FET(200)는 게이트 유전체(240), 게이트 도전체(245) 및 게이트 도전체(245)의 측벽(255)에 형성된 측벽 스페이서(250)를 더 포함한다. STI(260)은 제 2 실리콘층(225)의 상부 표면(255)으로부터 연장되어, 제 2 실리콘층을 통해서 제 2 BOX(220) 및 제 1 실리콘층(215)을 통하여 제 1 BOX(210)에 도달한다.
활성 및 기생 캐패시터는 이하와 같이 위치된다. 전면 게이트 캐패시터(265)는 게이트(245) 및 바디 영역(235) 사이에 존재한다. 전면 게이트 캐패시터(265)용의 유전체는 게이트 유전체(240)이다. 면적 접합 캐패시터(270)는 각 소스/드레인(230) 및 제 1 실리콘층(215) 사이에 존재한다. 후면 게이트 캐패시터(275)는 바디 영역(235) 및 제 1 실리콘층(215) 사이에 존재한다. 면적 접합 캐패시터(270) 및 후면 게이트 캐패시터(275)에 대한 유전체는 제 2 BOX(220)이다. 기판 캐패시터(280)는 제 1 실리콘층(215) 및 기판(205) 사이에 존재한다. 기판 캐패시터(280)용 유전체는 제 1 BOX(210)이다. 제 1 BOX(210)를 두껍게 하여 기판 캐패시터(280)의 캐패시턴스를 감소시킬 수 있는 한편, 또한, 면적 접합캐패시터(270) 및 후면 게이트 캐패시터(275)에 대한 유전체는 제 2 BOX(220)이기 때문에, 면적 접합 캐패시터와 후면 게이트 캐패시터를 동시에 최적화할 수 있을지는 분명하지 않다.
그러므로, 소형화(downscaling)하는 경우에, SOI 기법의 모든 이득을 획득하기 위해서는, 작은 면적 접합 캐패시턴스를 갖고 큰 후면 게이트 캐패시턴스를 갖는 SOI FET를 제조하는 방법이 필요하다.
본 발명은 실리콘-온-인슐레이터(silicon-on-insulator : SOI) 전계 효과 트랜지스터(field effect transistor : FEI)의 분야에 관한 것으로서, 보다 구체적으로는 감소된 접합 면적 캐패시턴스(junction area capacitance)를 갖는 SOI FET 및 이 장치를 제조하는 방법에 관한 것이다.
도 1은 여러 활성 및 기생 캐패시터를 도시하는 SOI FET의 부분 단면도,
도 2는 여러 활성 및 기생 캐패시터를 도시하는 2중 BOX SOI FET의 부분 단면도,
도 3a 내지 도 3e는 본 발명의 제 1 실시예에 따른 SOI FET의 제조를 도시하는 부분 단면도,
도 4는 본 발명의 제 1 실시예에 따라 제조된 2중 BOX SOI FET를 도시하는 부분 단면도,
도 5a 내지 도 5f는 본 발명의 제 2 실시예에 따른 SOI FET의 제조를 도시하는 부분 단면도,
도 6은 본 발명의 제 2 실시예에 따라 제조된 2중 BOX SOI FET를 도시하는 부분 단면도,
도 7은 본 발명의 제 3 실시예에 따른 SOI FET의 제조를 도시하는 부분 단면도.
본 발명의 제 1 측면은, 제 1 유전 상수를 갖는 제 1 유전체 영역과 제 1 유전 상수와는 상이한 제 2 유전 상수를 갖는 제 2 유전체 영역을 갖는 유전체 층을 포함하는 반도체 구조물이다.
본 발명의 제 2 측면은, 도핑된 영역 및 도핑된 영역의 유전 상수와는 상이한 유전 상수를 갖는 도핑되지 않은 영역을 갖는 매립된 산화물 층의 상부에 있는 실리콘층을 갖는 실리콘 기판과, 실리콘층 내에 존재하고 실리콘층 내의 바디에 의해서 분리되는 소스/드레인-소스/드레인은 도핑된 영역에 걸쳐 정렬되고, 바디는 도핑되지 않은 영역에 걸쳐 정렬됨-과, 바디 상부의 게이트 유전체 및 게이트 유전체 상부의 게이트 도전체를 포함하는 SOI FET이다.
본 발명의 제 3 측면은, 유전체 층을 제공하는 단계와, 유전체 층 내에 제 1 유전 상수를 갖는 제 1 영역을 형성하는 단계와, 제 2 유전체 내에 제 1 유전 상수와는 상이한 제 2 유전 상수를 갖는 제 2 영역을 형성하는 단계를 포함하는 반도체구조물 제조 방법이다.
본 발명의 제 4 측면은, 매립된 산화물 층의 상부에 실리콘층을 갖는 실리콘 기판을 제공하는 단계와, 실리콘층의 상부에 게이트 유전체를 형성하는 단계와, 게이트 유전체의 상부에 게이트 도전체를 형성하는 단계와, 실리콘층 내에 소스/드레인을 형성하는 단계-소스/드레인은 실리콘층 내의 바디에 의해서 분리되고, 바디는 게이트 아래에 정렬됨-와, 매립된 산화물 층 내에 도핑된 영역을 형성하는 단계-도핑된 영역은 소스/드레인 하부에 정렬되어, 매립된 산화물 층의 도핑되지 않은 영역의 유전 상수와는 상이한 유전 상수를 가짐-를 포함하는 SOI FET 제조 방법이다.
본 발명의 특징은 첨부된 청구항에 제시되어 있다. 그러나, 본 발명 자체는 첨부된 도면과 조합하여 본 명세서를 판독할 때, 예시적인 실시예에 대한 이하의 세부적인 설명을 참조하는 것에 의해서 최대로 이해될 수 있을 것이다.
도면을 참조하면, 도 3a 내지 도 3e는 본 발명의 제 1 실시예에 따른 SOI FET 장치의 제조를 도시하는 부분 단면도이다. 제조 방법은 도 3a에서 개시되는데, 여기에서 실리콘 기판(300)은 얇은 실리콘층(310) 및 기판 사이에 형성된 BOX(305)를 갖고 있다. STI(320)는, 실리콘층(310)의 상부 표면(315)으로부터 연장되어, 실리콘층을 통해서 BOX(305)에 도달한다. STI(320)는 포토리소그래피 단계 이후에 실리콘 기판(300)에 반응성 이온 에칭(reactive ion etch : RIE)을 수행하여 BOX(305)에 도달할 때까지 트렌치(trench)를 형성하고, 절연체를 증착하여 이와 같이 형성된 트렌치를 충진하고, 화학적 기계적 연마(chemical-mechanical-polish : CMP) 공정을 거쳐 평탄화하여 상부 표면(315)을 형성하는 것에 의해 형성할 수 있다. 일례로서, BOX(305)는 산소의 이온 주입에 의해서 형성되어, 대략 1016내지 1018atm/㎤ 정도의 농도로 P 또는 N으로 도핑되는 50 내지 500Å 두께의실리콘층(310)을 포함한다. 게이트 유전체(325)를 상부 표면(315)의 상부에 형성한다. 일례에서, 게이트 유전체(325)는 열 산화(thermal oxidation) 또는 화학 기상 증착(chemical vapor deposition : CVD)에 의해서 형성되어 10Å 내지 50Å의 두께를 갖는 이산화 실리콘이다. 다른 예에서, 게이트 유전체(325)는 열 산화 후에 RPN(remote plasma nitration) 또는 DPN(decoupled plasma nitridation)로 산화물을 질화(nitridation)시켜서 형성된 실리콘 산질화물이다. 또 다른 예에서, 게이트 유전체(325)는 CVD에 의해서 형성된 알루미늄 산화물 또는 하프늄 산화물 등의 높은 K 재료이다. 게이트 도전체(330)를 게이트 유전체(325)의 상부에 형성하고, 하드 마스크(hard mask)(335)를 게이트 도전체의 상부에 형성한다. 일례에서, 게이트 도전체(330)는 CVD에 의해서 형성된 폴리실리콘으로서 약 500Å 내지 2000Å의 두께를 가지며, 하드 마스크(335)는 산화 또는 CVD에 의해서 형성된 실리콘 산화물이거나 CVD 또는 그 조합으로 형성된 실리콘 질화물로서, 100Å 내지 1000Å의 두께를 갖는다. 하드 마스크(335)는 도 3d에서 도시된 바와 같이, 또한 이하에서 설명되는 후속적인 이온 주입 프로세스에서, 게이트 도전체(330) 또는 게이트 유전체(325)로의 침투를 방지하기 위해서 사용된다. 포토레지스트(photoresist)(340)를 하드 마스크(335) 상에 형성한다. 포토레지스트(340)는 FET 게이트 패턴으로 패터닝되고, STI(320) 사이의 실리콘층(310)에 걸쳐 정렬된다.
도 3b에서, 포토레지스트(340)의 패턴을, RIE 프로세스에 의해서 게이트 도전체(330) 및 하드 마스크(335)에 전사한 후, 포토레지스트를 제거한다. 측벽 스페이서(345)를 게이트(330)/하드 마스크(335)의 측벽(350)에 형성한다. 측벽 스페이서(345)는 유전체를 컨포멀 증착(conformal deposition)한 후에 RIE 프로세스를 수행함으로써 형성할 수 있다. 일례에서, 측벽 스페이서(345)는 실리콘 질화물로서, 측벽 스페이서(345)/게이트 유전체(325)의 인터페이스(360)에서 약 100Å 내지 2000Å의 두께를 갖는다.
도 3c에서, 실리콘층(310) 내에 약 1019내지 1021atm/㎤의 농도로 N 또는 P 도펀트를 이온 주입한 후 어닐링 프로세스(anneal process)를 수행하는 것에 의해서 소스/드레인(365)을 형성할 수 있다. 측벽 스페이서(345)는 게이트(330) 아래의 소스/드레인(365)의 확장을 제한한다. 여기에서, 소스/드레인(365) 및 하부 게이트(330) 사이의 실리콘층 영역(310)은 바디 영역(370)이다. 특히, PFET에 있어서, 소스/드레인 영역(365)은 P형으로 도핑하고 바디 영역(370)은 N형으로 도핑하는 한편, NFET에 있어서, 소스/드레인 영역(365)은 N형으로 도핑하고, 바디 영역(370)은 P형으로 도핑한다. 도 3은 완전히 공핍된(fully depleted) 장치를 도시하는 것으로 간주되어야 하나, 또한 부분적으로 공핍된(partially depleted) 장치를 도시하는 것으로도 간주될 수 있다.
도 3d에서, 불소 이온 주입을 실행하여 BOX(305) 내에 불소가 풍부한(fluorine rich) 산화물 영역(375)을 생성한다. 측벽 스페이서(345)는 게이트(330) 하부의 불소가 풍부한 산화물 영역(375)의 확장을 제한한다. 불소 주입은, BOX(305) 내에 주입 프로파일(implantation profile)의 피크를 발생시킬 정도의 에너지로, 또한 도 3e에서 도시되고 이하에서 설명되는 어닐링 단계 이후에 대략 5 내지 25%만큼 BOX(305)의 유전 상수를 저하시키기에 충분한 도즈량(dosage)으로 수행된다. 일례에서, 대략 1×1014내지 1×1017atm/㎠의 도즈(dose)로, 2 내지 4Kev의 에너지를 가지고 불소를 주입한다.
도 3e에 있어서, 불소를 활성화시키기 위해, 600℃ 내지 1100℃ 사이에서 질소 분위기 또는 불활성 기체 분위기 하에서 어닐링을 수행한다. 불소의 활성화는 불소가 실리콘 산화물 격자 내로 침투하게 하여 불소화(fluorinated) BOX(380)을 생성하게 한다. 불소화 BOX(380)는 어떠한 상당한 양으로도 바디(370)의 아래로 연장되지 않는다. 일례에서, BOX(305)는 3.9의 유전 상수를 갖고, 불소화 BOX(380)는 3.7 내지 2.9의 유전 상수를 갖는다. 도 1 및 도 3e를 참조하면, BOX(305) 및 불소화 BOX(380)의 Tox는 동일하지만, BOX(305)의 εox는 불소화 BOX(380)의 εox보다 더 높기 때문에, 소스/드레인(365), 불소화 BOX(380) 및 기판(300)으로 형성된 면적 접합 캐패시터의 캐패시턴스는, 바디(370), BOX(305) 및 기판(300)으로 형성된 후면 게이트 캐패시터의 캐패시턴스보다 낮다.
도 4는 본 발명의 제 1 실시예에 따라서 제조된 2중 BOX SOI FET를 도시하는 부분 단면도이며, 이는 BOX(305) 및 불소화 BOX(380) 하부에 제 2 실리콘층(385)을 추가하고 제 2 실리콘층 및 기판(300) 사이에 제 2 BOX(390)을 추가했다는 점을 제외하고는 도 3e와 동일하다. 추가하여, STI(320)는 불소화 BOX(380) 및 제 2 실리콘층(385)을 통해서 제 2 BOX(390)로 연장된다.
도 5a 내지 도 5f는 본 발명의 제 2 실시예에 따른 SOI FET의 제조를 도시하는 부분 단면도이다. 도 5a 내지 도 5c는 위에서 설명된 도 3a 내지 도 3c와 유사하다. 제조 방법은 도 5a에서 개시되며, 여기에서 실리콘 기판(400)은 얇은 실리콘층(410) 및 기판 사이에 형성된 BOX(405)를 갖는다. STI(420)는, 실리콘층(410)의 상부 표면(415)으로부터, 실리콘 기판을 통해서 BOX(405)로 연장된다. 일례에서, BOX(405)는, P 또는 N 중의 어느 하나로 약 1015내지 1016atm/㎤으로 도핑된 대략 50 내지 500Å 두께의 실리콘 산화물 및 50 내지 500Å 두께의 실리콘층(410)을 포함한다. 게이트 유전체(425)를 상부 표면(415)의 상부에 형성한다. 일례에서, 게이트 유전체는 대략 10 내지 50Å 두께의 실리콘 이산화물이다. 게이트 도전체(430)를 게이트 유전체(415)의 상부에 형성하고, 하드 마스크(435)를 게이트 도전체의 상부에 형성한다. 일례에서, 게이트 도전체(430)는 폴리실리콘으로서 대략 500 내지 2000Å의 두께를 가지며, 하드 마스크(435)는 실리콘 산화물, 실리콘 질 화물 또는 그들의 조합으로서, 100 내지 1000Å의 두께를 갖는다. 하드 마스크(435)는 도 5e에 도시되고, 아래에서 설명되는 후속적인 이온 주입 프로세스에서 게이트 도전체(430) 및 게이트 유전체(425)로의 침투를 방지하기 위해서 이용된다. 포토레지스트(440)를 하드 마스크(435) 위에 형성한다. 포토레지스트(440)를 FET 게이트 패턴으로 패터닝하고 STI(420) 사이의 실리콘층(410)에 걸쳐 정렬한다.
도 5c에서, N 또는 P 도펀트를 대략 1019내지 1021atm/㎤의 농도로 이온 주입한 후에 어닐링 프로세스를 실행하는 것에 의해서 실리콘층(410) 내에 소스/드레인(465)을 형성한다. 측벽 스페이서(445)는 게이트(430) 하에서 소스/드레인(465)의 확대를 제한한다. 여기에서 소스/드레인(465) 및 하부 게이트(430) 사이의 실리콘층(410) 영역은 바디 영역(470)이다. 도 5c는 완전 공핍 장치를 도시하고 있으나, 또한 부분 공핍 장치를 도시할 수도 있는 것으로 간주되어야 한다.
도 5d에서, 제 1 측벽 스페이서(445)의 측면(480)에 제 2 측벽 스페이서(475)를 형성한다. 일례에서, 제 2 측벽 스페이서(475)는 실리콘 질화물이고, 제 2 측벽 스페이서(475)/게이트 유전체(425)의 인터페이스(485)에서 약 100 내지 2000Å의 폭을 갖는다.
도 5e에서, 불소 이온 주입을 수행하여 BOX(405) 내에 불소가 풍부한 산화물 영역(fluorine rich oxide regions)(490)을 생성한다. BOX(405) 내에 주입 프로파일의 피크를 발생시키는 에너지로, 또한 도 3e 및 이하에서 설명되는 어닐링 단계 후에 BOX(405)의 유전 상수를 대략 5 내지 25% 감소시키기에 충분한 도즈량으로 불소 주입을 수행한다. 일례에서, 대략 1×1014내지 1×1017atm/㎠의 도즈 및 2 내지 40Kev의 에너지로, 불소를 주입한다.
도 5에서, 불소를 활성화하기 위해서, 불소 또는 다른 불활성 가스 분위기 하에서 대략 600℃ 내지 1100℃ 사이의 온도로 어닐링한다. 불소의 활성화는 불소가 실리콘 산화물 격자 내로 침투하게 하여 불소화 BOX(495)을 생성하게 한다. 불소화 BOX(495)는 어떠한 상당한 량에서도 바디(470) 하부로 연장되지 않는다. 일례에서, BOX(405)는 3.9의 유전 상수를 갖고, 불소화 BOX(495)는 대략 3.7 내지 2.9의 유전 상수를 갖는다. 도 2 및 도 5f를 참조하면, BOX(405) 및 불소화 BOX(405)의 Tox는 동일하지만, BOX(405)의 εox는 불소화 BOX(495)의 εox보다 더 높기 때문에, 소스/드레인(465), 불소화 BOX(495) 및 기판(400)으로 형성된 면적 접합 캐패시터의 캐패시턴스는, 바디(470), BOX(405) 및 기판(400)으로 형성된 후면 게이트 캐패시터의 캐패시턴스보다 낮다.
도 6은 본 발명의 제 1 실시예에 따라서 제조된 2중 BOX SOI FET를 도시하는 부분 단면도이며, 이는 BOX(405) 및 불소화 BOX(495) 하부에 제 2 실리콘층(500)을 추가하고, 제 2 실리콘층 및 기판(400) 사이에 제 2 BOX(505)을 추가했다는 점을 제외하고는 도 5e와 동일하다. 덧붙여서, STI(420)는 불소화 BOX(495) 및 제 2 실리콘층(500)을 통해서 제 2 BOX(505)으로 연장된다.
도 7은 본 발명의 제 3 실시예에 따른 SOI FET의 제조를 도시하는 부분 단면도이다. 도 7은 도 3d에서 도시되고 위에서 설명된 프로세스를 대체하고자 하는 것이다. 추가적으로, 하드 마스크(335)를 형성하는 단계가 제거된다. 도 7에서 제 2 포토레지스트층(510)을 게이트(330) 및 게이트 유전체(325)의 상부 표면(515)에 형성한다. 포토레지스트(510)는 도 3a에 도시된 것보다는 약간 더 큰 FET 게이트 패턴으로 패터닝하고, 측벽(520)이 스페이서(345) 및 STI(320) 사이의 소스/드레인(365)에 걸쳐 정렬되도록 정렬된다. 이 실시예는 긴 게이트 길이를 갖는 대형 FET 장치에 특히 적합하다.
제 2 포토레지스트(510)의 측벽(520)은 게이트(330) 하에서 불소가 풍부한 산화물 영역(375)의 확장을 제한한다. BOX(305) 내에 주입 프로파일의 피크를 발생시킬 정도의 에너지로, 또한 도 3e에서 도시되고 이하에서 설명되는 어닐링 단계 이후에 대략 5 내지 25%만큼 BOX(305)의 유전 상수를 저하시키기에 충분한 도즈량(dosage)으로 불소 주입을 수행한다. 일례에서, 대략 1×1014내지 1×1017atm/㎠으로, 또한 2 내지 4Kev의 에너지로 불소를 주입한다.
본 발명의 이해를 돕기 위해서 본 발명의 실시예에 대한 설명을 위에 제시하였다. 당업자라면, 본 발명은 본 명세서에서 설명된 특정한 실시예에 국한되지 않고 본 발명의 범주를 벗어나지 않는 한도 내에서 여러 수정, 재배열 및 대체가 가능하리라는 것은 명백하다는 것을 이해할 수 있을 것이다. 예를 들면, 본 발명은 돌출형 소스/드레인 FET(raised source/drain FETs)에 적용될 수 있고, 여기에서 불소 주입 및 어닐링 단계는 돌출형 소스 드레인의 형성 이전 또는 이후에 수행할 수 있다. 추가적으로, 게이트를 대체하는 것에 의해 소스/드레인을 형성하기 전에, 불소 주입 및 어닐링 후에 소스/드레인 스페이서의 주입 및 어닐링 단계를 수행한 후에 불소 주입 및 어닐링 단계를 수행할 수 있다.

Claims (18)

  1. 도핑된 영역(380), 및 상기 도핑된 영역의 유전 상수와는 상이한 유전 상수를 갖는 도핑되지 않은 영역(305)을 갖는 매립된 산화물 층(buried oxide layer)(305)의 상부에 실리콘층(310)을 갖는 실리콘(300) 기판과,
    상기 실리콘층 내에 있고 상기 실리콘층 내의 바디(body)(370)에 의해서 분리되는 소스/드레인(365)-상기 소스/드레인은 상기 도핑된 영역 위에 정렬되고 상기 바디는 상기 도핑되지 않은 영역 위에 정렬됨-과,
    상기 바디의 상부에 있는 게이트 유전체(gate dielectric)(325) 및 상기 게이트 유전체의 상부에 있는 게이트(330)
    를 포함하는 실리콘 온 인슐레이터(silicon-on-insulator : SOI) 전계 효과 트랜지스터(field effect transistor : FEI).
  2. 제 1 항에 있어서,
    상기 도핑된 영역의 상기 유전 상수는 상기 도핑되지 않은 영역의 상기 유전 상수보다 더 작은 실리콘 온 인슐레이터 전계 효과 트랜지스터(SOI FET).
  3. 제 2 항에 있어서,
    상기 도핑된 영역의 상기 유전 상수는 상기 도핑되지 않은 영역의 상기 유전 상수보다 5 내지 25% 더 작은 실리콘 온 인슐레이터 전계 효과 트랜지스터(SOI FET).
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 도핑된 영역은 불소로 도핑되는 실리콘 온 인슐레이터 전계 효과 트랜지스터(SOI FET).
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 매립된 산화물 층은 제 1 매립된 산화물 층이며 제 2 매립된 산화물 층의 상부에 제 2 실리콘층을 더 포함-상기 제 2 실리콘 및 상기 제 2 매립된 산화물 층은 상기 제 1 매립된 산화물 층 및 상기 기판 사이에 있음-하는 실리콘 온 인슐레이터 전계 효과 트랜지스터(SOI FET).
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 실리콘층은 50 내지 500Å의 두께를 갖고, 상기 매립된 산화물 층은 50 내지 500Å의 두께를 갖는 실리콘 온 인슐레이터 전계 효과 트랜지스터(SOI FET).
  7. 매립된 산화물 층(305)의 상부에 실리콘층(310)을 갖는 실리콘 기판(300)을 제공하는 단계와,
    상기 실리콘층의 상부에 게이트 유전체(325)를 형성하는 단계와,
    상기 게이트 유전체의 상부에 게이트 도전체(330)를 형성하는 단계와,
    상기 실리콘층 내에서, 상기 게이트 아래에 정렬되는 바디(370)에 의해서 분리되는 소스/드레인(365)을 상기 실리콘층 내에 형성하는 단계와,
    상기 소스/드레인 아래에 정렬되고, 상기 매립된 산화물 층의 도핑되지 않은 영역(305)의 유전 상수와는 상이한 유전 상수를 갖는 도핑된 영역(380)을 상기 매립된 산화물 층 내에 형성하는 단계
    를 포함하는 실리콘 온 인슐레이터 전계 효과 트랜지스터(SOI FET)의 제조 방법.
  8. 제 7 항에 있어서,
    상기 도핑된 영역은, 상기 도핑된 영역 내에 불소를 주입(implanting)하는 것에 의해서 불소화(fluorinated)되는 실리콘 온 인슐레이터 전계 효과 트랜지스터(SOI FET)의 제조 방법.
  9. 제 8 항에 있어서,
    상기 매립된 산화물 층의 내부에 불소 주입 분포의 피크를 발생시키기에 충분한 주입 에너지로 상기 불소의 주입을 수행하는 실리콘 온 인슐레이터 전계 효과 트랜지스터(SOI FET)의 제조 방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    600℃ 내지 1100℃의 온도 범위로 상기 SOI FET를 어닐링하는 단계를 더 포함하는 실리콘 온 인슐레이터 전계 효과 트랜지스터(SOI FET)의 제조 방법.
  11. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 도핑된 영역의 상기 유전 상수는 도핑되지 않은 매립된 산화물의 유전 상수보다 5% 내지 25% 더 작은 실리콘 온 인슐레이터 전계 효과 트랜지스터(SOI FET)의 제조 방법.
  12. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 소스/드레인의 확대를 제한하고 상기 게이트 하부의 상기 불소 주입을제한하기 위해서 상기 게이트의 측벽에 제 1 스페이서(spacer)를 형성하는 단계를 더 포함하는 실리콘 온 인슐레이터 전계 효과 트랜지스터(SOI FET)의 제조 방법.
  13. 제 12 항에 있어서,
    상기 불소 주입의 확대를 제한하기 위해서 상기 제 1 스페이서의 측면에 제 2 스페이서를 형성하는 단계를 더 포함하는 실리콘 온 인슐레이터 전계 효과 트랜지스터(SOI FET)의 제조 방법.
  14. 제 7 항에 있어서,
    상기 게이트의 상부에 하드 마스크를 형성하는 단계를 더 포함하는 실리콘 온 인슐레이터 전계 효과 트랜지스터(SOI FET)의 제조 방법.
  15. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 소스/드레인에 걸쳐 연장되고 정렬되어 상기 게이트 아래의 상기 불소 주입의 확장을 제한하는 에지(edge)를 갖는 패터닝된 포토레지스트 층을, 상기 게이트의 상부에 형성하는 것을 더 포함하는 실리콘 온 인슐레이터 전계 효과 트랜지스터(SOI FET)의 제조 방법.
  16. 제 7 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 실리콘층은 50Å 내지 500Å의 두께를 갖고 상기 매립된 산화물 층은 50Å 내지 500Å의 두께를 갖는 실리콘 온 인슐레이터 전계 효과 트랜지스터(SOI FET)의 제조 방법.
  17. 제 7 항에 있어서,
    상기 매립된 산화물 층은 제 1 매립된 산화물 층이고, 제 2 매립된 산화물 층의 상부에 있는 제 2 실리콘층을 더 포함-상기 제 2 실리콘 및 상기 제 2 매립된 산화물 층은 상기 제 1 매립된 산화물 층과 상기 기판 사이에 있음-하는 실리콘 온 인슐레이터 전계 효과 트랜지스터(SOI FET)의 제조 방법.
  18. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 불소는 1×1014내지 1×1017atm/㎠의 도즈량 및 2 내지 40Kev의 에너지로 주입되는 실리콘 온 인슐레이터 전계 효과 트랜지스터(SOI FET)의 제조 방법.
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