JP2000340794A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 ＤＩＢＬ効果の影響を抑制したＭＯＳトラン
ジスタを提供するとともに、隣り合う半導体素子からの
電界の影響を受けてチャネル領域の端縁部において電流
リークが発生することを防止したＭＯＳトランジスタを
提供する。 【解決手段】 ＳＯＩ基板１０は、シリコン基板２上に
形成された埋め込み酸化膜３１と、埋め込み酸化膜３１
上に形成されたＳＯＩ層４とを有している。埋め込み酸
化膜３１は、その全域に渡ってフッ素（Ｆ）をほぼ均一
に含有しており、フッ素を含有しないシリコン酸化膜
（比誘電率が３．９程度）に比べて比誘電率が低下して
いる。埋め込み酸化膜３１のフッ素濃度は、ほぼ全域に
渡って１×１０19〜１×１０22ｃｍ-3の何れかとなるよ
うに設定されている。
ジスタを提供するとともに、隣り合う半導体素子からの
電界の影響を受けてチャネル領域の端縁部において電流
リークが発生することを防止したＭＯＳトランジスタを
提供する。 【解決手段】 ＳＯＩ基板１０は、シリコン基板２上に
形成された埋め込み酸化膜３１と、埋め込み酸化膜３１
上に形成されたＳＯＩ層４とを有している。埋め込み酸
化膜３１は、その全域に渡ってフッ素（Ｆ）をほぼ均一
に含有しており、フッ素を含有しないシリコン酸化膜
（比誘電率が３．９程度）に比べて比誘電率が低下して
いる。埋め込み酸化膜３１のフッ素濃度は、ほぼ全域に
渡って１×１０19〜１×１０22ｃｍ-3の何れかとなるよ
うに設定されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、ＳＯＩ基板に形成される半導
体装置およびその製造方法に関する。
の製造方法に関し、特に、ＳＯＩ基板に形成される半導
体装置およびその製造方法に関する。
【０００２】
【従来の技術】シリコン基板上に形成された埋め込み酸
化膜と、当該埋め込み酸化膜上に形成されたＳＯＩ（si
licon on insulator）層とを有する従来のＳＯＩ基板に
形成されたＭＯＳ電界効果トランジスタ（ＭＯＳＦＥ
Ｔ：ＭＯＳトランジスタと呼称）においては、素子の微
細化によってＤＩＢＬ（drain induced barrier loweri
ng）効果と呼称される現象が問題になりつつある。
化膜と、当該埋め込み酸化膜上に形成されたＳＯＩ（si
licon on insulator）層とを有する従来のＳＯＩ基板に
形成されたＭＯＳ電界効果トランジスタ（ＭＯＳＦＥ
Ｔ：ＭＯＳトランジスタと呼称）においては、素子の微
細化によってＤＩＢＬ（drain induced barrier loweri
ng）効果と呼称される現象が問題になりつつある。
【０００３】図６５に従来のＳＯＩ基板１に形成された
ＭＯＳトランジスタの断面構成を模式的に示す。
ＭＯＳトランジスタの断面構成を模式的に示す。
【０００４】ＳＯＩ基板１は、シリコン基板２上に形成
された埋め込み酸化膜３と、埋め込み酸化膜３上に形成
されたＳＯＩ層４とを有している。そして、ＳＯＩ層４
内にはチャネル領域７およびチャネル領域の両側にドレ
イン領域５およびソース領域６が配設されており、チャ
ネル領域７の上部にはゲート絶縁膜８を介してゲート電
極９が配設されてＭＯＳトランジスタＱ１を構成してい
る。なお、ＭＯＳトランジスタＱ１はｎチャネルトラン
ジスタである。
された埋め込み酸化膜３と、埋め込み酸化膜３上に形成
されたＳＯＩ層４とを有している。そして、ＳＯＩ層４
内にはチャネル領域７およびチャネル領域の両側にドレ
イン領域５およびソース領域６が配設されており、チャ
ネル領域７の上部にはゲート絶縁膜８を介してゲート電
極９が配設されてＭＯＳトランジスタＱ１を構成してい
る。なお、ＭＯＳトランジスタＱ１はｎチャネルトラン
ジスタである。
【０００５】このようなＭＯＳトランジスタＱ１におい
てゲート電極９に電圧を加え、ドレイン領域５に電圧を
印加すると、ソース領域６近傍の電位障壁が下がり、チ
ャネル領域７に形成されたチャネルを通ってソース領域
６からドレイン領域５に電子が流れる。これが正常な動
作であるが、ＤＩＢＬ効果とは、ドレイン領域５に高い
電圧を印加することによってソース領域６のｐｎ接合の
電位障壁を下げ、トランジスタのしきい値電圧を下げる
現象である。特に、図６５に示すＳＯＩ基板１上に形成
されたＭＯＳトランジスタＱ１は、電気的にチャネル領
域７をフローティングさせた状態で動作させることと、
図６５に矢印で示すようにドレイン領域５からソース領
域６に埋め込み酸化膜３を通して回り込む電界（ドレイ
ン電界と呼称）によってＤＩＢＬ効果が顕著となり問題
となる。このＤＩＢＬ効果を解決することは、ＳＯＩ基
板上に形成されたＭＯＳトランジスタにとって特に重要
である。
てゲート電極９に電圧を加え、ドレイン領域５に電圧を
印加すると、ソース領域６近傍の電位障壁が下がり、チ
ャネル領域７に形成されたチャネルを通ってソース領域
６からドレイン領域５に電子が流れる。これが正常な動
作であるが、ＤＩＢＬ効果とは、ドレイン領域５に高い
電圧を印加することによってソース領域６のｐｎ接合の
電位障壁を下げ、トランジスタのしきい値電圧を下げる
現象である。特に、図６５に示すＳＯＩ基板１上に形成
されたＭＯＳトランジスタＱ１は、電気的にチャネル領
域７をフローティングさせた状態で動作させることと、
図６５に矢印で示すようにドレイン領域５からソース領
域６に埋め込み酸化膜３を通して回り込む電界（ドレイ
ン電界と呼称）によってＤＩＢＬ効果が顕著となり問題
となる。このＤＩＢＬ効果を解決することは、ＳＯＩ基
板上に形成されたＭＯＳトランジスタにとって特に重要
である。
【０００６】図６６（ａ）、（ｂ）に、ＤＩＢＬ効果を
模式的に示す。図６６（ａ）においてＭＯＳトランジス
タＱ１の模式図を、図６６（ｂ）には電位障壁の概念図
を示している。
模式的に示す。図６６（ａ）においてＭＯＳトランジス
タＱ１の模式図を、図６６（ｂ）には電位障壁の概念図
を示している。
【０００７】図６６（ｂ）に示すように、ドレイン電圧
ＶD＝０の場合は特性Ａで示すように電位障壁ＰＢが保
持され、ソース領域６の電子は流出しないが、ドレイン
電圧ＶDが与えられると、ドレイン電圧ＶDに応じて電位
障壁ＰＢの値が減少する。
ＶD＝０の場合は特性Ａで示すように電位障壁ＰＢが保
持され、ソース領域６の電子は流出しないが、ドレイン
電圧ＶDが与えられると、ドレイン電圧ＶDに応じて電位
障壁ＰＢの値が減少する。
【０００８】図６６（ｂ）において、特性Ｂはドレイン
電圧ＶDが比較的小さい場合を示し、特性Ｃはドレイン
電圧ＶDが比較的大きい場合を示している。このよう
に、ゲート電極９に電圧を与えない状態でもドレイン電
界により電位障壁ＰＢが減少し、しきい値が下げられる
ことになる。そして、電位障壁ＰＢがある程度以上減少
するとソース領域６の電子が流出し、ゲート電極９に電
圧を与えない状態でもソース領域６からドレイン領域５
に電子が流れ、ゲート電極によるスイッチング動作がで
きなくなるという問題がある。
電圧ＶDが比較的小さい場合を示し、特性Ｃはドレイン
電圧ＶDが比較的大きい場合を示している。このよう
に、ゲート電極９に電圧を与えない状態でもドレイン電
界により電位障壁ＰＢが減少し、しきい値が下げられる
ことになる。そして、電位障壁ＰＢがある程度以上減少
するとソース領域６の電子が流出し、ゲート電極９に電
圧を与えない状態でもソース領域６からドレイン領域５
に電子が流れ、ゲート電極によるスイッチング動作がで
きなくなるという問題がある。
【０００９】特に、素子の微細化の観点から開発されて
いる、チャネル長が短い短チャネルＭＯＳトランジスタ
においてはドレイン電界が相対的に強くなるので、ＤＩ
ＢＬ効果による影響はさらに深刻である。
いる、チャネル長が短い短チャネルＭＯＳトランジスタ
においてはドレイン電界が相対的に強くなるので、ＤＩ
ＢＬ効果による影響はさらに深刻である。
【００１０】また、集積度の向上に伴って、以下の例で
示すように隣り合う素子の動作がＭＯＳトランジスタに
影響を及ぼすことが懸念される。
示すように隣り合う素子の動作がＭＯＳトランジスタに
影響を及ぼすことが懸念される。
【００１１】図６７は２つのＭＯＳトランジスタＱ１お
よびＱ２をゲート電極の上部側から見た場合の平面図で
あり、ＭＯＳトランジスタＱ１のゲート電極９と、ＭＯ
ＳトランジスタＱ２のゲート電極９１は、互いに垂直に
なるように配設され、ＭＯＳトランジスタＱ２のドレイ
ン領域５１（ゲート電極９１を挟んでソース領域６１が
設けられている）は、素子分離絶縁膜ＩＲを間に介し
て、ＭＯＳトランジスタＱ１のドレイン領域５、ソース
領域６、チャネル領域７に平行に配設されている。
よびＱ２をゲート電極の上部側から見た場合の平面図で
あり、ＭＯＳトランジスタＱ１のゲート電極９と、ＭＯ
ＳトランジスタＱ２のゲート電極９１は、互いに垂直に
なるように配設され、ＭＯＳトランジスタＱ２のドレイ
ン領域５１（ゲート電極９１を挟んでソース領域６１が
設けられている）は、素子分離絶縁膜ＩＲを間に介し
て、ＭＯＳトランジスタＱ１のドレイン領域５、ソース
領域６、チャネル領域７に平行に配設されている。
【００１２】図６７のＸ−Ｘ線における断面図を図６８
に示す。図６８に示すようにＭＯＳトランジスタＱ２の
ドレイン領域５１は、シリコン酸化膜で構成される素子
分離絶縁膜ＩＲを間に介してＭＯＳトランジスタＱ１の
チャネル領域７と対向するので、ドレイン領域５１にド
レイン電圧ＶD1を印加すると、埋め込み酸化膜３を通し
てソース領域６にドレイン電界が回り込みチャネル領域
７の端縁部に電子が誘起され、この電子がＭＯＳトラン
ジスタＱ１の電流リークの原因となる。また、素子分離
絶縁膜ＩＲを通るドレイン電界によってもチャネル領域
７の端縁部に電子が誘起される。
に示す。図６８に示すようにＭＯＳトランジスタＱ２の
ドレイン領域５１は、シリコン酸化膜で構成される素子
分離絶縁膜ＩＲを間に介してＭＯＳトランジスタＱ１の
チャネル領域７と対向するので、ドレイン領域５１にド
レイン電圧ＶD1を印加すると、埋め込み酸化膜３を通し
てソース領域６にドレイン電界が回り込みチャネル領域
７の端縁部に電子が誘起され、この電子がＭＯＳトラン
ジスタＱ１の電流リークの原因となる。また、素子分離
絶縁膜ＩＲを通るドレイン電界によってもチャネル領域
７の端縁部に電子が誘起される。
【００１３】特に、集積度の向上に伴って、ＭＯＳトラ
ンジスタＱ１とＱ２との間の距離、すなわち図６７に示
す距離Ｌが短くなりつつある現状では、チャネル領域７
の端縁部からの電流リーク（エッジリークと呼称）の問
題は無視できない現象である。なお、ＭＯＳトランジス
タＱ２の代わりにダイオードが形成された場合であって
もダイオードの半導体領域に電圧を印加することで同様
の現象が発生する。
ンジスタＱ１とＱ２との間の距離、すなわち図６７に示
す距離Ｌが短くなりつつある現状では、チャネル領域７
の端縁部からの電流リーク（エッジリークと呼称）の問
題は無視できない現象である。なお、ＭＯＳトランジス
タＱ２の代わりにダイオードが形成された場合であって
もダイオードの半導体領域に電圧を印加することで同様
の現象が発生する。
【００１４】また、この現象は、バルクシリコン基板に
形成されたＭＯＳトランジスタにおいても同様に発生す
る。
形成されたＭＯＳトランジスタにおいても同様に発生す
る。
【００１５】
【発明が解決しようとする課題】本発明は上記のような
問題点を解消するためになされたもので、ＤＩＢＬ効果
の影響を抑制したＭＯＳトランジスタを提供するととも
に、隣り合う半導体素子からの電界の影響を受けてチャ
ネル領域の端縁部において電流リークが発生することを
防止したＭＯＳトランジスタを提供することを目的とす
る。
問題点を解消するためになされたもので、ＤＩＢＬ効果
の影響を抑制したＭＯＳトランジスタを提供するととも
に、隣り合う半導体素子からの電界の影響を受けてチャ
ネル領域の端縁部において電流リークが発生することを
防止したＭＯＳトランジスタを提供することを目的とす
る。
【００１６】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、シリコン基板と、前記シリコン基板
上に形成されたフッ素を含有する埋め込み酸化膜と、前
記埋め込み酸化膜上に形成されたＳＯＩ層とを有するＳ
ＯＩ基板と、前記ＳＯＩ層上に形成された半導体素子と
を備え、前記埋め込み酸化膜は、全域に渡ってフッ素を
所定の濃度でほぼ均一に含有している。
載の半導体装置は、シリコン基板と、前記シリコン基板
上に形成されたフッ素を含有する埋め込み酸化膜と、前
記埋め込み酸化膜上に形成されたＳＯＩ層とを有するＳ
ＯＩ基板と、前記ＳＯＩ層上に形成された半導体素子と
を備え、前記埋め込み酸化膜は、全域に渡ってフッ素を
所定の濃度でほぼ均一に含有している。
【００１７】本発明に係る請求項２記載の半導体装置
は、前記半導体素子がＭＯＳＦＥＴである。
は、前記半導体素子がＭＯＳＦＥＴである。
【００１８】本発明に係る請求項３記載の半導体装置
は、前記半導体素子がＭＯＳＦＥＴであって、前記ＭＯ
ＳＦＥＴが、チャネルが形成されるチャネル領域と、該
チャネル領域を間に挟んで形成されたドレイン領域およ
びソース領域とを前記ＳＯＩ層中に有し、前記埋め込み
酸化膜は、前記ドレイン領域およびソース領域の下部に
対応した領域に形成され、全域に渡ってフッ素を所定の
濃度でほぼ均一に含有した第１および第２のフッ素含有
領域と、前記チャネル領域の下部に対応した領域に形成
され、フッ素を含有しない通常領域とを有している。
は、前記半導体素子がＭＯＳＦＥＴであって、前記ＭＯ
ＳＦＥＴが、チャネルが形成されるチャネル領域と、該
チャネル領域を間に挟んで形成されたドレイン領域およ
びソース領域とを前記ＳＯＩ層中に有し、前記埋め込み
酸化膜は、前記ドレイン領域およびソース領域の下部に
対応した領域に形成され、全域に渡ってフッ素を所定の
濃度でほぼ均一に含有した第１および第２のフッ素含有
領域と、前記チャネル領域の下部に対応した領域に形成
され、フッ素を含有しない通常領域とを有している。
【００１９】本発明に係る請求項４記載の半導体装置
は、前記フッ素の所定の濃度の最大値が、１×１０19〜
１×１０22ｃｍ-3の範囲の何れかの濃度である。
は、前記フッ素の所定の濃度の最大値が、１×１０19〜
１×１０22ｃｍ-3の範囲の何れかの濃度である。
【００２０】本発明に係る請求項５記載の半導体装置
は、前記ＭＯＳＦＥＴの周囲の前記ＳＯＩ層中に形成さ
れ、前記ＳＯＩ層の主面表面から、前記埋め込み酸化膜
の主面表面に達する素子分離絶縁膜をさらに備え、前記
素子分離絶縁膜はフッ素を含有している。
は、前記ＭＯＳＦＥＴの周囲の前記ＳＯＩ層中に形成さ
れ、前記ＳＯＩ層の主面表面から、前記埋め込み酸化膜
の主面表面に達する素子分離絶縁膜をさらに備え、前記
素子分離絶縁膜はフッ素を含有している。
【００２１】本発明に係る請求項６記載の半導体装置
は、シリコン基板と、前記シリコン基板上に形成された
ＭＯＳＦＥＴと、前記ＭＯＳＦＥＴの周囲の前記シリコ
ン基板の主面表面内に形成された素子分離絶縁膜とを備
え、前記素子分離絶縁膜は、フッ素を含有している。
は、シリコン基板と、前記シリコン基板上に形成された
ＭＯＳＦＥＴと、前記ＭＯＳＦＥＴの周囲の前記シリコ
ン基板の主面表面内に形成された素子分離絶縁膜とを備
え、前記素子分離絶縁膜は、フッ素を含有している。
【００２２】本発明に係る請求項７記載の半導体装置の
製造方法は、シリコン基板と、前記シリコン基板上に形
成されたフッ素を含有する埋め込み酸化膜と、前記埋め
込み酸化膜上に形成されたＳＯＩ層とを有するＳＯＩ基
板と、前記ＳＯＩ層上に形成されたＭＯＳＦＥＴと、前
記ＭＯＳＦＥＴの周囲の前記ＳＯＩ層中に形成され、前
記ＳＯＩ層の主面表面から、前記埋め込み酸化膜の主面
表面に達する素子分離絶縁膜とを備え、前記素子分離絶
縁はフッ素を含有している。
製造方法は、シリコン基板と、前記シリコン基板上に形
成されたフッ素を含有する埋め込み酸化膜と、前記埋め
込み酸化膜上に形成されたＳＯＩ層とを有するＳＯＩ基
板と、前記ＳＯＩ層上に形成されたＭＯＳＦＥＴと、前
記ＭＯＳＦＥＴの周囲の前記ＳＯＩ層中に形成され、前
記ＳＯＩ層の主面表面から、前記埋め込み酸化膜の主面
表面に達する素子分離絶縁膜とを備え、前記素子分離絶
縁はフッ素を含有している。
【００２３】本発明に係る請求項８記載の半導体装置の
製造方法は、シリコン基板と、前記シリコン基板上に形
成されたフッ素を含有する埋め込み酸化膜と、前記埋め
込み酸化膜上に形成されたＳＯＩ層とを有するＳＯＩ基
板と、前記ＳＯＩ層上に形成されたＭＯＳＦＥＴとを備
えた半導体装置の製造方法であって、前記シリコン基板
に１×１０17〜２×１０18ｃｍ-2のドーズ量となるよう
に酸素イオン注入を行う工程(ａ)と、前記シリコン基板
に、前記酸素イオンの飛程と同じ飛程で、１×１０14〜
１×１０19ｃｍ-2のドーズ量となるようにフッ素イオン
注入を行う工程(ｂ)と、１０００〜１３５０℃の温度条
件で熱処理を行い、イオン注入された酸素およびフッ素
を拡散させて、全域に渡ってフッ素を所定の濃度でほぼ
均一に含有する前記埋め込み酸化膜を形成する工程(ｃ)
とを備えている。
製造方法は、シリコン基板と、前記シリコン基板上に形
成されたフッ素を含有する埋め込み酸化膜と、前記埋め
込み酸化膜上に形成されたＳＯＩ層とを有するＳＯＩ基
板と、前記ＳＯＩ層上に形成されたＭＯＳＦＥＴとを備
えた半導体装置の製造方法であって、前記シリコン基板
に１×１０17〜２×１０18ｃｍ-2のドーズ量となるよう
に酸素イオン注入を行う工程(ａ)と、前記シリコン基板
に、前記酸素イオンの飛程と同じ飛程で、１×１０14〜
１×１０19ｃｍ-2のドーズ量となるようにフッ素イオン
注入を行う工程(ｂ)と、１０００〜１３５０℃の温度条
件で熱処理を行い、イオン注入された酸素およびフッ素
を拡散させて、全域に渡ってフッ素を所定の濃度でほぼ
均一に含有する前記埋め込み酸化膜を形成する工程(ｃ)
とを備えている。
【００２４】本発明に係る請求項９記載の半導体装置の
製造方法は、シリコン基板と、前記シリコン基板上に形
成されたフッ素を含有する埋め込み酸化膜と、前記埋め
込み酸化膜上に形成されたＳＯＩ層とを有するＳＯＩ基
板と、前記ＳＯＩ層上に形成されたＭＯＳＦＥＴとを備
えた半導体装置の製造方法であって、前記シリコン基板
に４×１０17ｃｍ-2程度のドーズ量となるように酸素イ
オン注入を行う工程(ａ)と、前記シリコン基板に、前記
酸素イオンの飛程と同じ飛程で、１×１０14〜１×１０
19ｃｍ-2のドーズ量となるようにフッ素イオン注入を行
う工程(ｂ)と、１０００〜１３５０℃の温度条件で酸化
処理を行い、イオン注入された酸素およびフッ素を拡散
させて、全域に渡ってフッ素を所定の濃度でほぼ均一に
含有する前記埋め込み酸化膜を形成するとともに、前記
シリコン基板の表面に酸化膜を形成する工程(ｃ)とを備
えている。
製造方法は、シリコン基板と、前記シリコン基板上に形
成されたフッ素を含有する埋め込み酸化膜と、前記埋め
込み酸化膜上に形成されたＳＯＩ層とを有するＳＯＩ基
板と、前記ＳＯＩ層上に形成されたＭＯＳＦＥＴとを備
えた半導体装置の製造方法であって、前記シリコン基板
に４×１０17ｃｍ-2程度のドーズ量となるように酸素イ
オン注入を行う工程(ａ)と、前記シリコン基板に、前記
酸素イオンの飛程と同じ飛程で、１×１０14〜１×１０
19ｃｍ-2のドーズ量となるようにフッ素イオン注入を行
う工程(ｂ)と、１０００〜１３５０℃の温度条件で酸化
処理を行い、イオン注入された酸素およびフッ素を拡散
させて、全域に渡ってフッ素を所定の濃度でほぼ均一に
含有する前記埋め込み酸化膜を形成するとともに、前記
シリコン基板の表面に酸化膜を形成する工程(ｃ)とを備
えている。
【００２５】本発明に係る請求項１０記載の半導体装置
の製造方法は、前記工程(ｂ)が、前記埋め込み酸化膜の
上部よりの位置を想定して、当該位置にフッ素イオンを
注入する工程と、前記埋め込み酸化膜の下部よりの位置
を想定して、当該位置にフッ素イオンを注入する工程と
を含んでいる。
の製造方法は、前記工程(ｂ)が、前記埋め込み酸化膜の
上部よりの位置を想定して、当該位置にフッ素イオンを
注入する工程と、前記埋め込み酸化膜の下部よりの位置
を想定して、当該位置にフッ素イオンを注入する工程と
を含んでいる。
【００２６】本発明に係る請求項１１記載の半導体装置
の製造方法は、シリコン基板と、前記シリコン基板上に
形成されたフッ素を含有する埋め込み酸化膜と、前記埋
め込み酸化膜上に形成されたＳＯＩ層とを有するＳＯＩ
基板と、前記ＳＯＩ層上に形成されたＭＯＳＦＥＴとを
備えた半導体装置の製造方法であって、前記シリコン基
板とは別個の貼り合わせ用シリコン基板を準備し、該貼
り合わせ用シリコン基板の主面上に全域に渡ってフッ素
を所定の濃度でほぼ均一に含有する埋め込み酸化膜を形
成する工程(ａ)と、前記埋め込み酸化膜と前記貼り合わ
せ用シリコン基板との界面よりも深い位置に、１×１０
16〜１×１０17ｃｍ-2のドーズ量となるように水素イオ
ン注入を行って欠陥層を形成する工程(ｂ)と、前記貼り
合わせ用シリコン基板の前記埋め込み酸化膜が形成され
た主面と、前記シリコン基板の主面とが対面するように
前記貼り合わせ用シリコン基板と前記シリコン基板とを
貼り合わせる工程(ｃ)と、４００〜７００℃の温度条件
で熱処理を行い、前記欠陥層を境にして前記貼り合わせ
用シリコン基板の前記埋め込み酸化膜とは反対側の部分
を剥離して、前記ＳＯＩ基板を形成する工程(ｄ)とを備
えている。
の製造方法は、シリコン基板と、前記シリコン基板上に
形成されたフッ素を含有する埋め込み酸化膜と、前記埋
め込み酸化膜上に形成されたＳＯＩ層とを有するＳＯＩ
基板と、前記ＳＯＩ層上に形成されたＭＯＳＦＥＴとを
備えた半導体装置の製造方法であって、前記シリコン基
板とは別個の貼り合わせ用シリコン基板を準備し、該貼
り合わせ用シリコン基板の主面上に全域に渡ってフッ素
を所定の濃度でほぼ均一に含有する埋め込み酸化膜を形
成する工程(ａ)と、前記埋め込み酸化膜と前記貼り合わ
せ用シリコン基板との界面よりも深い位置に、１×１０
16〜１×１０17ｃｍ-2のドーズ量となるように水素イオ
ン注入を行って欠陥層を形成する工程(ｂ)と、前記貼り
合わせ用シリコン基板の前記埋め込み酸化膜が形成され
た主面と、前記シリコン基板の主面とが対面するように
前記貼り合わせ用シリコン基板と前記シリコン基板とを
貼り合わせる工程(ｃ)と、４００〜７００℃の温度条件
で熱処理を行い、前記欠陥層を境にして前記貼り合わせ
用シリコン基板の前記埋め込み酸化膜とは反対側の部分
を剥離して、前記ＳＯＩ基板を形成する工程(ｄ)とを備
えている。
【００２７】本発明に係る請求項１２記載の半導体装置
の製造方法は、前記工程(ａ)が、前記貼り合わせ用シリ
コン基板の主面上に酸化膜を形成する工程(ａ−１)と、
前記酸化膜に１×１０14〜１×１０19ｃｍ-2のドーズ量
となるようにフッ素イオン注入を行う工程(ａ−２)と、
１０００〜１３５０℃の温度条件で熱処理を行い、イオ
ン注入されたフッ素を全域に渡って均一に拡散させる工
程(ａ−３)とを含んでいる。
の製造方法は、前記工程(ａ)が、前記貼り合わせ用シリ
コン基板の主面上に酸化膜を形成する工程(ａ−１)と、
前記酸化膜に１×１０14〜１×１０19ｃｍ-2のドーズ量
となるようにフッ素イオン注入を行う工程(ａ−２)と、
１０００〜１３５０℃の温度条件で熱処理を行い、イオ
ン注入されたフッ素を全域に渡って均一に拡散させる工
程(ａ−３)とを含んでいる。
【００２８】本発明に係る請求項１３記載の半導体装置
の製造方法は、前記工程(ａ−２)が、前記酸化膜の中心
部にフッ素イオンを注入する工程を含んでいる。
の製造方法は、前記工程(ａ−２)が、前記酸化膜の中心
部にフッ素イオンを注入する工程を含んでいる。
【００２９】本発明に係る請求項１４記載の半導体装置
の製造方法は、前記工程(ａ−２)が、前記酸化膜の上部
よりの位置にフッ素イオンを注入する工程と、前記酸化
膜の下部よりの位置にフッ素イオンを注入する工程とを
含んでいる。
の製造方法は、前記工程(ａ−２)が、前記酸化膜の上部
よりの位置にフッ素イオンを注入する工程と、前記酸化
膜の下部よりの位置にフッ素イオンを注入する工程とを
含んでいる。
【００３０】本発明に係る請求項１５記載の半導体装置
の製造方法は、前記工程(ａ)が、フッ素を含んだ反応性
ガスを使用するＣＶＤ法により前記埋め込み酸化膜を形
成する工程を含んでいる。
の製造方法は、前記工程(ａ)が、フッ素を含んだ反応性
ガスを使用するＣＶＤ法により前記埋め込み酸化膜を形
成する工程を含んでいる。
【００３１】本発明に係る請求項１６記載の半導体装置
の製造方法は、シリコン基板と、前記シリコン基板上に
形成されたフッ素を含有する埋め込み酸化膜と、前記埋
め込み酸化膜上に形成されたＳＯＩ層とを有するＳＯＩ
基板と、前記ＳＯＩ層上に形成されたＭＯＳＦＥＴとを
備えた半導体装置の製造方法であって、前記シリコン基
板とは別個の貼り合わせ用シリコン基板を準備し、該貼
り合わせ用シリコン基板の主面上に陽極化成処理により
多孔質シリコン層を形成する工程(ａ)と、前記多孔質シ
リコン層上にシリコン単結晶層をエピタキシャル成長さ
せ、エピタキシャル層を形成する工程(ｂ)と、前記エピ
タキシャル層上に全域に渡ってフッ素を所定の濃度でほ
ぼ均一に含有する埋め込み酸化膜を形成する工程（ｃ）
と、前記貼り合わせ用シリコン基板の前記埋め込み酸化
膜が形成された主面と、前記シリコン基板の主面とが対
面するように前記貼り合わせ用シリコン基板と前記シリ
コン基板とを貼り合わせる工程(ｄ)と、前記多孔質シリ
コン層を境にして前記貼り合わせ用シリコン基板の前記
埋め込み酸化膜とは反対側の部分を除去した後、前記多
孔質シリコン層を除去して前記ＳＯＩ基板を形成する工
程(ｅ)とを備えている。
の製造方法は、シリコン基板と、前記シリコン基板上に
形成されたフッ素を含有する埋め込み酸化膜と、前記埋
め込み酸化膜上に形成されたＳＯＩ層とを有するＳＯＩ
基板と、前記ＳＯＩ層上に形成されたＭＯＳＦＥＴとを
備えた半導体装置の製造方法であって、前記シリコン基
板とは別個の貼り合わせ用シリコン基板を準備し、該貼
り合わせ用シリコン基板の主面上に陽極化成処理により
多孔質シリコン層を形成する工程(ａ)と、前記多孔質シ
リコン層上にシリコン単結晶層をエピタキシャル成長さ
せ、エピタキシャル層を形成する工程(ｂ)と、前記エピ
タキシャル層上に全域に渡ってフッ素を所定の濃度でほ
ぼ均一に含有する埋め込み酸化膜を形成する工程（ｃ）
と、前記貼り合わせ用シリコン基板の前記埋め込み酸化
膜が形成された主面と、前記シリコン基板の主面とが対
面するように前記貼り合わせ用シリコン基板と前記シリ
コン基板とを貼り合わせる工程(ｄ)と、前記多孔質シリ
コン層を境にして前記貼り合わせ用シリコン基板の前記
埋め込み酸化膜とは反対側の部分を除去した後、前記多
孔質シリコン層を除去して前記ＳＯＩ基板を形成する工
程(ｅ)とを備えている。
【００３２】本発明に係る請求項１７記載の半導体装置
の製造方法は、前記工程(ｃ)が、前記貼り合わせ用シリ
コン基板の主面上に酸化膜を形成する工程(ｃ−１)と、
前記酸化膜に１×１０14〜１×１０19ｃｍ-2のドーズ量
となるようにフッ素イオン注入を行う工程(ｃ−２)と、
１０００〜１３５０℃の温度条件で熱処理を行い、イオ
ン注入されたフッ素を全域に渡って均一に拡散させる工
程(ｃ−３)とを含んでいる。
の製造方法は、前記工程(ｃ)が、前記貼り合わせ用シリ
コン基板の主面上に酸化膜を形成する工程(ｃ−１)と、
前記酸化膜に１×１０14〜１×１０19ｃｍ-2のドーズ量
となるようにフッ素イオン注入を行う工程(ｃ−２)と、
１０００〜１３５０℃の温度条件で熱処理を行い、イオ
ン注入されたフッ素を全域に渡って均一に拡散させる工
程(ｃ−３)とを含んでいる。
【００３３】本発明に係る請求項１８記載の半導体装置
の製造方法は、前記工程(ｃ−２)が、前記酸化膜の中心
部にフッ素イオンを注入する工程を含んでいる。
の製造方法は、前記工程(ｃ−２)が、前記酸化膜の中心
部にフッ素イオンを注入する工程を含んでいる。
【００３４】本発明に係る請求項１９記載の半導体装置
の製造方法は、前記工程(ｃ−２)が、前記酸化膜の上部
よりの位置にフッ素イオンを注入する工程と、前記酸化
膜の下部よりの位置にフッ素イオンを注入する工程とを
含んでいる。
の製造方法は、前記工程(ｃ−２)が、前記酸化膜の上部
よりの位置にフッ素イオンを注入する工程と、前記酸化
膜の下部よりの位置にフッ素イオンを注入する工程とを
含んでいる。
【００３５】本発明に係る請求項２０記載の半導体装置
の製造方法は、前記工程(ａ)が、フッ素を含んだ反応性
ガスを使用するＣＶＤ法により前記埋め込み酸化膜を形
成する工程を含んでいる。
の製造方法は、前記工程(ａ)が、フッ素を含んだ反応性
ガスを使用するＣＶＤ法により前記埋め込み酸化膜を形
成する工程を含んでいる。
【００３６】本発明に係る請求項２１記載の半導体装置
の製造方法は、シリコン基板と、前記シリコン基板上に
形成されたフッ素を含有する埋め込み酸化膜と、前記埋
め込み酸化膜上に形成されたＳＯＩ層とを有するＳＯＩ
基板と、前記ＳＯＩ層上に形成されたＭＯＳＦＥＴとを
備えた半導体装置の製造方法であって、前記シリコン基
板上に形成されたフッ素を含有しない埋め込み酸化膜
と、前記フッ素を含有しない埋め込み酸化膜上に形成さ
れた前記ＳＯＩ層とを有する通常のＳＯＩ基板を準備す
る工程(ａ)と、前記フッ素を含有しない埋め込み酸化膜
に１×１０14〜１×１０19ｃｍ-2のドーズ量となるよう
にフッ素イオン注入を行う工程(ｂ)と、１０００〜１３
５０℃の温度条件で熱処理を行い、イオン注入されたフ
ッ素を全域に渡って均一に拡散させ、前記フッ素を含有
しない埋め込み酸化膜をフッ素を含有した前記埋め込み
酸化膜とする工程(ｃ)とを備えている。
の製造方法は、シリコン基板と、前記シリコン基板上に
形成されたフッ素を含有する埋め込み酸化膜と、前記埋
め込み酸化膜上に形成されたＳＯＩ層とを有するＳＯＩ
基板と、前記ＳＯＩ層上に形成されたＭＯＳＦＥＴとを
備えた半導体装置の製造方法であって、前記シリコン基
板上に形成されたフッ素を含有しない埋め込み酸化膜
と、前記フッ素を含有しない埋め込み酸化膜上に形成さ
れた前記ＳＯＩ層とを有する通常のＳＯＩ基板を準備す
る工程(ａ)と、前記フッ素を含有しない埋め込み酸化膜
に１×１０14〜１×１０19ｃｍ-2のドーズ量となるよう
にフッ素イオン注入を行う工程(ｂ)と、１０００〜１３
５０℃の温度条件で熱処理を行い、イオン注入されたフ
ッ素を全域に渡って均一に拡散させ、前記フッ素を含有
しない埋め込み酸化膜をフッ素を含有した前記埋め込み
酸化膜とする工程(ｃ)とを備えている。
【００３７】本発明に係る請求項２２記載の半導体装置
の製造方法は、前記工程(ｂ)が、前記フッ素を含有しな
い埋め込み酸化膜の中心部にフッ素イオンを注入する工
程を含んでいる。
の製造方法は、前記工程(ｂ)が、前記フッ素を含有しな
い埋め込み酸化膜の中心部にフッ素イオンを注入する工
程を含んでいる。
【００３８】本発明に係る請求項２３記載の半導体装置
の製造方法は、前記工程(ｂ)が、前記フッ素を含有しな
い埋め込み酸化膜の上部よりの位置にフッ素イオンを注
入する工程と、前記フッ素を含有しない埋め込み酸化膜
の下部よりの位置にフッ素イオンを注入する工程とを含
んでいる。
の製造方法は、前記工程(ｂ)が、前記フッ素を含有しな
い埋め込み酸化膜の上部よりの位置にフッ素イオンを注
入する工程と、前記フッ素を含有しない埋め込み酸化膜
の下部よりの位置にフッ素イオンを注入する工程とを含
んでいる。
【００３９】
【発明の実施の形態】＜Ａ．実施の形態１＞ ＜Ａ−１．装置構成＞図１に本発明に係る実施の形態１
として、ＳＯＩ基板１０に形成されたＭＯＳ電界効果ト
ランジスタ（ＭＯＳＦＥＴ：ＭＯＳトランジスタと呼
称）Ｑ１１の断面構成を模式的に示す。
として、ＳＯＩ基板１０に形成されたＭＯＳ電界効果ト
ランジスタ（ＭＯＳＦＥＴ：ＭＯＳトランジスタと呼
称）Ｑ１１の断面構成を模式的に示す。
【００４０】ＳＯＩ基板１０は、シリコン基板２上に形
成された埋め込み酸化膜３１と、埋め込み酸化膜３１上
に形成されたＳＯＩ層４とを有している。そして、ＳＯ
Ｉ層４内にはチャネル領域７およびチャネル領域７の両
側にドレイン領域５およびソース領域６が配設されてお
り、チャネル領域７の上部にはゲート絶縁膜８を介して
ゲート電極９が配設されてＭＯＳトランジスタＱ１１を
構成している。なお、ＭＯＳトランジスタＱ１１はｎチ
ャネルトランジスタである。
成された埋め込み酸化膜３１と、埋め込み酸化膜３１上
に形成されたＳＯＩ層４とを有している。そして、ＳＯ
Ｉ層４内にはチャネル領域７およびチャネル領域７の両
側にドレイン領域５およびソース領域６が配設されてお
り、チャネル領域７の上部にはゲート絶縁膜８を介して
ゲート電極９が配設されてＭＯＳトランジスタＱ１１を
構成している。なお、ＭＯＳトランジスタＱ１１はｎチ
ャネルトランジスタである。
【００４１】ここで、埋め込み酸化膜３１は、その全域
に渡ってフッ素（Ｆ）をほぼ均一に含有しており、フッ
素を含有しないシリコン酸化膜（比誘電率が３．９程
度）に比べて比誘電率が低下している。なお、埋め込み
酸化膜３１のフッ素濃度が１×１０19ｃｍ-3のときは比
誘電率は３．９より若干小さい程度となり、埋め込み酸
化膜３１のフッ素濃度が１×１０22ｃｍ-3のときは比誘
電率は３．０程度となる。
に渡ってフッ素（Ｆ）をほぼ均一に含有しており、フッ
素を含有しないシリコン酸化膜（比誘電率が３．９程
度）に比べて比誘電率が低下している。なお、埋め込み
酸化膜３１のフッ素濃度が１×１０19ｃｍ-3のときは比
誘電率は３．９より若干小さい程度となり、埋め込み酸
化膜３１のフッ素濃度が１×１０22ｃｍ-3のときは比誘
電率は３．０程度となる。
【００４２】従って、埋め込み酸化膜３１のフッ素濃度
は、ほぼ全域に渡って１×１０19〜１×１０22ｃｍ-3の
いずれかの濃度となるように設定され、また、フッ素濃
度の分布は下記の数式（１）で与えられる範囲となるよ
うに設定される。
は、ほぼ全域に渡って１×１０19〜１×１０22ｃｍ-3の
いずれかの濃度となるように設定され、また、フッ素濃
度の分布は下記の数式（１）で与えられる範囲となるよ
うに設定される。
【００４３】
【数１】
【００４４】数式（１）において、ＮFmaxは膜中のフッ
素の最大濃度（ｃｍ-3）を、ＮFminは膜中のフッ素の最
小濃度（ｃｍ-3）を示す。
素の最大濃度（ｃｍ-3）を、ＮFminは膜中のフッ素の最
小濃度（ｃｍ-3）を示す。
【００４５】上記数式（１）は、埋め込み酸化膜３１中
のフッ素濃度分布を２桁以内とすることを意味してお
り、数式（１）を満足するフッ素濃度分布の一例を図２
に示す。
のフッ素濃度分布を２桁以内とすることを意味してお
り、数式（１）を満足するフッ素濃度分布の一例を図２
に示す。
【００４６】図２において、ＳＯＩ基板１０中の深さ方
向の構成の位置関係を横軸に示し、フッ素濃度を縦軸に
示す。図２に示すように埋め込み酸化膜（ＢＯＸと表
記）においてはＳＯＩ層（ＳＯＩと表記）との境界近傍
およびシリコン基板（Ｓｉ基板と表記）との境界近傍に
おいてＮFmin（１×１０18ｃｍ-3）となっているが、そ
の他の部分においてはＮFmax（１×１０20ｃｍ-3）とな
っており、ほぼ全域に渡ってフッ素濃度が１×１０19ｃ
ｍ-3以上となっていると言える。このように、ＢＯＸ−
ＳＯＩ界面（あるいはＳＯＩ−ＢＯＸ界面）において極
端にフッ素濃度が低い部分が存在しても、埋め込み酸化
膜の内部においてほぼフラットな濃度分布を得られてい
れば本発明の作用効果が十分に得られる。また、ＢＯＸ
−ＳＯＩ界面近傍のごく狭い領域でフッ素の濃度が変化
しても埋め込み酸化膜３１の比誘電率にほとんど影響を
与えることがないことが判っている。
向の構成の位置関係を横軸に示し、フッ素濃度を縦軸に
示す。図２に示すように埋め込み酸化膜（ＢＯＸと表
記）においてはＳＯＩ層（ＳＯＩと表記）との境界近傍
およびシリコン基板（Ｓｉ基板と表記）との境界近傍に
おいてＮFmin（１×１０18ｃｍ-3）となっているが、そ
の他の部分においてはＮFmax（１×１０20ｃｍ-3）とな
っており、ほぼ全域に渡ってフッ素濃度が１×１０19ｃ
ｍ-3以上となっていると言える。このように、ＢＯＸ−
ＳＯＩ界面（あるいはＳＯＩ−ＢＯＸ界面）において極
端にフッ素濃度が低い部分が存在しても、埋め込み酸化
膜の内部においてほぼフラットな濃度分布を得られてい
れば本発明の作用効果が十分に得られる。また、ＢＯＸ
−ＳＯＩ界面近傍のごく狭い領域でフッ素の濃度が変化
しても埋め込み酸化膜３１の比誘電率にほとんど影響を
与えることがないことが判っている。
【００４７】＜Ａ−２．作用効果＞このようにフッ素を
含有することで埋め込み酸化膜３１においては比誘電率
が低下しており、以下の作用効果が得られる。
含有することで埋め込み酸化膜３１においては比誘電率
が低下しており、以下の作用効果が得られる。
【００４８】まず、第１にＤＩＢＬ効果による影響を抑
制できる。すなわち、埋め込み酸化膜３１の比誘電率が
低下するので、ドレイン領域５にドレイン電圧を印加し
た場合でも、ドレイン領域５から埋め込み酸化膜３１を
通してソース領域６に回り込むドレイン電界が弱くな
り、その電界に起因してソース領域６近傍の電位障壁が
低下して、しきい値が低下することが抑制され、ゲート
電圧を印加しないときにソース領域６から電子が流出す
ることを防止して、スイッチング動作が不良になること
を防止できる。
制できる。すなわち、埋め込み酸化膜３１の比誘電率が
低下するので、ドレイン領域５にドレイン電圧を印加し
た場合でも、ドレイン領域５から埋め込み酸化膜３１を
通してソース領域６に回り込むドレイン電界が弱くな
り、その電界に起因してソース領域６近傍の電位障壁が
低下して、しきい値が低下することが抑制され、ゲート
電圧を印加しないときにソース領域６から電子が流出す
ることを防止して、スイッチング動作が不良になること
を防止できる。
【００４９】第２に、ＤＩＢＬ効果に対して強化される
ため、チャネル領域７の不純物濃度を下げることがで
き、電子およびホールのモビリティーを向上させて、Ｍ
ＯＳトランジスタＱ１１の動作速度を向上させることが
できる。
ため、チャネル領域７の不純物濃度を下げることがで
き、電子およびホールのモビリティーを向上させて、Ｍ
ＯＳトランジスタＱ１１の動作速度を向上させることが
できる。
【００５０】第３に、埋め込み酸化膜３１の比誘電率が
下がることにより、種々の寄生容量を低減することがで
きる。ここで、図３にＭＯＳトランジスタＱ１１に寄生
する種々の寄生容量を模式的に示す。
下がることにより、種々の寄生容量を低減することがで
きる。ここで、図３にＭＯＳトランジスタＱ１１に寄生
する種々の寄生容量を模式的に示す。
【００５１】図３は、図１に示したＭＯＳトランジスタ
Ｑ１１を、層間絶縁膜ＩＺを含めて記載した図であり、
層間絶縁膜ＩＺには、ドレイン領域５およびソース領域
６に達するコンタクトホールＤＣＨおよびＳＣＨが配設
され、コンタクトホールＤＣＨおよびＳＣＨ内にはアル
ミニウムなどの導電材で構成されるドレイン配線層ＤＷ
Ｌおよびソース配線層ＳＷＬが埋め込まれている。ま
た、ＭＯＳトランジスタＱ１１の周囲のＳＯＩ層４内に
形成され、ＭＯＳトランジスタＱ１１を他の素子から電
気的に分離する素子分離絶縁膜ＩＲが示されている。そ
して、素子分離絶縁膜ＩＲに対応する層間絶縁膜ＩＺ上
にはアルミニウムなどの導電材で構成される配線層ＷＬ
が示されている。
Ｑ１１を、層間絶縁膜ＩＺを含めて記載した図であり、
層間絶縁膜ＩＺには、ドレイン領域５およびソース領域
６に達するコンタクトホールＤＣＨおよびＳＣＨが配設
され、コンタクトホールＤＣＨおよびＳＣＨ内にはアル
ミニウムなどの導電材で構成されるドレイン配線層ＤＷ
Ｌおよびソース配線層ＳＷＬが埋め込まれている。ま
た、ＭＯＳトランジスタＱ１１の周囲のＳＯＩ層４内に
形成され、ＭＯＳトランジスタＱ１１を他の素子から電
気的に分離する素子分離絶縁膜ＩＲが示されている。そ
して、素子分離絶縁膜ＩＲに対応する層間絶縁膜ＩＺ上
にはアルミニウムなどの導電材で構成される配線層ＷＬ
が示されている。
【００５２】図３に示すように、配線層ＷＬとシリコン
基板２との間には、埋め込み酸化膜３１、素子分離絶縁
膜ＩＲ、層間絶縁膜ＩＺに起因する寄生容量Ｃ１が存在
し、ドレイン領域５およびソース領域６とシリコン基板
２との間には埋め込み酸化膜３１に起因する寄生容量Ｃ
２が存在している。
基板２との間には、埋め込み酸化膜３１、素子分離絶縁
膜ＩＲ、層間絶縁膜ＩＺに起因する寄生容量Ｃ１が存在
し、ドレイン領域５およびソース領域６とシリコン基板
２との間には埋め込み酸化膜３１に起因する寄生容量Ｃ
２が存在している。
【００５３】ここで、埋め込み酸化膜３１、素子分離絶
縁膜ＩＲ、層間絶縁膜ＩＺの厚さを、それぞれＴ１、Ｔ
２、Ｔ３、埋め込み酸化膜３１、素子分離絶縁膜ＩＲ、
層間絶縁膜ＩＺの誘電率をそれぞれε１、ε２、ε３と
すれば、シリコン基板２に対する寄生容量Ｃ１の値は下
記の数式（２）で求めることができる。
縁膜ＩＲ、層間絶縁膜ＩＺの厚さを、それぞれＴ１、Ｔ
２、Ｔ３、埋め込み酸化膜３１、素子分離絶縁膜ＩＲ、
層間絶縁膜ＩＺの誘電率をそれぞれε１、ε２、ε３と
すれば、シリコン基板２に対する寄生容量Ｃ１の値は下
記の数式（２）で求めることができる。
【００５４】
【数２】
【００５５】従って、埋め込み酸化膜３１の比誘電率、
すなわち誘電率を下げることにより寄生容量Ｃ１を低減
することができる。これは寄生容量Ｃ２においても同様
である。
すなわち誘電率を下げることにより寄生容量Ｃ１を低減
することができる。これは寄生容量Ｃ２においても同様
である。
【００５６】このように寄生容量を低減することでＭＯ
ＳトランジスタＱ１１の動作を速度を向上させることが
できる。また、寄生容量の低減により、消費電力を低減
する効果もある。
ＳトランジスタＱ１１の動作を速度を向上させることが
できる。また、寄生容量の低減により、消費電力を低減
する効果もある。
【００５７】第４に、埋め込み酸化膜３１の比誘電率が
下がることにより、隣り合う素子の電界がＭＯＳトラン
ジスタに影響を及ぼすことが抑制される。
下がることにより、隣り合う素子の電界がＭＯＳトラン
ジスタに影響を及ぼすことが抑制される。
【００５８】ここで、図４に２つのＭＯＳトランジスタ
Ｑ１１およびＱ２をゲート電極の上部側から見た場合の
平面図を示す。ＭＯＳトランジスタＱ１１のゲート電極
９と、ＭＯＳトランジスタＱ２のゲート電極９１は、互
いに垂直になるように配設され、ＭＯＳトランジスタＱ
２のドレイン領域５１（ゲート電極９１を挟んでソース
領域６１が設けられている）は、素子分離絶縁膜ＩＲを
間に介して、ＭＯＳトランジスタＱ１１のドレイン領域
５、ソース領域６、チャネル領域７に平行に配設されて
いる。
Ｑ１１およびＱ２をゲート電極の上部側から見た場合の
平面図を示す。ＭＯＳトランジスタＱ１１のゲート電極
９と、ＭＯＳトランジスタＱ２のゲート電極９１は、互
いに垂直になるように配設され、ＭＯＳトランジスタＱ
２のドレイン領域５１（ゲート電極９１を挟んでソース
領域６１が設けられている）は、素子分離絶縁膜ＩＲを
間に介して、ＭＯＳトランジスタＱ１１のドレイン領域
５、ソース領域６、チャネル領域７に平行に配設されて
いる。
【００５９】図４のＸ−Ｘ線における断面図を図５に示
す。図５に示すようにＭＯＳトランジスタＱ２のドレイ
ン領域５１は、シリコン酸化膜で構成される素子分離絶
縁膜ＩＲを間に介してＭＯＳトランジスタＱ１１のチャ
ネル領域７と対向するが、埋め込み酸化膜３１の比誘電
率が低下しているので、ドレイン領域５１にドレイン電
圧ＶD1を印加しても、埋め込み酸化膜３１を通してチャ
ネル領域７に回り込むドレイン電界は弱く、チャネル領
域７の端縁部に電子が誘起されることが抑制される。
す。図５に示すようにＭＯＳトランジスタＱ２のドレイ
ン領域５１は、シリコン酸化膜で構成される素子分離絶
縁膜ＩＲを間に介してＭＯＳトランジスタＱ１１のチャ
ネル領域７と対向するが、埋め込み酸化膜３１の比誘電
率が低下しているので、ドレイン領域５１にドレイン電
圧ＶD1を印加しても、埋め込み酸化膜３１を通してチャ
ネル領域７に回り込むドレイン電界は弱く、チャネル領
域７の端縁部に電子が誘起されることが抑制される。
【００６０】このためＭＯＳトランジスタＱ１１のチャ
ネル領域７の端縁部において電流リーク（エッジリーク
と呼称）が発生することが抑制される。
ネル領域７の端縁部において電流リーク（エッジリーク
と呼称）が発生することが抑制される。
【００６１】なお、素子分離絶縁膜ＩＲを通るドレイン
電界により誘起された電子によるエッジリークの低減に
関しては、以下の変形例１において説明する。
電界により誘起された電子によるエッジリークの低減に
関しては、以下の変形例１において説明する。
【００６２】＜Ａ−３．変形例１＞以上説明した実施の
形態１においては、フッ素を含有した埋め込み酸化膜３
１によってドレイン電界のソース領域６への回り込みの
抑制および隣り合う素子からの電界のチャネル領域７へ
の回り込みを抑制する構成について説明したが、隣り合
う素子からの電界は素子分離絶縁膜ＩＲを通してチャネ
ル領域７に及ぶ。これを軽減するための構成を図６に示
す。
形態１においては、フッ素を含有した埋め込み酸化膜３
１によってドレイン電界のソース領域６への回り込みの
抑制および隣り合う素子からの電界のチャネル領域７へ
の回り込みを抑制する構成について説明したが、隣り合
う素子からの電界は素子分離絶縁膜ＩＲを通してチャネ
ル領域７に及ぶ。これを軽減するための構成を図６に示
す。
【００６３】図６は隣り合う２つのＭＯＳトランジスタ
Ｑ１１およびＱ２の断面構成を示す図であり、図４のＸ
−Ｘ線における断面図に対応する図である。図６に示す
ようにＭＯＳトランジスタＱ２のドレイン領域５１は、
フッ素を含有したシリコン酸化膜で構成される素子分離
絶縁膜ＩＲ１を間に介してＭＯＳトランジスタＱ１１の
チャネル領域７と対向している。素子分離絶縁膜ＩＲ１
の比誘電率が低下しているので、ドレイン領域５１にド
レイン電圧ＶD1を印加しても、素子分離絶縁膜ＩＲ１を
通過してチャネル領域７に及ぶドレイン電界は弱く、ま
た、埋め込み酸化膜３１の比誘電率も低下しているの
で、埋め込み酸化膜３１を通してチャネル領域７に回り
込むドレイン電界は弱く、チャネル領域７の端縁部に電
子が誘起されることがさらに抑制される。なお、素子分
離絶縁膜ＩＲ中のフッ素の最大濃度は１×１０19〜１×
１０22ｃｍ-3の何れかの濃度に設定される。
Ｑ１１およびＱ２の断面構成を示す図であり、図４のＸ
−Ｘ線における断面図に対応する図である。図６に示す
ようにＭＯＳトランジスタＱ２のドレイン領域５１は、
フッ素を含有したシリコン酸化膜で構成される素子分離
絶縁膜ＩＲ１を間に介してＭＯＳトランジスタＱ１１の
チャネル領域７と対向している。素子分離絶縁膜ＩＲ１
の比誘電率が低下しているので、ドレイン領域５１にド
レイン電圧ＶD1を印加しても、素子分離絶縁膜ＩＲ１を
通過してチャネル領域７に及ぶドレイン電界は弱く、ま
た、埋め込み酸化膜３１の比誘電率も低下しているの
で、埋め込み酸化膜３１を通してチャネル領域７に回り
込むドレイン電界は弱く、チャネル領域７の端縁部に電
子が誘起されることがさらに抑制される。なお、素子分
離絶縁膜ＩＲ中のフッ素の最大濃度は１×１０19〜１×
１０22ｃｍ-3の何れかの濃度に設定される。
【００６４】＜Ａ−４．変形例２＞図６を用いて説明し
た変形例１においては、フッ素を含有した素子分離絶縁
膜ＩＲ１および埋め込み酸化膜３１によって隣り合う素
子からの電界の影響を抑制する構成について説明した
が、隣り合う素子からの電界の影響の抑制に限定するな
らば、図７に示すような構成としても良い。
た変形例１においては、フッ素を含有した素子分離絶縁
膜ＩＲ１および埋め込み酸化膜３１によって隣り合う素
子からの電界の影響を抑制する構成について説明した
が、隣り合う素子からの電界の影響の抑制に限定するな
らば、図７に示すような構成としても良い。
【００６５】図７は隣り合う２つのＭＯＳトランジスタ
Ｑ１およびＱ２の断面構成を示す図であり、フッ素を含
有した素子分離絶縁膜ＩＲ１によってＭＯＳトランジス
タＱ１およびＱ２を電気的に分離しているが、埋め込み
酸化膜３はフッ素を含有せず従来と同じ構成となってい
る。なお、素子分離絶縁膜ＩＲ１中のフッ素の最大濃度
は１×１０19〜１×１０22ｃｍ-3の何れかの濃度に設定
される。
Ｑ１およびＱ２の断面構成を示す図であり、フッ素を含
有した素子分離絶縁膜ＩＲ１によってＭＯＳトランジス
タＱ１およびＱ２を電気的に分離しているが、埋め込み
酸化膜３はフッ素を含有せず従来と同じ構成となってい
る。なお、素子分離絶縁膜ＩＲ１中のフッ素の最大濃度
は１×１０19〜１×１０22ｃｍ-3の何れかの濃度に設定
される。
【００６６】従って、ドレイン領域５１にドレイン電圧
ＶD1を印加した場合、素子分離絶縁膜ＩＲ１を通過して
チャネル領域７に及ぶドレイン電界を抑制することはで
きるが、埋め込み酸化膜３を通してチャネル領域７に回
り込むドレイン電界は抑制できない。しかし、チャネル
領域７の端縁部に電子を誘起するのが、主として素子分
離絶縁膜ＩＲ１を通過してチャネル領域７に及ぶドレイ
ン電界である場合には、素子分離絶縁膜ＩＲ１のみでも
有効にエッジリークを低減することができる。
ＶD1を印加した場合、素子分離絶縁膜ＩＲ１を通過して
チャネル領域７に及ぶドレイン電界を抑制することはで
きるが、埋め込み酸化膜３を通してチャネル領域７に回
り込むドレイン電界は抑制できない。しかし、チャネル
領域７の端縁部に電子を誘起するのが、主として素子分
離絶縁膜ＩＲ１を通過してチャネル領域７に及ぶドレイ
ン電界である場合には、素子分離絶縁膜ＩＲ１のみでも
有効にエッジリークを低減することができる。
【００６７】＜Ａ−５．変形例３＞図６および図７を用
いて説明した変形例１および２においては、ＳＯＩ基板
に形成した隣り合う２つのＭＯＳトランジスタ間の素子
分離絶縁膜がフッ素を含有した構成について説明した
が、バルクシリコン基板に形成されたＭＯＳトランジス
タの素子分離絶縁膜をフッ素を含有したシリコン酸化膜
で構成するようにしても良い。
いて説明した変形例１および２においては、ＳＯＩ基板
に形成した隣り合う２つのＭＯＳトランジスタ間の素子
分離絶縁膜がフッ素を含有した構成について説明した
が、バルクシリコン基板に形成されたＭＯＳトランジス
タの素子分離絶縁膜をフッ素を含有したシリコン酸化膜
で構成するようにしても良い。
【００６８】ここで、図８にバルクシリコン基板に形成
された隣り合う２つのＭＯＳトランジスタＱ２１および
Ｑ２２をゲート電極の上部側から見た場合の平面図を示
す。
された隣り合う２つのＭＯＳトランジスタＱ２１および
Ｑ２２をゲート電極の上部側から見た場合の平面図を示
す。
【００６９】図８に示すように、ＭＯＳトランジスタＱ
２１のゲート電極９２と、ＭＯＳトランジスタＱ２２の
ゲート電極９３は、互いに垂直になるように配設され、
ＭＯＳトランジスタＱ２２のドレイン領域５３（ゲート
電極９３を挟んでソース領域６３が設けられている）
は、素子分離絶縁膜ＩＲ２を間に介して、ＭＯＳトラン
ジスタＱ２１のドレイン領域５２、ソース領域６２、チ
ャネル領域７２に平行に配設されている。
２１のゲート電極９２と、ＭＯＳトランジスタＱ２２の
ゲート電極９３は、互いに垂直になるように配設され、
ＭＯＳトランジスタＱ２２のドレイン領域５３（ゲート
電極９３を挟んでソース領域６３が設けられている）
は、素子分離絶縁膜ＩＲ２を間に介して、ＭＯＳトラン
ジスタＱ２１のドレイン領域５２、ソース領域６２、チ
ャネル領域７２に平行に配設されている。
【００７０】図８のＸ−Ｘ線における断面図を図９に示
す。図９に示すようにバルクシリコン基板１０１に形成
されたＭＯＳトランジスタＱ２２のドレイン領域５３
は、フッ素を含有したシリコン酸化膜で構成される素子
分離絶縁膜ＩＲ２を間に介してＭＯＳトランジスタＱ２
１のチャネル領域７２と対向している。素子分離絶縁膜
ＩＲ２の比誘電率が低下しているので、ＭＯＳトランジ
スタＱ２１とＱ２２との間の距離、すなわち図８に示す
距離Ｌが短かい場合でも、ドレイン領域５３にドレイン
電圧ＶD1を印加した場合に、素子分離絶縁膜ＩＲ２を通
過してチャネル領域７２に及ぶドレイン電界を抑制する
ことができ、チャネル領域７２の端縁部に電子が誘起さ
れることが抑制され、当該電子に起因するエッジリーク
を低減することができる。
す。図９に示すようにバルクシリコン基板１０１に形成
されたＭＯＳトランジスタＱ２２のドレイン領域５３
は、フッ素を含有したシリコン酸化膜で構成される素子
分離絶縁膜ＩＲ２を間に介してＭＯＳトランジスタＱ２
１のチャネル領域７２と対向している。素子分離絶縁膜
ＩＲ２の比誘電率が低下しているので、ＭＯＳトランジ
スタＱ２１とＱ２２との間の距離、すなわち図８に示す
距離Ｌが短かい場合でも、ドレイン領域５３にドレイン
電圧ＶD1を印加した場合に、素子分離絶縁膜ＩＲ２を通
過してチャネル領域７２に及ぶドレイン電界を抑制する
ことができ、チャネル領域７２の端縁部に電子が誘起さ
れることが抑制され、当該電子に起因するエッジリーク
を低減することができる。
【００７１】なお、埋め込み酸化膜にフッ素を導入する
ことについては特開平５−４７７２６号公報、特開平５
−２１８２２号公報、特開平３−１４９８２１号公報に
関連する記載があるが、これらの公報に記載の技術は埋
め込み酸化膜のＳＯＩ層側にフッ素を偏析させ、ＳＯＩ
層と埋め込み酸化膜との界面準位を低減するものであ
る。そして、上記公報にはＤＩＢＬ効果やエッジリーク
を課題として認識しておらず、当然のことながらＤＩＢ
Ｌ効果の抑制やエッジリークの低減については開示も示
唆もない。また、ＳＯＩ層側にフッ素を偏析させること
では本発明のようなＤＩＢＬ効果の抑制やエッジリーク
の低減は達成できず、これは、ＤＩＢＬ効果の抑制やエ
ッジリークの低減を課題として認識していないことの証
左である。
ことについては特開平５−４７７２６号公報、特開平５
−２１８２２号公報、特開平３−１４９８２１号公報に
関連する記載があるが、これらの公報に記載の技術は埋
め込み酸化膜のＳＯＩ層側にフッ素を偏析させ、ＳＯＩ
層と埋め込み酸化膜との界面準位を低減するものであ
る。そして、上記公報にはＤＩＢＬ効果やエッジリーク
を課題として認識しておらず、当然のことながらＤＩＢ
Ｌ効果の抑制やエッジリークの低減については開示も示
唆もない。また、ＳＯＩ層側にフッ素を偏析させること
では本発明のようなＤＩＢＬ効果の抑制やエッジリーク
の低減は達成できず、これは、ＤＩＢＬ効果の抑制やエ
ッジリークの低減を課題として認識していないことの証
左である。
【００７２】また、バルクシリコン基板上の素子分離酸
化膜にフッ素を含有させることについては特開平９−２
４６２６５号公報に記載があるが、当該公報に記載の技
術の目的は比誘電率を低下させることで素子分離酸化膜
の厚さを低減することと、結晶欠陥に起因する素子のリ
ーク電流を低減することを目的としている。一方、本発
明においては結晶欠陥に起因しない別のメカニズム（電
気的な誘起によるもの）で発生する、いわゆるエッジリ
ークと呼称されるリーク電流の低減を課題として認識
し、フッ素を含有した素子分離酸化膜をＭＯＳトランジ
スタ間の分離に用いることでエッジリークを低減するも
のである。エッジリークは、結晶欠陥に起因するリーク
電流とは全く種類の異なる電流であり、ＭＯＳトランジ
スタ間を分離するという構成において認識される現象で
ある。しかるに、特開平９−２４６２６５号公報では、
そのエッジリークを課題として認識しておらず、当然の
ことながらエッジリークの低減については開示も示唆も
ない。
化膜にフッ素を含有させることについては特開平９−２
４６２６５号公報に記載があるが、当該公報に記載の技
術の目的は比誘電率を低下させることで素子分離酸化膜
の厚さを低減することと、結晶欠陥に起因する素子のリ
ーク電流を低減することを目的としている。一方、本発
明においては結晶欠陥に起因しない別のメカニズム（電
気的な誘起によるもの）で発生する、いわゆるエッジリ
ークと呼称されるリーク電流の低減を課題として認識
し、フッ素を含有した素子分離酸化膜をＭＯＳトランジ
スタ間の分離に用いることでエッジリークを低減するも
のである。エッジリークは、結晶欠陥に起因するリーク
電流とは全く種類の異なる電流であり、ＭＯＳトランジ
スタ間を分離するという構成において認識される現象で
ある。しかるに、特開平９−２４６２６５号公報では、
そのエッジリークを課題として認識しておらず、当然の
ことながらエッジリークの低減については開示も示唆も
ない。
【００７３】＜Ｂ．実施の形態２＞ ＜Ｂ−１．装置構成＞図１０に本発明に係る実施の形態
２として、ＳＯＩ基板１０に形成されたＭＯＳトランジ
スタＱ３１の断面構成を模式的に示す。
２として、ＳＯＩ基板１０に形成されたＭＯＳトランジ
スタＱ３１の断面構成を模式的に示す。
【００７４】ＳＯＩ基板１０は、シリコン基板２上に形
成された埋め込み酸化膜３２と、埋め込み酸化膜３２上
に形成されたＳＯＩ層４とを有している。そして、ＳＯ
Ｉ層４内にはチャネル領域７およびチャネル領域の両側
にドレイン領域５およびソース領域６が配設されてお
り、チャネル領域７の上部にはゲート絶縁膜８を介して
ゲート電極９が配設されてＭＯＳトランジスタＱ３１を
構成している。なお、ＭＯＳトランジスタＱ３１はｎチ
ャネルトランジスタである。
成された埋め込み酸化膜３２と、埋め込み酸化膜３２上
に形成されたＳＯＩ層４とを有している。そして、ＳＯ
Ｉ層４内にはチャネル領域７およびチャネル領域の両側
にドレイン領域５およびソース領域６が配設されてお
り、チャネル領域７の上部にはゲート絶縁膜８を介して
ゲート電極９が配設されてＭＯＳトランジスタＱ３１を
構成している。なお、ＭＯＳトランジスタＱ３１はｎチ
ャネルトランジスタである。
【００７５】ここで、埋め込み酸化膜３２は、ドレイン
領域５およびソース領域６の下部に対応した領域に形成
され、フッ素（Ｆ）をほぼ均一に含有したシリコン酸化
膜で構成されるフッ素含有領域３２１および３２２（第
１および第２のフッ素含有領域）と、チャネル領域７の
下部に対応した領域に形成され、フッ素を含有しない従
来からのシリコン酸化膜で構成される通常領域３２３と
を有している。
領域５およびソース領域６の下部に対応した領域に形成
され、フッ素（Ｆ）をほぼ均一に含有したシリコン酸化
膜で構成されるフッ素含有領域３２１および３２２（第
１および第２のフッ素含有領域）と、チャネル領域７の
下部に対応した領域に形成され、フッ素を含有しない従
来からのシリコン酸化膜で構成される通常領域３２３と
を有している。
【００７６】フッ素含有領域３２１および３２２は、通
常領域３２３（比誘電率が３．９程度）に比べて比誘電
率が低下している。
常領域３２３（比誘電率が３．９程度）に比べて比誘電
率が低下している。
【００７７】なお、フッ素含有領域３２１および３２２
のフッ素濃度は、ほぼ全域に渡って１×１０19〜１×１
０22ｃｍ-3の何れかの濃度に設定されている。
のフッ素濃度は、ほぼ全域に渡って１×１０19〜１×１
０22ｃｍ-3の何れかの濃度に設定されている。
【００７８】＜Ｂ−２．作用効果＞このように埋め込み
酸化膜３２においては、チャネル領域７の下部に対応し
た領域が、フッ素を含有しない従来からのシリコン酸化
膜で構成された通常領域３２３となっているので、チャ
ネル領域７の電位変動を従来と同じように抑制できる。
酸化膜３２においては、チャネル領域７の下部に対応し
た領域が、フッ素を含有しない従来からのシリコン酸化
膜で構成された通常領域３２３となっているので、チャ
ネル領域７の電位変動を従来と同じように抑制できる。
【００７９】この効果を図１１を用いて説明する。図１
１は、図１０に示すＭＯＳトランジスタＱ３１の構成に
対応させて仮想のＭＯＳトランジスタＶＱを記入した図
である。図１１においてシリコン基板２をゲート電極、
通常領域３２３をゲート酸化膜とすれば、シリコン基板
２の電位ＶD2が変われば、通常のＭＯＳトランジスタと
同様にチャネル領域７の電位も変化することになる。
１は、図１０に示すＭＯＳトランジスタＱ３１の構成に
対応させて仮想のＭＯＳトランジスタＶＱを記入した図
である。図１１においてシリコン基板２をゲート電極、
通常領域３２３をゲート酸化膜とすれば、シリコン基板
２の電位ＶD2が変われば、通常のＭＯＳトランジスタと
同様にチャネル領域７の電位も変化することになる。
【００８０】従って、シリコン基板２の電位を固定すれ
ばチャネル領域７の電位を固定する効果がある程度得ら
れる。
ばチャネル領域７の電位を固定する効果がある程度得ら
れる。
【００８１】この効果をより確実にするには、少なくと
もチャネル領域７の下部に対応する埋め込み酸化膜の比
誘電率を高くすることが必要であり、そのための構成が
通常領域３２３である。通常領域３２３の比誘電率は
３．９程度であり、フッ素含有領域３２１および３２２
よりは高い値となっている。
もチャネル領域７の下部に対応する埋め込み酸化膜の比
誘電率を高くすることが必要であり、そのための構成が
通常領域３２３である。通常領域３２３の比誘電率は
３．９程度であり、フッ素含有領域３２１および３２２
よりは高い値となっている。
【００８２】通常、シリコン基板２の電位は０Ｖに固定
されているので、その影響は通常領域３２３を介してチ
ャネル領域７に及び、チャネル領域７の電位変動を抑制
できる。
されているので、その影響は通常領域３２３を介してチ
ャネル領域７に及び、チャネル領域７の電位変動を抑制
できる。
【００８３】このように、図１０に示す構成によれば、
チャネル直下付近では通常領域３２３を設けて電位固定
効果を大きくし、ソース・ドレイン接合の直下付近では
フッ素含有領域３２１および３２２を設けて、ドレイン
領域５から埋め込み酸化膜を通して回り込む電界を抑制
することでＤＩＢＬ効果を低減することができる。な
お、通常領域３２３の寸法を最適化することでＤＩＢＬ
効果を最小限にすることが可能である。
チャネル直下付近では通常領域３２３を設けて電位固定
効果を大きくし、ソース・ドレイン接合の直下付近では
フッ素含有領域３２１および３２２を設けて、ドレイン
領域５から埋め込み酸化膜を通して回り込む電界を抑制
することでＤＩＢＬ効果を低減することができる。な
お、通常領域３２３の寸法を最適化することでＤＩＢＬ
効果を最小限にすることが可能である。
【００８４】また、通常領域３２３の代わりにチャネル
領域７の下部に対応する埋め込み酸化膜にもフッ素を導
入し、ドレイン領域５からの回り込み電界の抑制効果
と、シリコン基板２の電位固定効果を効果的に利用し、
ＤＩＢＬ効果を最小限にすることが可能である。
領域７の下部に対応する埋め込み酸化膜にもフッ素を導
入し、ドレイン領域５からの回り込み電界の抑制効果
と、シリコン基板２の電位固定効果を効果的に利用し、
ＤＩＢＬ効果を最小限にすることが可能である。
【００８５】すなわち、チャネル領域７の下部に対応す
る埋め込み酸化膜の比誘電率を、フッ素含有領域３２１
および３２２の比誘電率と、通常のシリコン酸化膜の比
誘電率との間の値となるように設定することで、ＤＩＢ
Ｌ効果の抑制効果とチャネル領域７の電位固定効果をバ
ランス良く得ることができる。
る埋め込み酸化膜の比誘電率を、フッ素含有領域３２１
および３２２の比誘電率と、通常のシリコン酸化膜の比
誘電率との間の値となるように設定することで、ＤＩＢ
Ｌ効果の抑制効果とチャネル領域７の電位固定効果をバ
ランス良く得ることができる。
【００８６】なお、ＭＯＳトランジスタＱ３１のような
構成を採る場合であっても、隣り合う素子との間の素子
分離絶縁膜にフッ素を含有させることで、隣り合う素子
からの電界の影響を抑制することができることは言うま
でもない。
構成を採る場合であっても、隣り合う素子との間の素子
分離絶縁膜にフッ素を含有させることで、隣り合う素子
からの電界の影響を抑制することができることは言うま
でもない。
【００８７】＜Ｂ−３．製造方法＞以下、製造工程を順
に示す図１２〜図２２を用いてＭＯＳトランジスタＱ３
１の製造方法について説明する。
に示す図１２〜図２２を用いてＭＯＳトランジスタＱ３
１の製造方法について説明する。
【００８８】まず、シリコン基板２上に形成された埋め
込み酸化膜３と、埋め込み酸化膜３上に形成されたＳＯ
Ｉ層４とを有するＳＯＩ基板１を準備し、図１２に示す
ように、ＳＯＩ層４の主面から埋め込み酸化膜３の主面
に達するトレンチ型の素子分離絶縁膜ＩＲを形成する。
素子分離絶縁膜ＩＲの形成には従来からの手法を用いれ
ば良い。例えば、ＳＯＩ層４の主面上に表面保護のため
の酸化膜を形成し、その上に窒化膜等を形成してトレン
チ形成用のマスクをパターニングする。そして当該マス
クに合わせてＳＯＩ層４にトレンチを設け、当該トレン
チにＣＶＤ（chemical vapor deposition）法等で形成
した酸化膜を埋め込むことで素子分離絶縁膜ＩＲを得る
ことができる。
込み酸化膜３と、埋め込み酸化膜３上に形成されたＳＯ
Ｉ層４とを有するＳＯＩ基板１を準備し、図１２に示す
ように、ＳＯＩ層４の主面から埋め込み酸化膜３の主面
に達するトレンチ型の素子分離絶縁膜ＩＲを形成する。
素子分離絶縁膜ＩＲの形成には従来からの手法を用いれ
ば良い。例えば、ＳＯＩ層４の主面上に表面保護のため
の酸化膜を形成し、その上に窒化膜等を形成してトレン
チ形成用のマスクをパターニングする。そして当該マス
クに合わせてＳＯＩ層４にトレンチを設け、当該トレン
チにＣＶＤ（chemical vapor deposition）法等で形成
した酸化膜を埋め込むことで素子分離絶縁膜ＩＲを得る
ことができる。
【００８９】次に、図１３に示す工程において、ＳＯＩ
層４の主面上に７００〜１０００℃の温度条件で熱酸化
膜ＯＸを形成する。なお、熱酸化膜ＯＸは後にゲート酸
化膜となる。
層４の主面上に７００〜１０００℃の温度条件で熱酸化
膜ＯＸを形成する。なお、熱酸化膜ＯＸは後にゲート酸
化膜となる。
【００９０】次に、図１４に示す工程において、熱酸化
膜ＯＸ上にＬＰＣＶＤ（低圧ＣＶＤ）法により５００〜
７００℃の温度条件でｐ型不純物を含んだドープトポリ
シリコン層ＰＳを積層する。
膜ＯＸ上にＬＰＣＶＤ（低圧ＣＶＤ）法により５００〜
７００℃の温度条件でｐ型不純物を含んだドープトポリ
シリコン層ＰＳを積層する。
【００９１】次に、ドープトポリシリコン層ＰＳをパタ
ーニングしてゲート電極９を形成し、図１５に示す工程
においてゲート電極９をマスクとして埋め込み酸化膜３
にフッ素イオンを注入する。注入条件は、１×１０14〜
１×１０19ｃｍ-2のドーズ量で、濃度ピーク位置が埋め
込み酸化膜３の中心部分となるように１３０ｋｅＶ〜３
００ｋｅＶのエネルギーで行う。なお、ゲート電極９の
存在により埋め込み酸化膜３のゲート電極９の下部に対
応する部分にはフッ素は注入されず、図１６に示すよう
にゲート電極９の下部に対応する部分は従来からのシリ
コン酸化膜である通常領域３２３となり、その両サイド
がフッ素含有領域３２１および３２２となった埋め込み
酸化膜３２を得る。
ーニングしてゲート電極９を形成し、図１５に示す工程
においてゲート電極９をマスクとして埋め込み酸化膜３
にフッ素イオンを注入する。注入条件は、１×１０14〜
１×１０19ｃｍ-2のドーズ量で、濃度ピーク位置が埋め
込み酸化膜３の中心部分となるように１３０ｋｅＶ〜３
００ｋｅＶのエネルギーで行う。なお、ゲート電極９の
存在により埋め込み酸化膜３のゲート電極９の下部に対
応する部分にはフッ素は注入されず、図１６に示すよう
にゲート電極９の下部に対応する部分は従来からのシリ
コン酸化膜である通常領域３２３となり、その両サイド
がフッ素含有領域３２１および３２２となった埋め込み
酸化膜３２を得る。
【００９２】次に、図１７に示す工程において、ゲート
電極９をマスクとしてＳＯＩ層４にヒ素（Ａｓ）をイオ
ンを注入する。注入条件は、１×１０13〜１×１０14ｃ
ｍ-2のドーズ量で、いわゆるＬＤＤ層（低ドープドレイ
ン層）ＬＤを形成する。
電極９をマスクとしてＳＯＩ層４にヒ素（Ａｓ）をイオ
ンを注入する。注入条件は、１×１０13〜１×１０14ｃ
ｍ-2のドーズ量で、いわゆるＬＤＤ層（低ドープドレイ
ン層）ＬＤを形成する。
【００９３】次に、熱酸化膜ＯＸおよびゲート電極９を
覆うように例えばＣＶＤ法で酸化膜を形成した後、異方
性エッチングによりエッチバックして、図１８に示すよ
うにゲート電極９の側壁にサイドウォール酸化膜ＳＸを
形成する。このとき、ゲート電極９の下部以外の熱酸化
膜ＯＸも同時に除去され、ゲート電極９の下部にゲート
酸化膜８が形成される。
覆うように例えばＣＶＤ法で酸化膜を形成した後、異方
性エッチングによりエッチバックして、図１８に示すよ
うにゲート電極９の側壁にサイドウォール酸化膜ＳＸを
形成する。このとき、ゲート電極９の下部以外の熱酸化
膜ＯＸも同時に除去され、ゲート電極９の下部にゲート
酸化膜８が形成される。
【００９４】次に、図１９に示す工程において、ゲート
電極９およびサイドウォール酸化膜ＳＸをマスクとし
て、ＳＯＩ層４にヒ素（Ａｓ）をイオンを注入する。注
入条件は、１×１０15〜１×１０16ｃｍ-2のドーズ量
で、最後に８００〜１０００℃の温度でアニールを行う
ことでドレイン領域５およびソース領域６を形成する。
電極９およびサイドウォール酸化膜ＳＸをマスクとし
て、ＳＯＩ層４にヒ素（Ａｓ）をイオンを注入する。注
入条件は、１×１０15〜１×１０16ｃｍ-2のドーズ量
で、最後に８００〜１０００℃の温度でアニールを行う
ことでドレイン領域５およびソース領域６を形成する。
【００９５】このとき、埋め込み酸化膜３２のフッ素含
有領域３２１および３２２中のフッ素が均一に拡散す
る。また、このとき素子分離絶縁膜ＩＲにもフッ素が拡
散し、素子分離絶縁膜ＩＲはフッ素を有して誘電率が低
下する。なお、素子分離絶縁膜ＩＲ中のフッ素の最大濃
度は１×１０19〜１×１０22ｃｍ-3の何れかの濃度であ
ることが望ましく、上記工程による拡散だけでは素子分
離絶縁膜ＩＲ内のフッ素濃度が十分に得られない場合に
は、予め図１２に示す工程において、素子分離絶縁膜Ｉ
Ｒ形成用の酸化膜にフッ素を含ませるようにすれば良
い。
有領域３２１および３２２中のフッ素が均一に拡散す
る。また、このとき素子分離絶縁膜ＩＲにもフッ素が拡
散し、素子分離絶縁膜ＩＲはフッ素を有して誘電率が低
下する。なお、素子分離絶縁膜ＩＲ中のフッ素の最大濃
度は１×１０19〜１×１０22ｃｍ-3の何れかの濃度であ
ることが望ましく、上記工程による拡散だけでは素子分
離絶縁膜ＩＲ内のフッ素濃度が十分に得られない場合に
は、予め図１２に示す工程において、素子分離絶縁膜Ｉ
Ｒ形成用の酸化膜にフッ素を含ませるようにすれば良
い。
【００９６】次に、図２０に示すように、ＳＯＩ層４上
全体を覆うようにＣＶＤ法により１μｍ程度の厚さの層
間絶縁膜ＩＺを形成する。なお、層間絶縁膜ＩＺとして
は、シリコン酸化膜（ＳｉＯ2）、ＴＥＯＳ（tetra eth
yl orthosilicate）膜、ＰＳＧ（phospho-silicate gla
ss）膜、ＢＰＳＧ（boro-phospho silicate glass）膜
等を使用する。
全体を覆うようにＣＶＤ法により１μｍ程度の厚さの層
間絶縁膜ＩＺを形成する。なお、層間絶縁膜ＩＺとして
は、シリコン酸化膜（ＳｉＯ2）、ＴＥＯＳ（tetra eth
yl orthosilicate）膜、ＰＳＧ（phospho-silicate gla
ss）膜、ＢＰＳＧ（boro-phospho silicate glass）膜
等を使用する。
【００９７】次に、層間絶縁膜ＩＺを平坦化した後、図
２１に示すように層間絶縁膜ＩＺを貫通してドレイン領
域５およびソース領域６の表面に達するコンタクトホー
ルＤＣＨおよびＳＣＨを形成し、当該コンタクトホール
にアルミニウムあるいはタングステンなどの導電材を埋
め込んでドレイン配線層ＤＷＬおよびソース配線層ＳＷ
Ｌを形成する。
２１に示すように層間絶縁膜ＩＺを貫通してドレイン領
域５およびソース領域６の表面に達するコンタクトホー
ルＤＣＨおよびＳＣＨを形成し、当該コンタクトホール
にアルミニウムあるいはタングステンなどの導電材を埋
め込んでドレイン配線層ＤＷＬおよびソース配線層ＳＷ
Ｌを形成する。
【００９８】最後に、図２２に示すように、層間絶縁膜
ＩＺ上全体を覆うように酸化膜等で保護膜ＰＦを形成
し、４００〜４５０℃の温度で水素アニールを行うこと
で、保護膜ＰＦを始めとする各種酸化膜の膜質を改善
し、ＭＯＳトランジスタＱ３１が形成される。
ＩＺ上全体を覆うように酸化膜等で保護膜ＰＦを形成
し、４００〜４５０℃の温度で水素アニールを行うこと
で、保護膜ＰＦを始めとする各種酸化膜の膜質を改善
し、ＭＯＳトランジスタＱ３１が形成される。
【００９９】なお、図１０に示すＭＯＳトランジスタＱ
３１においては、簡単化のため、ＬＤＤ層ＬＤや、サイ
ドウォール酸化膜ＳＸ等は省略している。
３１においては、簡単化のため、ＬＤＤ層ＬＤや、サイ
ドウォール酸化膜ＳＸ等は省略している。
【０１００】また、以上の説明ではｎチャネルＭＯＳト
ランジスタについて説明したが、ｐチャネルＭＯＳトラ
ンジスタにおいても同様である。
ランジスタについて説明したが、ｐチャネルＭＯＳトラ
ンジスタにおいても同様である。
【０１０１】また、以上の説明では、埋め込み酸化膜３
のゲート電極９の下部に対応する部分にはフッ素は注入
せず、従来からのシリコン酸化膜である通常領域３２３
とするための製造方法について説明したが、先に説明し
たように、ゲート電極９の下部に対応する部分（チャネ
ル領域７の下部に対応する部分に相当）の埋め込み酸化
膜にもフッ素を導入する場合には、例えば図１２に示し
た工程に先立って、埋め込み酸化膜３のチャネル領域７
の下部に対応する部分に選択的にフッ素をイオン注入し
ておくようにすれば良い。その場合、当該部分に注入す
るフッ素のドーズ量は、当該部分の比誘電率が、図１６
に示すフッ素含有領域３２１および３２２の比誘電率
と、通常のシリコン酸化膜の比誘電率との間の値となる
ように設定する。
のゲート電極９の下部に対応する部分にはフッ素は注入
せず、従来からのシリコン酸化膜である通常領域３２３
とするための製造方法について説明したが、先に説明し
たように、ゲート電極９の下部に対応する部分（チャネ
ル領域７の下部に対応する部分に相当）の埋め込み酸化
膜にもフッ素を導入する場合には、例えば図１２に示し
た工程に先立って、埋め込み酸化膜３のチャネル領域７
の下部に対応する部分に選択的にフッ素をイオン注入し
ておくようにすれば良い。その場合、当該部分に注入す
るフッ素のドーズ量は、当該部分の比誘電率が、図１６
に示すフッ素含有領域３２１および３２２の比誘電率
と、通常のシリコン酸化膜の比誘電率との間の値となる
ように設定する。
【０１０２】＜Ｃ．実施の形態３＞本発明に係る実施の
形態３として、実施の形態１において説明した、フッ素
を含有した埋め込み酸化膜３１を有するＳＯＩ基板１０
の各種製造方法について説明する。
形態３として、実施の形態１において説明した、フッ素
を含有した埋め込み酸化膜３１を有するＳＯＩ基板１０
の各種製造方法について説明する。
【０１０３】＜Ｃ−１．高ドーズＳＩＭＯＸを利用する
方法＞ＳＩＭＯＸ（separation by implanted oxygen）
は、シリコン基板に酸素イオンを注入することでシリコ
ン基板内に埋め込み酸化膜を形成する方法であるが、こ
れを利用することで埋め込み酸化膜にフッ素を含有させ
ることができる。以下、高ドーズＳＩＭＯＸによりＳＯ
Ｉ基板１０を製造する２通りの方法について、製造工程
を順に示す図２３〜図２８を用いて説明する。
方法＞ＳＩＭＯＸ（separation by implanted oxygen）
は、シリコン基板に酸素イオンを注入することでシリコ
ン基板内に埋め込み酸化膜を形成する方法であるが、こ
れを利用することで埋め込み酸化膜にフッ素を含有させ
ることができる。以下、高ドーズＳＩＭＯＸによりＳＯ
Ｉ基板１０を製造する２通りの方法について、製造工程
を順に示す図２３〜図２８を用いて説明する。
【０１０４】＜Ｃ−１−１．第１の方法＞まず、シリコ
ン基板２を準備し、図２３に示す工程において１００〜
２００ｋｅＶのエネルギーで、１×１０17〜２×１０18
ｃｍ-2のドーズ量となるように酸素イオン注入を行う。
また、上記注入条件での酸素イオンの飛程（Ｒｐ）と同
じ飛程となるように、１３０ｋｅＶ〜３００ｋｅＶのエ
ネルギーで、１×１０14〜１×１０19ｃｍ-2のドーズ量
となるようにフッ素イオン注入を行って、イオン注入領
域ＩＭを形成する。
ン基板２を準備し、図２３に示す工程において１００〜
２００ｋｅＶのエネルギーで、１×１０17〜２×１０18
ｃｍ-2のドーズ量となるように酸素イオン注入を行う。
また、上記注入条件での酸素イオンの飛程（Ｒｐ）と同
じ飛程となるように、１３０ｋｅＶ〜３００ｋｅＶのエ
ネルギーで、１×１０14〜１×１０19ｃｍ-2のドーズ量
となるようにフッ素イオン注入を行って、イオン注入領
域ＩＭを形成する。
【０１０５】その後、１０００〜１３５０℃の温度条件
で熱処理を行い、酸素およびフッ素を拡散させること
で、図２４に示すように、その全域に渡ってフッ素をほ
ぼ均一に含有した埋め込み酸化膜３１を形成する。また
同時に埋め込み酸化膜３１上部のシリコン層の結晶性も
回復させてＳＯＩ層４を形成してＳＯＩ基板１０が完成
する。
で熱処理を行い、酸素およびフッ素を拡散させること
で、図２４に示すように、その全域に渡ってフッ素をほ
ぼ均一に含有した埋め込み酸化膜３１を形成する。また
同時に埋め込み酸化膜３１上部のシリコン層の結晶性も
回復させてＳＯＩ層４を形成してＳＯＩ基板１０が完成
する。
【０１０６】この工程においては、イオン注入領域ＩＭ
の上部および下部のシリコン層中に注入されたフッ素お
よび酸素も埋め込み酸化膜３１の形成に寄与する。
の上部および下部のシリコン層中に注入されたフッ素お
よび酸素も埋め込み酸化膜３１の形成に寄与する。
【０１０７】なお、フッ素イオンの注入飛程と酸素イオ
ンの注入飛程とを同じにする理由は、フッ素イオンおよ
び酸素イオンを同じ深さに集め、それを熱拡散させるこ
とでフッ素が全域に渡って均一に分布した埋め込み酸化
膜３１を得るためである。
ンの注入飛程とを同じにする理由は、フッ素イオンおよ
び酸素イオンを同じ深さに集め、それを熱拡散させるこ
とでフッ素が全域に渡って均一に分布した埋め込み酸化
膜３１を得るためである。
【０１０８】例えば、埋め込み酸化膜３１の厚さが４０
００オングストローム（４００ｎｍ）、埋め込み酸化膜
３１上のシリコン層（すなわちＳＯＩ層）の厚さが１７
００オングストローム（１７０ｎｍ）のＳＯＩ基板を形
成する場合、埋め込み酸化膜３１の中心部分にフッ素を
注入するためにはフッ素の注入エネルギーは２２０ｋｅ
Ｖ程度に設定する。
００オングストローム（４００ｎｍ）、埋め込み酸化膜
３１上のシリコン層（すなわちＳＯＩ層）の厚さが１７
００オングストローム（１７０ｎｍ）のＳＯＩ基板を形
成する場合、埋め込み酸化膜３１の中心部分にフッ素を
注入するためにはフッ素の注入エネルギーは２２０ｋｅ
Ｖ程度に設定する。
【０１０９】また、全域に渡ってフッ素が均一に分布し
た埋め込み酸化膜３１を得るために、２段階でフッ素を
注入するようにしても良い。
た埋め込み酸化膜３１を得るために、２段階でフッ素を
注入するようにしても良い。
【０１１０】すなわち、埋め込み酸化膜３１の形成位置
を想定し、第１段階として、埋め込み酸化膜３１の上部
よりの位置にフッ素が注入されるエネルギーで注入を行
い、第２段階として、埋め込み酸化膜３１の下部よりの
位置にフッ素が注入されるエネルギーで注入を行う。
を想定し、第１段階として、埋め込み酸化膜３１の上部
よりの位置にフッ素が注入されるエネルギーで注入を行
い、第２段階として、埋め込み酸化膜３１の下部よりの
位置にフッ素が注入されるエネルギーで注入を行う。
【０１１１】例えば、埋め込み酸化膜３１の厚さが４０
００オングストローム、埋め込み酸化膜３１上のシリコ
ン層（すなわちＳＯＩ層）の厚さが１７００オングスト
ロームのＳＯＩ基板を形成する場合、第１段階として１
６０ｋｅＶのエネルギーでフッ素を注入し、第２段階と
して２６０ｋｅＶのエネルギーでフッ素を注入する。
００オングストローム、埋め込み酸化膜３１上のシリコ
ン層（すなわちＳＯＩ層）の厚さが１７００オングスト
ロームのＳＯＩ基板を形成する場合、第１段階として１
６０ｋｅＶのエネルギーでフッ素を注入し、第２段階と
して２６０ｋｅＶのエネルギーでフッ素を注入する。
【０１１２】＜Ｃ−１−２．第２の方法＞以上の説明で
は、酸素およびフッ素を注入した後、熱処理を共通に行
うことで両者を同時に拡散させて埋め込み酸化膜３１を
形成する例を示したが、以下に示すように熱処理を個別
に行うようにしても良い。
は、酸素およびフッ素を注入した後、熱処理を共通に行
うことで両者を同時に拡散させて埋め込み酸化膜３１を
形成する例を示したが、以下に示すように熱処理を個別
に行うようにしても良い。
【０１１３】まず、シリコン基板２を準備し、図２５に
示す工程において１００〜２００ｋｅＶのエネルギー
で、１×１０17〜２×１０18ｃｍ-2のドーズ量となるよ
うに酸素イオン注入を行って、イオン注入領域ＩＭ１を
形成する。
示す工程において１００〜２００ｋｅＶのエネルギー
で、１×１０17〜２×１０18ｃｍ-2のドーズ量となるよ
うに酸素イオン注入を行って、イオン注入領域ＩＭ１を
形成する。
【０１１４】その後、１０００℃〜１３５０℃の温度条
件で熱処理を行い、酸素を拡散させることで、図２６に
示すように従来と同じ埋め込み酸化膜３（厚さ４００ｎ
ｍ程度）を形成する。また同時に埋め込み酸化膜３上部
のシリコン層の結晶性も回復させてＳＯＩ層４を形成す
る。
件で熱処理を行い、酸素を拡散させることで、図２６に
示すように従来と同じ埋め込み酸化膜３（厚さ４００ｎ
ｍ程度）を形成する。また同時に埋め込み酸化膜３上部
のシリコン層の結晶性も回復させてＳＯＩ層４を形成す
る。
【０１１５】次に、図２７に示す工程において、上述し
た注入条件での酸素イオンの飛程（Ｒｐ）と同じ飛程と
なるように、埋め込み酸化膜３に１３０ｋｅＶ〜３００
ｋｅＶのエネルギーで、１×１０14〜１×１０19ｃｍ-2
のドーズ量となるようにフッ素イオン注入を行う。
た注入条件での酸素イオンの飛程（Ｒｐ）と同じ飛程と
なるように、埋め込み酸化膜３に１３０ｋｅＶ〜３００
ｋｅＶのエネルギーで、１×１０14〜１×１０19ｃｍ-2
のドーズ量となるようにフッ素イオン注入を行う。
【０１１６】なお、フッ素の注入は、埋め込み酸化膜３
１の形成位置を想定し、第１段階として、埋め込み酸化
膜３１の上部よりの位置にフッ素が注入されるエネルギ
ーで注入を行い、第２段階として、埋め込み酸化膜３１
の下部よりの位置にフッ素が注入されるエネルギーで注
入を行うようにしても良い。
１の形成位置を想定し、第１段階として、埋め込み酸化
膜３１の上部よりの位置にフッ素が注入されるエネルギ
ーで注入を行い、第２段階として、埋め込み酸化膜３１
の下部よりの位置にフッ素が注入されるエネルギーで注
入を行うようにしても良い。
【０１１７】最後に、１０００〜１３５０℃の温度条件
で熱処理を行い、フッ素を均一に拡散させることで、図
２８に示すように全域に渡ってフッ素が均一に分布した
埋め込み酸化膜３１を得ることができる。このとき同時
にＳＯＩ層４の結晶性も回復することになる。
で熱処理を行い、フッ素を均一に拡散させることで、図
２８に示すように全域に渡ってフッ素が均一に分布した
埋め込み酸化膜３１を得ることができる。このとき同時
にＳＯＩ層４の結晶性も回復することになる。
【０１１８】＜Ｃ−２．低ドーズＳＩＭＯＸを利用する
方法＞低ドーズＳＩＭＯＸは、高ドーズＳＩＭＯＸに比
べて１／４程度の酸素ドーズ量で埋め込み酸化膜を形成
する方法であるが、埋め込み酸化膜の膜厚が薄く、ピン
ホールや絶縁耐圧が低いという欠点も有していた。これ
らの欠点を解消するために提唱された技術がＩＴＯＸ
（internal thermal oxidation）技術である。これを利
用することで埋め込み酸化膜にフッ素を含有させること
ができる。以下、ＩＴＯＸ技術を適用した低ドーズＳＩ
ＭＯＸによりＳＯＩ基板１０を製造する２通りの方法に
ついて、製造工程を順に示す図２９〜図３６を用いて説
明する。
方法＞低ドーズＳＩＭＯＸは、高ドーズＳＩＭＯＸに比
べて１／４程度の酸素ドーズ量で埋め込み酸化膜を形成
する方法であるが、埋め込み酸化膜の膜厚が薄く、ピン
ホールや絶縁耐圧が低いという欠点も有していた。これ
らの欠点を解消するために提唱された技術がＩＴＯＸ
（internal thermal oxidation）技術である。これを利
用することで埋め込み酸化膜にフッ素を含有させること
ができる。以下、ＩＴＯＸ技術を適用した低ドーズＳＩ
ＭＯＸによりＳＯＩ基板１０を製造する２通りの方法に
ついて、製造工程を順に示す図２９〜図３６を用いて説
明する。
【０１１９】＜Ｃ−２−１．第１の方法＞まず、シリコ
ン基板２を準備し、図２９に示す工程において１００〜
２００ｋｅＶのエネルギーで、４×１０17ｃｍ-2程度の
ドーズ量となるように酸素イオン注入を行う。また、上
記注入条件での酸素イオンの飛程（Ｒｐ）と同じ飛程と
なるように、１３０〜３００ｋｅＶのエネルギーで、１
×１０14〜１×１０19ｃｍ -2のドーズ量となるようにフ
ッ素イオン注入を行って、イオン注入領域ＩＭ２を形成
する。
ン基板２を準備し、図２９に示す工程において１００〜
２００ｋｅＶのエネルギーで、４×１０17ｃｍ-2程度の
ドーズ量となるように酸素イオン注入を行う。また、上
記注入条件での酸素イオンの飛程（Ｒｐ）と同じ飛程と
なるように、１３０〜３００ｋｅＶのエネルギーで、１
×１０14〜１×１０19ｃｍ -2のドーズ量となるようにフ
ッ素イオン注入を行って、イオン注入領域ＩＭ２を形成
する。
【０１２０】その後、１０００〜１３５０℃の温度条件
で熱処理を行い、酸素およびフッ素を拡散させること
で、図３０に示すように、その全域に渡ってフッ素をほ
ぼ均一に含有した埋め込み酸化膜３１ａ（厚さ８０ｎｍ
程度）を形成する。また同時に埋め込み酸化膜３１ａ上
部のシリコン層の結晶性も回復させてＳＯＩ層４を形成
する。
で熱処理を行い、酸素およびフッ素を拡散させること
で、図３０に示すように、その全域に渡ってフッ素をほ
ぼ均一に含有した埋め込み酸化膜３１ａ（厚さ８０ｎｍ
程度）を形成する。また同時に埋め込み酸化膜３１ａ上
部のシリコン層の結晶性も回復させてＳＯＩ層４を形成
する。
【０１２１】この工程においては、イオン注入領域ＩＭ
２の上部および下部のシリコン層中に注入されたフッ素
および酸素も埋め込み酸化膜３１ａの形成に寄与する。
２の上部および下部のシリコン層中に注入されたフッ素
および酸素も埋め込み酸化膜３１ａの形成に寄与する。
【０１２２】なお、フッ素イオンの注入飛程と酸素イオ
ンの注入飛程とを同じにする理由は、フッ素イオンおよ
び酸素イオンを同じ深さに集め、それを熱拡散させるこ
とでフッ素が全域に渡って均一に分布した埋め込み酸化
膜３１ａを得るためである。
ンの注入飛程とを同じにする理由は、フッ素イオンおよ
び酸素イオンを同じ深さに集め、それを熱拡散させるこ
とでフッ素が全域に渡って均一に分布した埋め込み酸化
膜３１ａを得るためである。
【０１２３】次に、図３１に示す工程において、再度１
０００℃〜１３５０℃の温度条件で熱処理を行い、埋め
込み酸化膜３１ａの欠陥密度を減少させて最終的に膜質
の良好な埋め込み酸化膜３１を得る。このとき、基板表
面に熱酸化膜ＯＸ１が形成される条件、例えば酸素雰囲
気中での加熱を行うことで、当該酸化膜の形成に際して
消費される酸素の一部が基板内部にも拡散し、埋め込み
酸化膜３１ａ上で内部酸化現象が発生して厚みが増大す
る。従って、最終的な埋め込み酸化膜３１の厚さは１０
０ｎｍ程度となる。熱酸化膜ＯＸ１は最終的には除去す
る。
０００℃〜１３５０℃の温度条件で熱処理を行い、埋め
込み酸化膜３１ａの欠陥密度を減少させて最終的に膜質
の良好な埋め込み酸化膜３１を得る。このとき、基板表
面に熱酸化膜ＯＸ１が形成される条件、例えば酸素雰囲
気中での加熱を行うことで、当該酸化膜の形成に際して
消費される酸素の一部が基板内部にも拡散し、埋め込み
酸化膜３１ａ上で内部酸化現象が発生して厚みが増大す
る。従って、最終的な埋め込み酸化膜３１の厚さは１０
０ｎｍ程度となる。熱酸化膜ＯＸ１は最終的には除去す
る。
【０１２４】なお、フッ素の注入は、埋め込み酸化膜３
１の形成位置を想定し、第１段階として、埋め込み酸化
膜３１の上部よりの位置にフッ素が注入されるエネルギ
ーで注入を行い、第２段階として、埋め込み酸化膜３１
の下部よりの位置にフッ素が注入されるエネルギーで注
入を行うようにしても良い。
１の形成位置を想定し、第１段階として、埋め込み酸化
膜３１の上部よりの位置にフッ素が注入されるエネルギ
ーで注入を行い、第２段階として、埋め込み酸化膜３１
の下部よりの位置にフッ素が注入されるエネルギーで注
入を行うようにしても良い。
【０１２５】＜Ｃ−２−２．第２の方法＞以上の説明で
は、酸素およびフッ素を注入した後、熱処理を共通に行
うことで両者を同時に拡散させて埋め込み酸化膜３１を
形成する例を示したが、以下に示すように熱処理を個別
に行うようにしても良い。
は、酸素およびフッ素を注入した後、熱処理を共通に行
うことで両者を同時に拡散させて埋め込み酸化膜３１を
形成する例を示したが、以下に示すように熱処理を個別
に行うようにしても良い。
【０１２６】まず、シリコン基板２を準備し、図３２に
示す工程において１００〜２００ｋｅＶのエネルギー
で、４×１０17ｃｍ-2程度のドーズ量となるように酸素
イオン注入を行って、イオン注入領域ＩＭ３を形成す
る。
示す工程において１００〜２００ｋｅＶのエネルギー
で、４×１０17ｃｍ-2程度のドーズ量となるように酸素
イオン注入を行って、イオン注入領域ＩＭ３を形成す
る。
【０１２７】その後、１０００〜１３５０℃の温度条件
で熱処理を行い、酸素を拡散させることで、図３３に示
すように埋め込み酸化膜３ａ（厚さ８０ｎｍ程度）を形
成する。また同時に埋め込み酸化膜３ａ上部のシリコン
層の結晶性も回復させてＳＯＩ層４を形成する。
で熱処理を行い、酸素を拡散させることで、図３３に示
すように埋め込み酸化膜３ａ（厚さ８０ｎｍ程度）を形
成する。また同時に埋め込み酸化膜３ａ上部のシリコン
層の結晶性も回復させてＳＯＩ層４を形成する。
【０１２８】次に、図３４に示す工程において、１００
０〜１３５０℃の温度条件で熱処理を行い、埋め込み酸
化膜３ａの欠陥密度を減少させて最終的に膜質の良好な
埋め込み酸化膜３を得る。このとき、基板表面には熱酸
化膜ＯＸ２が形成されるが、当該酸化膜の形成に際して
消費される酸素の一部が基板内部にも拡散し、埋め込み
酸化膜３ａ上で内部酸化現象が発生して厚みが増大す
る。従って、最終的な埋め込み酸化膜３の厚さは１００
ｎｍ程度となる。
０〜１３５０℃の温度条件で熱処理を行い、埋め込み酸
化膜３ａの欠陥密度を減少させて最終的に膜質の良好な
埋め込み酸化膜３を得る。このとき、基板表面には熱酸
化膜ＯＸ２が形成されるが、当該酸化膜の形成に際して
消費される酸素の一部が基板内部にも拡散し、埋め込み
酸化膜３ａ上で内部酸化現象が発生して厚みが増大す
る。従って、最終的な埋め込み酸化膜３の厚さは１００
ｎｍ程度となる。
【０１２９】次に、図３５に示す工程において、上述し
た注入条件での酸素イオンの飛程（Ｒｐ）と同じ飛程と
なるように、埋め込み酸化膜３に１３０〜３００ｋｅＶ
のエネルギーで、１×１０14〜１×１０19ｃｍ-2のドー
ズ量となるようにフッ素イオン注入を行う。
た注入条件での酸素イオンの飛程（Ｒｐ）と同じ飛程と
なるように、埋め込み酸化膜３に１３０〜３００ｋｅＶ
のエネルギーで、１×１０14〜１×１０19ｃｍ-2のドー
ズ量となるようにフッ素イオン注入を行う。
【０１３０】最後に、１０００〜１３５０℃の温度条件
で熱処理を行い、フッ素を均一に拡散させることで、図
３６に示すように全域に渡ってフッ素が均一に分布した
埋め込み酸化膜３１（厚さ１００ｎｍ程度）を得ること
ができる。このとき同時にＳＯＩ層４の結晶性も回復す
ることになる。
で熱処理を行い、フッ素を均一に拡散させることで、図
３６に示すように全域に渡ってフッ素が均一に分布した
埋め込み酸化膜３１（厚さ１００ｎｍ程度）を得ること
ができる。このとき同時にＳＯＩ層４の結晶性も回復す
ることになる。
【０１３１】なお、フッ素の注入は、埋め込み酸化膜３
１の形成位置を想定し、第１段階として、埋め込み酸化
膜３１の上部よりの位置にフッ素が注入されるエネルギ
ーで注入を行い、第２段階として、埋め込み酸化膜３１
の下部よりの位置にフッ素が注入されるエネルギーで注
入を行うようにしても良い。
１の形成位置を想定し、第１段階として、埋め込み酸化
膜３１の上部よりの位置にフッ素が注入されるエネルギ
ーで注入を行い、第２段階として、埋め込み酸化膜３１
の下部よりの位置にフッ素が注入されるエネルギーで注
入を行うようにしても良い。
【０１３２】＜Ｃ−３．スマートカット技術を利用する
方法＞スマートカット技術はシリコン基板中に水素
（Ｈ）イオンを注入し、表面より深い部分に欠陥層を形
成し、注入された水素濃度が最も高い位置で亀裂を発生
させ、シリコン層を剥離する技術であり、この技術を貼
り合わせウェハに適用することでＳＯＩ基板を製造する
ことができる。この方法で製造されたＳＯＩ基板は、こ
の技術を開発したＳＯＩＴＥＣ社（仏）の商品名を冠し
てＵｎｉｂｏｎｄ基板と呼称される。以下、スマートカ
ット技術を利用してＳＯＩ基板１０を製造する２通りの
方法について、製造工程を順に示す図３７〜図４８を用
いて説明する。
方法＞スマートカット技術はシリコン基板中に水素
（Ｈ）イオンを注入し、表面より深い部分に欠陥層を形
成し、注入された水素濃度が最も高い位置で亀裂を発生
させ、シリコン層を剥離する技術であり、この技術を貼
り合わせウェハに適用することでＳＯＩ基板を製造する
ことができる。この方法で製造されたＳＯＩ基板は、こ
の技術を開発したＳＯＩＴＥＣ社（仏）の商品名を冠し
てＵｎｉｂｏｎｄ基板と呼称される。以下、スマートカ
ット技術を利用してＳＯＩ基板１０を製造する２通りの
方法について、製造工程を順に示す図３７〜図４８を用
いて説明する。
【０１３３】＜Ｃ−３−１．第１の方法＞まず、シリコ
ン基板２１を準備し、その主面表面に図３７に示すよう
に熱酸化膜ＯＸ３を形成する。
ン基板２１を準備し、その主面表面に図３７に示すよう
に熱酸化膜ＯＸ３を形成する。
【０１３４】次に、図３８に示す工程において、熱酸化
膜ＯＸ３に１×１０14〜１×１０19ｃｍ-2のドーズ量と
なるようにフッ素イオン注入を行う。ここで、注入エネ
ルギーはフッ素イオンの飛程（Ｒｐ）が熱酸化膜ＯＸ３
の厚さの半分程度となるように設定する。この理由は、
注入したフッ素を後に示す高温アニールの工程で熱酸化
膜ＯＸ３中に均一に拡散させるためである。例えば、熱
酸化膜ＯＸ３の厚さが４００ｎｍ（４０００オングスト
ローム）の場合、熱酸化膜ＯＸ３の中心部分にフッ素イ
オンを注入するには注入エネルギーは１２０〜１３０ｋ
ｅＶに設定する。
膜ＯＸ３に１×１０14〜１×１０19ｃｍ-2のドーズ量と
なるようにフッ素イオン注入を行う。ここで、注入エネ
ルギーはフッ素イオンの飛程（Ｒｐ）が熱酸化膜ＯＸ３
の厚さの半分程度となるように設定する。この理由は、
注入したフッ素を後に示す高温アニールの工程で熱酸化
膜ＯＸ３中に均一に拡散させるためである。例えば、熱
酸化膜ＯＸ３の厚さが４００ｎｍ（４０００オングスト
ローム）の場合、熱酸化膜ＯＸ３の中心部分にフッ素イ
オンを注入するには注入エネルギーは１２０〜１３０ｋ
ｅＶに設定する。
【０１３５】なお、フッ素の注入は、第１段階として、
熱酸化膜ＯＸ３の上部よりの位置に注入し、第２段階と
して、熱酸化膜ＯＸ３の下部よりの位置に注入するよう
に、２段階の注入により行っても良い。例えば、熱酸化
膜ＯＸ３の厚さが４００ｎｍの場合、第１段階の注入エ
ネルギーは６０ｋｅＶとし、第２段階の注入エネルギー
は１８０ｋｅＶとすれば良い。
熱酸化膜ＯＸ３の上部よりの位置に注入し、第２段階と
して、熱酸化膜ＯＸ３の下部よりの位置に注入するよう
に、２段階の注入により行っても良い。例えば、熱酸化
膜ＯＸ３の厚さが４００ｎｍの場合、第１段階の注入エ
ネルギーは６０ｋｅＶとし、第２段階の注入エネルギー
は１８０ｋｅＶとすれば良い。
【０１３６】次に、図３９に示す工程において、１００
０〜１３００℃の温度条件で熱処理（高温アニール）を
行い、熱酸化膜ＯＸ３中にフッ素を均一に拡散させるこ
とでフッ素が均一に分布した酸化膜ＯＸ３１を形成す
る。
０〜１３００℃の温度条件で熱処理（高温アニール）を
行い、熱酸化膜ＯＸ３中にフッ素を均一に拡散させるこ
とでフッ素が均一に分布した酸化膜ＯＸ３１を形成す
る。
【０１３７】次に、図４０に示す工程において、酸化膜
ＯＸ３１とシリコン基板２１との界面よりも深い位置
に、１×１０16〜１×１０17ｃｍ-2のドーズ量となるよ
うに水素イオン注入を行う。水素イオンが注入された部
分には欠陥層ＤＬが形成される。
ＯＸ３１とシリコン基板２１との界面よりも深い位置
に、１×１０16〜１×１０17ｃｍ-2のドーズ量となるよ
うに水素イオン注入を行う。水素イオンが注入された部
分には欠陥層ＤＬが形成される。
【０１３８】次に、図４１に示す工程において、シリコ
ン基板２１の酸化膜ＯＸ３１が形成された主面と、別途
準備されたシリコン基板２の主面とが対面するようにシ
リコン基板２１とシリコン基板２とを貼り合わせる。
ン基板２１の酸化膜ＯＸ３１が形成された主面と、別途
準備されたシリコン基板２の主面とが対面するようにシ
リコン基板２１とシリコン基板２とを貼り合わせる。
【０１３９】次に、図４２に示す工程において、４００
〜７００℃の温度条件で熱処理を行い、欠陥層ＤＬを境
にしてシリコン基板２１の不要部分（酸化膜ＯＸ３１と
は反対側の部分）を剥離する。続いて、１１００℃程度
の温度条件で熱処理を行い、シリコン基板２１とシリコ
ン基板２との結合を強める。
〜７００℃の温度条件で熱処理を行い、欠陥層ＤＬを境
にしてシリコン基板２１の不要部分（酸化膜ＯＸ３１と
は反対側の部分）を剥離する。続いて、１１００℃程度
の温度条件で熱処理を行い、シリコン基板２１とシリコ
ン基板２との結合を強める。
【０１４０】最後に、残ったシリコン基板２１の剥離面
を研磨し、水素アニールを行って当該剥離面を改質する
ことでシリコン基板２１の残り部分がＳＯＩ層４とな
り、フッ素を均一に有した酸化膜ＯＸ３１が、いわゆる
埋め込み酸化膜３１となって、図４３に示すようにＳＯ
Ｉ基板１０が完成する。
を研磨し、水素アニールを行って当該剥離面を改質する
ことでシリコン基板２１の残り部分がＳＯＩ層４とな
り、フッ素を均一に有した酸化膜ＯＸ３１が、いわゆる
埋め込み酸化膜３１となって、図４３に示すようにＳＯ
Ｉ基板１０が完成する。
【０１４１】なお、上記製造方法においては、熱酸化膜
ＯＸ３を形成した後、当該熱酸化膜ＯＸ３にフッ素イオ
ン注入を行い、高温アニールにより熱酸化膜ＯＸ３中に
フッ素を均一に拡散させてフッ素が均一に分布した酸化
膜ＯＸ３１を形成する例を説明したが、シリコン基板２
１の主面表面に、フッ素を含んだ反応性ガスを使用する
ＣＶＤ法によりフッ素を含んだ酸化膜３１を形成するこ
とで、図３７〜図３９に示す工程に代えるようにしても
良い。例えば、プラズマＣＶＤ法において、３００〜４
５０℃の温度条件で、ＴＥＯＳガスおよび酸素ガスに加
えて、フッ素を含んだ反応性ガスとしてＮＦ3ガス、Ｃ
Ｆ4ガス、Ｃ2Ｆ6ガスの中から何れか１つを選択して使
用することでフッ素を含んだ酸化膜３１を形成すれば良
い。
ＯＸ３を形成した後、当該熱酸化膜ＯＸ３にフッ素イオ
ン注入を行い、高温アニールにより熱酸化膜ＯＸ３中に
フッ素を均一に拡散させてフッ素が均一に分布した酸化
膜ＯＸ３１を形成する例を説明したが、シリコン基板２
１の主面表面に、フッ素を含んだ反応性ガスを使用する
ＣＶＤ法によりフッ素を含んだ酸化膜３１を形成するこ
とで、図３７〜図３９に示す工程に代えるようにしても
良い。例えば、プラズマＣＶＤ法において、３００〜４
５０℃の温度条件で、ＴＥＯＳガスおよび酸素ガスに加
えて、フッ素を含んだ反応性ガスとしてＮＦ3ガス、Ｃ
Ｆ4ガス、Ｃ2Ｆ6ガスの中から何れか１つを選択して使
用することでフッ素を含んだ酸化膜３１を形成すれば良
い。
【０１４２】＜Ｃ−３−２．第２の方法＞以上の説明で
は、注入したフッ素の拡散のための熱処理工程と、水素
注入後の剥離のための熱処理工程とを個別に行う例につ
いて説明したが、以下に示すように両熱処理工程を同時
に行うようにしても良い。
は、注入したフッ素の拡散のための熱処理工程と、水素
注入後の剥離のための熱処理工程とを個別に行う例につ
いて説明したが、以下に示すように両熱処理工程を同時
に行うようにしても良い。
【０１４３】まず、シリコン基板２１を準備し、その主
面表面に図４４に示すように熱酸化膜ＯＸ３を形成す
る。
面表面に図４４に示すように熱酸化膜ＯＸ３を形成す
る。
【０１４４】次に、図４５に示す工程において、熱酸化
膜ＯＸ３に１×１０14〜１×１０19ｃｍ-2のドーズ量と
なるようにフッ素イオン注入を行う。ここで、注入エネ
ルギーはフッ素イオンの飛程（Ｒｐ）が熱酸化膜ＯＸ３
の厚さの半分程度となるように設定する。
膜ＯＸ３に１×１０14〜１×１０19ｃｍ-2のドーズ量と
なるようにフッ素イオン注入を行う。ここで、注入エネ
ルギーはフッ素イオンの飛程（Ｒｐ）が熱酸化膜ＯＸ３
の厚さの半分程度となるように設定する。
【０１４５】また、酸化膜ＯＸ３とシリコン基板２１と
の界面よりも深い位置に、１×１０ 16〜１×１０17ｃｍ
-2のドーズ量となるように水素イオン注入を行う。水素
イオンが注入された部分には欠陥層ＤＬが形成される。
の界面よりも深い位置に、１×１０ 16〜１×１０17ｃｍ
-2のドーズ量となるように水素イオン注入を行う。水素
イオンが注入された部分には欠陥層ＤＬが形成される。
【０１４６】次に、図４６に示す工程において、シリコ
ン基板２１の熱酸化膜ＯＸ３が形成された主面と、別途
準備されたシリコン基板２の主面とが対面するようにシ
リコン基板２１とシリコン基板２とを貼り合わせる。
ン基板２１の熱酸化膜ＯＸ３が形成された主面と、別途
準備されたシリコン基板２の主面とが対面するようにシ
リコン基板２１とシリコン基板２とを貼り合わせる。
【０１４７】次に、図４７に示す工程において、４００
〜７００℃の温度条件で熱処理を行い、欠陥層ＤＬを境
にしてシリコン基板２１の不要部分（熱酸化膜ＯＸ３と
は反対側の部分）を剥離する。続いて、１１００〜１３
００℃の温度条件で熱処理（高温アニール）を行い、熱
酸化膜ＯＸ３中にフッ素を均一に拡散させることでフッ
素が均一に分布した酸化膜ＯＸ３１を形成するととも
に、シリコン基板２１とシリコン基板２との結合を強め
る。
〜７００℃の温度条件で熱処理を行い、欠陥層ＤＬを境
にしてシリコン基板２１の不要部分（熱酸化膜ＯＸ３と
は反対側の部分）を剥離する。続いて、１１００〜１３
００℃の温度条件で熱処理（高温アニール）を行い、熱
酸化膜ＯＸ３中にフッ素を均一に拡散させることでフッ
素が均一に分布した酸化膜ＯＸ３１を形成するととも
に、シリコン基板２１とシリコン基板２との結合を強め
る。
【０１４８】最後に、残ったシリコン基板２１の剥離面
を研磨し、水素アニールを行って当該剥離面を改質する
ことでシリコン基板２１の残り部分がＳＯＩ層４とな
り、フッ素を均一に有した酸化膜ＯＸ３１が、いわゆる
埋め込み酸化膜３１となって、図４８に示すようにＳＯ
Ｉ基板１０が完成する。
を研磨し、水素アニールを行って当該剥離面を改質する
ことでシリコン基板２１の残り部分がＳＯＩ層４とな
り、フッ素を均一に有した酸化膜ＯＸ３１が、いわゆる
埋め込み酸化膜３１となって、図４８に示すようにＳＯ
Ｉ基板１０が完成する。
【０１４９】＜Ｃ−４．ＥＬＴＲＡＮ技術を利用する方
法＞ＥＬＴＲＡＮ（Epitxial Layer TRANsfer）技術
は、貼り合わせ基板を製造する技術の一種であり、先に
説明したスマートカット技術における欠陥層の代わり
に、多孔質シリコン層を境としてシリコン基板を研磨除
去あるいは剥離する技術である。以下、ＥＬＴＲＡＮ技
術を利用してＳＯＩ基板１０を製造する方法について、
製造工程を順に示す図４９〜図５５を用いて説明する。
法＞ＥＬＴＲＡＮ（Epitxial Layer TRANsfer）技術
は、貼り合わせ基板を製造する技術の一種であり、先に
説明したスマートカット技術における欠陥層の代わり
に、多孔質シリコン層を境としてシリコン基板を研磨除
去あるいは剥離する技術である。以下、ＥＬＴＲＡＮ技
術を利用してＳＯＩ基板１０を製造する方法について、
製造工程を順に示す図４９〜図５５を用いて説明する。
【０１５０】まず、シリコン基板２１を準備し、その主
面表面に図４９に示すように多孔質シリコン層ＴＳを形
成する。多孔質シリコン層ＴＳは、フッ化水素酸（Ｈ
Ｆ）中にシリコン基板２１（単結晶シリコン基板）と電
極、例えば白金電極を浸し、シリコン基板２１を陽極、
白金電極を陰極として両電極間に電流を流す陽極化成処
理により、シリコン基板２１の表面が多孔質化して形成
される。
面表面に図４９に示すように多孔質シリコン層ＴＳを形
成する。多孔質シリコン層ＴＳは、フッ化水素酸（Ｈ
Ｆ）中にシリコン基板２１（単結晶シリコン基板）と電
極、例えば白金電極を浸し、シリコン基板２１を陽極、
白金電極を陰極として両電極間に電流を流す陽極化成処
理により、シリコン基板２１の表面が多孔質化して形成
される。
【０１５１】次に、図５０に示すように多孔質シリコン
層ＴＳ上にシリコン単結晶層をエピタキシャル成長さ
せ、エピタキシャル層ＥＰを形成する。そして、当該エ
ピタキシャル層ＥＰ上に熱酸化膜ＯＸ４を形成する。
層ＴＳ上にシリコン単結晶層をエピタキシャル成長さ
せ、エピタキシャル層ＥＰを形成する。そして、当該エ
ピタキシャル層ＥＰ上に熱酸化膜ＯＸ４を形成する。
【０１５２】次に、図５１に示す工程において、熱酸化
膜ＯＸ４に１×１０14〜１×１０19ｃｍ-2のドーズ量と
なるようにフッ素イオン注入を行う。ここで、注入エネ
ルギーはフッ素イオンの飛程（Ｒｐ）が熱酸化膜ＯＸ４
の厚さの半分程度となるように設定する。この理由は、
注入したフッ素を後に示す高温アニールの工程で熱酸化
膜ＯＸ４中に均一に拡散させるためである。例えば、熱
酸化膜ＯＸ４の厚さが４００ｎｍ（４０００オングスト
ローム）の場合、熱酸化膜ＯＸ４の中心部分にフッ素イ
オンを注入するには注入エネルギーは１２０〜１３０ｋ
ｅＶに設定する。
膜ＯＸ４に１×１０14〜１×１０19ｃｍ-2のドーズ量と
なるようにフッ素イオン注入を行う。ここで、注入エネ
ルギーはフッ素イオンの飛程（Ｒｐ）が熱酸化膜ＯＸ４
の厚さの半分程度となるように設定する。この理由は、
注入したフッ素を後に示す高温アニールの工程で熱酸化
膜ＯＸ４中に均一に拡散させるためである。例えば、熱
酸化膜ＯＸ４の厚さが４００ｎｍ（４０００オングスト
ローム）の場合、熱酸化膜ＯＸ４の中心部分にフッ素イ
オンを注入するには注入エネルギーは１２０〜１３０ｋ
ｅＶに設定する。
【０１５３】なお、フッ素の注入は、第１段階として、
熱酸化膜ＯＸ４の上部よりの位置に注入し、第２段階と
して、熱酸化膜ＯＸ４の下部よりの位置に注入するよう
に、２段階の注入により行っても良い。例えば、熱酸化
膜ＯＸ４の厚さが４００ｎｍの場合、第１段階の注入エ
ネルギーは６０ｋｅＶとし、第２段階の注入エネルギー
は１８０ｋｅＶとすれば良い。
熱酸化膜ＯＸ４の上部よりの位置に注入し、第２段階と
して、熱酸化膜ＯＸ４の下部よりの位置に注入するよう
に、２段階の注入により行っても良い。例えば、熱酸化
膜ＯＸ４の厚さが４００ｎｍの場合、第１段階の注入エ
ネルギーは６０ｋｅＶとし、第２段階の注入エネルギー
は１８０ｋｅＶとすれば良い。
【０１５４】次に、図５２に示す工程において、１００
０〜１３００℃の温度条件で熱処理（高温アニール）を
行い、熱酸化膜ＯＸ４中にフッ素を均一に拡散させるこ
とで、フッ素が均一に分布した酸化膜ＯＸ４１を形成す
る。
０〜１３００℃の温度条件で熱処理（高温アニール）を
行い、熱酸化膜ＯＸ４中にフッ素を均一に拡散させるこ
とで、フッ素が均一に分布した酸化膜ＯＸ４１を形成す
る。
【０１５５】次に、図５３に示す工程において、シリコ
ン基板２１の酸化膜ＯＸ４１が形成された主面と、別途
準備されたシリコン基板２の主面とが対面するようにシ
リコン基板２１とシリコン基板２とを貼り合わせる。
ン基板２１の酸化膜ＯＸ４１が形成された主面と、別途
準備されたシリコン基板２の主面とが対面するようにシ
リコン基板２１とシリコン基板２とを貼り合わせる。
【０１５６】次に、図５４に示す工程において、多孔質
シリコン層ＴＳを境にしてシリコン基板２１の不要部分
（酸化膜ＯＸ４１とは反対側の部分）を研磨除去するこ
とで多孔質シリコン層ＴＳの表面を露出させる。なお、
多孔質シリコン層ＴＳに物理的な力を加えることで、多
孔質シリコン層ＴＳを境として剥離させることもでき
る。
シリコン層ＴＳを境にしてシリコン基板２１の不要部分
（酸化膜ＯＸ４１とは反対側の部分）を研磨除去するこ
とで多孔質シリコン層ＴＳの表面を露出させる。なお、
多孔質シリコン層ＴＳに物理的な力を加えることで、多
孔質シリコン層ＴＳを境として剥離させることもでき
る。
【０１５７】次に、多孔質シリコン層ＴＳをエッチング
により除去してエピタキシャル層ＥＰを露出させた後、
１１００〜１３００℃の温度条件で水素アニールを行っ
てエピタキシャル層ＥＰの露出面を改質することでエピ
タキシャル層ＥＰがＳＯＩ層４となり、フッ素を均一に
有した酸化膜ＯＸ４１が、いわゆる埋め込み酸化膜３１
となって、図５５に示すようにＳＯＩ基板１０が完成す
る。なお、図５２を用いて説明した高温アニールは、上
記水素アニールで兼用しても良い。
により除去してエピタキシャル層ＥＰを露出させた後、
１１００〜１３００℃の温度条件で水素アニールを行っ
てエピタキシャル層ＥＰの露出面を改質することでエピ
タキシャル層ＥＰがＳＯＩ層４となり、フッ素を均一に
有した酸化膜ＯＸ４１が、いわゆる埋め込み酸化膜３１
となって、図５５に示すようにＳＯＩ基板１０が完成す
る。なお、図５２を用いて説明した高温アニールは、上
記水素アニールで兼用しても良い。
【０１５８】なお、上記製造方法においては、熱酸化膜
ＯＸ４を形成した後、当該熱酸化膜ＯＸ４にフッ素イオ
ン注入を行い、高温アニールにより熱酸化膜ＯＸ４中に
フッ素を均一に拡散させてフッ素が均一に分布した酸化
膜ＯＸ４１を形成する例を説明したが、エピタキシャル
層ＥＰ上に、フッ素を含んだ反応性ガスを使用するＣＶ
Ｄ法によりフッ素を含んだ酸化膜４１を形成すること
で、図５０〜図５２に示す工程に代えるようにしても良
い。例えば、プラズマＣＶＤ法において、３００〜４５
０℃の温度条件で、ＴＥＯＳガスおよび酸素ガスに加え
て、フッ素を含んだ反応性ガスとしてＮＦ3ガス、ＣＦ4
ガス、Ｃ2Ｆ6ガスの中から何れか１つを選択して使用す
ることでフッ素を含んだ酸化膜ＯＸ４１を形成すれば良
い。
ＯＸ４を形成した後、当該熱酸化膜ＯＸ４にフッ素イオ
ン注入を行い、高温アニールにより熱酸化膜ＯＸ４中に
フッ素を均一に拡散させてフッ素が均一に分布した酸化
膜ＯＸ４１を形成する例を説明したが、エピタキシャル
層ＥＰ上に、フッ素を含んだ反応性ガスを使用するＣＶ
Ｄ法によりフッ素を含んだ酸化膜４１を形成すること
で、図５０〜図５２に示す工程に代えるようにしても良
い。例えば、プラズマＣＶＤ法において、３００〜４５
０℃の温度条件で、ＴＥＯＳガスおよび酸素ガスに加え
て、フッ素を含んだ反応性ガスとしてＮＦ3ガス、ＣＦ4
ガス、Ｃ2Ｆ6ガスの中から何れか１つを選択して使用す
ることでフッ素を含んだ酸化膜ＯＸ４１を形成すれば良
い。
【０１５９】＜Ｃ−５．変形例＞以上の説明において
は、高ドーズＳＩＭＯＸ、スマートカット技術、ＥＬＴ
ＲＡＮ技術を利用してＳＯＩ基板を製造する際にフッ素
注入を行って、フッ素を均一に有した埋め込み酸化膜を
形成する方法を示したが、高ドーズＳＩＭＯＸ、スマー
トカット技術、ＥＬＴＲＡＮ技術等を利用して、酸化膜
で構成される従来からの埋め込み酸化膜を有するＳＯＩ
基板を製造しておき、その埋め込み酸化膜にフッ素を１
×１０14〜１×１０19ｃｍ-2のドーズ量となるようにイ
オン注入することで、フッ素を均一に有した埋め込み酸
化膜を形成するようにしても良い。
は、高ドーズＳＩＭＯＸ、スマートカット技術、ＥＬＴ
ＲＡＮ技術を利用してＳＯＩ基板を製造する際にフッ素
注入を行って、フッ素を均一に有した埋め込み酸化膜を
形成する方法を示したが、高ドーズＳＩＭＯＸ、スマー
トカット技術、ＥＬＴＲＡＮ技術等を利用して、酸化膜
で構成される従来からの埋め込み酸化膜を有するＳＯＩ
基板を製造しておき、その埋め込み酸化膜にフッ素を１
×１０14〜１×１０19ｃｍ-2のドーズ量となるようにイ
オン注入することで、フッ素を均一に有した埋め込み酸
化膜を形成するようにしても良い。
【０１６０】例えば、埋め込み酸化膜の厚さが４０００
オングストローム（４００ｎｍ）、埋め込み酸化膜上の
シリコン層（すなわちＳＯＩ層）の厚さが１７００オン
グストローム（１７０ｎｍ）である場合、フッ素の注入
エネルギーを２２０ｋｅＶ程度に設定することで、埋め
込み酸化膜の中心部分にフッ素を注入し、１０００〜１
３００℃の温度条件で熱処理（高温アニール）を行うこ
とで、フッ素が均一に分布した埋め込み酸化膜を形成す
ることができる。
オングストローム（４００ｎｍ）、埋め込み酸化膜上の
シリコン層（すなわちＳＯＩ層）の厚さが１７００オン
グストローム（１７０ｎｍ）である場合、フッ素の注入
エネルギーを２２０ｋｅＶ程度に設定することで、埋め
込み酸化膜の中心部分にフッ素を注入し、１０００〜１
３００℃の温度条件で熱処理（高温アニール）を行うこ
とで、フッ素が均一に分布した埋め込み酸化膜を形成す
ることができる。
【０１６１】この場合、フッ素の注入は、第１段階とし
て、埋め込み酸化膜の上部よりの位置に注入し、第２段
階として、埋め込み酸化膜の下部よりの位置に注入する
ように、２段階の注入により行っても良いことは言うま
でもない。
て、埋め込み酸化膜の上部よりの位置に注入し、第２段
階として、埋め込み酸化膜の下部よりの位置に注入する
ように、２段階の注入により行っても良いことは言うま
でもない。
【０１６２】例えば、埋め込み酸化膜の厚さが４０００
オングストローム、埋め込み酸化膜上のシリコン層（す
なわちＳＯＩ層）の厚さが１７００オングストロームの
ＳＯＩ基板を形成する場合、第１段階として１６０ｋｅ
Ｖのエネルギーでフッ素を注入し、第２段階として２６
０ｋｅＶのエネルギーでフッ素を注入する。
オングストローム、埋め込み酸化膜上のシリコン層（す
なわちＳＯＩ層）の厚さが１７００オングストロームの
ＳＯＩ基板を形成する場合、第１段階として１６０ｋｅ
Ｖのエネルギーでフッ素を注入し、第２段階として２６
０ｋｅＶのエネルギーでフッ素を注入する。
【０１６３】＜Ｄ．実施の形態４＞実施の形態３におい
ては、半導体装置の製造に先立って、フッ素が均一に分
布した埋め込み酸化膜を有するＳＯＩ基板を製造する例
について説明したが、本発明に係る実施の形態４におい
ては、半導体装置の製造工程においてフッ素が均一に分
布した埋め込み酸化膜を形成する方法について説明す
る。
ては、半導体装置の製造に先立って、フッ素が均一に分
布した埋め込み酸化膜を有するＳＯＩ基板を製造する例
について説明したが、本発明に係る実施の形態４におい
ては、半導体装置の製造工程においてフッ素が均一に分
布した埋め込み酸化膜を形成する方法について説明す
る。
【０１６４】まず、図５６に示すように、高ドーズＳＩ
ＭＯＸ、スマートカット技術、ＥＬＴＲＡＮ技術等を利
用して、酸化膜で構成される従来からの埋め込み酸化膜
３を有するＳＯＩ基板１を準備する。
ＭＯＸ、スマートカット技術、ＥＬＴＲＡＮ技術等を利
用して、酸化膜で構成される従来からの埋め込み酸化膜
３を有するＳＯＩ基板１を準備する。
【０１６５】次に、図５７に示す工程において、ＳＯＩ
層４の主面上に７００〜１０００℃の温度条件で熱酸化
膜ＯＸ５を形成し、次に、熱酸化膜ＯＸ５上にＬＰＣＶ
Ｄ（低圧ＣＶＤ）法により７００〜８５０℃の温度条件
で、厚さが１０００〜３０００オングストロームの窒化
膜（Ｓｉ3Ｎ4）ＳＮを形成する。なお、熱酸化膜ＯＸ５
と窒化膜ＳＮとの間に、厚さ１００〜１０００オングス
トロームのポリシリコン層を形成するようにしても良
い。
層４の主面上に７００〜１０００℃の温度条件で熱酸化
膜ＯＸ５を形成し、次に、熱酸化膜ＯＸ５上にＬＰＣＶ
Ｄ（低圧ＣＶＤ）法により７００〜８５０℃の温度条件
で、厚さが１０００〜３０００オングストロームの窒化
膜（Ｓｉ3Ｎ4）ＳＮを形成する。なお、熱酸化膜ＯＸ５
と窒化膜ＳＮとの間に、厚さ１００〜１０００オングス
トロームのポリシリコン層を形成するようにしても良
い。
【０１６６】次に、窒化膜ＳＮ上に写真製版によりレジ
ストパターン（図示せず）を形成し、当該レジストパタ
ーンに基づいてエッチングにより窒化膜ＳＮをパターニ
ングする。レジストパターンを除去した後、図５８に示
すようにパターニングされた窒化膜ＳＮをマスクとし
て、熱酸化膜ＯＸ５、ＳＯＩ層４をエッチングにより除
去して、埋め込み酸化膜３の表面に達する開口部ＯＰを
形成する。
ストパターン（図示せず）を形成し、当該レジストパタ
ーンに基づいてエッチングにより窒化膜ＳＮをパターニ
ングする。レジストパターンを除去した後、図５８に示
すようにパターニングされた窒化膜ＳＮをマスクとし
て、熱酸化膜ＯＸ５、ＳＯＩ層４をエッチングにより除
去して、埋め込み酸化膜３の表面に達する開口部ＯＰを
形成する。
【０１６７】次に、図５９に示す工程において基板全面
に渡ってプラズマＣＶＤ法により厚さ１〜２μｍのＴＥ
ＯＳ膜ＴＥを形成し、開口部ＯＰをＴＥＯＳ膜ＴＥで埋
め込む。その後、９００〜１２００℃の温度条件で熱処
理（アニール）を行う。
に渡ってプラズマＣＶＤ法により厚さ１〜２μｍのＴＥ
ＯＳ膜ＴＥを形成し、開口部ＯＰをＴＥＯＳ膜ＴＥで埋
め込む。その後、９００〜１２００℃の温度条件で熱処
理（アニール）を行う。
【０１６８】次に、図６０に示す工程において化学機械
研磨（ＣＭＰ）により、ＴＥＯＳ膜ＴＥを除去して窒化
膜ＳＮの表面を露出させ、平坦化を行う。
研磨（ＣＭＰ）により、ＴＥＯＳ膜ＴＥを除去して窒化
膜ＳＮの表面を露出させ、平坦化を行う。
【０１６９】次に、図６１に示す工程においてエッチン
グにより窒化膜ＳＮを除去し、熱酸化膜ＯＸ５を露出さ
せる。このとき、開口部ＯＰ内のＴＥＯＳ膜ＴＥが部分
的に露出する。
グにより窒化膜ＳＮを除去し、熱酸化膜ＯＸ５を露出さ
せる。このとき、開口部ＯＰ内のＴＥＯＳ膜ＴＥが部分
的に露出する。
【０１７０】次に、図６２に示す工程において、埋め込
み酸化膜３中にフッ素を１×１０14〜１×１０19ｃｍ-2
のドーズ量となるようにイオン注入する。例えば、埋め
込み酸化膜の厚さが４０００オングストローム（４００
ｎｍ）、埋め込み酸化膜上のシリコン層（すなわちＳＯ
Ｉ層）の厚さが１０００オングストローム（１００ｎ
ｍ）である場合、フッ素の注入エネルギーは１００〜２
４０ｋｅＶ程度に設定する。この後、１０００〜１３０
０℃の温度条件で熱処理（高温アニール）を行うこと
で、埋め込み酸化膜３中のフッ素が拡散し、図６３に示
すようにフッ素が均一に分布した埋め込み酸化膜３１を
形成することができる。なお、このとき開口部ＯＰ内の
ＴＥＯＳ膜ＴＥにもフッ素が拡散し、当該ＴＥＯＳ膜は
フッ素を有して誘電率が低下した素子分離絶縁膜ＩＲ１
となる。なお、素子分離絶縁膜ＩＲ１中のフッ素の最大
濃度は１×１０19〜１×１０22ｃｍ-3の何れかの濃度で
あることが望ましく、上記工程による拡散だけではな
お、これだけではＴＥＯＳ膜ＴＥ内のフッ素濃度が十分
に得られない場合には、予め図５９に示す工程におい
て、ＴＥＯＳ膜ＴＥの形成に際してフッ素を含ませるよ
うにすれば良い。
み酸化膜３中にフッ素を１×１０14〜１×１０19ｃｍ-2
のドーズ量となるようにイオン注入する。例えば、埋め
込み酸化膜の厚さが４０００オングストローム（４００
ｎｍ）、埋め込み酸化膜上のシリコン層（すなわちＳＯ
Ｉ層）の厚さが１０００オングストローム（１００ｎ
ｍ）である場合、フッ素の注入エネルギーは１００〜２
４０ｋｅＶ程度に設定する。この後、１０００〜１３０
０℃の温度条件で熱処理（高温アニール）を行うこと
で、埋め込み酸化膜３中のフッ素が拡散し、図６３に示
すようにフッ素が均一に分布した埋め込み酸化膜３１を
形成することができる。なお、このとき開口部ＯＰ内の
ＴＥＯＳ膜ＴＥにもフッ素が拡散し、当該ＴＥＯＳ膜は
フッ素を有して誘電率が低下した素子分離絶縁膜ＩＲ１
となる。なお、素子分離絶縁膜ＩＲ１中のフッ素の最大
濃度は１×１０19〜１×１０22ｃｍ-3の何れかの濃度で
あることが望ましく、上記工程による拡散だけではな
お、これだけではＴＥＯＳ膜ＴＥ内のフッ素濃度が十分
に得られない場合には、予め図５９に示す工程におい
て、ＴＥＯＳ膜ＴＥの形成に際してフッ素を含ませるよ
うにすれば良い。
【０１７１】また、図６３に示す工程においては、素子
分離絶縁膜ＩＲ１によって分離されたＳＯＩ層４中のｎ
型ＭＯＳトランジスタ形成領域（ｎＭＯＳ領域と呼称）
ＮＲおよびｐ型ＭＯＳトランジスタ形成領域（ｐＭＯＳ
領域と呼称）ＰＲにｐ型不純物およびｎ型不純物をチャ
ネル注入する工程を含んでいる。
分離絶縁膜ＩＲ１によって分離されたＳＯＩ層４中のｎ
型ＭＯＳトランジスタ形成領域（ｎＭＯＳ領域と呼称）
ＮＲおよびｐ型ＭＯＳトランジスタ形成領域（ｐＭＯＳ
領域と呼称）ＰＲにｐ型不純物およびｎ型不純物をチャ
ネル注入する工程を含んでいる。
【０１７２】最後に、図６５に示す工程において熱酸化
膜ＯＸ５を除去するとともに、素子分離絶縁膜ＩＲ１の
突出部分を除去することで、素子分離絶縁膜ＩＲ１およ
び埋め込み酸化膜３１によって電気的に分離されたｎＭ
ＯＳ領域ＮＲおよびｐＭＯＳ領域ＰＲを有した構成を得
ることができる。
膜ＯＸ５を除去するとともに、素子分離絶縁膜ＩＲ１の
突出部分を除去することで、素子分離絶縁膜ＩＲ１およ
び埋め込み酸化膜３１によって電気的に分離されたｎＭ
ＯＳ領域ＮＲおよびｐＭＯＳ領域ＰＲを有した構成を得
ることができる。
【０１７３】なお、この後は、ｎＭＯＳ領域ＮＲおよび
ｐＭＯＳ領域ＰＲに従来の方法でＭＯＳトランジスタを
作り込むことで、所望の半導体装置を得ることができ
る。
ｐＭＯＳ領域ＰＲに従来の方法でＭＯＳトランジスタを
作り込むことで、所望の半導体装置を得ることができ
る。
【０１７４】以上説明した製造方法によれば、ＭＯＳト
ランジスタのしきい値を決定するチャネル注入の前にフ
ッ素イオン注入および高温アニールを行うので、高温ア
ニールによってチャネル注入された不純物の濃度分布が
影響を受けることがないという利点を有している。
ランジスタのしきい値を決定するチャネル注入の前にフ
ッ素イオン注入および高温アニールを行うので、高温ア
ニールによってチャネル注入された不純物の濃度分布が
影響を受けることがないという利点を有している。
【０１７５】以上説明した本発明に係る実施の形態１〜
４においては、ｎチャネルトランジスタに本発明を適用
する例を主として説明したが、本発明はｐチャネルトラ
ンジスタに適用できることは言うまでもなく、ｎチャネ
ルトランジスタに適用した場合と同様の作用効果を奏す
る。また、ｎチャネルトランジスタあるいはｐチャネル
トランジスタが個々に製造された場合だけでなく、ＣＭ
ＯＳ（complementaryMOS）の製造工程で作製されるｎチ
ャネルトランジスタおよびｐチャネルトランジスタにつ
いても本発明の適用は可能である。
４においては、ｎチャネルトランジスタに本発明を適用
する例を主として説明したが、本発明はｐチャネルトラ
ンジスタに適用できることは言うまでもなく、ｎチャネ
ルトランジスタに適用した場合と同様の作用効果を奏す
る。また、ｎチャネルトランジスタあるいはｐチャネル
トランジスタが個々に製造された場合だけでなく、ＣＭ
ＯＳ（complementaryMOS）の製造工程で作製されるｎチ
ャネルトランジスタおよびｐチャネルトランジスタにつ
いても本発明の適用は可能である。
【０１７６】また、以上説明した本発明に係る実施の形
態１〜４においては、ＭＯＳＦＥＴにおけるＤＩＢＬ効
果による影響の抑制、およびエッジリークの低減を主と
して説明したが、フッ素を均一に含有した埋め込み酸化
膜を有するＳＯＩ基板において、ＭＯＳＦＥＴ以外の半
導体素子を形成した場合には、当該素子とシリコン基板
との間での寄生容量を低下させることができる。
態１〜４においては、ＭＯＳＦＥＴにおけるＤＩＢＬ効
果による影響の抑制、およびエッジリークの低減を主と
して説明したが、フッ素を均一に含有した埋め込み酸化
膜を有するＳＯＩ基板において、ＭＯＳＦＥＴ以外の半
導体素子を形成した場合には、当該素子とシリコン基板
との間での寄生容量を低下させることができる。
【０１７７】
【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、フッ素を含有することで埋め込み酸化膜の比
誘電率が低下し、半導体素子とシリコン基板との間の寄
生容量を低減できる。
によれば、フッ素を含有することで埋め込み酸化膜の比
誘電率が低下し、半導体素子とシリコン基板との間の寄
生容量を低減できる。
【０１７８】本発明に係る請求項２記載の半導体装置に
よれば、半導体素子がＭＯＳＦＥＴである場合、ＤＩＢ
Ｌ効果による影響を抑制できる。すなわち、ＳＯＩ層内
に形成されたＭＯＳトランジスタのドレイン領域にドレ
イン電圧を印加した場合でも、ドレイン領域から埋め込
み酸化膜を通してソース領域に回り込むドレイン電界が
弱くなり、その電界に起因してソース領域近傍の電位障
壁が低下して、しきい値が低下することが抑制され、ゲ
ート電圧を印加しないときにソース領域から電子が流出
することを防止して、スイッチング動作が不良になるこ
とを防止できる。また、ＤＩＢＬ効果に対して強化され
るため、ＭＯＳトランジスタのチャネル領域の不純物濃
度を下げることができ、電子およびホールのモビリティ
ーを向上させて、ＭＯＳトランジスタの動作速度を向上
させることができる。また、埋め込み酸化膜の比誘電率
が下がることにより、種々の寄生容量を低減することが
でき、消費電力を低減する効果が得られる。また、埋め
込み酸化膜の比誘電率が下がることにより、隣り合う素
子の電界が埋め込み酸化膜を通してＭＯＳトランジスタ
のチャネル領域に回り込むドレイン電界が弱くなり、チ
ャネル領域の端縁部に電子が誘起されることが抑制さ
れ、ＭＯＳトランジスタチャネルの端縁部において電流
リークが発生することが抑制される。
よれば、半導体素子がＭＯＳＦＥＴである場合、ＤＩＢ
Ｌ効果による影響を抑制できる。すなわち、ＳＯＩ層内
に形成されたＭＯＳトランジスタのドレイン領域にドレ
イン電圧を印加した場合でも、ドレイン領域から埋め込
み酸化膜を通してソース領域に回り込むドレイン電界が
弱くなり、その電界に起因してソース領域近傍の電位障
壁が低下して、しきい値が低下することが抑制され、ゲ
ート電圧を印加しないときにソース領域から電子が流出
することを防止して、スイッチング動作が不良になるこ
とを防止できる。また、ＤＩＢＬ効果に対して強化され
るため、ＭＯＳトランジスタのチャネル領域の不純物濃
度を下げることができ、電子およびホールのモビリティ
ーを向上させて、ＭＯＳトランジスタの動作速度を向上
させることができる。また、埋め込み酸化膜の比誘電率
が下がることにより、種々の寄生容量を低減することが
でき、消費電力を低減する効果が得られる。また、埋め
込み酸化膜の比誘電率が下がることにより、隣り合う素
子の電界が埋め込み酸化膜を通してＭＯＳトランジスタ
のチャネル領域に回り込むドレイン電界が弱くなり、チ
ャネル領域の端縁部に電子が誘起されることが抑制さ
れ、ＭＯＳトランジスタチャネルの端縁部において電流
リークが発生することが抑制される。
【０１７９】本発明に係る請求項３記載の半導体装置に
よれば、ＭＯＳＦＥＴがチャネル領域の下部に対応した
領域に形成され、フッ素を含有しない通常領域を有して
いるので、チャネル領域の電位をシリコン基板の電位で
制御できるので、チャネル領域の電位変動を抑制でき
る。また、第１および第２のフッ素含有領域の存在によ
りＤＩＢＬ効果による影響を抑制できる。
よれば、ＭＯＳＦＥＴがチャネル領域の下部に対応した
領域に形成され、フッ素を含有しない通常領域を有して
いるので、チャネル領域の電位をシリコン基板の電位で
制御できるので、チャネル領域の電位変動を抑制でき
る。また、第１および第２のフッ素含有領域の存在によ
りＤＩＢＬ効果による影響を抑制できる。
【０１８０】本発明に係る請求項４記載の半導体装置に
よれば、ＤＩＢＬ効果による影響を確実に抑制できる構
成を得ることができる。
よれば、ＤＩＢＬ効果による影響を確実に抑制できる構
成を得ることができる。
【０１８１】本発明に係る請求項５記載の半導体装置に
よれば、素子分離絶縁膜の比誘電率が低下しているの
で、隣り合う素子から素子分離絶縁膜を通過してＭＯＳ
トランジスタのチャネル領域に及ぶ電界は弱くなり、ま
た、埋め込み酸化膜の比誘電率も低下しているので、埋
め込み酸化膜を通してチャネル領域に回り込むドレイン
電界は弱く、チャネル領域の端縁部に電子が誘起される
ことがさらに抑制される。
よれば、素子分離絶縁膜の比誘電率が低下しているの
で、隣り合う素子から素子分離絶縁膜を通過してＭＯＳ
トランジスタのチャネル領域に及ぶ電界は弱くなり、ま
た、埋め込み酸化膜の比誘電率も低下しているので、埋
め込み酸化膜を通してチャネル領域に回り込むドレイン
電界は弱く、チャネル領域の端縁部に電子が誘起される
ことがさらに抑制される。
【０１８２】本発明に係る請求項６記載の半導体装置に
よれば、素子分離絶縁膜の比誘電率が低下しているの
で、バルクシリコン基板に形成されたＭＯＳトランジス
タにおいて、隣り合う素子から素子分離絶縁膜を通過し
てＭＯＳトランジスタのチャネル領域に及ぶ電界は弱く
なり、チャネル領域の端縁部に電子が誘起されることが
抑制され、ＭＯＳトランジスタのチャネルの端縁部にお
いて電流リークが発生することが抑制される。
よれば、素子分離絶縁膜の比誘電率が低下しているの
で、バルクシリコン基板に形成されたＭＯＳトランジス
タにおいて、隣り合う素子から素子分離絶縁膜を通過し
てＭＯＳトランジスタのチャネル領域に及ぶ電界は弱く
なり、チャネル領域の端縁部に電子が誘起されることが
抑制され、ＭＯＳトランジスタのチャネルの端縁部にお
いて電流リークが発生することが抑制される。
【０１８３】本発明に係る請求項７記載の半導体装置に
よれば、ＭＯＳトランジスタのチャネル領域の端縁部に
電子を誘起するのが、主として素子分離絶縁膜を通過し
てチャネル領域に及ぶ隣り合う素子から電界である場合
には、ＭＯＳトランジスタのチャネルの端縁部において
有効に電流リークを低減することができる。
よれば、ＭＯＳトランジスタのチャネル領域の端縁部に
電子を誘起するのが、主として素子分離絶縁膜を通過し
てチャネル領域に及ぶ隣り合う素子から電界である場合
には、ＭＯＳトランジスタのチャネルの端縁部において
有効に電流リークを低減することができる。
【０１８４】本発明に係る請求項８記載の半導体装置の
製造方法によれば、高ドーズＳＩＭＯＸにより全域に渡
ってフッ素を所定の濃度でほぼ均一に含有した埋め込み
酸化膜を有したＳＯＩ基板を得ることができ、ＤＩＢＬ
効果、ＭＯＳトランジスタのチャネルの端縁部における
電流リークを低減した半導体装置を得ることができる。
製造方法によれば、高ドーズＳＩＭＯＸにより全域に渡
ってフッ素を所定の濃度でほぼ均一に含有した埋め込み
酸化膜を有したＳＯＩ基板を得ることができ、ＤＩＢＬ
効果、ＭＯＳトランジスタのチャネルの端縁部における
電流リークを低減した半導体装置を得ることができる。
【０１８５】本発明に係る請求項９記載の半導体装置の
製造方法によれば、低ドーズＳＩＭＯＸにより全域に渡
ってフッ素を所定の濃度でほぼ均一に含有した埋め込み
酸化膜を有したＳＯＩ基板を得ることができ、ＤＩＢＬ
効果、ＭＯＳトランジスタのチャネルの端縁部における
電流リークを低減した半導体装置を得ることができる。
製造方法によれば、低ドーズＳＩＭＯＸにより全域に渡
ってフッ素を所定の濃度でほぼ均一に含有した埋め込み
酸化膜を有したＳＯＩ基板を得ることができ、ＤＩＢＬ
効果、ＭＯＳトランジスタのチャネルの端縁部における
電流リークを低減した半導体装置を得ることができる。
【０１８６】本発明に係る請求項１０記載の半導体装置
の製造方法によれば、ＳＩＭＯＸ技術により、全域に渡
ってフッ素を所定の濃度でほぼ均一に含有した埋め込み
酸化膜を簡便に提供できる。
の製造方法によれば、ＳＩＭＯＸ技術により、全域に渡
ってフッ素を所定の濃度でほぼ均一に含有した埋め込み
酸化膜を簡便に提供できる。
【０１８７】本発明に係る請求項１１記載の半導体装置
の製造方法によれば、スマートカット技術により全域に
渡ってフッ素を所定の濃度でほぼ均一に含有した埋め込
み酸化膜を有したＳＯＩ基板を得ることができ、ＤＩＢ
Ｌ効果、ＭＯＳトランジスタのチャネルの端縁部におけ
る電流リークを低減した半導体装置を得ることができ
る。
の製造方法によれば、スマートカット技術により全域に
渡ってフッ素を所定の濃度でほぼ均一に含有した埋め込
み酸化膜を有したＳＯＩ基板を得ることができ、ＤＩＢ
Ｌ効果、ＭＯＳトランジスタのチャネルの端縁部におけ
る電流リークを低減した半導体装置を得ることができ
る。
【０１８８】本発明に係る請求項１２記載の半導体装置
の製造方法によれば、スマートカット技術において、イ
オン注入により、全域に渡ってフッ素を所定の濃度でほ
ぼ均一に含有した埋め込み酸化膜を簡便に提供できる。
の製造方法によれば、スマートカット技術において、イ
オン注入により、全域に渡ってフッ素を所定の濃度でほ
ぼ均一に含有した埋め込み酸化膜を簡便に提供できる。
【０１８９】本発明に係る請求項１３および１４記載の
半導体装置の製造方法によれば、スマートカット技術に
おいて、イオン注入により、全域に渡ってフッ素を所定
の濃度でほぼ均一に含有した埋め込み酸化膜をより確実
に提供できる。
半導体装置の製造方法によれば、スマートカット技術に
おいて、イオン注入により、全域に渡ってフッ素を所定
の濃度でほぼ均一に含有した埋め込み酸化膜をより確実
に提供できる。
【０１９０】本発明に係る請求項１５記載の半導体装置
の製造方法によれば、スマートカット技術において、全
域に渡ってフッ素を所定の濃度でほぼ均一に含有した埋
め込み酸化膜を簡便に提供できる。
の製造方法によれば、スマートカット技術において、全
域に渡ってフッ素を所定の濃度でほぼ均一に含有した埋
め込み酸化膜を簡便に提供できる。
【０１９１】本発明に係る請求項１６記載の半導体装置
の製造方法によれば、ＥＬＴＲＡＮ技術により全域に渡
ってフッ素を所定の濃度でほぼ均一に含有した埋め込み
酸化膜を有したＳＯＩ基板を得ることができ、ＤＩＢＬ
効果、ＭＯＳトランジスタのチャネルの端縁部における
電流リークを低減した半導体装置を得ることができる。
の製造方法によれば、ＥＬＴＲＡＮ技術により全域に渡
ってフッ素を所定の濃度でほぼ均一に含有した埋め込み
酸化膜を有したＳＯＩ基板を得ることができ、ＤＩＢＬ
効果、ＭＯＳトランジスタのチャネルの端縁部における
電流リークを低減した半導体装置を得ることができる。
【０１９２】本発明に係る請求項１７記載の半導体装置
の製造方法によれば、ＥＬＴＲＡＮ技術において、イオ
ン注入により、全域に渡ってフッ素を所定の濃度でほぼ
均一に含有した埋め込み酸化膜を簡便に提供できる。
の製造方法によれば、ＥＬＴＲＡＮ技術において、イオ
ン注入により、全域に渡ってフッ素を所定の濃度でほぼ
均一に含有した埋め込み酸化膜を簡便に提供できる。
【０１９３】本発明に係る請求項１８および１９記載の
半導体装置の製造方法によれば、ＥＬＴＲＡＮ技術にお
いて、イオン注入により、全域に渡ってフッ素を所定の
濃度でほぼ均一に含有した埋め込み酸化膜をより確実に
提供できる。
半導体装置の製造方法によれば、ＥＬＴＲＡＮ技術にお
いて、イオン注入により、全域に渡ってフッ素を所定の
濃度でほぼ均一に含有した埋め込み酸化膜をより確実に
提供できる。
【０１９４】本発明に係る請求項２０記載の半導体装置
の製造方法によれば、ＥＬＴＲＡＮ技術において、全域
に渡ってフッ素を所定の濃度でほぼ均一に含有した埋め
込み酸化膜を得るための手法の他の例を提供できる。
の製造方法によれば、ＥＬＴＲＡＮ技術において、全域
に渡ってフッ素を所定の濃度でほぼ均一に含有した埋め
込み酸化膜を得るための手法の他の例を提供できる。
【０１９５】本発明に係る請求項２１記載の半導体装置
の製造方法によれば、通常のＳＯＩ基板におけるフッ素
を含有しない埋め込み酸化膜を、全域に渡ってフッ素を
所定の濃度でほぼ均一に含有した埋め込み酸化膜に簡便
に改変できる。
の製造方法によれば、通常のＳＯＩ基板におけるフッ素
を含有しない埋め込み酸化膜を、全域に渡ってフッ素を
所定の濃度でほぼ均一に含有した埋め込み酸化膜に簡便
に改変できる。
【０１９６】本発明に係る請求項２２および２３記載の
半導体装置の製造方法によれば、イオン注入により、全
域に渡ってフッ素を所定の濃度でほぼ均一に含有した埋
め込み酸化膜をより確実に提供できる。
半導体装置の製造方法によれば、イオン注入により、全
域に渡ってフッ素を所定の濃度でほぼ均一に含有した埋
め込み酸化膜をより確実に提供できる。
【図１】 本発明に係る実施の形態１のＭＯＳトランジ
スタの断面構成を示す図である。
スタの断面構成を示す図である。
【図２】 本発明に係る実施の形態１のＭＯＳトランジ
スタの埋め込み酸化膜中のフッ素濃度分布の一例を示す
図である。
スタの埋め込み酸化膜中のフッ素濃度分布の一例を示す
図である。
【図３】 本発明に係る実施の形態１のＭＯＳトランジ
スタの周辺部を含めた断面構成を示す図である。
スタの周辺部を含めた断面構成を示す図である。
【図４】 本発明に係る実施の形態１のＭＯＳトランジ
スタの平面構成を示す図である。
スタの平面構成を示す図である。
【図５】 本発明に係る実施の形態１のＭＯＳトランジ
スタの断面構成を示す図である。
スタの断面構成を示す図である。
【図６】 本発明に係る実施の形態１のＭＯＳトランジ
スタの変形例１の断面構成を示す図である。
スタの変形例１の断面構成を示す図である。
【図７】 本発明に係る実施の形態１のＭＯＳトランジ
スタの変形例２の断面構成を示す図である。
スタの変形例２の断面構成を示す図である。
【図８】 本発明に係る実施の形態１のＭＯＳトランジ
スタの変形例３の平面構成を示す図である。
スタの変形例３の平面構成を示す図である。
【図９】 本発明に係る実施の形態１のＭＯＳトランジ
スタの変形例３の断面構成を示す図である。
スタの変形例３の断面構成を示す図である。
【図１０】 本発明に係る実施の形態２のＭＯＳトラン
ジスタの断面構成を示す図である。
ジスタの断面構成を示す図である。
【図１１】 本発明に係る実施の形態２のＭＯＳトラン
ジスタの作用効果を説明する図である。
ジスタの作用効果を説明する図である。
【図１２】 本発明に係る実施の形態２のＭＯＳトラン
ジスタの製造工程を示す図である。
ジスタの製造工程を示す図である。
【図１３】 本発明に係る実施の形態２のＭＯＳトラン
ジスタの製造工程を示す図である。
ジスタの製造工程を示す図である。
【図１４】 本発明に係る実施の形態２のＭＯＳトラン
ジスタの製造工程を示す図である。
ジスタの製造工程を示す図である。
【図１５】 本発明に係る実施の形態２のＭＯＳトラン
ジスタの製造工程を示す図である。
ジスタの製造工程を示す図である。
【図１６】 本発明に係る実施の形態２のＭＯＳトラン
ジスタの製造工程を示す図である。
ジスタの製造工程を示す図である。
【図１７】 本発明に係る実施の形態２のＭＯＳトラン
ジスタの製造工程を示す図である。
ジスタの製造工程を示す図である。
【図１８】 本発明に係る実施の形態２のＭＯＳトラン
ジスタの製造工程を示す図である。
ジスタの製造工程を示す図である。
【図１９】 本発明に係る実施の形態２のＭＯＳトラン
ジスタの製造工程を示す図である。
ジスタの製造工程を示す図である。
【図２０】 本発明に係る実施の形態２のＭＯＳトラン
ジスタの製造工程を示す図である。
ジスタの製造工程を示す図である。
【図２１】 本発明に係る実施の形態２のＭＯＳトラン
ジスタの製造工程を示す図である。
ジスタの製造工程を示す図である。
【図２２】 本発明に係る実施の形態２のＭＯＳトラン
ジスタの製造工程を示す図である。
ジスタの製造工程を示す図である。
【図２３】 高ドーズＳＩＭＯＸによるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図２４】 高ドーズＳＩＭＯＸによるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図２５】 高ドーズＳＩＭＯＸによるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図２６】 高ドーズＳＩＭＯＸによるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図２７】 高ドーズＳＩＭＯＸによるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図２８】 高ドーズＳＩＭＯＸによるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図２９】 低ドーズＳＩＭＯＸによるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図３０】 低ドーズＳＩＭＯＸによるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図３１】 低ドーズＳＩＭＯＸによるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図３２】 低ドーズＳＩＭＯＸによるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図３３】 低ドーズＳＩＭＯＸによるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図３４】 低ドーズＳＩＭＯＸによるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図３５】 低ドーズＳＩＭＯＸによるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図３６】 低ドーズＳＩＭＯＸによるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図３７】 スマートカット技術によるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図３８】 スマートカット技術によるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図３９】 スマートカット技術によるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図４０】 スマートカット技術によるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図４１】 スマートカット技術によるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図４２】 スマートカット技術によるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図４３】 スマートカット技術によるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図４４】 スマートカット技術によるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図４５】 スマートカット技術によるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図４６】 スマートカット技術によるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図４７】 スマートカット技術によるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図４８】 スマートカット技術によるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図４９】 ＥＬＴＲＡＮ技術によるＳＯＩ基板の製造
工程を示す図である。
工程を示す図である。
【図５０】 ＥＬＴＲＡＮ技術によるＳＯＩ基板の製造
工程を示す図である。
工程を示す図である。
【図５１】 ＥＬＴＲＡＮ技術によるＳＯＩ基板の製造
工程を示す図である。
工程を示す図である。
【図５２】 ＥＬＴＲＡＮ技術によるＳＯＩ基板の製造
工程を示す図である。
工程を示す図である。
【図５３】 ＥＬＴＲＡＮ技術によるＳＯＩ基板の製造
工程を示す図である。
工程を示す図である。
【図５４】 ＥＬＴＲＡＮ技術によるＳＯＩ基板の製造
工程を示す図である。
工程を示す図である。
【図５５】 ＥＬＴＲＡＮ技術によるＳＯＩ基板の製造
工程を示す図である。
工程を示す図である。
【図５６】 本発明に係る実施の形態４のＭＯＳトラン
ジスタの製造工程を示す図である。
ジスタの製造工程を示す図である。
【図５７】 本発明に係る実施の形態４のＭＯＳトラン
ジスタの製造工程を示す図である。
ジスタの製造工程を示す図である。
【図５８】 本発明に係る実施の形態４のＭＯＳトラン
ジスタの製造工程を示す図である。
ジスタの製造工程を示す図である。
【図５９】 本発明に係る実施の形態４のＭＯＳトラン
ジスタの製造工程を示す図である。
ジスタの製造工程を示す図である。
【図６０】 本発明に係る実施の形態４のＭＯＳトラン
ジスタの製造工程を示す図である。
ジスタの製造工程を示す図である。
【図６１】 本発明に係る実施の形態４のＭＯＳトラン
ジスタの製造工程を示す図である。
ジスタの製造工程を示す図である。
【図６２】 本発明に係る実施の形態４のＭＯＳトラン
ジスタの製造工程を示す図である。
ジスタの製造工程を示す図である。
【図６３】 本発明に係る実施の形態４のＭＯＳトラン
ジスタの製造工程を示す図である。
ジスタの製造工程を示す図である。
【図６４】 本発明に係る実施の形態４のＭＯＳトラン
ジスタの製造工程を示す図である。
ジスタの製造工程を示す図である。
【図６５】 従来のＳＯＩ基板に形成されたＭＯＳトラ
ンジスタの断面構成を示す図である。
ンジスタの断面構成を示す図である。
【図６６】 従来のＳＯＩ基板に形成されたＭＯＳトラ
ンジスタの問題点を説明する図である。
ンジスタの問題点を説明する図である。
【図６７】 従来のＳＯＩ基板に形成されたＭＯＳトラ
ンジスタの平面構成を示す図である。
ンジスタの平面構成を示す図である。
【図６８】 従来のＳＯＩ基板に形成されたＭＯＳトラ
ンジスタの問題点を説明する図である。
ンジスタの問題点を説明する図である。
２ シリコン基板、４ ＳＯＩ層、５ ドレイン領域、
６ ソース領域、７チャネル領域、１０ ＳＯＩ基板、
３１，３２ 埋め込み酸化膜、ＩＲ，ＩＲ１，ＩＲ２
素子分離絶縁膜、３２１，３２２ フッ素含有領域、３
２３ 通常領域。
６ ソース領域、７チャネル領域、１０ ＳＯＩ基板、
３１，３２ 埋め込み酸化膜、ＩＲ，ＩＲ１，ＩＲ２
素子分離絶縁膜、３２１，３２２ フッ素含有領域、３
２３ 通常領域。
フロントページの続き (72)発明者 山口 泰男 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F110 AA06 AA30 CC02 DD05 DD12 DD13 DD24 DD30 EE09 FF02 FF23 GG02 GG12 HJ01 HJ13 HL02 HL03 HM15 NN02 NN23 NN25 NN40 NN77
Claims (23)
- 【請求項１】 シリコン基板と、前記シリコン基板上に
形成されたフッ素を含有する埋め込み酸化膜と、前記埋
め込み酸化膜上に形成されたＳＯＩ層とを有するＳＯＩ
基板と、 前記ＳＯＩ層上に形成された半導体素子とを備え、 前記埋め込み酸化膜は、全域に渡ってフッ素を所定の濃
度でほぼ均一に含有することを特徴とする半導体装置。 - 【請求項２】 前記半導体素子はＭＯＳＦＥＴである、
請求項１記載の半導体装置。 - 【請求項３】 前記半導体素子はＭＯＳＦＥＴであっ
て、 前記ＭＯＳＦＥＴは、チャネルが形成されるチャネル領
域と、該チャネル領域を間に挟んで形成されたドレイン
領域およびソース領域とを前記ＳＯＩ層中に有し、 前記埋め込み酸化膜は、 前記ドレイン領域およびソース領域の下部に対応した領
域に形成され、全域に渡ってフッ素を所定の濃度でほぼ
均一に含有した第１および第２のフッ素含有領域と、 前記チャネル領域の下部に対応した領域に形成され、フ
ッ素を含有しない通常領域とを有する、請求項１記載の
半導体装置。 - 【請求項４】 前記フッ素の所定の濃度の最大値は、１
×１０19〜１×１０ 22ｃｍ-3の範囲の何れかの濃度であ
る、請求項２または請求項３記載の半導体装置。 - 【請求項５】 前記ＭＯＳＦＥＴの周囲の前記ＳＯＩ層
中に形成され、前記ＳＯＩ層の主面表面から、前記埋め
込み酸化膜の主面表面に達する素子分離絶縁膜をさらに
備え、 前記素子分離絶縁膜はフッ素を含有する、請求項２また
は請求項３記載の半導体装置。 - 【請求項６】 シリコン基板と、 前記シリコン基板上に形成されたＭＯＳＦＥＴと、 前記ＭＯＳＦＥＴの周囲の前記シリコン基板の主面表面
内に形成された素子分離絶縁膜とを備え、 前記素子分離絶縁膜は、フッ素を含有することを特徴と
する半導体装置。 - 【請求項７】 シリコン基板と、前記シリコン基板上に
形成されたフッ素を含有する埋め込み酸化膜と、前記埋
め込み酸化膜上に形成されたＳＯＩ層とを有するＳＯＩ
基板と、 前記ＳＯＩ層上に形成されたＭＯＳＦＥＴと、 前記ＭＯＳＦＥＴの周囲の前記ＳＯＩ層中に形成され、
前記ＳＯＩ層の主面表面から、前記埋め込み酸化膜の主
面表面に達する素子分離絶縁膜とを備え、 前記素子分離絶縁は、フッ素を含有することを特徴とす
る半導体装置。 - 【請求項８】 シリコン基板と、前記シリコン基板上に
形成されたフッ素を含有する埋め込み酸化膜と、前記埋
め込み酸化膜上に形成されたＳＯＩ層とを有するＳＯＩ
基板と、前記ＳＯＩ層上に形成されたＭＯＳＦＥＴとを
備えた半導体装置の製造方法であって、 (ａ)前記シリコン基板に１×１０17〜２×１０18ｃｍ-2
のドーズ量となるように酸素イオン注入を行う工程と、 (ｂ)前記シリコン基板に、前記酸素イオンの飛程と同じ
飛程で、１×１０14〜１×１０19ｃｍ-2のドーズ量とな
るようにフッ素イオン注入を行う工程と、 (ｃ)１０００〜１３５０℃の温度条件で熱処理を行い、
イオン注入された酸素およびフッ素を拡散させて、全域
に渡ってフッ素を所定の濃度でほぼ均一に含有する前記
埋め込み酸化膜を形成する工程とを備える、半導体装置
の製造方法。 - 【請求項９】 シリコン基板と、前記シリコン基板上に
形成されたフッ素を含有する埋め込み酸化膜と、前記埋
め込み酸化膜上に形成されたＳＯＩ層とを有するＳＯＩ
基板と、前記ＳＯＩ層上に形成されたＭＯＳＦＥＴとを
備えた半導体装置の製造方法であって、 (ａ)前記シリコン基板に４×１０17ｃｍ-2程度のドーズ
量となるように酸素イオン注入を行う工程と、 (ｂ)前記シリコン基板に、前記酸素イオンの飛程と同じ
飛程で、１×１０14〜１×１０19ｃｍ-2のドーズ量とな
るようにフッ素イオン注入を行う工程と、 (ｃ)１０００〜１３５０℃の温度条件で酸化処理を行
い、イオン注入された酸素およびフッ素を拡散させて、
全域に渡ってフッ素を所定の濃度でほぼ均一に含有する
前記埋め込み酸化膜を形成するとともに、前記シリコン
基板の表面に酸化膜を形成する工程とを備える、半導体
装置の製造方法。 - 【請求項１０】 前記工程(ｂ)は、 前記埋め込み酸化膜の上部よりの位置を想定して、当該
位置にフッ素イオンを注入する工程と、 前記埋め込み酸化膜の下部よりの位置を想定して、当該
位置にフッ素イオンを注入する工程とを含む、請求項８
または請求項９記載の半導体装置の製造方法。 - 【請求項１１】 シリコン基板と、前記シリコン基板上
に形成されたフッ素を含有する埋め込み酸化膜と、前記
埋め込み酸化膜上に形成されたＳＯＩ層とを有するＳＯ
Ｉ基板と、前記ＳＯＩ層上に形成されたＭＯＳＦＥＴと
を備えた半導体装置の製造方法であって、 (ａ)前記シリコン基板とは別個の貼り合わせ用シリコン
基板を準備し、該貼り合わせ用シリコン基板の主面上に
全域に渡ってフッ素を所定の濃度でほぼ均一に含有する
埋め込み酸化膜を形成する工程と、 (ｂ)前記埋め込み酸化膜と前記貼り合わせ用シリコン基
板との界面よりも深い位置に、１×１０16〜１×１０17
ｃｍ-2のドーズ量となるように水素イオン注入を行って
欠陥層を形成する工程と、 (ｃ)前記貼り合わせ用シリコン基板の前記埋め込み酸化
膜が形成された主面と、前記シリコン基板の主面とが対
面するように前記貼り合わせ用シリコン基板と前記シリ
コン基板とを貼り合わせる工程と、 (ｄ)４００〜７００℃の温度条件で熱処理を行い、前記
欠陥層を境にして前記貼り合わせ用シリコン基板の前記
埋め込み酸化膜とは反対側の部分を剥離して、前記ＳＯ
Ｉ基板を形成する工程とを備える、半導体装置の製造方
法。 - 【請求項１２】 前記工程(ａ)は、 (ａ−１)前記貼り合わせ用シリコン基板の主面上に酸化
膜を形成する工程と、 (ａ−２)前記酸化膜に１×１０14〜１×１０19ｃｍ-2の
ドーズ量となるようにフッ素イオン注入を行う工程と、 (ａ−３)１０００〜１３５０℃の温度条件で熱処理を行
い、イオン注入されたフッ素を全域に渡って均一に拡散
させる工程とを含む、請求項１１記載の半導体装置の製
造方法。 - 【請求項１３】 前記工程(ａ−２)は、 前記酸化膜の中心部にフッ素イオンを注入する工程を含
む、請求項１２記載の半導体装置の製造方法。 - 【請求項１４】 前記工程(ａ−２)は、 前記酸化膜の上部よりの位置にフッ素イオンを注入する
工程と、 前記酸化膜の下部よりの位置にフッ素イオンを注入する
工程とを含む、請求項１２記載の半導体装置の製造方
法。 - 【請求項１５】 前記工程(ａ)は、フッ素を含んだ反応
性ガスを使用するＣＶＤ法により前記埋め込み酸化膜を
形成する工程を含む、請求項１１記載の半導体装置の製
造方法。 - 【請求項１６】 シリコン基板と、前記シリコン基板上
に形成されたフッ素を含有する埋め込み酸化膜と、前記
埋め込み酸化膜上に形成されたＳＯＩ層とを有するＳＯ
Ｉ基板と、前記ＳＯＩ層上に形成されたＭＯＳＦＥＴと
を備えた半導体装置の製造方法であって、 (ａ)前記シリコン基板とは別個の貼り合わせ用シリコン
基板を準備し、該貼り合わせ用シリコン基板の主面上に
陽極化成処理により多孔質シリコン層を形成する工程
と、 (ｂ)前記多孔質シリコン層上にシリコン単結晶層をエピ
タキシャル成長させ、エピタキシャル層を形成する工程
と、 (ｃ)前記エピタキシャル層上に全域に渡ってフッ素を所
定の濃度でほぼ均一に含有する埋め込み酸化膜を形成す
る工程と、 (ｄ)前記貼り合わせ用シリコン基板の前記埋め込み酸化
膜が形成された主面と、前記シリコン基板の主面とが対
面するように前記貼り合わせ用シリコン基板と前記シリ
コン基板とを貼り合わせる工程と、 (ｅ)前記多孔質シリコン層を境にして前記貼り合わせ用
シリコン基板の前記埋め込み酸化膜とは反対側の部分を
除去した後、前記多孔質シリコン層を除去して前記ＳＯ
Ｉ基板を形成する工程とを備える、半導体装置の製造方
法。 - 【請求項１７】 前記工程(ｃ)は、 (ｃ−１)前記貼り合わせ用シリコン基板の主面上に酸化
膜を形成する工程と、(ｃ−２)前記酸化膜に１×１０14
〜１×１０19ｃｍ-2のドーズ量となるようにフッ素イオ
ン注入を行う工程と、 (ｃ−３)１０００〜１３５０℃の温度条件で熱処理を行
い、イオン注入されたフッ素を全域に渡って均一に拡散
させる工程とを含む、請求項１６記載の半導体装置の製
造方法。 - 【請求項１８】 前記工程(ｃ−２)は、 前記酸化膜の中心部にフッ素イオンを注入する工程を含
む、請求項１７記載の半導体装置の製造方法。 - 【請求項１９】 前記工程(ｃ−２)は、 前記酸化膜の上部よりの位置にフッ素イオンを注入する
工程と、 前記酸化膜の下部よりの位置にフッ素イオンを注入する
工程とを含む、請求項１７記載の半導体装置の製造方
法。 - 【請求項２０】 前記工程(ａ)は、フッ素を含んだ反応
性ガスを使用するＣＶＤ法により前記埋め込み酸化膜を
形成する工程を含む、請求項１６記載の半導体装置の製
造方法。 - 【請求項２１】 シリコン基板と、前記シリコン基板上
に形成されたフッ素を含有する埋め込み酸化膜と、前記
埋め込み酸化膜上に形成されたＳＯＩ層とを有するＳＯ
Ｉ基板と、前記ＳＯＩ層上に形成されたＭＯＳＦＥＴと
を備えた半導体装置の製造方法であって、 (ａ)前記シリコン基板上に形成されたフッ素を含有しな
い埋め込み酸化膜と、前記フッ素を含有しない埋め込み
酸化膜上に形成された前記ＳＯＩ層とを有する通常のＳ
ＯＩ基板を準備する工程と、 (ｂ)前記フッ素を含有しない埋め込み酸化膜に１×１０
14〜１×１０19ｃｍ-2のドーズ量となるようにフッ素イ
オン注入を行う工程と、 (ｃ)１０００〜１３５０℃の温度条件で熱処理を行い、
イオン注入されたフッ素を全域に渡って均一に拡散さ
せ、前記フッ素を含有しない埋め込み酸化膜をフッ素を
含有した前記埋め込み酸化膜とする工程と、を備える半
導体装置の製造方法。 - 【請求項２２】 前記工程(ｂ)は、 前記フッ素を含有しない埋め込み酸化膜の中心部にフッ
素イオンを注入する工程を含む、請求項２１記載の半導
体装置の製造方法。 - 【請求項２３】 前記工程(ｂ)は、 前記フッ素を含有しない埋め込み酸化膜の上部よりの位
置にフッ素イオンを注入する工程と、 前記フッ素を含有しない埋め込み酸化膜の下部よりの位
置にフッ素イオンを注入する工程とを含む、請求項２１
記載の半導体装置の製造方法。
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