JPH05217822A - シリコンオンインシュレータ基板の製造方法 - Google Patents
シリコンオンインシュレータ基板の製造方法Info
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- JPH05217822A JPH05217822A JP2223792A JP2223792A JPH05217822A JP H05217822 A JPH05217822 A JP H05217822A JP 2223792 A JP2223792 A JP 2223792A JP 2223792 A JP2223792 A JP 2223792A JP H05217822 A JPH05217822 A JP H05217822A
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Abstract
(57)【要約】
【目的】 シリコンオンインシュレータ基板の製造方法
の改良に関し、界面準位の少ないＳＯＩ基板の製造方法
を提供することを目的とする。 【構成】 第１の半導体ウェーハ１上に絶縁膜２を形成
し、絶縁膜２の形成された第１の半導体ウェーハ１上に
第２の半導体ウェーハ３を重ね合わせ、熱処理をなして
相互に接着する工程を有するシリコンオンインシュレー
タ基板の製造方法において、第１の半導体ウェーハ１上
に第２の半導体ウェーハ３を重ね合わせる工程に先立
ち、絶縁膜２または第２の半導体ウェーハ３にフッ素イ
オンをイオン注入し、熱処理工程は１０００℃の温度に
おいてなすか、または、第２の半導体ウェーハ３をフッ
酸を使用して洗浄し、熱処理工程は４５０℃の温度にお
いてなすように構成する。
の改良に関し、界面準位の少ないＳＯＩ基板の製造方法
を提供することを目的とする。 【構成】 第１の半導体ウェーハ１上に絶縁膜２を形成
し、絶縁膜２の形成された第１の半導体ウェーハ１上に
第２の半導体ウェーハ３を重ね合わせ、熱処理をなして
相互に接着する工程を有するシリコンオンインシュレー
タ基板の製造方法において、第１の半導体ウェーハ１上
に第２の半導体ウェーハ３を重ね合わせる工程に先立
ち、絶縁膜２または第２の半導体ウェーハ３にフッ素イ
オンをイオン注入し、熱処理工程は１０００℃の温度に
おいてなすか、または、第２の半導体ウェーハ３をフッ
酸を使用して洗浄し、熱処理工程は４５０℃の温度にお
いてなすように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、シリコンオンインシュ
レータ基板（以下、ＳＯＩ基板と云う。）の製造方法の
改良に関する。
レータ基板（以下、ＳＯＩ基板と云う。）の製造方法の
改良に関する。
【０００２】
【従来の技術】図６に示すように、第１のシリコンウェ
ーハ１の表面を熱酸化して酸化膜２を形成した後、図７
に示すように、第１のシリコンウェーハ１に形成された
酸化膜２上に第２のシリコンウェーハ３を重ね合わせて
熱処理を施し、相互に接着する。次いで、第２のシリコ
ンウェーハ３を研磨して薄膜化し、この薄膜化された第
２のシリコンウェーハ３を素子形成用のシリコン活性層
とし、第１のシリコンウェーハ１を支持基板とするＳＯ
Ｉ基板を形成する。
ーハ１の表面を熱酸化して酸化膜２を形成した後、図７
に示すように、第１のシリコンウェーハ１に形成された
酸化膜２上に第２のシリコンウェーハ３を重ね合わせて
熱処理を施し、相互に接着する。次いで、第２のシリコ
ンウェーハ３を研磨して薄膜化し、この薄膜化された第
２のシリコンウェーハ３を素子形成用のシリコン活性層
とし、第１のシリコンウェーハ１を支持基板とするＳＯ
Ｉ基板を形成する。
【０００３】ＳＯＩ基板は素子間分離が容易であり、ま
た、基板容量の減少、耐放射線特性の向上等の優れた特
徴を有しており、ＬＳＩへの適用が期待されている。
た、基板容量の減少、耐放射線特性の向上等の優れた特
徴を有しており、ＬＳＩへの適用が期待されている。
【０００４】
【発明が解決しようとする課題】酸化膜２とシリコン活
性層３との界面に界面準位ができて、シリコン活性層３
に形成される半導体デバイスの電気的特性に悪影響を与
えることがある。
性層３との界面に界面準位ができて、シリコン活性層３
に形成される半導体デバイスの電気的特性に悪影響を与
えることがある。
【０００５】この界面準位は、界面におけるシリコンの
ダングリングボンドに起因してできるものであり、この
結晶欠陥の構造についてはＥＳＲ（電子スピン共鳴）を
使用して種々研究されており、Ｐｂセンターと命名され
ている。
ダングリングボンドに起因してできるものであり、この
結晶欠陥の構造についてはＥＳＲ（電子スピン共鳴）を
使用して種々研究されており、Ｐｂセンターと命名され
ている。
【０００６】本発明の目的は、この欠点を解消すること
にあり、界面準位の少ないＳＯＩ基板の製造方法を提供
することにある。
にあり、界面準位の少ないＳＯＩ基板の製造方法を提供
することにある。
【０００７】
【課題を解決するための手段】上記の目的は、第１の半
導体ウェーハ（１）上に絶縁膜（２）を形成し、この絶
縁膜（２）の形成された前記の第１の半導体ウェーハ
（１）上に第２の半導体ウェーハ（３）を重ね合わせ、
熱処理をなして相互に接着する工程を有するシリコンオ
ンインシュレータ基板の製造方法において、前記の絶縁
膜（２）の形成された前記の第１の半導体ウェーハ
（１）上に前記の第２の半導体ウェーハ（３）を重ね合
わせる工程に先立ち、前記の絶縁膜（２）にフッ素イオ
ンをイオン注入する工程を有し、前記の熱処理工程は１
０００℃の温度においてなすか、または、前記の第２の
半導体ウェーハ（３）にフッ素イオンをイオン注入する
工程を有し、前記の熱処理工程は１０００℃の温度にお
いてなすか、または、前記の第２の半導体ウェーハ
（３）をフッ酸を使用して洗浄する工程を有し、前記の
熱処理工程は４５０℃の温度においてなすシリコンオン
インシュレータ基板の製造方法によって達成される。
導体ウェーハ（１）上に絶縁膜（２）を形成し、この絶
縁膜（２）の形成された前記の第１の半導体ウェーハ
（１）上に第２の半導体ウェーハ（３）を重ね合わせ、
熱処理をなして相互に接着する工程を有するシリコンオ
ンインシュレータ基板の製造方法において、前記の絶縁
膜（２）の形成された前記の第１の半導体ウェーハ
（１）上に前記の第２の半導体ウェーハ（３）を重ね合
わせる工程に先立ち、前記の絶縁膜（２）にフッ素イオ
ンをイオン注入する工程を有し、前記の熱処理工程は１
０００℃の温度においてなすか、または、前記の第２の
半導体ウェーハ（３）にフッ素イオンをイオン注入する
工程を有し、前記の熱処理工程は１０００℃の温度にお
いてなすか、または、前記の第２の半導体ウェーハ
（３）をフッ酸を使用して洗浄する工程を有し、前記の
熱処理工程は４５０℃の温度においてなすシリコンオン
インシュレータ基板の製造方法によって達成される。
【０００８】
【作用】第１のシリコンウェーハ１に形成された絶縁膜
２にフッ素イオンをイオン注入した後に第２のシリコン
ウェーハ３を重ね合わせて熱処理を施すと、絶縁膜２と
の界面におけるシリコンのダングリングボンドがイオン
注入されたフッ素によってターミネイトされ、絶縁膜２
と第２のシリコンウェーハ３との界面に界面準位ができ
ない。なお、絶縁膜２にフッ素イオンをイオン注入する
のに代えて、第２のシリコンウェーハ３の方にフッ素イ
オンをイオン注入しておいても同様の結果が得られる。
２にフッ素イオンをイオン注入した後に第２のシリコン
ウェーハ３を重ね合わせて熱処理を施すと、絶縁膜２と
の界面におけるシリコンのダングリングボンドがイオン
注入されたフッ素によってターミネイトされ、絶縁膜２
と第２のシリコンウェーハ３との界面に界面準位ができ
ない。なお、絶縁膜２にフッ素イオンをイオン注入する
のに代えて、第２のシリコンウェーハ３の方にフッ素イ
オンをイオン注入しておいても同様の結果が得られる。
【０００９】また、第２のシリコンウェーハ３をフッ酸
を使用して洗浄してから第１のシリコンウェーハ１と重
ね合わせて接着すると、第２のシリコンウェーハ３の表
面のダングリングボンドが水素でターミネイトされて界
面準位はできない。
を使用して洗浄してから第１のシリコンウェーハ１と重
ね合わせて接着すると、第２のシリコンウェーハ３の表
面のダングリングボンドが水素でターミネイトされて界
面準位はできない。
【００１０】
【実施例】以下、図面を参照して、本発明の三つの実施
例に係るシリコンオンインシュレータ基板の製造方法に
ついて説明する。
例に係るシリコンオンインシュレータ基板の製造方法に
ついて説明する。
【００１１】第１実施例 図１に示すように、第１のシリコンウェーハ１の表面を
熱酸化して５００Å厚の酸化膜２を形成し、この酸化膜
２にフッ素イオンを加速電圧８０ＫｅＶ、ドーズ量１×
１０15cm-2をもってイオン注入する。
熱酸化して５００Å厚の酸化膜２を形成し、この酸化膜
２にフッ素イオンを加速電圧８０ＫｅＶ、ドーズ量１×
１０15cm-2をもってイオン注入する。
【００１２】図２に示すように、酸化膜２の形成された
第１のシリコンウェーハ１上に第２のシリコンウェーハ
３を重ね合わせ、１０００℃の温度で熱処理を施して相
互に接着した後、第２のシリコンウェーハ３を研磨して
薄膜化する。
第１のシリコンウェーハ１上に第２のシリコンウェーハ
３を重ね合わせ、１０００℃の温度で熱処理を施して相
互に接着した後、第２のシリコンウェーハ３を研磨して
薄膜化する。
【００１３】図３に、注入されたフッ素の深さ方向の分
布をＳＩＭＳを使用して測定した結果を示す。この測定
結果は、第２のシリコンウェーハ３に接する領域の酸化
膜２にフッ素が偏析していることを示している。
布をＳＩＭＳを使用して測定した結果を示す。この測定
結果は、第２のシリコンウェーハ３に接する領域の酸化
膜２にフッ素が偏析していることを示している。
【００１４】図４に、ＥＳＲを使用してＰｂセンターの
有無を測定した結果を示す。酸化膜２にフッ素イオンを
イオン注入しない場合には、同図のグラフ（ｂ）に示す
ように、Ｐｂセンターの存在を示す特異な波形が観測さ
れ、また、フッ素イオンをイオン注入した場合には、同
図のグラフ（ａ）に示すように、Ｐｂセンターの存在を
示す特異な波形がなくなって、Ｐｂセンターがターミネ
イトされていることが確認された。
有無を測定した結果を示す。酸化膜２にフッ素イオンを
イオン注入しない場合には、同図のグラフ（ｂ）に示す
ように、Ｐｂセンターの存在を示す特異な波形が観測さ
れ、また、フッ素イオンをイオン注入した場合には、同
図のグラフ（ａ）に示すように、Ｐｂセンターの存在を
示す特異な波形がなくなって、Ｐｂセンターがターミネ
イトされていることが確認された。
【００１５】図５に、フッ素イオンのドーズ量とＰｂセ
ンター濃度及びフッ素濃度との関係を示す。フッ素イオ
ンのドーズ量が増加するとフッ素濃度は上昇し、Ｐｂセ
ンターの濃度は減少する。
ンター濃度及びフッ素濃度との関係を示す。フッ素イオ
ンのドーズ量が増加するとフッ素濃度は上昇し、Ｐｂセ
ンターの濃度は減少する。
【００１６】第２実施例 第２のシリコンウェーハ３側にフッ素イオンをイオン注
入しておいて酸化膜２の形成された第１のシリコンウェ
ーハ１と重ね合わせ、１０００℃の温度で熱処理を施し
て接着する。この場合にも、第１実施例と同様の結果が
得られた。
入しておいて酸化膜２の形成された第１のシリコンウェ
ーハ１と重ね合わせ、１０００℃の温度で熱処理を施し
て接着する。この場合にも、第１実施例と同様の結果が
得られた。
【００１７】第３実施例 第２のシリコンウェーハ３をフッ酸を使用して洗浄した
後酸化膜２の形成された第１のシリコンウェーハ１と重
ね合わせ、４５０℃の温度で熱処理を施して接着する。
この場合にも、第１実施例と同様の結果が得られた。
後酸化膜２の形成された第１のシリコンウェーハ１と重
ね合わせ、４５０℃の温度で熱処理を施して接着する。
この場合にも、第１実施例と同様の結果が得られた。
【００１８】
【発明の効果】以上説明したとおり、本発明に係るシリ
コンオンインシュレータ基板の製造方法においては、第
１の半導体ウェーハ上に形成された絶縁膜、もしくは、
第２の半導体ウェーハにフッ素イオンをイオン注入する
か、または、第２の半導体ウェーハをフッ酸を使用して
洗浄することによって絶縁膜に接するシリコンのダング
リングボンドがフッ素または水素によってターミネイト
されるので、界面準位の少ないＳＯＩ基板を製造するこ
とができ、このＳＯＩ基板を使用して製造される半導体
デバイスの特性を安定化することができる。
コンオンインシュレータ基板の製造方法においては、第
１の半導体ウェーハ上に形成された絶縁膜、もしくは、
第２の半導体ウェーハにフッ素イオンをイオン注入する
か、または、第２の半導体ウェーハをフッ酸を使用して
洗浄することによって絶縁膜に接するシリコンのダング
リングボンドがフッ素または水素によってターミネイト
されるので、界面準位の少ないＳＯＩ基板を製造するこ
とができ、このＳＯＩ基板を使用して製造される半導体
デバイスの特性を安定化することができる。
【図１】本発明に係るＳＯＩ基板の製造工程図である。
【図２】本発明に係るＳＯＩ基板の製造工程図である。
【図３】イオン注入されたフッ素の濃度と界面からの距
離との関係を示すグラフである。
離との関係を示すグラフである。
【図４】ＥＳＲによるＰｂセンターの観測グラフであ
り、（ａ）はフッ素イオンが注入された場合であり、
（ｂ）はフッ素イオンが注入されない場合である。
り、（ａ）はフッ素イオンが注入された場合であり、
（ｂ）はフッ素イオンが注入されない場合である。
【図５】フッ素ドーズ量とＰｂセンター濃度及びフッ素
濃度との関係を示すグラフである。
濃度との関係を示すグラフである。
【図６】従来技術に係るＳＯＩ基板の製造工程図であ
る。
る。
【図７】従来技術に係るＳＯＩ基板の製造工程図であ
る。
る。
１ 第１の半導体ウェーハ（第１のシリコンウェー
ハ） ２ 絶縁膜（シリコン酸化膜） ３ 第２の半導体ウェーハ（第２のシリコンウェー
ハ）
ハ） ２ 絶縁膜（シリコン酸化膜） ３ 第２の半導体ウェーハ（第２のシリコンウェー
ハ）
Claims (3)
- 【請求項１】 第１の半導体ウェーハ（１）上に絶縁膜
（２）を形成し、 該絶縁膜（２）の形成された前記第１の半導体ウェーハ
（１）上に第２の半導体ウェーハ（３）を重ね合わせ、
熱処理をなして相互に接着する工程を有するシリコンオ
ンインシュレータ基板の製造方法において、 前記絶縁膜（２）の形成された前記第１の半導体ウェー
ハ（１）上に前記第２の半導体ウェーハ（３）を重ね合
わせる工程に先立ち、前記絶縁膜（２）にフッ素イオン
をイオン注入する工程を有し、前記熱処理工程は１００
０℃の温度においてなすことを特徴とするシリコンオン
インシュレータ基板の製造方法。 - 【請求項２】 第１の半導体ウェーハ（１）上に絶縁膜
（２）を形成し、 該絶縁膜（２）の形成された前記第１の半導体ウェーハ
（１）上に第２の半導体ウェーハ（３）を重ね合わせ、
熱処理をなして相互に接着する工程を有するシリコンオ
ンインシュレータ基板の製造方法において、 前記絶縁膜（２）の形成された前記第１の半導体ウェー
ハ（１）上に前記第２の半導体ウェーハ（３）を重ね合
わせる工程に先立ち、前記第２の半導体ウェーハ（３）
にフッ素イオンをイオン注入する工程を有し、前記熱処
理工程は１０００℃の温度においてなすことを特徴とす
るシリコンオンインシュレータ基板の製造方法。 - 【請求項３】 第１の半導体ウェーハ（１）上に絶縁膜
（２）を形成し、 該絶縁膜（２）の形成された前記第１の半導体ウェーハ
（１）上に第２の半導体ウェーハ（３）を重ね合わせ、
熱処理をなして相互に接着する工程を有するシリコンオ
ンインシュレータ基板の製造方法において、 前記絶縁膜（２）の形成された前記第１の半導体ウェー
ハ（１）上に前記第２の半導体ウェーハ（３）を重ね合
わせる工程に先立ち、前記第２の半導体ウェーハ（３）
をフッ酸を使用して洗浄する工程を有し、前記熱処理工
程は４５０℃の温度においてなすことを特徴とするシリ
コンオンインシュレータ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2223792A JPH05217822A (ja) | 1992-02-07 | 1992-02-07 | シリコンオンインシュレータ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2223792A JPH05217822A (ja) | 1992-02-07 | 1992-02-07 | シリコンオンインシュレータ基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05217822A true JPH05217822A (ja) | 1993-08-27 |
Family
ID=12077191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2223792A Withdrawn JPH05217822A (ja) | 1992-02-07 | 1992-02-07 | シリコンオンインシュレータ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05217822A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0801420A2 (en) * | 1996-04-08 | 1997-10-15 | Canon Kabushiki Kaisha | Method for production of a SOI substrate by hydrophobic washing and pasting and SOI substrate thereby produced |
| KR19980071448A (ko) * | 1997-02-26 | 1998-10-26 | 가나이 츠토무 | 반도체웨이퍼, 반도체웨이퍼의 제조방법, 반도체장치 및 반도체 장치의 제조방법 |
| DE19821999A1 (de) * | 1998-05-15 | 1999-11-18 | Siemens Ag | SOI-Halbleiteranordnung und Verfahren zur Herstellung derselben |
| JP2000299263A (ja) * | 1999-04-14 | 2000-10-24 | Seiko Epson Corp | シリコン系部材の固体接合方法 |
| US6249026B1 (en) | 1999-06-01 | 2001-06-19 | Mitsubishi Denki Kabushiki Kaisha | MOS Transistor with a buried oxide film containing fluorine |
| JP2009027150A (ja) * | 2007-06-20 | 2009-02-05 | Semiconductor Energy Lab Co Ltd | 半導体装置製造用基板及びその作製方法 |
-
1992
- 1992-02-07 JP JP2223792A patent/JPH05217822A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0801420A2 (en) * | 1996-04-08 | 1997-10-15 | Canon Kabushiki Kaisha | Method for production of a SOI substrate by hydrophobic washing and pasting and SOI substrate thereby produced |
| EP0801420A3 (en) * | 1996-04-08 | 1998-05-20 | Canon Kabushiki Kaisha | Method for production of a SOI substrate by hydrophobic washing and pasting and SOI substrate thereby produced |
| US6156624A (en) * | 1996-04-08 | 2000-12-05 | Canon Kabushiki Kaisha | Method for production of SOI substrate by pasting and SOI substrate |
| KR19980071448A (ko) * | 1997-02-26 | 1998-10-26 | 가나이 츠토무 | 반도체웨이퍼, 반도체웨이퍼의 제조방법, 반도체장치 및 반도체 장치의 제조방법 |
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| EP0964455A1 (de) * | 1998-05-15 | 1999-12-15 | Siemens Aktiengesellschaft | SOI-Halbleiteranordnung und Verfahren zur Herstellung derselben |
| JP2000299263A (ja) * | 1999-04-14 | 2000-10-24 | Seiko Epson Corp | シリコン系部材の固体接合方法 |
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| JP2009027150A (ja) * | 2007-06-20 | 2009-02-05 | Semiconductor Energy Lab Co Ltd | 半導体装置製造用基板及びその作製方法 |
| US8912624B2 (en) | 2007-06-20 | 2014-12-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor substrate and method for manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |