JP3217089B2 - Ｓｏｉウェハおよびその製造方法 - Google Patents
Ｓｏｉウェハおよびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Description
【０００１】
【産業上の利用分野】本発明は、酸化膜を形成した支持
基板とＳＯＩ（Silicon-On-Insulator) 層用基板とを張
り合わせたＳＯＩウェハおよびその製造方法に関する。
近年の半導体素子の高速化に伴い、浮遊容量を低減する
ことが要求されている。このため、支持基板の絶縁層
（酸化膜）上にＳｉ層を形成したＳＯＩウェハが用いら
れているが、重金属等のプロセス起因の不純物をゲッタ
リングする決定的な方法が未だ確立されていない。
基板とＳＯＩ（Silicon-On-Insulator) 層用基板とを張
り合わせたＳＯＩウェハおよびその製造方法に関する。
近年の半導体素子の高速化に伴い、浮遊容量を低減する
ことが要求されている。このため、支持基板の絶縁層
（酸化膜）上にＳｉ層を形成したＳＯＩウェハが用いら
れているが、重金属等のプロセス起因の不純物をゲッタ
リングする決定的な方法が未だ確立されていない。
【０００２】
【従来の技術】不純物のゲッタリングにはＩＧ（イント
リンシック・ゲッタリング）が用いられているが、素子
形成層の極めて薄いＳＯＩウェハでは、従来バルクシリ
コンで行われているＩＧ用欠陥層を形成することが困難
であるため、ゲッタリング・サイトを別に設ける必要が
ある。
リンシック・ゲッタリング）が用いられているが、素子
形成層の極めて薄いＳＯＩウェハでは、従来バルクシリ
コンで行われているＩＧ用欠陥層を形成することが困難
であるため、ゲッタリング・サイトを別に設ける必要が
ある。
【０００３】すなわち、バルクシリコンのＩＧの場合は
格子間酸素を除去したＤＺ（Denuded Zone) 層が約１０
μｍあるのに対し、張り合わせＳＯＩウェハのＳＯＩ層
は２μｍ（±０．３μｍ）程度しかなく、ＩＧ用欠陥層
を形成する余地がない。現状ではＳＯＩウェハを用いた
高速デバイスは開発段階であるため、歩留りが問題にさ
れることはない。しかし、ＳＯＩデバイスが量産化され
る段階になれば、複雑な工程を経るプロセスからの汚染
は無視できず、高いリーク電流による影響が深刻になる
のは明らかである。すなわち、現状ではプロセス起因の
汚染を除去する有効な方法がないため、リーク電流の増
大やライフタイムの低下を生じて、必然的に歩留りが低
くなるという問題が避けられない。
格子間酸素を除去したＤＺ（Denuded Zone) 層が約１０
μｍあるのに対し、張り合わせＳＯＩウェハのＳＯＩ層
は２μｍ（±０．３μｍ）程度しかなく、ＩＧ用欠陥層
を形成する余地がない。現状ではＳＯＩウェハを用いた
高速デバイスは開発段階であるため、歩留りが問題にさ
れることはない。しかし、ＳＯＩデバイスが量産化され
る段階になれば、複雑な工程を経るプロセスからの汚染
は無視できず、高いリーク電流による影響が深刻になる
のは明らかである。すなわち、現状ではプロセス起因の
汚染を除去する有効な方法がないため、リーク電流の増
大やライフタイムの低下を生じて、必然的に歩留りが低
くなるという問題が避けられない。
【０００４】
【発明が解決しようとする課題】本発明は、ＳＯＩ層が
薄くてもゲッタリング・サイトをＳＯＩ層／ＳｉＯ2 層
界面近傍に効率的に設けて、重金属等による素子領域の
汚染を低減したＳＯＩウェハおよびその製造方法を提供
することを目的とする。
薄くてもゲッタリング・サイトをＳＯＩ層／ＳｉＯ2 層
界面近傍に効率的に設けて、重金属等による素子領域の
汚染を低減したＳＯＩウェハおよびその製造方法を提供
することを目的とする。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のＳＯＩウェハは、支持基板上の酸化膜と
該酸化膜上のＳＯＩ層との界面に、炭素を核として酸素
が析出していることを特徴とする。本発明のＳＯＩウェ
ハは、支持基板上の酸化膜に炭素イオンを注入する工
程、該支持基板の該酸化膜表面にＳＯＩ層用基板を張り
合わせる工程、および該張り合わせ後、熱処理を行うこ
とにより、該酸化膜と該ＳＯＩ層用基板との界面に炭素
を核として酸素を析出させる工程を含むことを特徴とす
るＳＯＩウェハの製造方法によって製造される。
めに、本発明のＳＯＩウェハは、支持基板上の酸化膜と
該酸化膜上のＳＯＩ層との界面に、炭素を核として酸素
が析出していることを特徴とする。本発明のＳＯＩウェ
ハは、支持基板上の酸化膜に炭素イオンを注入する工
程、該支持基板の該酸化膜表面にＳＯＩ層用基板を張り
合わせる工程、および該張り合わせ後、熱処理を行うこ
とにより、該酸化膜と該ＳＯＩ層用基板との界面に炭素
を核として酸素を析出させる工程を含むことを特徴とす
るＳＯＩウェハの製造方法によって製造される。
【０００６】本発明のＳＯＩウェハはまた、Ｓｉウェハ
に炭素を高濃度でドーピングした後、その表面に酸化膜
を形成して支持基板を作製する工程、該支持基板の該酸
化膜表面にＳＯＩ層用基板を張り合わせる工程、および
該張り合わせ後、熱処理を行うことにより、該酸化膜と
該ＳＯＩ層用基板との界面に炭素を核として酸素を析出
させる工程を含むことを特徴とするＳＯＩウェハの製造
方法によっても製造される。
に炭素を高濃度でドーピングした後、その表面に酸化膜
を形成して支持基板を作製する工程、該支持基板の該酸
化膜表面にＳＯＩ層用基板を張り合わせる工程、および
該張り合わせ後、熱処理を行うことにより、該酸化膜と
該ＳＯＩ層用基板との界面に炭素を核として酸素を析出
させる工程を含むことを特徴とするＳＯＩウェハの製造
方法によっても製造される。
【０００７】
【作用】本発明のＳＯＩウェハの基本的構造を図１に示
す。同図において、ＳＯＩウェハ１０は、支持基板（Ｓ
ｉウェハ）１５の酸化膜（ＳｉＯ2 ）１４にＳＯＩ層１
１を張り合わせられて構成されている。酸化膜１４とＳ
ＯＩ層１１との界面には炭素１３を核とした酸素析出物
１２が存在している。
す。同図において、ＳＯＩウェハ１０は、支持基板（Ｓ
ｉウェハ）１５の酸化膜（ＳｉＯ2 ）１４にＳＯＩ層１
１を張り合わせられて構成されている。酸化膜１４とＳ
ＯＩ層１１との界面には炭素１３を核とした酸素析出物
１２が存在している。
【０００８】本発明のＳＯＩウェハ１０においては、上
記酸素析出物１２がＳＯＩ層１１に対してゲッタリング
作用を行う。図２に、本発明のＳＯＩウェハ上に形成し
たｎ−ｐ−ｎ構造のＭＯＳＦＥＴ２０の一例を示す。同
図にはＭＯＳＦＥＴ２０の構成部分のうち、図１のＳＯ
Ｉ層１１に形成したｎ−Ｓｉ層２２およびｐ−Ｓｉ層２
３とその上方のゲート電極２１とを示し、他は省略して
ある。このＭＯＳＦＥＴ２０を形成する過程で外部から
混入した重金属不純物２４は、ＳＯＩ層１１内に形成さ
れたｎ層２２およびｐ層２３と酸化膜１４との界面にあ
る酸素析出物２５によってゲッタリングされる。これに
より、デバイス素子領域の重金属不純物が低減し、リー
クが少なくなりので、歩留りを向上させることができ
る。
記酸素析出物１２がＳＯＩ層１１に対してゲッタリング
作用を行う。図２に、本発明のＳＯＩウェハ上に形成し
たｎ−ｐ−ｎ構造のＭＯＳＦＥＴ２０の一例を示す。同
図にはＭＯＳＦＥＴ２０の構成部分のうち、図１のＳＯ
Ｉ層１１に形成したｎ−Ｓｉ層２２およびｐ−Ｓｉ層２
３とその上方のゲート電極２１とを示し、他は省略して
ある。このＭＯＳＦＥＴ２０を形成する過程で外部から
混入した重金属不純物２４は、ＳＯＩ層１１内に形成さ
れたｎ層２２およびｐ層２３と酸化膜１４との界面にあ
る酸素析出物２５によってゲッタリングされる。これに
より、デバイス素子領域の重金属不純物が低減し、リー
クが少なくなりので、歩留りを向上させることができ
る。
【０００９】このように本発明のＳＯＩウェハはＳＯＩ
層と酸化膜層との界面にある酸素析出物によってゲッタ
リングを行うので、ＳＯＩ層の薄いＳＯＩウェハでもＩ
Ｇ機能を具備させることができる。ＳＯＩ層／酸化膜界
面の酸素析出物は、本発明によれば、下記（ａ）または
（ｂ）の方法により形成される。すなわち、（ａ）支持
基板の酸化膜中に予めイオン注入により炭素を導入し、
ＳＯＩ層用基板と張り合わせた後に熱処理することによ
り、上記酸化膜中に導入された炭素を核として酸素を析
出させるか、または（ｂ）支持基板に予め高濃度で炭素
をドープした後に酸化膜を形成し、ＳＯＩ層用基板と張
り合わせた後に熱処理することにより、上記ドープによ
り酸化膜中にも存在する炭素を核として酸素を析出させ
る。
層と酸化膜層との界面にある酸素析出物によってゲッタ
リングを行うので、ＳＯＩ層の薄いＳＯＩウェハでもＩ
Ｇ機能を具備させることができる。ＳＯＩ層／酸化膜界
面の酸素析出物は、本発明によれば、下記（ａ）または
（ｂ）の方法により形成される。すなわち、（ａ）支持
基板の酸化膜中に予めイオン注入により炭素を導入し、
ＳＯＩ層用基板と張り合わせた後に熱処理することによ
り、上記酸化膜中に導入された炭素を核として酸素を析
出させるか、または（ｂ）支持基板に予め高濃度で炭素
をドープした後に酸化膜を形成し、ＳＯＩ層用基板と張
り合わせた後に熱処理することにより、上記ドープによ
り酸化膜中にも存在する炭素を核として酸素を析出させ
る。
【００１０】本発明において、支持基板の酸化膜表面に
ＳＯＩ層用基板を張り合わせる方法は特に規定しない
が、一般的に静電圧着により行うのが適当である。ＳＯ
Ｉ層用基板として、表層酸素の外方拡散処理を施したチ
ョクラルスキー法Ｓｉウェハ（ＣＺ−Ｓｉウェハ）を用
いることができる。また、前記ＳＯＩ層用基板として、
フローティング・ゾーン法Ｓｉウェハ（ＦＺ−Ｓｉウェ
ハ）を用いることもできる。
ＳＯＩ層用基板を張り合わせる方法は特に規定しない
が、一般的に静電圧着により行うのが適当である。ＳＯ
Ｉ層用基板として、表層酸素の外方拡散処理を施したチ
ョクラルスキー法Ｓｉウェハ（ＣＺ−Ｓｉウェハ）を用
いることができる。また、前記ＳＯＩ層用基板として、
フローティング・ゾーン法Ｓｉウェハ（ＦＺ−Ｓｉウェ
ハ）を用いることもできる。
【００１１】あるいは、高濃度ドープＳｉウェハ上にＳ
ｉ層をエピタキシャル成長させて前記ＳＯＩ層用基板と
し、そのエピタキシャルＳｉ層側を前記酸化膜表面に張
り合わせることもできる。
ｉ層をエピタキシャル成長させて前記ＳＯＩ層用基板と
し、そのエピタキシャルＳｉ層側を前記酸化膜表面に張
り合わせることもできる。
【００１２】
【実施例】〔実施例１〕図３を参照して、本発明のＳＯ
Ｉウェハを製造する手順の一例を説明する。同図（ａ１
−１）および（ｂ１−１）において、ＳＯＩ層用Ｓｉウ
ェハ３１１と支持基板用Ｓｉウェハ３２１は、いずれも
ｐ型（１００）チョクラルスキー法Ｓｉウェハである。
張り合わせる表面は鏡面研磨して、平坦度をＲrms で
０．５ｎｍ以下にした。
Ｉウェハを製造する手順の一例を説明する。同図（ａ１
−１）および（ｂ１−１）において、ＳＯＩ層用Ｓｉウ
ェハ３１１と支持基板用Ｓｉウェハ３２１は、いずれも
ｐ型（１００）チョクラルスキー法Ｓｉウェハである。
張り合わせる表面は鏡面研磨して、平坦度をＲrms で
０．５ｎｍ以下にした。
【００１３】同図（ａ１−２）において、ＳＯＩ層用Ｓ
ｉウェハ３１１は、素子活性化領域３１２を無欠陥化す
るために、窒素雰囲気中で１１００℃・１時間の熱処理
を施してウェハ表層の格子間酸素を外方拡散した。同図
（ｂ１−２）において、支持基板用Ｓｉウェハ３２１
は、湿酸素雰囲気中で１１００℃・２時間の酸化処理を
行い、表面に厚さ１μｍの酸化膜３２２を形成した。
ｉウェハ３１１は、素子活性化領域３１２を無欠陥化す
るために、窒素雰囲気中で１１００℃・１時間の熱処理
を施してウェハ表層の格子間酸素を外方拡散した。同図
（ｂ１−２）において、支持基板用Ｓｉウェハ３２１
は、湿酸素雰囲気中で１１００℃・２時間の酸化処理を
行い、表面に厚さ１μｍの酸化膜３２２を形成した。
【００１４】同図（ｂ１−３）において、支持基板用Ｓ
ｉウェハ３２１の上記酸化膜３２２の張り合わせ面側
に、12Ｃ+ イオン３２３をエネルギー４ｋｅＶで注入し
た。ドーズ量は１×１０13cm-2、注入ピークＲｐは１０
ｎｍであった。同図（ｃ１−１）において、上記外方拡
散処理したＳＯＩ層用Ｓｉウェハ３１１／３１２を、上
記炭素イオン注入した支持基板用Ｓｉウェハ３２１の酸
化膜３２２’表面に、静電圧着により張り合わせて張合
体３３１とした。静電圧着は、両ウェハの張り合わせ面
を重ねて８００℃に加熱し、±１００〜５００Ｖのパル
ス電圧を印加した後、窒素雰囲気中で１１００℃・３０
分の熱処理を施すことによって行った。
ｉウェハ３２１の上記酸化膜３２２の張り合わせ面側
に、12Ｃ+ イオン３２３をエネルギー４ｋｅＶで注入し
た。ドーズ量は１×１０13cm-2、注入ピークＲｐは１０
ｎｍであった。同図（ｃ１−１）において、上記外方拡
散処理したＳＯＩ層用Ｓｉウェハ３１１／３１２を、上
記炭素イオン注入した支持基板用Ｓｉウェハ３２１の酸
化膜３２２’表面に、静電圧着により張り合わせて張合
体３３１とした。静電圧着は、両ウェハの張り合わせ面
を重ねて８００℃に加熱し、±１００〜５００Ｖのパル
ス電圧を印加した後、窒素雰囲気中で１１００℃・３０
分の熱処理を施すことによって行った。
【００１５】その後、張合体３３１に１１００℃・２時
間（第１段階）、６５０℃・４時間（第２段階）、およ
び１０００℃・１時間（第３段階）の３段階の熱処理を
施した。第１段階は張り合わせのためと、界面近傍のＳ
ｉに酸素を供給するため、第２段階は析出核形成のた
め、第３段階は析出核成長のための熱処理である。次に
同図（ｃ１−２）において、ＳＯＩ層が２０μｍになる
までＳＯＩ層用Ｓｉウェハ側を研削し、２μｍになるま
でメカノ・ケミカル研磨してＳＯＩウェハ３３２を完成
した。
間（第１段階）、６５０℃・４時間（第２段階）、およ
び１０００℃・１時間（第３段階）の３段階の熱処理を
施した。第１段階は張り合わせのためと、界面近傍のＳ
ｉに酸素を供給するため、第２段階は析出核形成のた
め、第３段階は析出核成長のための熱処理である。次に
同図（ｃ１−２）において、ＳＯＩ層が２０μｍになる
までＳＯＩ層用Ｓｉウェハ側を研削し、２μｍになるま
でメカノ・ケミカル研磨してＳＯＩウェハ３３２を完成
した。
【００１６】得られたＳＯＩウェハを用いてＴＥＧ（Te
st Element Group，テストデバイス）を作製しリーク電
流の出現頻度を測定した結果を図７に示す。同図には比
較のために、酸素析出物を形成しない従来のＳＯＩウェ
ハを用いた場合の結果も合わせて示した。同図の結果か
ら、本発明のＳＯＩウェハを用いることにより、従来に
比べてリーク電流が低下することが分かる。
st Element Group，テストデバイス）を作製しリーク電
流の出現頻度を測定した結果を図７に示す。同図には比
較のために、酸素析出物を形成しない従来のＳＯＩウェ
ハを用いた場合の結果も合わせて示した。同図の結果か
ら、本発明のＳＯＩウェハを用いることにより、従来に
比べてリーク電流が低下することが分かる。
【００１７】なお、炭素イオンを注入した本発明の酸化
膜は絶縁耐圧が９．８ＭＶ／ｃｍであった。炭素イオン
注入を行わない従来の酸化膜の絶縁耐圧が１０．０ＭＶ
／ｃｍであったのと比べ、本発明の絶縁膜は十分な絶縁
耐圧が確保されていることが分かった。 〔実施例２〕図４を参照して、本発明のＳＯＩウェハを
製造する手順の他の一例を説明する。
膜は絶縁耐圧が９．８ＭＶ／ｃｍであった。炭素イオン
注入を行わない従来の酸化膜の絶縁耐圧が１０．０ＭＶ
／ｃｍであったのと比べ、本発明の絶縁膜は十分な絶縁
耐圧が確保されていることが分かった。 〔実施例２〕図４を参照して、本発明のＳＯＩウェハを
製造する手順の他の一例を説明する。
【００１８】同図（ａ２−１）において、ＳＯＩ層用Ｓ
ｉウェハ４１１はｐ型（１００）フローティング・ゾー
ン法Ｓｉウェハであり、同図（ｂ２−１）において、支
持基板用Ｓｉウェハ４２１はｐ型（１００）チョクラル
スキー法Ｓｉウェハである。張り合わせる表面は鏡面研
磨して、平坦度をＲrms で０．５ｎｍ以下にした。この
場合、フローティング・ゾーン法によるＳＯＩ層用Ｓｉ
ウェハ４１１は低酸素濃度であるため、ＤＺ層を形成す
るための外方拡散処理をする必要がない。
ｉウェハ４１１はｐ型（１００）フローティング・ゾー
ン法Ｓｉウェハであり、同図（ｂ２−１）において、支
持基板用Ｓｉウェハ４２１はｐ型（１００）チョクラル
スキー法Ｓｉウェハである。張り合わせる表面は鏡面研
磨して、平坦度をＲrms で０．５ｎｍ以下にした。この
場合、フローティング・ゾーン法によるＳＯＩ層用Ｓｉ
ウェハ４１１は低酸素濃度であるため、ＤＺ層を形成す
るための外方拡散処理をする必要がない。
【００１９】同図（ｂ２−２）において、支持基板用Ｓ
ｉウェハ４２１は、湿酸素雰囲気中で１１００℃・２時
間の酸化処理を行い、表面に厚さ１μｍの酸化膜４２２
を形成した。同図（ｂ２−３）において、支持基板用Ｓ
ｉウェハ４２１の上記酸化膜４２２の張り合わせ面側
に、12Ｃ+ イオン４２３をエネルギー４ｋｅＶで注入し
た。ドーズ量は１×１０13cm-2、注入ピークＲｐは１０
ｎｍであった。
ｉウェハ４２１は、湿酸素雰囲気中で１１００℃・２時
間の酸化処理を行い、表面に厚さ１μｍの酸化膜４２２
を形成した。同図（ｂ２−３）において、支持基板用Ｓ
ｉウェハ４２１の上記酸化膜４２２の張り合わせ面側
に、12Ｃ+ イオン４２３をエネルギー４ｋｅＶで注入し
た。ドーズ量は１×１０13cm-2、注入ピークＲｐは１０
ｎｍであった。
【００２０】同図（ｃ２−１）において、ＳＯＩ層用Ｓ
ｉウェハ４１１を、上記炭素イオン注入した支持基板用
Ｓｉウェハ４２１の酸化膜４２２’表面に、静電圧着に
より張り合わせて張合体４３１とした。静電圧着は、両
ウェハの張り合わせ面を重ねて８００℃に加熱し、±１
００〜５００Ｖのパルス電圧を印加した後、窒素雰囲気
中で１１００℃・３０分の熱処理を施すことによって行
った。
ｉウェハ４１１を、上記炭素イオン注入した支持基板用
Ｓｉウェハ４２１の酸化膜４２２’表面に、静電圧着に
より張り合わせて張合体４３１とした。静電圧着は、両
ウェハの張り合わせ面を重ねて８００℃に加熱し、±１
００〜５００Ｖのパルス電圧を印加した後、窒素雰囲気
中で１１００℃・３０分の熱処理を施すことによって行
った。
【００２１】その後、張合体４３１に１１００℃・２時
間（第１段階）、６５０℃・４時間（第２段階）、およ
び１０００℃・１時間（第３段階）の３段階の熱処理を
施した。第１段階は張り合わせのためと、界面近傍のＳ
ｉに酸素を供給するため、第２段階は析出核形成のた
め、第３段階は析出核成長のための熱処理である。次に
同図（ｃ２−２）において、ＳＯＩ層が２０μｍになる
までＳＯＩ層用Ｓｉウェハ側を研削し、２μｍになるま
でメカノ・ケミカル研磨してＳＯＩウェハ４３２を完成
した。
間（第１段階）、６５０℃・４時間（第２段階）、およ
び１０００℃・１時間（第３段階）の３段階の熱処理を
施した。第１段階は張り合わせのためと、界面近傍のＳ
ｉに酸素を供給するため、第２段階は析出核形成のた
め、第３段階は析出核成長のための熱処理である。次に
同図（ｃ２−２）において、ＳＯＩ層が２０μｍになる
までＳＯＩ層用Ｓｉウェハ側を研削し、２μｍになるま
でメカノ・ケミカル研磨してＳＯＩウェハ４３２を完成
した。
【００２２】得られたＳＯＩウェハを用いてＴＥＧを作
製し、実施例１と同様にリーク電流の出現頻度を測定し
た結果、酸素析出物を形成しない従来のＳＯＩウェハを
用いた場合に比べてリーク電流が低下することが分かっ
た。また、酸化膜の絶縁耐圧は炭素イオン注入を行わな
い従来の酸化膜の絶縁耐圧と比べ、十分な絶縁耐圧が確
保されていることが分かった。 〔実施例３〕図５を参照して、本発明のＳＯＩウェハを
製造する手順の別の一例を説明する。
製し、実施例１と同様にリーク電流の出現頻度を測定し
た結果、酸素析出物を形成しない従来のＳＯＩウェハを
用いた場合に比べてリーク電流が低下することが分かっ
た。また、酸化膜の絶縁耐圧は炭素イオン注入を行わな
い従来の酸化膜の絶縁耐圧と比べ、十分な絶縁耐圧が確
保されていることが分かった。 〔実施例３〕図５を参照して、本発明のＳＯＩウェハを
製造する手順の別の一例を説明する。
【００２３】同図（ａ３−１）および（ｂ３−１）にお
いて、ＳＯＩ層用Ｓｉウェハ５１および支持基板用Ｓｉ
ウェハ５２１は、いずれもｐ型（１００）チョクラルス
キー法Ｓｉウェハである。張り合わせる表面は鏡面研磨
して、平坦度をＲrms で０．５ｎｍ以下にした。ただし
この場合、ＳＯＩ層用Ｓｉウェハ５１は、高濃度ドープ
Ｓｉウェハ５１１の片面にエピタキシャルＳｉ層５１２
を成長させたものである。ＳＯＩ層となるエピタキシャ
ルＳｉ層５１２は、低酸素で且つ実質的に無欠陥である
ので良好なデバイスを形成することができる。
いて、ＳＯＩ層用Ｓｉウェハ５１および支持基板用Ｓｉ
ウェハ５２１は、いずれもｐ型（１００）チョクラルス
キー法Ｓｉウェハである。張り合わせる表面は鏡面研磨
して、平坦度をＲrms で０．５ｎｍ以下にした。ただし
この場合、ＳＯＩ層用Ｓｉウェハ５１は、高濃度ドープ
Ｓｉウェハ５１１の片面にエピタキシャルＳｉ層５１２
を成長させたものである。ＳＯＩ層となるエピタキシャ
ルＳｉ層５１２は、低酸素で且つ実質的に無欠陥である
ので良好なデバイスを形成することができる。
【００２４】同図（ｂ３−２）において、支持基板用Ｓ
ｉウェハ５２１は、湿酸素雰囲気中で１１００℃・２時
間の酸化処理を行い、表面に厚さ１μｍの酸化膜５２２
を形成した。同図（ｂ３−３）において、支持基板用Ｓ
ｉウェハ５２１の上記酸化膜５２２の張り合わせ面側
に、12Ｃ+ イオン５２３をエネルギー４ｋｅＶで注入し
た。ドーズ量は１×１０13cm-2、注入ピークＲｐは１０
ｎｍであった。
ｉウェハ５２１は、湿酸素雰囲気中で１１００℃・２時
間の酸化処理を行い、表面に厚さ１μｍの酸化膜５２２
を形成した。同図（ｂ３−３）において、支持基板用Ｓ
ｉウェハ５２１の上記酸化膜５２２の張り合わせ面側
に、12Ｃ+ イオン５２３をエネルギー４ｋｅＶで注入し
た。ドーズ量は１×１０13cm-2、注入ピークＲｐは１０
ｎｍであった。
【００２５】同図（ｃ３−１）において、ＳＯＩ層用Ｓ
ｉウェハ５１を、上記炭素イオン注入した支持基板用Ｓ
ｉウェハ５２１の酸化膜５２２’表面に、静電圧着によ
り張り合わせて張合体５３１とした。静電圧着は、両ウ
ェハの張り合わせ面を重ねて８００℃に加熱し、±１０
０〜５００Ｖのパルス電圧を印加した後、窒素雰囲気中
で１１００℃・３０分の熱処理を施すことによって行っ
た。
ｉウェハ５１を、上記炭素イオン注入した支持基板用Ｓ
ｉウェハ５２１の酸化膜５２２’表面に、静電圧着によ
り張り合わせて張合体５３１とした。静電圧着は、両ウ
ェハの張り合わせ面を重ねて８００℃に加熱し、±１０
０〜５００Ｖのパルス電圧を印加した後、窒素雰囲気中
で１１００℃・３０分の熱処理を施すことによって行っ
た。
【００２６】その後、張合体５３１に１１００℃・２時
間（第１段階）、６５０℃・４時間（第２段階）、およ
び１０００℃・１時間（第３段階）の３段階の熱処理を
施した。第１段階は張り合わせのためと、界面近傍のＳ
ｉに酸素を供給するため、第２段階は析出核形成のた
め、第３段階は析出核成長のための熱処理である。次に
同図（ｃ３−２）において、ＳＯＩ層が２０μｍになる
までＳＯＩ層用Ｓｉウェハ側を研削し、２μｍになるま
で選択エッチしてＳＯＩウェハ５３２を完成した。
間（第１段階）、６５０℃・４時間（第２段階）、およ
び１０００℃・１時間（第３段階）の３段階の熱処理を
施した。第１段階は張り合わせのためと、界面近傍のＳ
ｉに酸素を供給するため、第２段階は析出核形成のた
め、第３段階は析出核成長のための熱処理である。次に
同図（ｃ３−２）において、ＳＯＩ層が２０μｍになる
までＳＯＩ層用Ｓｉウェハ側を研削し、２μｍになるま
で選択エッチしてＳＯＩウェハ５３２を完成した。
【００２７】得られたＳＯＩウェハを用いてＴＥＧを作
製し、実施例１と同様にリーク電流の出現頻度を測定し
た結果、酸素析出物を形成しない従来のＳＯＩウェハを
用いた場合に比べてリーク電流が低下することが分かっ
た。また、酸化膜の絶縁耐圧は炭素イオン注入を行わな
い従来の酸化膜の絶縁耐圧と比べ、十分な絶縁耐圧が確
保されていることが分かった。 〔実施例４〕図６を参照して、本発明のＳＯＩウェハを
製造する手順の別の一例を説明する。
製し、実施例１と同様にリーク電流の出現頻度を測定し
た結果、酸素析出物を形成しない従来のＳＯＩウェハを
用いた場合に比べてリーク電流が低下することが分かっ
た。また、酸化膜の絶縁耐圧は炭素イオン注入を行わな
い従来の酸化膜の絶縁耐圧と比べ、十分な絶縁耐圧が確
保されていることが分かった。 〔実施例４〕図６を参照して、本発明のＳＯＩウェハを
製造する手順の別の一例を説明する。
【００２８】同図（ａ４−１）および（ｂ４−１）にお
いて、ＳＯＩ層用Ｓｉウェハ６１１および支持基板用Ｓ
ｉウェハ６２１は、いずれもｐ型（１００）チョクラル
スキー法Ｓｉウェハである。張り合わせる表面は鏡面研
磨して、平坦度をＲrms で０．５ｎｍ以下にした。ただ
しこの場合、支持基板用Ｓｉウェハ６２１は、炭素が高
濃度にドープしてある。
いて、ＳＯＩ層用Ｓｉウェハ６１１および支持基板用Ｓ
ｉウェハ６２１は、いずれもｐ型（１００）チョクラル
スキー法Ｓｉウェハである。張り合わせる表面は鏡面研
磨して、平坦度をＲrms で０．５ｎｍ以下にした。ただ
しこの場合、支持基板用Ｓｉウェハ６２１は、炭素が高
濃度にドープしてある。
【００２９】同図（ａ４−２）において、ＳＯＩ層用Ｓ
ｉウェハ６１１は、素子活性化領域６１２を無欠陥化す
るために、窒素雰囲気中で１１００℃・１時間の熱処理
を施してウェハ表層の格子間酸素を外方拡散した。同図
（ｂ４−２）において、支持基板用Ｓｉウェハ６２１
は、湿酸素雰囲気中で１１００℃・２時間の酸化処理を
行い、表面に厚さ１μｍの酸化膜６２２を形成した。元
々支持基板用Ｓｉウェハ６２１中に炭素が高濃度に含ま
れているため、層間絶縁膜となる酸化膜６２２にも炭素
が高濃度に含まれる。
ｉウェハ６１１は、素子活性化領域６１２を無欠陥化す
るために、窒素雰囲気中で１１００℃・１時間の熱処理
を施してウェハ表層の格子間酸素を外方拡散した。同図
（ｂ４−２）において、支持基板用Ｓｉウェハ６２１
は、湿酸素雰囲気中で１１００℃・２時間の酸化処理を
行い、表面に厚さ１μｍの酸化膜６２２を形成した。元
々支持基板用Ｓｉウェハ６２１中に炭素が高濃度に含ま
れているため、層間絶縁膜となる酸化膜６２２にも炭素
が高濃度に含まれる。
【００３０】同図（ｃ４−１）において、ＳＯＩ層用Ｓ
ｉウェハ６１１を、上記支持基板用Ｓｉウェハ６２１／
６２２の酸化膜６２２表面に、静電圧着により張り合わ
せて張合体６３１とした。静電圧着は、両ウェハの張り
合わせ面を重ねて８００℃に加熱し、±１００〜５００
Ｖのパルス電圧を印加した後、窒素雰囲気中で１１００
℃・３０分の熱処理を施すことによって行った。
ｉウェハ６１１を、上記支持基板用Ｓｉウェハ６２１／
６２２の酸化膜６２２表面に、静電圧着により張り合わ
せて張合体６３１とした。静電圧着は、両ウェハの張り
合わせ面を重ねて８００℃に加熱し、±１００〜５００
Ｖのパルス電圧を印加した後、窒素雰囲気中で１１００
℃・３０分の熱処理を施すことによって行った。
【００３１】その後、張合体６３１に１１００℃・２時
間（第１段階）、６５０℃・４時間（第２段階）、およ
び１０００℃・１時間（第３段階）の３段階の熱処理を
施した。第１段階は張り合わせのためと、界面近傍のＳ
ｉに酸素を供給するため、第２段階は析出核形成のた
め、第３段階は析出核成長のための熱処理である。次に
同図（ｃ４−２）において、ＳＯＩ層が２０μｍになる
までＳＯＩ層用Ｓｉウェハ側を研削し、２μｍになるま
で選択エッチしてＳＯＩウェハ６３２を完成した。
間（第１段階）、６５０℃・４時間（第２段階）、およ
び１０００℃・１時間（第３段階）の３段階の熱処理を
施した。第１段階は張り合わせのためと、界面近傍のＳ
ｉに酸素を供給するため、第２段階は析出核形成のた
め、第３段階は析出核成長のための熱処理である。次に
同図（ｃ４−２）において、ＳＯＩ層が２０μｍになる
までＳＯＩ層用Ｓｉウェハ側を研削し、２μｍになるま
で選択エッチしてＳＯＩウェハ６３２を完成した。
【００３２】得られたＳＯＩウェハを用いてＴＥＧを作
製し、実施例１と同様にリーク電流の出現頻度を測定し
た結果、酸素析出物を形成しない従来のＳＯＩウェハを
用いた場合に比べてリーク電流が低下することが分かっ
た。また、酸化膜の絶縁耐圧は炭素イオン注入を行わな
い従来の酸化膜の絶縁耐圧と比べ、十分な絶縁耐圧が確
保されていることが分かった。
製し、実施例１と同様にリーク電流の出現頻度を測定し
た結果、酸素析出物を形成しない従来のＳＯＩウェハを
用いた場合に比べてリーク電流が低下することが分かっ
た。また、酸化膜の絶縁耐圧は炭素イオン注入を行わな
い従来の酸化膜の絶縁耐圧と比べ、十分な絶縁耐圧が確
保されていることが分かった。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
ＳＯＩ層が薄くてもゲッタリング・サイトをＳＯＩ層／
ＳｉＯ2 層界面近傍に効率的に設けて、重金属等による
素子領域の汚染を低減したＳＯＩウェハが提供される。
ＳＯＩ層が薄くてもゲッタリング・サイトをＳＯＩ層／
ＳｉＯ2 層界面近傍に効率的に設けて、重金属等による
素子領域の汚染を低減したＳＯＩウェハが提供される。
【図１】本発明のＳＯＩウェハの基本的な構造を示す断
面図である。
面図である。
【図２】本発明のＳＯＩウェハを用いたｎ−ｐ−ｎ構造
のＭＯＳＦＥＴにおけるＩＧ作用を示す断面図である。
のＭＯＳＦＥＴにおけるＩＧ作用を示す断面図である。
【図３】本発明に従ってＳＯＩウェハを製造する手順の
一例を示す断面図である。
一例を示す断面図である。
【図４】本発明に従ってＳＯＩウェハを製造する手順の
一例を示す断面図である。
一例を示す断面図である。
【図５】本発明に従ってＳＯＩウェハを製造する手順の
一例を示す断面図である。
一例を示す断面図である。
【図６】本発明に従ってＳＯＩウェハを製造する手順の
一例を示す断面図である。
一例を示す断面図である。
【図７】本発明のＳＯＩウェハを用いてＴＥＧを作製し
リーク電流の出現頻度を測定した結果を示すグラフであ
る。
リーク電流の出現頻度を測定した結果を示すグラフであ
る。
１０…本発明のＳＯＩウェハ １１…ＳＯＩ層 １２…酸素析出物 １３…炭素 １４…ＳｉＯ2 層 １５…支持基板としてのＳｉウェハ ２０…本発明のＳＯＩウェハを用いて作製したＭＯＳＦ
ＥＴ ２１…ゲート電極 ２２…ｎ−Ｓｉ層 ２３…ｐ−Ｓｉ層 ２４…重金属不純物 ２５…酸素析出物 ２６…炭素 ３１１…ＳＯＩ層用Ｓｉウェハ（ｐ型（１００）ＣＺ−
Ｓｉウェハ） ３１２…外方拡散処理された素子活性化領域 ３２１…支持基板用Ｓｉウェハ（ｐ型（１００）ＣＺ−
Ｓｉウェハ） ３２２…酸化膜 ３２２’…炭素イオン注入された酸化膜 ３２３…炭素イオンビーム ３３１…張合体 ３３２…本発明のＳＯＩウェハ ４１１…ＳＯＩ層用Ｓｉウェハ（ｐ型（１００）ＦＺ−
Ｓｉウェハ） ４２１…支持基板用Ｓｉウェハ（ｐ型（１００）ＣＺ−
Ｓｉウェハ） ４２２…酸化膜 ４２２’…炭素イオン注入された酸化膜 ４２３…炭素イオンビーム ４３１…張合体 ４３２…本発明のＳＯＩウェハ ５１…ＳＯＩ層用Ｓｉウェハ ５１１…ｐ型（１００）ＣＺ−Ｓｉウェハ（高濃度ドー
プしたもの） ５１２…エピタキシャルＳｉ層 ５２１…支持基板用Ｓｉウェハ（ｐ型（１００）ＣＺ−
Ｓｉウェハ） ５２２…酸化膜 ５２２’…炭素イオン注入された酸化膜 ５２３…炭素イオンビーム ５３１…張合体 ５３２…本発明のＳＯＩウェハ ６１１…ＳＯＩ層用Ｓｉウェハ（ｐ型（１００）ＣＺ−
Ｓｉウェハ） ６１２…外方拡散処理された素子活性化領域 ６２１…支持基板用Ｓｉウェハ（炭素が高濃度にドープ
されたｐ型（１００）ＣＺ−Ｓｉウェハ） ６２２…酸化膜 ６３１…張合体 ６３２…本発明のＳＯＩウェハ
ＥＴ ２１…ゲート電極 ２２…ｎ−Ｓｉ層 ２３…ｐ−Ｓｉ層 ２４…重金属不純物 ２５…酸素析出物 ２６…炭素 ３１１…ＳＯＩ層用Ｓｉウェハ（ｐ型（１００）ＣＺ−
Ｓｉウェハ） ３１２…外方拡散処理された素子活性化領域 ３２１…支持基板用Ｓｉウェハ（ｐ型（１００）ＣＺ−
Ｓｉウェハ） ３２２…酸化膜 ３２２’…炭素イオン注入された酸化膜 ３２３…炭素イオンビーム ３３１…張合体 ３３２…本発明のＳＯＩウェハ ４１１…ＳＯＩ層用Ｓｉウェハ（ｐ型（１００）ＦＺ−
Ｓｉウェハ） ４２１…支持基板用Ｓｉウェハ（ｐ型（１００）ＣＺ−
Ｓｉウェハ） ４２２…酸化膜 ４２２’…炭素イオン注入された酸化膜 ４２３…炭素イオンビーム ４３１…張合体 ４３２…本発明のＳＯＩウェハ ５１…ＳＯＩ層用Ｓｉウェハ ５１１…ｐ型（１００）ＣＺ−Ｓｉウェハ（高濃度ドー
プしたもの） ５１２…エピタキシャルＳｉ層 ５２１…支持基板用Ｓｉウェハ（ｐ型（１００）ＣＺ−
Ｓｉウェハ） ５２２…酸化膜 ５２２’…炭素イオン注入された酸化膜 ５２３…炭素イオンビーム ５３１…張合体 ５３２…本発明のＳＯＩウェハ ６１１…ＳＯＩ層用Ｓｉウェハ（ｐ型（１００）ＣＺ−
Ｓｉウェハ） ６１２…外方拡散処理された素子活性化領域 ６２１…支持基板用Ｓｉウェハ（炭素が高濃度にドープ
されたｐ型（１００）ＣＺ−Ｓｉウェハ） ６２２…酸化膜 ６３１…張合体 ６３２…本発明のＳＯＩウェハ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/02 H01L 21/26 - 21/268 H01L 21/322 - 21/326 H01L 27/12
Claims (7)
- 【請求項１】 支持基板上の酸化膜と該酸化膜上のＳＯ
Ｉ層との界面にのみ、炭素を核として酸素が析出してい
ることを特徴とするＳＯＩウェハ。 - 【請求項２】 支持基板上の酸化膜に炭素イオンを注入
する工程、 該支持基板の該酸化膜表面にＳＯＩ層用基板を張り合わ
せる工程、および該張り合わせ後、熱処理を行うことに
より、該酸化膜と該ＳＯＩ層用基板との界面に炭素を核
として酸素を析出させる工程を含むことを特徴とするＳ
ＯＩウェハの製造方法。 - 【請求項３】 前記張り合わせを静電圧着により行うこ
とを特徴とする請求項２記載のＳＯＩウェハの製造方
法。 - 【請求項４】 前記ＳＯＩ層用基板として、表層酸素の
外方拡散処理を施したチョクラルスキー法Ｓｉウェハを
用いることを特徴とする請求項２記載のＳＯＩウェハの
製造方法。 - 【請求項５】 前記ＳＯＩ層用基板として、フローティ
ング・ゾーン法Ｓｉウェハを用いることを特徴とする請
求項２記載のＳＯＩウェハの製造方法。 - 【請求項６】 高濃度ドープＳｉウェハ上にＳｉ層をエ
ピタキシャル成長させて前記ＳＯＩ層用基板とし、その
エピタキシャルＳｉ層側を前記酸化膜表面に張り合わせ
ることを特徴とする請求項２記載のＳＯＩウェハの製造
方法。 - 【請求項７】 Ｓｉウェハに炭素を高濃度でドーピング
した後、その表面に酸化膜を形成して支持基板を作製す
る工程、 該支持基板の該酸化膜表面にＳＯＩ層用基板を張り合わ
せる工程、および該張り合わせ後、熱処理を行うことに
より、該酸化膜と該ＳＯＩ層用基板との界面に炭素を核
として酸素を析出させる工程を含むことを特徴とするＳ
ＯＩウェハの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21220091A JP3217089B2 (ja) | 1991-08-23 | 1991-08-23 | Ｓｏｉウェハおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21220091A JP3217089B2 (ja) | 1991-08-23 | 1991-08-23 | Ｓｏｉウェハおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555230A JPH0555230A (ja) | 1993-03-05 |
| JP3217089B2 true JP3217089B2 (ja) | 2001-10-09 |
Family
ID=16618581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21220091A Expired - Fee Related JP3217089B2 (ja) | 1991-08-23 | 1991-08-23 | Ｓｏｉウェハおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3217089B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7528049B2 (en) | 2006-07-24 | 2009-05-05 | Sumco Corporation | Method for manufacturing bonded SOI wafer and bonded SOI wafer manufactured thereby |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2998724B2 (ja) | 1997-11-10 | 2000-01-11 | 日本電気株式会社 | 張り合わせｓｏｉ基板の製造方法 |
| JP5051293B2 (ja) * | 1999-11-17 | 2012-10-17 | 株式会社デンソー | 半導体基板の製造方法 |
| JP4765157B2 (ja) * | 1999-11-17 | 2011-09-07 | 株式会社デンソー | 半導体基板の製造方法 |
| JP2002094032A (ja) * | 2000-09-12 | 2002-03-29 | Fuji Electric Co Ltd | 半導体基板およびその製作方法と、その基板を用いた半導体装置およびその製造方法 |
| EP1391931A4 (en) * | 2001-05-29 | 2009-04-08 | Nippon Steel Corp | SOI substrate |
| FR2890489B1 (fr) * | 2005-09-08 | 2008-03-07 | Soitec Silicon On Insulator | Procede de fabrication d'une heterostructure de type semi-conducteur sur isolant |
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| CN102130039B (zh) * | 2010-12-27 | 2013-04-10 | 上海新傲科技股份有限公司 | 采用吸杂工艺制备带有绝缘埋层的半导体衬底的方法 |
| WO2012088710A1 (zh) | 2010-12-27 | 2012-07-05 | 上海新傲科技股份有限公司 | 采用吸杂工艺制备带有绝缘埋层的半导体衬底的方法 |
| JP5630527B2 (ja) * | 2013-04-12 | 2014-11-26 | 株式会社Sumco | 貼合せｓｏｉウェーハの製造方法 |
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| JP6524862B2 (ja) * | 2015-08-27 | 2019-06-05 | 株式会社Sumco | Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ |
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1991
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| US7528049B2 (en) | 2006-07-24 | 2009-05-05 | Sumco Corporation | Method for manufacturing bonded SOI wafer and bonded SOI wafer manufactured thereby |
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