JP2998724B2 - 張り合わせｓｏｉ基板の製造方法 - Google Patents

張り合わせｓｏｉ基板の製造方法

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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S438/977—Thinning or removal of substrate

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に好適な
張り合わせＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌ
ａｔｏｒ）基板の製造方法に関し、特に、デバイスへの
悪影響を低減した張り合わせＳＯＩ基板の製造方法に関
する。
【０００２】
【従来の技術】張り合わせ技術により超薄膜ＳＯＩ基板
を製造する方法として、大量の水素注入により形成され
るボイドによって半導体基板が劈開する現象を利用した
スマートカット（Ｓｍａｒｔ−Ｃｕｔ）プロセスが知ら
れている（Proceedings 1996 IEEE International SOI
Conference, p152)。図３（ａ）乃至（ｅ）は従来のス
マートカットプロセスによるＳＯＩ基板の製造方法を工
程順に示す断面図である。従来のスマートカットプロセ
スによるＳＯＩ基板の製造方法においては、先ず、図３
（ａ）に示すように、単結晶シリコン基板２１上に絶縁
物である二酸化シリコン膜２２を形成する。単結晶シリ
コン基板２１の表面近傍が最終的にデバイス作製領域と
なる。また、この表面近傍には、総称してｇｒｏｗｎ−
ｉｎ欠陥と呼ばれる酸素析出物又はその核等の結晶欠陥
領域２８が存在している。
【０００３】次に、図３（ｂ）に示すように、二酸化シ
リコン膜２２の表面から水素イオンを約１０16乃至１０
17（ａｔｏｍｓ／ｃｍ2）のドーズ量でイオン注入す
る。これにより、単結晶シリコン基板２１中に水素注入
領域２３が形成される。
【０００４】次いで、図３（ｃ）に示すように、二酸化
シリコン膜２２の表面と他の単結晶シリコン基板２５の
表面とを室温で張り合わせ、４００乃至５００℃で熱処
理することにより、水素注入領域２３にボイド２４が形
成される。
【０００５】このとき、図３（ｄ）に示すように、水素
注入領域２３に形成されたボイド２４により、単結晶シ
リコン基板２１は劈開される。
【０００６】次に、約１０００℃以上の熱処理を数時間
施すことにより、二酸化シリコン膜２２と単結晶シリコ
ン基板２５との張り合わせ面を強固に接着する。そし
て、単結晶シリコン基板２１の劈開された面を研磨して
鏡面を形成することにより、ＳＯＩ基板が完成する。
【０００７】その後、このようにして製造されたＳＯＩ
基板はデバイスの作製工程へと投入される。
【０００８】
【発明が解決しようとする課題】しかしながら、上述の
従来の方法により製造された張り合わせＳＯＩ基板にお
いては、このＳＯＩ基板から製造されたデバイスにパー
ティクルが生じたり、接合リーク、素子分離間特性及び
ゲート絶縁膜耐圧の劣化がもたらされるという問題点が
ある。
【０００９】本発明はかかる問題点に鑑みてなされたも
のであって、デバイスへの悪影響を低減して歩留まりを
向上することができる張り合わせＳＯＩ基板の製造方法
を提供することを目的とする。
【００１０】
【００１１】
【００１２】
【課題を解決するための手段】 本発明に係る張り合わせ
ＳＯＩ基板の製造方法は、第１の単結晶シリコン基板の
表面に絶縁膜を形成する工程と、前記絶縁膜の表面から
水素注入を行うことにより、前記第１の単結晶シリコン
基板中に水素注入領域を形成する工程と、前記絶縁膜の
表面と第２の単結晶シリコン基板の表面とを張り合わせ
る工程とを有する張り合わせＳＯＩ基板の製造方法にお
いて、前記第１の単結晶シリコン基板は、水素アニール
基板、イントリンシックゲッタリング基板及びエピタキ
シャル基板からなる群から選択された１種の基板である
ことを特徴とする。
【００１３】本発明に係る他の張り合わせＳＯＩ基板の
製造方法は、第１の単結晶シリコン基板の表面に絶縁膜
を形成する工程と、前記絶縁膜の表面から水素注入を行
うことにより、前記第１の単結晶シリコン基板中に水素
注入領域を形成する工程と、前記絶縁膜の表面と第２の
単結晶シリコン基板の表面とを張り合わせる工程とを有
する張り合わせＳＯＩ基板の製造方法において、前記第
１の単結晶シリコン基板は、表面から一定の深さに結晶
欠陥領域を有することを特徴とする。
【００１４】本発明においては、第１の単結晶シリコン
基板の表面から一定の深さに結晶欠陥領域が形成されて
いるので、水素注入を行うとこの結晶欠陥領域に水素が
集中してボイドが形成されて劈開する。つまり、他の領
域にはボイドが形成されないので、デバイスへの悪影響
を低減することができる。
【００１５】なお、前記結晶欠陥領域はミスフィット転
位及び酸素析出物からなる群から選択された少なくとも
１種の結晶欠陥を有することができる。
【００１６】また、本発明においては、前記絶縁膜の表
面と第２の単結晶シリコン基板の表面とを張り合わせる
工程の後に、１０００℃以上の温度で熱処理する工程を
行ってもよい。
【００１７】前記ミスフィット転位は、第３の単結晶シ
リコン基板上にエピタキシャル成長により前記第３の単
結晶シリコン基板よりも抵抗が高い単結晶シリコン層を
形成することにより生成されたものであってもよい。
【００１８】
【発明の実施の形態】本願発明者等が前記課題を解決す
るため、鋭意実験研究を重ねた結果、従来の方法で使用
されている単結晶シリコン基板２１には不規則に結晶欠
陥領域２８が存在しているため、図３（ｃ）に示すよう
に、水素注入により結晶欠陥領域２８にもボイド２４ａ
が形成され、図３（ｅ）に示すように、完成後にもボイ
ド２４ａはＳＯＩ基板の活性層である単結晶シリコン基
板２１中に残存しているので、このＳＯＩ基板から製造
されたデバイスに悪影響が及ぼされていることに想到し
た。つまり、このスマートカットプロセスによる張り合
わせＳＯＩ基板の製造方法においては、水素注入による
ボイドの形成場所を制御することが重要である。このボ
イドの形成場所は注入される表面から水素の飛程程度離
れた位置となるが、その周囲に欠陥等の水素イオンが集
中しやすい領域があると、そこにもボイドが形成されて
しまう。そこで、下地の単結晶シリコン基板の表面の結
晶性を制御することが必要となる。本発明においては、
下地の単結晶シリコン基板表面の結晶性を改善すること
により、ボイドの形成場所を制御する。
【００１９】以下、本発明の実施例方法について、添付
の図面を参照して具体的に説明する。図１（ａ）乃至
（ｅ）は本発明の第１の実施例方法に係る張り合わせＳ
ＯＩ基板の製造方法を工程順に示す断面図である。本実
施例方法においては、水素が注入される単結晶シリコン
基板１として、表面にｇｒｏｗｎ−ｉｎ欠陥及び酸素析
出物がなく、図１（ａ）に示すように、表面近傍に無欠
陥領域（ＤＺ）６が存在する基板、例えば水素アニール
基板、イントリンシックゲッタリング（ＩＧ）基板又は
エピタキシャル基板が使用される。水素アニール基板
は、ＦＺ法等で形成された単結晶シリコン材を、例えば
１２００℃で１時間、１００％水素雰囲気中でアニール
することにより作製される。先ず、この単結晶シリコン
基板１上に絶縁物である二酸化シリコン膜２を形成す
る。
【００２０】次に、図１（ｂ）に示すように、二酸化シ
リコン膜２の表面から水素イオンを約１０16乃至１０17
（ａｔｏｍｓ／ｃｍ2）のドーズ量でイオン注入する。
これにより、単結晶シリコン基板１の投影飛程領域のみ
に水素注入領域３が形成される。
【００２１】次いで、図１（ｃ）に示すように、二酸化
シリコン膜２の表面と他の単結晶シリコン基板５の表面
とを室温で張り合わせ、４００乃至５００℃で熱処理す
ることにより、水素注入領域３にボイド４を多数高密度
に形成する。
【００２２】このとき、図１（ｄ）に示すように、水素
注入領域３に形成されたボイド４により、単結晶シリコ
ン基板１は劈開される。本実施例においては、単結晶シ
リコン基板１表面近傍に結晶欠陥領域がないので、従来
のようにボイドが単結晶シリコン基板１内に残存するこ
とは避けられる。
【００２３】次に、約１０００℃以上の熱処理を数時間
施すことにより、二酸化シリコン膜２と単結晶シリコン
基板５との張り合わせ面を強固に接着する。そして、図
１（ｅ）に示すように、単結晶シリコン基板１の劈開さ
れた面を研磨して鏡面を形成することにより、ＳＯＩ基
板が完成する。
【００２４】このように製造されたＳＯＩ基板は図１
（ｅ）に示すような構造を有しており、その内部にはボ
イドが存在しない。このため、このＳＯＩ基板からデバ
イスを製造したときに、デバイス特性に悪影響が及ぼさ
れることが抑制される。
【００２５】次に、本発明の第２の実施例方法について
説明する。図２（ａ）乃至（ｅ）は本発明の第２の実施
例方法に係る張り合わせＳＯＩ基板の製造方法を工程順
に示す断面図である。本実施例方法においては、水素が
注入される単結晶シリコン基板１１として、ミスフィッ
ト転位が形成されたミスフィット転位領域１７を表面近
傍に有する基板が使用される。このミスフィット転位領
域１７を有する単結晶シリコン基板１１は、例えば低抵
抗基板上にエピタキシャル成長により高抵抗の単結晶シ
リコン層を形成すること、又はＳｉＧｅ層上に単結晶シ
リコンをエピタキシャル成長させること等により容易に
形成されるものである。先ず、この単結晶シリコン基板
１１上に絶縁物である二酸化シリコン膜１２を形成す
る。
【００２６】次に、図２（ｂ）に示すように、二酸化シ
リコン膜１２の表面から水素イオンを約１０16乃至１０
17（ａｔｏｍｓ／ｃｍ2）のドーズ量でイオン注入す
る。これにより、単結晶シリコン基板１１の投影飛程領
域及びミスフィット転位領域１７に水素注入領域１３が
形成される。
【００２７】次いで、図２（ｃ）に示すように、二酸化
シリコン膜１２の表面と他の単結晶シリコン基板１５の
表面とを室温で張り合わせ、４００乃至５００℃で熱処
理することにより、水素注入領域１３にボイド１４を多
数高密度に形成する。
【００２８】このとき、図２（ｄ）に示すように、水素
注入領域１３に形成されたボイド１４により、単結晶シ
リコン基板１１は劈開される。本実施例においても、単
結晶シリコン基板１１表面近傍に結晶欠陥領域がないの
で、従来のようにボイドが単結晶シリコン基板１１内に
残存することは避けられる。
【００２９】次に、約１０００℃以上の熱処理を数時間
施すことにより、二酸化シリコン膜２と単結晶シリコン
基板５との張り合わせ面を強固に接着する。そして、図
２（ｅ）に示すように、単結晶シリコン基板１１の劈開
された面を研磨して鏡面を形成することにより、ＳＯＩ
基板が完成する。
【００３０】このように製造されたＳＯＩ基板は図２
（ｅ）に示すような構造を有しており、その内部にはボ
イドが存在しない。このため、第１の実施例方法により
製造されたＳＯＩ基板と同様に、このＳＯＩ基板からデ
バイスを製造したときに、デバイス特性に悪影響が及ぼ
されることが抑制される。
【００３１】本実施例においては、単結晶シリコン基板
にミスフィット転位領域を有する基盤を使用したが、表
面近傍に酸素析出物層を有する基板を使用してもよい。
酸素析出物層を有する基板は、例えばフッ酸水溶液によ
り下地単結晶シリコン基板を洗浄した後、この下地単結
晶シリコン基板上に単結晶シリコン層をエピタキシャル
成長させることにより作成される。
【００３２】
【発明の効果】以上詳述したように、本発明によれば、
ボイドが半導体シリコン基板の所定の位置に形成され
て、このボイドが形成された位置で半導体シリコン基板
が劈開されるので、ボイドの残存を低減することができ
る。このため、デバイスへの悪影響を低減して歩留まり
を向上することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例方法に係る張り合わせＳ
ＯＩ基板の製造方法を工程順に示す断面図である。
【図２】本発明の第２の実施例方法に係る張り合わせＳ
ＯＩ基板の製造方法を工程順に示す断面図である。
【図３】従来のスマートカットプロセスによるＳＯＩ基
板の製造方法を工程順に示す断面図である。
【符号の説明】
１、５、１１、１５、２１、２５；単結晶シリコン基板 ２、１２、２２：二酸化シリコン膜 ３、１３、２３：水素注入領域 ４、１４、２４、２４ａ：ボイド １７：ミスフィット転位領域 ２８：結晶欠陥領域

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の単結晶シリコン基板の表面に絶縁
    膜を形成する工程と、前記絶縁膜の表面から水素注入を
    行うことにより、前記第１の単結晶シリコン基板中に水
    素注入領域を形成する工程と、前記絶縁膜の表面と第２
    の単結晶シリコン基板の表面とを張り合わせる工程とを
    有する張り合わせＳＯＩ基板の製造方法において、前記
    第１の単結晶シリコン基板は、水素アニール基板、イン
    トリンシックゲッタリング基板及びエピタキシャル基板
    からなる群から選択された１種の基板であることを特徴
    とする張り合わせＳＯＩ基板の製造方法。
  2. 【請求項２】 第１の単結晶シリコン基板の表面に絶縁
    膜を形成する工程と、前記絶縁膜の表面から水素注入を
    行うことにより、前記第１の単結晶シリコン基板中に水
    素注入領域を形成する工程と、前記絶縁膜の表面と第２
    の単結晶シリコン基板の表面とを張り合わせる工程とを
    有する張り合わせＳＯＩ基板の製造方法において、前記
    第１の単結晶シリコン基板は、表面から一定の深さに結
    晶欠陥領域を有することを特徴とする張り合わせＳＯＩ
    基板の製造方法。
  3. 【請求項３】 前記結晶欠陥領域はミスフィット転位及
    び酸素析出物からなる群から選択された少なくとも１種
    の結晶欠陥を有することを特徴とする請求項２に記載の
    張り合わせＳＯＩ基板の製造方法。
  4. 【請求項４】 前記絶縁膜の表面と第２の単結晶シリコ
    ン基板の表面とを張り合わせる工程後に、１０００℃以
    上の温度で熱処理する工程を有することを特徴とする請
    求項１乃至３のいずれか１項に記載の張り合わせＳＯＩ
    基板の製造方法。
  5. 【請求項５】 前記ミスフィット転位は、第３の単結晶
    シリコン基板上にエピタキシャル成長により前記第３の
    単結晶シリコン基板よりも抵抗が高い単結晶シリコン層
    を形成することにより生成されたものであることを特徴
    とする請求項３又は４に記載の張り合わせＳＯＩ基板の
    製造方法。
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
JP3697106B2 (ja) 1998-05-15 2005-09-21 キヤノン株式会社 半導体基板の作製方法及び半導体薄膜の作製方法
US5909627A (en) * 1998-05-18 1999-06-01 Philips Electronics North America Corporation Process for production of thin layers of semiconductor material
WO2000013211A2 (en) * 1998-09-02 2000-03-09 Memc Electronic Materials, Inc. Silicon on insulator structure from low defect density single crystal silicon
US20040229443A1 (en) * 1998-12-31 2004-11-18 Bower Robert W. Structures, materials and methods for fabrication of nanostructures by transposed split of ion cut materials
FR2795866B1 (fr) * 1999-06-30 2001-08-17 Commissariat Energie Atomique Procede de realisation d'une membrane mince et structure a membrane ainsi obtenue
US6482725B1 (en) * 1999-08-18 2002-11-19 Advanced Micro Devices, Inc. Gate formation method for reduced poly-depletion and boron penetration
FR2797713B1 (fr) 1999-08-20 2002-08-02 Soitec Silicon On Insulator Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede
JP4103391B2 (ja) * 1999-10-14 2008-06-18 信越半導体株式会社 Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
JP2008028415A (ja) * 1999-10-14 2008-02-07 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
JP3975634B2 (ja) * 2000-01-25 2007-09-12 信越半導体株式会社 半導体ウェハの製作法
JP2001274368A (ja) * 2000-03-27 2001-10-05 Shin Etsu Handotai Co Ltd 貼り合わせウエーハの製造方法およびこの方法で製造された貼り合わせウエーハ
KR100549258B1 (ko) * 2000-06-02 2006-02-03 주식회사 실트론 에스오아이 웨이퍼 제조 방법
FR2823596B1 (fr) 2001-04-13 2004-08-20 Commissariat Energie Atomique Substrat ou structure demontable et procede de realisation
FR2823599B1 (fr) 2001-04-13 2004-12-17 Commissariat Energie Atomique Substrat demomtable a tenue mecanique controlee et procede de realisation
KR20030012227A (ko) * 2001-07-31 2003-02-12 (주) 헤세드테크놀러지 급속광가열화학증착장치를 이용한 박막소자 제조방법
FR2830983B1 (fr) 2001-10-11 2004-05-14 Commissariat Energie Atomique Procede de fabrication de couches minces contenant des microcomposants
US7084046B2 (en) * 2001-11-29 2006-08-01 Shin-Etsu Handotai Co., Ltd. Method of fabricating SOI wafer
JP2003204048A (ja) 2002-01-09 2003-07-18 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
FR2835097B1 (fr) * 2002-01-23 2005-10-14 Procede optimise de report d'une couche mince de carbure de silicium sur un substrat d'accueil
FR2847075B1 (fr) * 2002-11-07 2005-02-18 Commissariat Energie Atomique Procede de formation d'une zone fragile dans un substrat par co-implantation
US7176108B2 (en) 2002-11-07 2007-02-13 Soitec Silicon On Insulator Method of detaching a thin film at moderate temperature after co-implantation
US6946373B2 (en) * 2002-11-20 2005-09-20 International Business Machines Corporation Relaxed, low-defect SGOI for strained Si CMOS applications
FR2848336B1 (fr) 2002-12-09 2005-10-28 Commissariat Energie Atomique Procede de realisation d'une structure contrainte destinee a etre dissociee
RU2217842C1 (ru) * 2003-01-14 2003-11-27 Институт физики полупроводников - Объединенного института физики полупроводников СО РАН Способ изготовления структуры кремний-на-изоляторе
FR2856844B1 (fr) 2003-06-24 2006-02-17 Commissariat Energie Atomique Circuit integre sur puce de hautes performances
FR2857953B1 (fr) 2003-07-21 2006-01-13 Commissariat Energie Atomique Structure empilee, et procede pour la fabriquer
FR2861497B1 (fr) 2003-10-28 2006-02-10 Soitec Silicon On Insulator Procede de transfert catastrophique d'une couche fine apres co-implantation
US7772087B2 (en) 2003-12-19 2010-08-10 Commissariat A L'energie Atomique Method of catastrophic transfer of a thin film after co-implantation
FR2886051B1 (fr) 2005-05-20 2007-08-10 Commissariat Energie Atomique Procede de detachement d'un film mince
FR2889887B1 (fr) 2005-08-16 2007-11-09 Commissariat Energie Atomique Procede de report d'une couche mince sur un support
FR2891281B1 (fr) 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
FR2899378B1 (fr) 2006-03-29 2008-06-27 Commissariat Energie Atomique Procede de detachement d'un film mince par fusion de precipites
FR2910179B1 (fr) 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
FR2925221B1 (fr) 2007-12-17 2010-02-19 Commissariat Energie Atomique Procede de transfert d'une couche mince
FR2947098A1 (fr) * 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
IT1406644B1 (it) * 2010-04-29 2014-03-07 Abbondanza Substrato (fetta) di materiale semiconduttore con sovrastanti strati eteroepitassiali assumenti una struttura sandwich, idoneo per la fabbricazione di componenti elettronici ibridi.
US20130023108A1 (en) * 2011-07-22 2013-01-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
US10825950B2 (en) * 2018-06-01 2020-11-03 Massachusetts Institute Of Technology Semiconductor surface passivation

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4837172A (en) 1986-07-18 1989-06-06 Matsushita Electric Industrial Co., Ltd. Method for removing impurities existing in semiconductor substrate
JP2621325B2 (ja) 1988-04-11 1997-06-18 富士通株式会社 Ｓｏｉ基板及びその製造方法
JPH0237771A (ja) 1988-07-28 1990-02-07 Fujitsu Ltd Ｓｏｉ基板
US5198371A (en) 1990-09-24 1993-03-30 Biota Corp. Method of making silicon material with enhanced surface mobility by hydrogen ion implantation
JPH056883A (ja) 1990-09-28 1993-01-14 Nippon Steel Corp 半導体基板の製造方法
JP3618105B2 (ja) 1991-03-07 2005-02-09 株式会社日本自動車部品総合研究所 半導体基板の製造方法
JP3217089B2 (ja) 1991-08-23 2001-10-09 富士通株式会社 Ｓｏｉウェハおよびその製造方法
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JPH0661235A (ja) 1992-04-22 1994-03-04 Hitachi Ltd 半導体集積回路用基板およびそれを用いた半導体集積回路装置ならびにそれらの製造方法
JP2980497B2 (ja) 1993-11-15 1999-11-22 株式会社東芝 誘電体分離型バイポーラトランジスタの製造方法
JP3352340B2 (ja) 1995-10-06 2002-12-03 キヤノン株式会社 半導体基体とその製造方法
JPH08115861A (ja) 1994-10-13 1996-05-07 Mitsubishi Materials Shilicon Corp 張り合わせ半導体基板およびその製造方法
JPH08293589A (ja) 1995-04-21 1996-11-05 Hitachi Ltd 半導体基板および半導体装置
JPH08316442A (ja) 1995-05-24 1996-11-29 Mitsubishi Materials Corp Ｓｏｉ基板及びその製造方法
JPH0922993A (ja) 1995-07-06 1997-01-21 Toshiba Ceramics Co Ltd Ｓｏｉウエハ及びその製造方法
FR2738671B1 (fr) * 1995-09-13 1997-10-10 Commissariat Energie Atomique Procede de fabrication de films minces a materiau semiconducteur
JPH09232324A (ja) 1996-02-23 1997-09-05 Nec Corp 半導体基板及びその製造方法
JP3085184B2 (ja) 1996-03-22 2000-09-04 住友金属工業株式会社 Ｓｏｉ基板及びその製造方法
US5710057A (en) * 1996-07-12 1998-01-20 Kenney; Donald M. SOI fabrication method
JP3257624B2 (ja) 1996-11-15 2002-02-18 キヤノン株式会社 半導体部材の製造方法
KR100232886B1 (ko) * 1996-11-23 1999-12-01 김영환 Soi 웨이퍼 제조방법
US5877070A (en) * 1997-05-31 1999-03-02 Max-Planck Society Method for the transfer of thin layers of monocrystalline material to a desirable substrate
US5882987A (en) * 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
US6083324A (en) * 1998-02-19 2000-07-04 Silicon Genesis Corporation Gettering technique for silicon-on-insulator wafers

Also Published As

Publication number Publication date
JPH11145436A (ja) 1999-05-28
US6323109B1 (en) 2001-11-27
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