JPH0745800A - Ｓｏｉ基板 - Google Patents
Ｓｏｉ基板Info
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- JPH0745800A JPH0745800A JP5184561A JP18456193A JPH0745800A JP H0745800 A JPH0745800 A JP H0745800A JP 5184561 A JP5184561 A JP 5184561A JP 18456193 A JP18456193 A JP 18456193A JP H0745800 A JPH0745800 A JP H0745800A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】
【目的】高いゲッタリング能力を備えたＳＯＩ基板を得
る。 【構成】Ｐ+ 型単結晶シリコン基板１上の多結晶シリコ
ン膜２中に島状のシリコン酸化膜３を形成し、その多結
晶シリコン膜上の全面に第２の単結晶シリコン基板４を
設ける。シリコン酸化膜３上の単結晶シリコン基板４の
領域を半導体デバイス形成領域とし、素子分離領域に溝
を設け、この溝をシリコン酸化膜５で埋める。
る。 【構成】Ｐ+ 型単結晶シリコン基板１上の多結晶シリコ
ン膜２中に島状のシリコン酸化膜３を形成し、その多結
晶シリコン膜上の全面に第２の単結晶シリコン基板４を
設ける。シリコン酸化膜３上の単結晶シリコン基板４の
領域を半導体デバイス形成領域とし、素子分離領域に溝
を設け、この溝をシリコン酸化膜５で埋める。
Description
【０００１】
【産業上の利用分野】本発明はＳＯＩ基板に関し、特に
ゲッタリング効果を有すＳＯＩ基板の構造に関する。
ゲッタリング効果を有すＳＯＩ基板の構造に関する。
【０００２】
【従来の技術】高集積化した半導体デバイスにおいて
は、材料の持つ内因的な不純物や欠陥、さらにプロセス
中に誘起，導入される欠陥や、特に重金属不純物による
汚染などはそのデバイス特性を著しく低下させるため、
その重金属や欠陥を効率よく素子領域外に排除すること
（ゲッタリング）が必要である。
は、材料の持つ内因的な不純物や欠陥、さらにプロセス
中に誘起，導入される欠陥や、特に重金属不純物による
汚染などはそのデバイス特性を著しく低下させるため、
その重金属や欠陥を効率よく素子領域外に排除すること
（ゲッタリング）が必要である。
【０００３】重金属や欠陥のゲッタリング効果を有する
ＳＯＩ基板の第１の従来例としては特開平２−２３７１
２１号公報に開示されたものがある。これは図６に示す
ように、選択酸化法により埋め込みシリコン酸化膜２２
を単結晶シリコン基板２１の上面に部分的に作り、平坦
化の後に上部の単結晶シリコン基板２３と張り合わせる
ものである。このような構造にすることにより下部の単
結晶シリコン基板２１のＩＧ欠陥層２１Ａにおいてイン
トリンシックゲッタリングを可能としている。
ＳＯＩ基板の第１の従来例としては特開平２−２３７１
２１号公報に開示されたものがある。これは図６に示す
ように、選択酸化法により埋め込みシリコン酸化膜２２
を単結晶シリコン基板２１の上面に部分的に作り、平坦
化の後に上部の単結晶シリコン基板２３と張り合わせる
ものである。このような構造にすることにより下部の単
結晶シリコン基板２１のＩＧ欠陥層２１Ａにおいてイン
トリンシックゲッタリングを可能としている。
【０００４】第２の従来例としては特開平３−１３２０
５５号公報に開示されたものがある。これは図７に示す
ように第１の単結晶シリコン基板２１上にシリコン酸化
膜２２Ａを形成し、その上にゲッタリング能力および膜
歪緩和能力を有するアモルファスシリコン膜あるいは多
結晶シリコン膜２４などのバッファー層を設け、その上
に第２の単結晶シリコ基板２３Ａを形成したものであ
る。
５５号公報に開示されたものがある。これは図７に示す
ように第１の単結晶シリコン基板２１上にシリコン酸化
膜２２Ａを形成し、その上にゲッタリング能力および膜
歪緩和能力を有するアモルファスシリコン膜あるいは多
結晶シリコン膜２４などのバッファー層を設け、その上
に第２の単結晶シリコ基板２３Ａを形成したものであ
る。
【０００５】また、第３の従来例としては、ＳＯＩ基板
ではないが、素子分離を兼ねたゲッタリング手段として
は、図８に示す特開昭６３−２７１９４１号公報に示さ
れたものがある。これは、Ｎ型埋め込み拡散層２５を有
した単結晶シリコン基板２１上にＮ型エピタキシャル層
２６を形成し、素子分離領域をパターニングして溝を形
成した後、その溝内を多結晶シリコン膜２４Ａで埋めて
そこにボロンを拡散させ、この多結晶シリコン膜２４Ａ
を素子分離体と同時に重金属汚染に対するゲッタリング
サイトとしている例である。
ではないが、素子分離を兼ねたゲッタリング手段として
は、図８に示す特開昭６３−２７１９４１号公報に示さ
れたものがある。これは、Ｎ型埋め込み拡散層２５を有
した単結晶シリコン基板２１上にＮ型エピタキシャル層
２６を形成し、素子分離領域をパターニングして溝を形
成した後、その溝内を多結晶シリコン膜２４Ａで埋めて
そこにボロンを拡散させ、この多結晶シリコン膜２４Ａ
を素子分離体と同時に重金属汚染に対するゲッタリング
サイトとしている例である。
【０００６】
【発明が解決しようとする課題】図６及び図８に示した
第１及び第３の従来例では、下地の単結晶シリコン基板
との分離が不完全なため、α線起因キャリアによるソフ
トエラーを充分に減らすことはできない。その上、第３
の従来例においては、基板作成時および後のデバイス形
成時の熱処理により、多結晶シリコン膜２４Ａのホウ素
がデバイス形成領域へ拡散するためにデバイスの高密度
化が妨げられる。
第１及び第３の従来例では、下地の単結晶シリコン基板
との分離が不完全なため、α線起因キャリアによるソフ
トエラーを充分に減らすことはできない。その上、第３
の従来例においては、基板作成時および後のデバイス形
成時の熱処理により、多結晶シリコン膜２４Ａのホウ素
がデバイス形成領域へ拡散するためにデバイスの高密度
化が妨げられる。
【０００７】また、第２の実施例では、ゲッタリングサ
イトである多結晶シリコン膜２４を全面に設けているこ
とにより、基板の反りが発生し歪や欠陥の原因となる。
また、多結晶シリコン膜２４はＦｅに対してのゲッタリ
ング能力が弱い上にゲッタリングサイトがデバイス形成
領域近傍に存在することにより、一度ゲッタリングされ
た重金属の再拡散の影響がでやすいという欠点がある。
イトである多結晶シリコン膜２４を全面に設けているこ
とにより、基板の反りが発生し歪や欠陥の原因となる。
また、多結晶シリコン膜２４はＦｅに対してのゲッタリ
ング能力が弱い上にゲッタリングサイトがデバイス形成
領域近傍に存在することにより、一度ゲッタリングされ
た重金属の再拡散の影響がでやすいという欠点がある。
【０００８】
【課題を解決するための手段】第１の発明のＳＯＩ基板
は、第１の単結晶シリコン基板上に形成された多結晶シ
リコン膜と、この多結晶シリコン膜中に形成された島状
のシリコン酸化膜と、前記多結晶シリコン膜上の全面に
形成された第２の単結晶シリコン基板とを含むものであ
る。
は、第１の単結晶シリコン基板上に形成された多結晶シ
リコン膜と、この多結晶シリコン膜中に形成された島状
のシリコン酸化膜と、前記多結晶シリコン膜上の全面に
形成された第２の単結晶シリコン基板とを含むものであ
る。
【０００９】第２の発明のＳＯＩ基板は、第１の単結晶
シリコン基板上に形成されたシリコン酸化膜と、このシ
リコン酸化膜の全面に形成された第２の単結晶シリコン
基板と、この第２の単結晶シリコン基板から前記第１の
単結晶シリコン基板の上部に達する素子分離用の溝と、
この溝内に埋め込まれた多結晶シリコン膜とを含むもの
である。
シリコン基板上に形成されたシリコン酸化膜と、このシ
リコン酸化膜の全面に形成された第２の単結晶シリコン
基板と、この第２の単結晶シリコン基板から前記第１の
単結晶シリコン基板の上部に達する素子分離用の溝と、
この溝内に埋め込まれた多結晶シリコン膜とを含むもの
である。
【００１０】
【実施例】以下本発明の実施例を図面を用いて説明す
る。図１は本発明の第１の実施例の断面図である。
る。図１は本発明の第１の実施例の断面図である。
【００１１】図１において第１の単結晶シリコン基板で
あるＰ+ 型単結晶シリコン基板１上には多結晶シリコン
膜２が形成され、その内部に島状のシリコン酸化膜３が
設けられている。そしてこの多結晶シリコン膜２上の全
面にＣＺ法で製造されたＰ型の単結晶シリコン基板４が
形成されている。また、この単結晶シリコン基板４の素
子分離の領域には、多結晶シリコン膜２に達する溝が設
けられシリコン酸化膜５が埋込まれている。
あるＰ+ 型単結晶シリコン基板１上には多結晶シリコン
膜２が形成され、その内部に島状のシリコン酸化膜３が
設けられている。そしてこの多結晶シリコン膜２上の全
面にＣＺ法で製造されたＰ型の単結晶シリコン基板４が
形成されている。また、この単結晶シリコン基板４の素
子分離の領域には、多結晶シリコン膜２に達する溝が設
けられシリコン酸化膜５が埋込まれている。
【００１２】次に図２を併用してその製造方法を説明す
る。まず図２（ａ）に示すように、Ｐ+ 型単結晶シリコ
ン基板１〔面方位（１００），不純物濃度１〜５×１０
19ｃｍ-3、抵抗率１０〜２０ｍΩ・ｃｍ〕上に減圧ＣＶ
Ｄ法により多結晶シリコン膜２Ａを９μｍの厚さに成膜
した後、全面にシリコン酸化膜３を５００ｎｍの厚さに
成膜する。次でこのシリコン酸化膜３をフォトリソグラ
フィーおよびエッチング技術によりパターニングし、島
状のシリコン酸化膜３を形成する。
る。まず図２（ａ）に示すように、Ｐ+ 型単結晶シリコ
ン基板１〔面方位（１００），不純物濃度１〜５×１０
19ｃｍ-3、抵抗率１０〜２０ｍΩ・ｃｍ〕上に減圧ＣＶ
Ｄ法により多結晶シリコン膜２Ａを９μｍの厚さに成膜
した後、全面にシリコン酸化膜３を５００ｎｍの厚さに
成膜する。次でこのシリコン酸化膜３をフォトリソグラ
フィーおよびエッチング技術によりパターニングし、島
状のシリコン酸化膜３を形成する。
【００１３】次に図２（ｂ）に示すように、再び多結晶
シリコン膜２Ｂを減圧ＣＶＤ法により２μｍ程度成膜し
て表面を研磨して平坦化する。次に図２（ｃ）に示すよ
うに、この多結晶シリコン膜２の平坦化面に、Ｐ型の単
結晶シリコン基板４〔面方位（１００），抵抗率１０〜
Ω・ｃｍ〕を１０００℃２時間程度の熱処理により張り
合わせる。以下図１に示したように、デバイス形成領域
側の単結晶シリコン基板４を所定の厚さ（例えば０．１
〜１０μｍ）に研削研磨したのち、素子分離のための溝
をフォトリソグラフィーおよびエッチング技術により形
成する。次でこの溝にシリコン酸化膜５を埋めて、素子
分離領域を形成する。
シリコン膜２Ｂを減圧ＣＶＤ法により２μｍ程度成膜し
て表面を研磨して平坦化する。次に図２（ｃ）に示すよ
うに、この多結晶シリコン膜２の平坦化面に、Ｐ型の単
結晶シリコン基板４〔面方位（１００），抵抗率１０〜
Ω・ｃｍ〕を１０００℃２時間程度の熱処理により張り
合わせる。以下図１に示したように、デバイス形成領域
側の単結晶シリコン基板４を所定の厚さ（例えば０．１
〜１０μｍ）に研削研磨したのち、素子分離のための溝
をフォトリソグラフィーおよびエッチング技術により形
成する。次でこの溝にシリコン酸化膜５を埋めて、素子
分離領域を形成する。
【００１４】こうして作成したＳＯＩ基板を従来例のＳ
ＯＩ基板と共に重金属の定量汚染実験を行った。汚染元
素としてはＦｅを用い、その汚染方法は、原子吸光分析
用標準溶液をＦｅイオン濃度１００ｐｐｍに希釈した溶
液でＳＯＩ基板表面をスピンコートした。そのＳＯＩ基
板に１１５０℃，２時間（Ｎ2 雰囲気中）と８５０℃，
３時間（Ｎ2 雰囲気中）及び１０００℃，１６時間（ｄ
ｒｙ−Ｏ2 雰囲気中）の三段階の熱処理を行い、セコエ
ッチング液による表面処理を行った後、表面の欠陥密度
を測定した。
ＯＩ基板と共に重金属の定量汚染実験を行った。汚染元
素としてはＦｅを用い、その汚染方法は、原子吸光分析
用標準溶液をＦｅイオン濃度１００ｐｐｍに希釈した溶
液でＳＯＩ基板表面をスピンコートした。そのＳＯＩ基
板に１１５０℃，２時間（Ｎ2 雰囲気中）と８５０℃，
３時間（Ｎ2 雰囲気中）及び１０００℃，１６時間（ｄ
ｒｙ−Ｏ2 雰囲気中）の三段階の熱処理を行い、セコエ
ッチング液による表面処理を行った後、表面の欠陥密度
を測定した。
【００１５】その結果、本第１の実施例のＳＯＩ基板に
おいては表面欠陥密度が約１．５×１０2 ｃｍ-2とな
り、第１及び第３の従来例（２．６×１０2 ｃｍ-2）に
比べ、６０％に減少した。また第２の従来例の３．１〜
６．５×１０3 ｃｍ-2に対して、一桁以上減少した。そ
の理由としては、デバイス形成領域下部の広い領域にわ
たり重金属のゲッタリングサイトである多結晶シリコン
膜２を有しているのに加え、特にＦｅに対しては、シリ
コン酸化膜５が全面ではなく部分的に埋め込まれている
ために、下部のＰ+ 型単結晶シリコン基板１へのゲッタ
リングが有効になされるためである。また、デバイス作
成後のα線起因で発生したキャリアは、自由行程の短い
Ｐ+ 型単結晶シリコン基板や多結晶シリコン内で容易に
再結合してしまい、そのキャリアによるソフトエラー発
生頻度に関しても、第２の従来例と同程度に抑えられ、
第１及び第３の従来例での頻度の約２０％に減少した。
尚、上記実施例では下部の単結晶シリコン基板にＰ+ 型
のものを用いたが、不純物濃度が１０15〜１０16ｃｍ-3
のＰ型単結晶シリコン基板を用いても同程度のゲッタリ
ング効果が得られた。
おいては表面欠陥密度が約１．５×１０2 ｃｍ-2とな
り、第１及び第３の従来例（２．６×１０2 ｃｍ-2）に
比べ、６０％に減少した。また第２の従来例の３．１〜
６．５×１０3 ｃｍ-2に対して、一桁以上減少した。そ
の理由としては、デバイス形成領域下部の広い領域にわ
たり重金属のゲッタリングサイトである多結晶シリコン
膜２を有しているのに加え、特にＦｅに対しては、シリ
コン酸化膜５が全面ではなく部分的に埋め込まれている
ために、下部のＰ+ 型単結晶シリコン基板１へのゲッタ
リングが有効になされるためである。また、デバイス作
成後のα線起因で発生したキャリアは、自由行程の短い
Ｐ+ 型単結晶シリコン基板や多結晶シリコン内で容易に
再結合してしまい、そのキャリアによるソフトエラー発
生頻度に関しても、第２の従来例と同程度に抑えられ、
第１及び第３の従来例での頻度の約２０％に減少した。
尚、上記実施例では下部の単結晶シリコン基板にＰ+ 型
のものを用いたが、不純物濃度が１０15〜１０16ｃｍ-3
のＰ型単結晶シリコン基板を用いても同程度のゲッタリ
ング効果が得られた。
【００１６】図３は本発明の第２の実施例の断面図であ
る。本第２の実施例のＳＯＩ基板は、第１の単結晶シリ
コン基板であるＰ+ 型単結晶シリコン基板１１の全面に
シリコン酸化膜１２が形成されており、そのシリコン酸
化膜１２上にＮ型単結晶シリコン基板１３が形成されて
いる。そして、このＮ型単結晶シリコン基板１３からＰ
+ 型単結晶シリコン基板１１の上部に達する素子分離用
の溝が形成され、この溝はノンドープト多結晶シリコン
膜１５とドープト多結晶シリコン膜１６により埋込まれ
た構造となっている。
る。本第２の実施例のＳＯＩ基板は、第１の単結晶シリ
コン基板であるＰ+ 型単結晶シリコン基板１１の全面に
シリコン酸化膜１２が形成されており、そのシリコン酸
化膜１２上にＮ型単結晶シリコン基板１３が形成されて
いる。そして、このＮ型単結晶シリコン基板１３からＰ
+ 型単結晶シリコン基板１１の上部に達する素子分離用
の溝が形成され、この溝はノンドープト多結晶シリコン
膜１５とドープト多結晶シリコン膜１６により埋込まれ
た構造となっている。
【００１７】次に図４を併用してその製造方法を説明す
る。まず、図４（ａ）に示すように、Ｐ+ 型単結晶シリ
コン基板１１〔面方位（１００），抵抗率１０〜２０ｍ
Ω・ｃｍ〕上にシリコン酸化膜１２を形成し、次でＣＺ
法で形成されたＮ型単結晶シリコン基板１３〔面方位
（１００），抵抗率１０〜２０Ω・ｃｍ〕を熱処理によ
り張り合わせた後、デバイス形成領域側基板１３を研削
研磨により所定の厚さ（例えば０．１〜１０μｍ）にす
る。
る。まず、図４（ａ）に示すように、Ｐ+ 型単結晶シリ
コン基板１１〔面方位（１００），抵抗率１０〜２０ｍ
Ω・ｃｍ〕上にシリコン酸化膜１２を形成し、次でＣＺ
法で形成されたＮ型単結晶シリコン基板１３〔面方位
（１００），抵抗率１０〜２０Ω・ｃｍ〕を熱処理によ
り張り合わせた後、デバイス形成領域側基板１３を研削
研磨により所定の厚さ（例えば０．１〜１０μｍ）にす
る。
【００１８】次に図４（ｂ）に示すように、素子分離の
ための溝１４を下部の単結晶シリコン基板１１の上部に
達するまで形成し、減圧ＣＶＤ法によりノンドープト多
結晶シリコン膜１５を１００ｎｍの厚さに成膜し、その
後にホウ素を高濃度（７×１０19ｃｍ-3以上）にドーピ
ングしたＰ+ 型のドープト多結晶シリコン膜１６を成膜
して溝１４を完全に埋める。
ための溝１４を下部の単結晶シリコン基板１１の上部に
達するまで形成し、減圧ＣＶＤ法によりノンドープト多
結晶シリコン膜１５を１００ｎｍの厚さに成膜し、その
後にホウ素を高濃度（７×１０19ｃｍ-3以上）にドーピ
ングしたＰ+ 型のドープト多結晶シリコン膜１６を成膜
して溝１４を完全に埋める。
【００１９】こうして作成したＳＯＩ基板は、ゲッタリ
ングサイトである多結晶シリコン膜１５，１６をシリコ
ン酸化膜１２上で止めずに下地の基板１１にまで到らせ
ているため、それを通じて下地基板への重金属の拡散を
可能にし、ゲッタリング領域を拡げる働きがある。その
うえ、そのゲッタリング領域が下地基板と同電位で固定
されることにより充分な素子分離機能も兼ねる。また、
多結晶シリコン膜をノンドープトとドープトの２段階で
成膜することにより、デバイス作成時の各種熱処理によ
るドーパントのデバイスへの拡散を極力抑えることがで
き、デバイスの高密度化に対して有利となる。
ングサイトである多結晶シリコン膜１５，１６をシリコ
ン酸化膜１２上で止めずに下地の基板１１にまで到らせ
ているため、それを通じて下地基板への重金属の拡散を
可能にし、ゲッタリング領域を拡げる働きがある。その
うえ、そのゲッタリング領域が下地基板と同電位で固定
されることにより充分な素子分離機能も兼ねる。また、
多結晶シリコン膜をノンドープトとドープトの２段階で
成膜することにより、デバイス作成時の各種熱処理によ
るドーパントのデバイスへの拡散を極力抑えることがで
き、デバイスの高密度化に対して有利となる。
【００２０】本第２の実施例においても、第１の実施例
と同様にＦｅの定量汚染実験を行った結果、表面欠陥密
度が〜１．５×１０2 ｃｍ-2と第１の従来例の約６０％
に低減され、α線によるソフトエラー頻度に関しては、
図７に示した第２の従来例と同程度以下に低減した。
と同様にＦｅの定量汚染実験を行った結果、表面欠陥密
度が〜１．５×１０2 ｃｍ-2と第１の従来例の約６０％
に低減され、α線によるソフトエラー頻度に関しては、
図７に示した第２の従来例と同程度以下に低減した。
【００２１】以上より、本第２の実施例は、従来の方法
では実現できない、良好なゲッタリング効果および耐α
線効果をともに兼ね備えたＳＯＩ基板であることがわか
る。
では実現できない、良好なゲッタリング効果および耐α
線効果をともに兼ね備えたＳＯＩ基板であることがわか
る。
【００２２】また、上記実施例ではＮ型単結晶シリコン
基板を用いたがＣＺ法によるＰ型単結晶シリコン基板を
デバイス形成領域に使用してもよい。この場合には、下
地の単結晶シリコン基板をＮ+ 型に、そしてＮ+ 型ドー
プト多結晶シリコンを用いることにより同様の効果が得
られる。
基板を用いたがＣＺ法によるＰ型単結晶シリコン基板を
デバイス形成領域に使用してもよい。この場合には、下
地の単結晶シリコン基板をＮ+ 型に、そしてＮ+ 型ドー
プト多結晶シリコンを用いることにより同様の効果が得
られる。
【００２３】次にこの第２の実施例のＳＯＩ基板を用い
て、Ｐ+ Ｎダイオードを形成し、逆バイアスリーク電流
を測定した結果について説明する。
て、Ｐ+ Ｎダイオードを形成し、逆バイアスリーク電流
を測定した結果について説明する。
【００２４】図５に示すようにＳＯＩ基板を第２の実施
例と同様に作成し、デバイス形成領域にＰ+ 型拡散層１
８およびＮ+ 型拡散層１７をイオン注入（条件Ｂ
Ｆ2 + ，３０ｋｅＶ，２×１０15ｃｍ-2；Ａｓ+ ，３０
ｋｅＶ，３×１０15ｃｍ-2）およびＮ2 雰囲気中９００
℃１０分の熱処理により形成した。そして逆方向バイア
ス５Ｖの時のリーク電流を評価した結果、Ｐ+ Ｎダイオ
ードの１００℃における逆バイアスリーク電流は５×１
０-8Ａｃｍ-2となり、従来例を用いて作ったダイオード
の３×１０-7Ａｃｍ-2に比べて約１桁減少した。
例と同様に作成し、デバイス形成領域にＰ+ 型拡散層１
８およびＮ+ 型拡散層１７をイオン注入（条件Ｂ
Ｆ2 + ，３０ｋｅＶ，２×１０15ｃｍ-2；Ａｓ+ ，３０
ｋｅＶ，３×１０15ｃｍ-2）およびＮ2 雰囲気中９００
℃１０分の熱処理により形成した。そして逆方向バイア
ス５Ｖの時のリーク電流を評価した結果、Ｐ+ Ｎダイオ
ードの１００℃における逆バイアスリーク電流は５×１
０-8Ａｃｍ-2となり、従来例を用いて作ったダイオード
の３×１０-7Ａｃｍ-2に比べて約１桁減少した。
【００２５】また、第１の実施例のＳＯＩ基板を用いた
場合にも第２の実施例と同様に逆バイアスリーク電流が
改善された。
場合にも第２の実施例と同様に逆バイアスリーク電流が
改善された。
【００２６】
【発明の効果】以上説明したように第１の発明によれ
ば、デバイス形成領域下部の広い領域にわたり多結晶シ
リコン膜からなる重金属のゲッタリングサイトが形成さ
れているため、表面欠陥密度を減らすことができ、ダイ
オードの逆バイアスリーク電流を減少させることができ
る。その上、キャリアの自由工程の短いＰ+ 型単結晶シ
リコン基板や多結晶シリコン層を有しているため、デバ
イス作製後のα線起因のソフトエラーの発生頻度を減少
させることができる。
ば、デバイス形成領域下部の広い領域にわたり多結晶シ
リコン膜からなる重金属のゲッタリングサイトが形成さ
れているため、表面欠陥密度を減らすことができ、ダイ
オードの逆バイアスリーク電流を減少させることができ
る。その上、キャリアの自由工程の短いＰ+ 型単結晶シ
リコン基板や多結晶シリコン層を有しているため、デバ
イス作製後のα線起因のソフトエラーの発生頻度を減少
させることができる。
【００２７】また、第２の発明によれば素子分離領域に
溝を設け、この溝をノンドープ多結晶シリコン膜とドー
プト多結晶シリコン膜とで埋め込み、しかもその溝を下
部の第１の単結晶シリコ基板にまで貫通した構造とする
ことにより、以下のような効果がある。
溝を設け、この溝をノンドープ多結晶シリコン膜とドー
プト多結晶シリコン膜とで埋め込み、しかもその溝を下
部の第１の単結晶シリコ基板にまで貫通した構造とする
ことにより、以下のような効果がある。
【００２８】まず、多結晶シリコン膜やそれを通して下
地の単結晶シリコン基板に十分に重金属がゲッタリング
されるため、表面欠陥密度を減らすことができ、ダイオ
ードの逆バイアスリーク電流も減少する。その上、デバ
イス形成領域の下部全面にシリコン酸化膜を設けている
ため、α線起因のソフトエラー発生頻度を減らすことが
できる。また、素子分離領域の多結晶シリコン膜がノン
ドープト層とドープト層に分かれているため、デバイス
形成領域への不純物の拡散が極力抑えられ、デバイスの
高密度化も容易となる。
地の単結晶シリコン基板に十分に重金属がゲッタリング
されるため、表面欠陥密度を減らすことができ、ダイオ
ードの逆バイアスリーク電流も減少する。その上、デバ
イス形成領域の下部全面にシリコン酸化膜を設けている
ため、α線起因のソフトエラー発生頻度を減らすことが
できる。また、素子分離領域の多結晶シリコン膜がノン
ドープト層とドープト層に分かれているため、デバイス
形成領域への不純物の拡散が極力抑えられ、デバイスの
高密度化も容易となる。
【図１】本発明の第１の実施例の断面図。
【図２】第１の実施例の製造方法を説明するための半導
体チップの断面図。
体チップの断面図。
【図３】本発明の第２の実施例の断面図。
【図４】第２の実施例の製造方法を説明するための半導
体チップの断面図。
体チップの断面図。
【図５】第２の実施例の効果を説明するための断面図。
【図６】従来例の断面図。
【図７】他の従来例の断面図。
【図８】他の従来例の断面図。
１，１１，２１ Ｐ+ 型単結晶シリコン基板 ２，２Ａ，２Ｂ 多結晶シリコン膜 ３ シリコン酸化膜 ４ 単結晶シリコン基板 ５ シリコン酸化膜 １２ シリコン酸化膜 １３ Ｎ型単結晶シリコン基板 １４ 溝 １５ ノンドープト多結晶シリコン膜 １６ ドープト多結晶シリコン膜 １７ Ｎ+ 型拡散層 １８ Ｐ+ 型拡散層 １９ 測定端子 ２１Ａ ＩＧ欠陥層 ２２，２２Ａ シリコン酸化膜 ２３，２３Ａ 単結晶シリコン基板 ２４，２４Ａ 多結晶シリコン膜 ２５ Ｎ型拡散層 ２６ Ｎ型エピタキシャル層
Claims (4)
- 【請求項１】 第１の単結晶シリコン基板上に形成され
た多結晶シリコン膜と、この多結晶シリコン膜中に形成
された島状のシリコン酸化膜と、前記多結晶シリコン膜
上の全面に形成された第２の単結晶シリコン基板とを含
むことを特徴とするＳＯＩ基板。 - 【請求項２】 第１の単結晶シリコン基板はＰ型である
請求項１記載のＳＯＩ基板。 - 【請求項３】 第１の単結晶シリコン基板上に形成され
たシリコン酸化膜と、このシリコン酸化膜の全面に形成
された第２の単結晶シリコン基板と、この第２の単結晶
シリコン基板から前記第１の単結晶シリコン基板の上部
に達する素子分離用の溝と、この溝内に埋め込まれた多
結晶シリコン膜とを含むことを特徴とするＳＯＩ基板。 - 【請求項４】 素子分離用の溝に埋め込まれた多結晶シ
リコン膜は、ノンドープト多結晶シリコン膜とドープト
多結晶シリコン膜とから構成される請求項４記載のＳＯ
Ｉ基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184561A JP2786081B2 (ja) | 1993-07-27 | 1993-07-27 | Ｓｏｉ基板 |
| US08/280,994 US5443661A (en) | 1993-07-27 | 1994-07-27 | SOI (silicon on insulator) substrate with enhanced gettering effects |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184561A JP2786081B2 (ja) | 1993-07-27 | 1993-07-27 | Ｓｏｉ基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0745800A true JPH0745800A (ja) | 1995-02-14 |
| JP2786081B2 JP2786081B2 (ja) | 1998-08-13 |
Family
ID=16155366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5184561A Expired - Lifetime JP2786081B2 (ja) | 1993-07-27 | 1993-07-27 | Ｓｏｉ基板 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5443661A (ja) |
| JP (1) | JP2786081B2 (ja) |
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| US5443661A (en) | 1995-08-22 |
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Legal Events
| Date | Code | Title | Description |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960910 |