KR100741856B1 - 소이 기판의 형성 방법 및 이에 의해 형성된 소이 기판 - Google Patents

소이 기판의 형성 방법 및 이에 의해 형성된 소이 기판 Download PDF

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Abstract

소이 기판의 형성 방법 및 이에 의해 형성된 소이 기판을 제공한다. 이 방법에 따르면, 반도체 기판 상에 열산화막을 형성한다. 상기 열산화막을 패터닝하여 열산화막 패턴을 형성하는 동시에 상기 반도체 기판의 일부를 노출시킨다. 상기 열산화막 패턴의 측벽과 상부면을 덮으며 상기 노출된 반도체 기판과 접하는 제 1 반도체 단결정층을 형성한다. 평탄화 식각 공정을 진행하여 상기 제 1 반도체 단결정층의 상부를 일부 제거한다. 그리고 상기 제 1 반도체 단결정층 상부에 제 2 반도체 단결정층을 형성한다. 이로써, 신뢰성 있는 소이 기판을 제공할 수 있다.
소이 기판

Description

소이 기판의 형성 방법 및 이에 의해 형성된 소이 기판{Method of forming SOI substrate and the substrate so formed}
도 1 내지 4, 7 및 8은 본 발명의 일 실시예에 따라 소이 기판을 형성하는 방법을 순차적으로 나타내는 공정단면도들이다.
도 5은 본 발명의 일 예에 따라 도 4의 제 1 반도체 단결정층을 형성하는 과정을 나타내는 공정 단면도이다.
도 6은 본 발명의 다른 예에 따라 도 4의 제 1 반도체 단결정층을 형성하는 과정을 나타내는 공정 단면도이다.
도 9는 본 발명의 일 실시예에 따른 핀펫 소자의 사시도를 나타낸다.
도 10은 본 발명의 다른 실시예에 따른 핀펫 소자의 사시도를 나타낸다.
본 발명은 반도체 장치 및 그 반도체 제조 방법에 관한 것으로 더욱 상세하게는 소이 기판의 형성 방법 및 이에 의해 형성된 소이 기판에 관한 것이다.
반도체 장치가 고집적화됨에 따라 채널 폭도 좁아지고 있다. 이로써 짧은 채널 효과(short channel effect)로 인해 펀치쓰루나 누설 전류와 같은 다양한 문제 점들이 발생한다. 이를 해결하기 위한 하나의 방안으로 소이 기판의 사용이 제안되고 있다.
종래의 소이(SOI; silicon on insulator) 기판은 실리콘 기판 상에 차례로 형성된 절연막과 실리콘 단결정층을 포함한다. 상기 실리콘 단결정층 상에 게이트 전극 및 배선 등이 형성된다. 즉, 상기 실리콘 단결정층은 디바이스 영역(device region)으로 사용되므로, 상기 실리콘 단결정층은 결정 결함(crystal defect)등이 없이 우수한 품질을 가져야 한다. 만약 상기 실리콘 단결정층에 결정결함 등이 존재할 경우, 이러한 결함 등에 의해 PN 접합 영역에서 누설전류가 발생하거나 게이트 절연막의 품질이 저하되거나 문턱전압을 조절하기 어려워지는 등 다양한 문제가 발생한다. 상기 절연막은 반도체 기판으로 누설전류를 차단하는 등의 역할을 하여, 상기 절연막의 품질 또한 중요하다.
종래의 소이 기판을 형성하는 하나의 방법에 따르면, 하나의 웨이퍼의 전면에 산화막을 형성하고 다른 하나의 웨이퍼를 상기 산화막에 붙인 후에 다른 하나의 웨이퍼의 일 부분을 연마공정으로 제거한다. 이렇게 형성된 소이 기판은 두개의 웨이퍼를 필요로 하므로 공정 단가가 비싸진다. 웨이퍼 표면을 연마하므로 표면이 매끄럽지 못하여 소자의 성능을 저하시키는 단점을 가진다. 또한, 반도체 기판의 전면 상에 산화막이 형성되므로 반도체 기판에 백 바이어스를 걸어주거나 반도체 기판으로 열을 확산시키기 위한 통로를 가질 수 없다.
종래의 소이 기판을 형성하는 다른 방법에 따르면, 하나의 웨이퍼에 이온주입 공정을 통해 산소 이온을 주입하고 열처리하여 일정 깊이에 산화막을 형성한다. 이 경우에 하나의 웨이퍼만이 사용되므로 공정 단가는 저렴하다. 그러나, 산소이온을 이온 주입하는 동안 실리콘 원자들간의 격자가 손상된다. 따라서 이렇게 형성된 소이 기판에 포함되는 실리콘 단결정층의 품질이 나쁘다. 또한 산화막이 이온주입 공정으로 형성되므로, 산화막의 산소 농도가 균일하지 못하여 누설전류를 완전히 차단하기 어렵다. 이러한 소이 기판을 이용하여 반도체 장치를 형성할 경우, 반도체 장치의 신뢰성을 보장하기 어렵다.
따라서, 상기 문제점을 해결하기 위한 것으로, 본 발명의 기술적 과제는 우수한 품질의 절연막과 반도체 단결정층을 포함하여 높은 신뢰성을 제공할 수 있는 소이 기판의 형성 방법 및 이에 의해 형성된 소이 기판을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 소이 기판의 형성 방법은 반도체 기판을 준비하는 단계; 상기 반도체 기판 상에 열산화막을 형성하는 단계; 상기 열산화막을 패터닝하여 열산화막 패턴을 형성하는 동시에 상기 반도체 기판의 일부를 노출시키는 단계; 상기 열산화막 패턴의 측벽과 상부면을 덮으며 상기 노출된 반도체 기판과 접하는 제 1 반도체 단결정층을 형성하는 단계; 평탄화 식각 공정을 진행하여 상기 제 1 반도체 단결정층의 상부를 일부 제거하는 단계; 및 상기 제 1 반도체 단결정층 상부에 제 2 반도체 단결정층을 형성하는 단계를 포함한다.
상기 제 1 반도체 단결정층을 형성하는 단계는, 선택적 결정 성장(Selective epitaxial growth, SEG) 공정 또는 고체상 에피택시얼 성장(Solid phase epitaxial, SPE) 공정을 통해 진행될 수 있다. 즉, 상기 제 1 반도체 단결정층을 형성하는 단계는, 선택적 에피택시얼 성장 방법을 이용하여 상기 노출된 반도체 기판으로부터 에피택시얼 반도체층을 성장시키는 단계; 및 열처리 공정을 진행하는 단계를 포함할 수 있다. 또는 상기 제 1 반도체 단결정층을 형성하는 단계는, 증착 방법으로 반도체층을 형성하는 단계; 열처리 공정을 진행하는 단계를 포함할 수 있다. 여기서, 상기 열처리 공정은 아르곤 또는 수소를 포함하는 분위기하에서 110~1200℃의 온도에서 2분 이상 1시간 이내 동안 진행될 수 있다. 상기 반도체층은 비정질 실리콘 또는 폴리실리콘일 수 있다.
상기 제 1 반도체 단결정층은 질량수가 28인 실리콘원자만을 포함할 수 있다.
상기 반도체 기판은 8~14ppma(part per million atoms)의 농도의 산소 원자를 포함할 수 있으며, 바람직하게는 11~14ppma(part per million atoms)의 농도의 산소 원자를 포함할 수 있다.
상기 방법은 상기 반도체 기판에 금속 게더링 사이트를 형성하는 단계를 더 포함할 수 있다. 상기 금속 게더링 사이트를 형성하는 단계는, 1초 이상~1분 이내 동안 1000~1200℃의 온도에서 열처리하는 단계를 포함할 수 있다. 또는 상기 금속 게더링 사이트를 형성하는 단계는, 700~800℃의 온도에서 2분 이상 10시간 이내 동안 제 1 열처리 공정을 진행하는 단계; 및 900~1100℃의 온도에서 2분 이상 16시간 이내 동안 제 2 열처리 공정을 진행하는 단계를 포함할 수 있다.
상기 평탄화 식각 공정을 진행하여 상기 제 1 반도체 단결정층의 상부를 일 부 제거하는 단계는 상기 열산화막 패턴 상에 적어도 10Å의 두께를 가지는 제 1 반도체 단결정층을 남기는 단계를 포함할 수 있다.
바람직하게는 상기 열산화막은 10~200Å의 두께를 가질 수 있다. 바람직하게는 상기 제 2 반도체 단결정층은 0.5~5㎛의 두께를 가질 수 있다.
상기 제 2 반도체 단결정층은 선택적 에피택시얼 성장 방법으로 형성될 수 있다.
상기 방법에 따르면, 반도체 기판 상에 열산화막을 형성하므로 산화막 내에 산소 농도가 균일하고 막질이 견고하여 누설전류등을 확실히 차단할 수 있다. 열산화막을 패터닝하고 반도체 기판과 접하는 제 1 반도체 단결정층을 형성하므로 이로써 열확산(방출)이나 백바이어스등을 위한 통로를 만들 수 있다. 제 1 반도체 단결정층이 SEG(Selective epitaxial growth)/SPE(Solid phase epitaxial) 공정과 및 열처리 공정으로 형성되므로 제 1 반도체 단결정층 내의 격자 손상이나 결함등을 최소화할 수 있다. 또한 이러한 결함들이 상기 제 1 반도체 단결정층 내에 존재할지라도, 상기 평탄화 공정으로 상기 제 1 반도체 단결정층의 상부가 제거되므로, 결함들이 제거될 수 있다. 또한 결함들이 제거된 상태에서 제 2 반도체 단결정층이 형성되므로, 상기 제 2 반도체 단결정층은 종래보다 디펙프리(defect-free)하며 우수한 품질을 가진다. 이와 같이 상기 방법에 의해 신뢰성 있는 소이 기판을 제공할 수 있다.
상기 방법으로 형성된 소이 기판은 반도체 기판; 상기 반도체 기판 상의 열산화막 패턴; 상기 열산화막 패턴의 상부면과 측면 및 상기 열산화막 패턴의 측면 에 인접한 상기 반도체 기판의 상부면과 접하는 제 1 반도체 단결정층; 및 상기 제 1 반도체 단결정층 상의 제 2 반도체 단결정층을 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1 내지 4, 7 및 8은 본 발명의 일 실시예에 따라 소이 기판을 형성하는 방법을 순차적으로 나타내는 공정단면도들이다.
도 1을 참조하면, 반도체 기판(1)을 준비한다. 상기 반도체 기판(1)은 쵸크랄스키(Czochralski) 결정 성장 방법으로 형성된다. 즉, 실리콘이나 게르마늄과 같은 반도체 원료의 분말 또는 다결정을 도가니에 넣고 열을 가해 녹인 후, 용융된 실리콘 또는 게르마늄 표면에 조그만 씨(seed) 결정을 천천히 부착한 후 씨 결정을 일정 속도 상승시킴으로써 형성될 수 있다. 이때 상승속도는 약 0.5mm/분 또는 약 1.0mm/분일 수 있다. 상승 속도가 약 0.5mm/분일 경우에 형성되는 상기 반도체 기판(1)은 약 8~12.5ppma(part per million atoms)의 산소 농도를 포함할 수 있다. 상승 속도가 약 1.0mm/분일 경우에 형성되는 상기 반도체 기판(1)은 약 11~14ppma의 산소 농도를 가질 수 있다. 금속 게더링 사이트(metal-gethering site)의 형성을 위해서는 후자인 경우, 즉 상승 속도가 약 1.0mm/분일 경우 형성되는 반도체 기판(1)을 사용하는 것이 유리하다. 상기 반도체 기판(1)을 형성하는 동안 붕소등이 첨가될 수 있으며, 상기 반도체 기판(1)은 예를 들면 p형의 실리콘 기판일 수 있다.
도 2를 참조하면, 상기 반도체 기판(1)의 전면 상에 열산화막(3)을 형성한다. 상기 열산화막(3)은 열산화 공정으로 형성될 수 있다. 이렇게 형성된 상기 열산화막(3)은 막질이 치밀하고 불순물의 농도가 현저히 낮아 누설 전류등을 차단시키기 보다 용이하다. 상기 열산화막(3)은 10~200Å의 두께를 가질 수 있다.
도 3을 참조하면, 상기 열산화막(3)을 패터닝하여 상기 반도체 기판(1)을 일부 노출시키는 동시에 열산화막 패턴(3a)을 형성한다. 상기 열산화막(3)을 패터닝하는 단계는 포토리소그라피 공정으로 형성된 포토레지스트 패턴(미도시)을 식각 마스크로 이용하여 진행될 수 있다.
도 4를 참조하면, 상기 열산화막 패턴(3a)의 측벽과 상부면 및 상기 반도체 기판(1)의 노출된 표면을 덮는 제 1 반도체 단결정층(4d)을 형성한다. 상기 제 1 반도체 단결정층(4d)은 평평한 상부면을 가지도록 형성된다. 상기 제 1 반도체 단결정층(4d)은 상기 열산화막 패턴(3a)의 상부에서 제 1 두께(T1)를 가지도록 형성된다. 상기 제 1 두께(T1)는 적어도 10Å이다. 상기 제 1 반도체 단결정층(4d)은 질량수가 28인 실리콘 원자만을 포함할 수 있다. 실리콘은 질량수가 각각 28, 29 및 30인 3 종류의 동위원소들이 있다. 상기 제 1 반도체 단결정층(4d)이 질량수가 28인 실리콘 원자만을 포함할 경우, 질량수가 29 또는 30인 실리콘 원자를 포함하는 경우보다 열전도도가 뛰어나다. 따라서, 상기 열산화막 패턴(3a)의 측벽에 인접한 상기 제 1 반도체 단결정층(4d)이 후속의 소자 동작시 발생하는 열을 방출하기 위한 수단으로 사용되기가 보다 용이하다.
상기 제 1 반도체 단결정층(4d)은 선택적 결정 성장(Selective epitaxial growth, SEG) 공정 또는 고체상 에피택시얼 성장(Solid phase epitaxial, SPE) 공정을 이용하여 형성될 수 있다. 이를 도 5과 도 6을 참조하여 설명하기로 한다.
도 5를 참조하면, 상기 열산화막 패턴(3a)이 형성된 상기 반도체 기판(1)의 노출된 표면으로부터 SEG 방법으로 에피택시얼 반도체층(4a, 4b)을 성장시킨다. 상기 에피택시얼 반도체층(4a, 4b)은 제 1 에피택시얼 반도체층(4a)와 제 2 에피택시얼 반도체층(4b)을 포함한다. 상기 제 1 에피택시얼 반도체층(4a)은 상기 반도체 기판(1)의 노출된 상부면과 접하며 상기 열산화막 패턴(3a)의 측벽과 접한다. 상기 제 2 에피택시얼 반도체층(4b)은 상기 열산화막 패턴(3a)의 상부면과 접한다. 상기 제 1 에피택시얼 반도체층(4a)의 상부면은 상기 제 2 에피택시얼 반도체층(4b)의 상부면보다 높게 형성될 수 있다. 상기 제 1 에피택시얼 반도체층(4a)은 대부분 단결정 구조를 가지나, 상기 열산화막 패턴(3a)의 측면에 인접한 곳에서는 결정 결함이 존재할 수 있다. 상기 제 2 에피택시얼 반도체층(4b)의 상당량이 결정 결함을 가질 수 있다. 이러한 결함들을 치유하며 상기 에피택시얼 반도체층(4a, 4b)들이 보다 완벽한 단결정 구조를 가지게 하기 위하여 제 1 열처리 공정을 진행한다. 상 기 제 1 열처리 공정은 아르곤 또는 수소 분위기하에서 진행되며, 110~1200℃의 온도에서 2분 이상 1시간 이내 동안 진행될 수 있다. 이때, 수소 분위기보다는 아르곤 분위기가 보다 바람직하다. 상기 제 1 열처리 공정이 완료되면, 상기 에피택시얼 반도체층(4a, 4b)들의 상부면을 평탄화하고 상기 에피택시얼 반도체층(4a, 4b)들의 상부면에 존재할 수 있는 결정 결함들을 제거하기 위하여 CMP(Chemical Mechanical Polishing)와 같은 평탄화 식각 공정을 진행한다. 이로써 도 4의 제 1 반도체 단결정층(4d)을 형성한다. 상기 제 1 열처리 공정과 상기 평탄화 식각 공정의 순서는 서로 바뀔 수 있다.
한편, 도 6을 참조하면, 상기 제 1 반도체 단결정층(4d)은 SPE 방법을 이용하여 형성될 수 있다. 즉, 상기 열산화막 패턴(3a)이 형성된 상기 반도체 기판(1)의 전면 상에 반도체층(4c)을 콘포말하게 증착한다. 따라서, 상기 반도체층(4c)의 상부면은 상기 열산화막 패턴(3a)의 상에서는 높고 상기 열산화막 패턴(3a)의 측면에 인접한 상기 반도체 기판(1) 상에서는 낮다. 즉, 상기 반도체층(4c)은 도 5의 에피택시얼 반도체층(4a, 4b)들의 상부면 프로파일과 반대되는 상부면 프로파일을 가질 수 있다. 상기 반도체층(4c)은 비정질 실리콘 또는 폴리실리콘일 수 있다. 그리고, 도 5의 과정에서처럼 상기 반도체층(4c)이 단결정 구조를 가지게 하기 위하여 상기 제 1 열처리 공정을 진행한다. 그리고 상기 반도체층(4c)의 상부면을 평탄화하며 디바이스 영역으로 사용되는 부분의 결정 결함들을 제거하기 위하여 상기 평탄화 식각 공정을 진행한다. 이로써 제 1 반도체 단결정층(4d)을 형성한다.
도 7을 참조하면, 상기 제 1 반도체 단결정층(4d) 상에 제 2 반도체 단결정 층(4e)을 형성한다. 상기 제 2 반도체 단결정층(4e)은 0.5~5㎛의 두께를 가지도록 형성될 수 있으며, SEG 방법으로 형성될 수 있다. 상기 제 1 반도체 단결정층(4d)이 상기 제 1 열처리 공정과 상기 평탄화 공정으로 인해 디펙 프리(defect-free)한 단결정 구조를 가지므로 상기 제 1 반도체 단결정층(4d) 상에 성장되는 상기 제 2 반도체 단결정층(4e)은 보다 완벽하고 디펙 프리한 단결정 구조를 가진다. 이와 같이 디바이스 영역(device region)으로 사용되는 제 2 반도체 단결정층(4e)이 우수한 품질을 가지므로, 누설전류등을 최소화하고 반도체 장치의 신뢰성을 향상시킬 수 있다.
후속으로 도 8을 참조하면, 상기 반도체 기판(1) 내에 금속 게더링 사이트(metal-gettering site, 10)을 형성한다. 상기 금속 게더링 사이트(10)는 금속을 게더링하는 사이트로서, 크기가 약 50~100nmm 정도인 산소석출물일 수 있다. 상기 금속 게더링 사이트(10)는 두가지 방법으로 형성될 수 있다. 첫번째 방법으로는, 상기 반도체 기판(1)에 대해 1초 이상~1분 이내 동안 1000~1200℃의 온도에서 제 2 열처리 공정을 진행하고, 급속 냉각하여 금속 게더링 사이트 형성을 위한 핵 사이트(nucleation site)들을 형성한다. 그리고, 이러한 핵 사이트들의 크기는 트랜지스터들 및 배선등을 형성하기 위해 행해지는 많은 열처리 공정들에 의해 점점 커져 상기 금속 게더링 사이트(10)가 된다. 두번째 방법으로는, 상기 반도체 기판(1)에 대해 700~800℃의 온도에서 2분 이상 10시간 이내 동안 제 3 열처리 공정을 진행하고, 900~1100℃의 온도에서 2분 이상 16시간 이내 동안 제 4 열처리 공정을 진행하여 상기 금속 게더링 사이트(10)를 형성할 수 있다. 상기 금속 게더링 사이트(10) 는 도 1의 단계에서 형성될 수도 있다. 상기 금속 게더링 사이트(10)를 이와같이 형성하므로써, 후속의 배선 형성 공정과 같은 반도체 제조 공정시 사용될 수 있는 금속 원자들의 확산을 막아, 금속 원자들에 의한 누설 전류등을 방지할 수 있다. 이로써 보다 높은 신뢰성을 제공할 수 있는 소이 기판을 구현할 수 있다.
이로써 형성된 도 8의 소이 기판을 살펴보면, 반도체 기판(1) 상에, 열산화막 패턴(3a)이 위치한다. 상기 열산화막 패턴(3a)의 상부면과 측면 및 상기 열산화막 패턴의 측면에 인접한 상기 반도체 기판(1)의 상부면은 제 1 반도체 단결정층(4d)으로 덮인다. 상기 제 1 반도체 단결정층(4d) 상에는 제 2 반도체 단결정층(4e)이 위치한다. 상기 제 1 반도체 단결정층(4d)은 질량수가 28인 실리콘원자만을 포함하여, 열전도도가 뛰어나, 소자 동작시 열을 방출하기 용이하다. 상기 열산화막 패턴(3a)은 열산화막으로 이루어지므로, 막질이 견고하여 누설전류를 차단하기 용이하다. 또한 디바이스 영역으로 사용되는 상기 제 2 반도체 단결정층(4e)은 디펙 프리한 단결정 구조를 가져 신뢰성있는 반도체 장치를 구현할 수 있다. 상기 반도체 기판(1)은 금속-게더링 사이트(10)를 포함하므로써, 후속의 배선 형성 공정과 같은 반도체 제조 공정시 사용될 수 있는 금속 원자들의 확산을 막아, 금속 원자들에 의한 누설 전류등을 방지할 수 있다. 이로써 높은 신뢰성을 가지는 소이 기판을 제공할 수 있다.
이렇게 형성된 소이 기판은 핀펫(FinFET) 소자등 다양한 반도체 장치에 적용될 수 있다. 도 9는 본 발명의 일 실시예에 따른 핀펫 소자의 사시도를 나타낸다.
도 9를 참조하면, 반도체 기판(1) 상에 열산화막 패턴(3a), 제 1 반도체 단 결정층(4d) 및 제 2 반도체 단결정층(4e)을 형성한다. 상기 제 2 반도체 단결정층(4e)의 일부를 패터닝하여 핀(5)을 형성한다. 상기 핀(5)이 형성된 상기 반도체 기판(1) 상에 터널절연막, 전하트랩막, 블로킹 절연막 및 게이트전극막을 차례로 형성하고 패터닝하여 차례로 적층되며 상기 핀(5)을 가로지르는 터널 절연패턴(11), 전하트랩패턴(13), 블로킹 절연 패턴(15) 및 워드라인(17)을 형성한다. 그리고 상기 워드라인(17)을 이온주입 마스크로 이용하여 상기 핀(5)의 상부에 불순물 주입 영역(22)을 형성하여 핀펫 소자를 완성한다.
도 9의 핀펫 소자는 전하트랩형 비휘발성 메모리 장치에서 하나의 메모리 셀 트랜지스터를 나타낸다. 이를 살펴보면, 워드라인과 게이트 절연막들(11, 13, 15)이 상기 핀(5)의 측면 및 상부를 덮으므로 채널 길이가 길어져 짧은 채널 효과에 따른 펀치 쓰루등을 방지할 수 있다. 또한 상기 열산화막 패턴(3a)에 의해 누설전류등을 차단할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 핀펫 소자의 사시도를 나타낸다.
도 10을 참조하면, 상기 제 2 반도체 단결정층(4e) 및 상기 제 1 반도체 단결정층(4d)을 순차적으로 패터닝하여 상기 핀(5)을 형성하고 상기 열산화막 패턴(3a)을 노출시킨다. 상기 핀(5)은 상기 제 2 반도체 단결정층(4e)과 상기 제 1 반도체 단결정층(4d)을 포함한다. 상기 터널 절연막(11)은 상기 열산화막 패턴(3a)과 접한다. 그외의 구성은 도 9의 것과 동일하다. 이로써 상기 핀(5)을 이웃하는 핀(미도시)으로부터 완전히 고립시킬 수 있다. 상기 열산화막 패턴(3a)에 의해, 소자 동작시 발생할 수 있는, 이웃하는 메모리 셀 트랜지스터들로 누설전류가 흐르는 것을 차단할 수 있다. 또한 상기 제 2 반도체 단결정층이 우수한 품질을 가지므로 신뢰성 있는 핀펫 소자의 구현이 가능하다.
따라서, 본 발명에 따른 소이 기판의 형성 방법 및 이에 의해 형성된 소이 기판에 따르면, 반도체 기판 상에 열산화막을 형성하므로 산화막 내에 산소 농도가 균일하고 막질이 견고하여 누설전류등을 확실히 차단할 수 있다. 열산화막을 패터닝하고 반도체 기판과 접하는 제 1 반도체 단결정층을 형성하므로 이로써 열확산(방출)이나 백바이어스등을 위한 통로를 만들 수 있다. 제 1 반도체 단결정층이 SEG(Selective epitaxial growth)/SPE(Solid phase epitaxial) 공정과 및 열처리 공정으로 형성되므로 제 1 반도체 단결정층 내의 격자 손상이나 결함등을 최소화할 수 있다. 또한 이러한 결함들이 상기 제 1 반도체 단결정층 내에 존재할지라도, 상기 평탄화 공정으로 상기 제 1 반도체 단결정층의 상부가 제거되므로, 결함들이 제거될 수 있다. 또한 결함들이 제거된 상태에서 제 2 반도체 단결정층이 형성되므로, 상기 제 2 반도체 단결정층은 종래보다 디펙프리(defect-free)하며 우수한 품질을 가진다. 이로써 신뢰성 있는 소이 기판을 제공할 수 있다.

Claims (20)

  1. 반도체 기판을 준비하는 단계;
    상기 반도체 기판 상에 열산화막을 형성하는 단계;
    상기 열산화막을 패터닝하여 열산화막 패턴을 형성하는 동시에 상기 반도체 기판의 일부를 노출시키는 단계;
    상기 열산화막 패턴의 측벽과 상부면을 덮으며 상기 노출된 반도체 기판과 접하는 제 1 반도체 단결정층을 형성하는 단계; 및
    상기 제 1 반도체 단결정층 상부에 제 2 반도체 단결정층을 형성하는 단계를 포함하되,
    상기 제 1 반도체 단결정층을 형성하는 단계는 열처리 공정을 진행하는 단계를 포함하는 소이 기판의 형성 방법.
  2. 제 1 항에 있어서,
    평탄화 식각 공정을 진행하여 상기 제 1 반도체 단결정층의 상부를 일부 제거하는 단계를 더 포함하는 것을 특징으로 하는 소이 기판의 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 반도체 단결정층을 형성하는 단계는,
    선택적 에피택시얼 성장 방법을 이용하여 상기 노출된 반도체 기판으로부터 에피택시얼 반도체층을 성장시키는 단계를 포함하는 것을 특징으로 하는 소이 기판의 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 반도체 단결정층을 형성하는 단계는,
    증착 방법으로 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 소이 기판의 형성 방법.
  5. 제 3 또는 4 항에 있어서,
    상기 열처리 공정은 아르곤 또는 수소를 포함하는 분위기하에서 110~1200℃의 온도에서 2분 이상 1시간 이내 동안 진행되는 것을 특징으로 하는 소이 기판의 형성 방법.
  6. 제 4 항에 있어서,
    상기 반도체층은 비정질 실리콘 또는 폴리실리콘인 것을 특징으로 하는 소이 기판의 형성 방법.
  7. 반도체 기판을 준비하는 단계;
    상기 반도체 기판 상에 열산화막을 형성하는 단계;
    상기 열산화막을 패터닝하여 열산화막 패턴을 형성하는 동시에 상기 반도체 기판의 일부를 노출시키는 단계;
    상기 열산화막 패턴의 측벽과 상부면을 덮으며 상기 노출된 반도체 기판과 접하는 제 1 반도체 단결정층을 형성하는 단계; 및
    상기 제 1 반도체 단결정층 상부에 제 2 반도체 단결정층을 형성하는 단계를 포함하되,
    상기 제 1 반도체 단결정층은 질량수가 28인 실리콘원자만을 포함하는 것을 특징으로 하는 소이 기판의 형성 방법.
  8. 반도체 기판을 준비하는 단계;
    상기 반도체 기판 상에 열산화막을 형성하는 단계;
    상기 열산화막을 패터닝하여 열산화막 패턴을 형성하는 동시에 상기 반도체 기판의 일부를 노출시키는 단계;
    상기 열산화막 패턴의 측벽과 상부면을 덮으며 상기 노출된 반도체 기판과 접하는 제 1 반도체 단결정층을 형성하는 단계; 및
    상기 제 1 반도체 단결정층 상부에 제 2 반도체 단결정층을 형성하는 단계를 포함하되,
    상기 반도체 기판은 11~14ppma(part per million atoms)의 농도의 산소 원자를 포함하는 것을 특징으로 하는 소이 기판의 형성 방법.
  9. 반도체 기판을 준비하는 단계;
    상기 반도체 기판에 금속 게더링 사이트를 형성하는 단계;
    상기 반도체 기판 상에 열산화막을 형성하는 단계;
    상기 열산화막을 패터닝하여 열산화막 패턴을 형성하는 동시에 상기 반도체 기판의 일부를 노출시키는 단계;
    상기 열산화막 패턴의 측벽과 상부면을 덮으며 상기 노출된 반도체 기판과 접하는 제 1 반도체 단결정층을 형성하는 단계; 및
    상기 제 1 반도체 단결정층 상부에 제 2 반도체 단결정층을 형성하는 단계를 포함하는 소이 기판의 형성 방법.
  10. 제 9 항에 있어서,
    상기 금속 게더링 사이트를 형성하는 단계는, 1초 이상~1분 이내동안 1000~1200℃의 온도에서 열처리하는 단계를 포함하는 것을 특징으로 하는 소이 기판의 형성 방법.
  11. 제 9 항에 있어서,
    상기 금속 게더링 사이트를 형성하는 단계는,
    700~800℃의 온도에서 2분 이상 10시간 이내 동안 제 1 열처리 공정을 진행하는 단계; 및
    900~1100℃의 온도에서 2분 이상 16시간 이내 동안 제 2 열처리 공정을 진행하는 단계를 포함하는 것을 특징으로 하는 소이 기판의 형성 방법.
  12. 제 2 항에 있어서,
    상기 평탄화 식각 공정을 진행하여 상기 제 1 반도체 단결정층의 상부를 일부 제거하는 단계는 상기 열산화막 패턴 상에 적어도 10Å의 두께를 가지는 제 1 반도체 단결정층을 남기는 단계를 포함하는 것을 특징으로 하는 소이 기판의 형성 방법.
  13. 제 1 항에 있어서,
    상기 열산화막은 10~200Å의 두께를 가지는 것을 특징으로 하는 소이 기판의 형성 방법.
  14. 반도체 기판을 준비하는 단계;
    상기 반도체 기판 상에 열산화막을 형성하는 단계;
    상기 열산화막을 패터닝하여 열산화막 패턴을 형성하는 동시에 상기 반도체 기판의 일부를 노출시키는 단계;
    상기 열산화막 패턴의 측벽과 상부면을 덮으며 상기 노출된 반도체 기판과 접하는 제 1 반도체 단결정층을 형성하는 단계; 및
    상기 제 1 반도체 단결정층 상부에 제 2 반도체 단결정층을 형성하는 단계를 포함하되,
    상기 제 2 반도체 단결정층은 선택적 에피택시얼 성장 방법으로 형성되는 것을 특징으로 하는 소이 기판의 형성 방법.
  15. 삭제
  16. 반도체 기판;
    상기 반도체 기판 상의 열산화막 패턴;
    상기 열산화막 패턴의 상부면과 측면 및 상기 열산화막 패턴의 측면에 인접한 상기 반도체 기판의 상부면과 접하는 제 1 반도체 단결정층; 및
    상기 제 1 반도체 단결정층 상의 제 2 반도체 단결정층을 포함하되,
    상기 제 1 반도체 단결정층은 질량수가 28인 실리콘원자만을 포함하는 것을 특징으로 하는 소이 기판.
  17. 반도체 기판;
    상기 반도체 기판 상의 열산화막 패턴;
    상기 열산화막 패턴의 상부면과 측면 및 상기 열산화막 패턴의 측면에 인접한 상기 반도체 기판의 상부면과 접하는 제 1 반도체 단결정층; 및
    상기 제 1 반도체 단결정층 상의 제 2 반도체 단결정층을 포함하되,
    상기 반도체 기판은 11~14ppma(part per million atoms)의 농도의 산소 원자를 포함하는 것을 특징으로 하는 소이 기판.
  18. 제 16 항에 있어서,
    상기 제 1 반도체 단결정층은 상기 열산화막 패턴 상에서 적어도 10Å의 두께를 가지는 것을 특징으로 하는 소이 기판.
  19. 제 16 항에 있어서,
    상기 열산화막 패턴은 10~200Å의 두께를 가지는 것을 특징으로 하는 소이 기판.
  20. 반도체 기판;
    상기 반도체 기판 상의 열산화막 패턴;
    상기 열산화막 패턴의 상부면과 측면 및 상기 열산화막 패턴의 측면에 인접한 상기 반도체 기판의 상부면과 접하는 제 1 반도체 단결정층; 및
    상기 제 1 반도체 단결정층 상의 제 2 반도체 단결정층을 포함하되,
    상기 반도체 기판은 금속-게더링 사이트를 포함하는 것을 특징으로 하는 소이 기판.
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