KR20040038507A - 실리콘온인슐레이터 기판을 이용한 열 방출 구조를 가진반도체 장치 및 그의 제조방법 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 58
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000000034 method Methods 0.000 title claims description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 63
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 63
- 239000010703 silicon Substances 0.000 claims abstract description 63
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 20
- 238000004519 manufacturing process Methods 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 230000000903 blocking effect Effects 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 239000004642 Polyimide Substances 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 239000007769 metal material Substances 0.000 claims description 3
- 229920001721 polyimide Polymers 0.000 claims description 3
- 229920000642 polymer Polymers 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 238000007789 sealing Methods 0.000 claims 1
- 239000012212 insulator Substances 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract 1
- 230000017525 heat dissipation Effects 0.000 description 17
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 230000020169 heat generation Effects 0.000 description 6
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76289—Lateral isolation by air gap
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 실리콘온인슐레이터((silicon on insulator, SOI) 기판을 이용한 열 방출 구조를 가진 반도체 장치 제조방법에 관한 것이다. 본 발명은 방열 효율이 높은 열 방출 구조를 가진 반도체 소자 및 그의 제조방법을 제공하는데 그 목적이 있다. 본 발명은 SOI(silicon on insulator) 기판 상에 집적회로를 구현하고, 집적회로의 아래 부분의 매몰 절연막을 제거하여 터널 영역을 형성함으로써 집적회로에서 발생하는 열, 고주파 잡음 등을 터널 영역을 통해서 보다 빠르게 기판 외부로 방출시킨다. 한편, 터널 영역에 공기나 열 전도율이 우수한 가스를 흘려주거나, 터널 영역의 상/하부 표면에 요철을 형성하면 방열 효율을 더욱 개선할 수 있다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 실리콘온인슐레이터((silicon on insulator, SOI) 기판을 이용한 열 방출 구조를 가진 반도체 장치 제조방법에 관한 것이다.
반도체 소자의 동작에는 발열이 수반된다. 특히, 전력소자, 고주파 소자 등과 같이 소비 전력이 큰 반도체 소자의 경우, 소자 동작시 많은 열이 발생하게 된다. 이러한 발열은 소자의 특성 및 성능을 저하시킬 뿐만 아니라 주변의 다른 회로에도 좋지 않은 영향을 미치게 된다.
이러한 소자의 발열은 소자 내부의 저항 성분에 기인한 것으로, 이를 줄이기 위해서는 저항이 낮은 물질을 이용하여 배선 및 콘택을 구현해야 한다. 그러나, 이 방안은 설계 및 공정 상의 한계로 인하여 발열을 줄이는데 한계가 있다.
따라서, 종래에는 반도체 소자의 패키징시에 집적회로(IC) 하부의 기판 배면에 열이 잘 통하는 방열판을 붙이는 방식을 사용하였다.
도 1은 종래기술에 따른 열 방출 구조를 가진 반도체 소자의 단면도이다.
도 1을 참조하면, 종래기술에 따른 열 방출 구조를 가진 반도체 소자는, 하부 실리콘 기판(11), 매몰 산화막(buried oxide)(12) - 통상적으로 실리콘산화막을 사용하나, 다른 절연막을 사용할 수 있음 -, 상부 실리콘층(13)의 적층 구조로 이루어진 SOI 기판(10)과, SOI 기판(10)의 상부 실리콘층(13)에 구현된 IC(14)와, 하부 실리콘 기판(11)의 배면에 부착된 금도금 물질층(15)으로 구성된다.
여기서, 하부 실리콘 기판(11)의 두께를 웨이퍼 자체의 두께로 유지할 경우 방열 효과가 떨어질 것이므로, 하부 실리콘 기판(11)의 배면을 연마하여 얇게 만든 다음 연마면에 금도금을 하였다.
한편, 도 1에서는 SOI 기판(10)에 IC(14)를 구현하는 경우를 예시하였으나, 벌크(bulk) 실리콘 기판에 IC를 구현하는 경우에도 배면 연마 및 금도금을 적용하였다.
그러나, 이러한 종래기술은 벌크 실리콘 기판을 사용하든 SOI 기판을 사용하든 기판 자체에서 열을 방출하기 때문에 방열 효율이 떨어질 수 밖에 없었다. 특히, SOI 기판(10)을 사용하는 경우에는 매몰 산화막(12)의 낮은 열전도율 때문에 벌크 실리콘 기판 사용시보다 방열 효율이 더욱 떨어지는 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 방열 효율이 높은 열 방출 구조를 가진 반도체 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 열 방출 구조를 가진 반도체 소자의 단면도.
도 2는 본 발명의 일 실시예에 따른 열 방출 구조를 가진 반도체 소자의 레이아웃도.
도 3은 상기 도 2의 A-A' 절단면에 따른 단면도.
도 4a 내지 도 4k는 상기 도 2의 반도체 소자의 제조 공정을 예시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
20 : SOI 기판
21 : 하부 실리콘 기판
22 : 매몰 산화막
23 : 상부 실리콘층
24 : IC
25, 29 : 실리콘산화막
26, 28 : 포토레지스트 패턴
27 : 폴리실리콘막
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 하부 실리콘 기판, 매몰 절연막, 상부 실리콘층의 적층 구조로 이루어진 SOI 기판; 상기 SOI 기판의 상기 상부 실리콘층에 구현된 집적회로; 및 상기 집적회로 하부의 상기 하부 실리콘 기판 및 상기 상부 실리콘층 사이에 제공되는 터널 영역을 구비하는 반도체 소자가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 하부 실리콘 기판, 매몰 절연막, 상부 실리콘층의 적층 구조로 이루어진 SOI 기판을 준비하는 단계; 상기 SOI 기판의 상기 상부 실리콘층에 집적회로를 구현하는 단계; 및 상기 집적회로 하부의 상기 하부 실리콘 기판 및 상기 상부 실리콘층 사이에 터널 영역을 형성하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.
본 발명은 SOI(silicon on insulator) 기판 상에 집적회로를 구현하고, 집적회로의 아래 부분의 매몰 절연막을 제거하여 터널 영역을 형성함으로써 집적회로에서 발생하는 열, 고주파 잡음 등을 터널 영역을 통해서 보다 빠르게 기판 외부로 방출시킨다. 한편, 터널 영역에 공기나 열 전도율이 우수한 가스를 흘려주거나, 터널 영역의 상/하부 표면에 요철을 형성하면 방열 효율을 더욱 개선할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2는 본 발명의 일 실시예에 따른 열 방출 구조를 가진 반도체 소자의 레이아웃도이며, 도 3은 상기 도 2의 A-A' 절단면에 따른 단면도이다.
도 2 및 도 3을 참조하면, 본 실시예에 따른 열 방출 구조를 가진 반도체 소자는 하부 실리콘 기판(21), 매몰 산화막(22), 상부 실리콘층(23)의 적층 구조로 이루어진 SOI 기판(20)과, SOI 기판(20)의 상부 실리콘층(23)에 구현된 IC(24)와, 소정 간격을 두고 IC(24) 주변의 매몰 산화막(22) 및 상부 실리콘층(23)에 삽입된 폴리실리콘막(27)과, SOI 기판(20) 상부에 제공되는 실리콘산화막(25, 29)과, 폴리실리콘막(27)에 의해 정의된 영역 내부의 IC(24) 하부에 제공되는 터널 영역(T2)과, 폴리실리콘막(27)과 IC(24) 사이의 실리콘산화막(25, 29) 및 상부 실리콘층(23)을 관통하여 터널 영역(T2)을 노출시키는 하나 이상의 트렌치 영역(T1)을 구비한다.
여기서, 트렌치 영역(T1) 및 터널 영역(T2)을 통해 공기를 흘려주거나 열 전도율이 높은 다른 가스를 흘려줄 수 있다.
그리고, 트렌치 영역(T1)은 방열 통로로서의 작용을 기대할 수 있으나, 한편으로는 제조 공정시 터널 영역(T2)을 형성하기 위한 매몰 산화막(22) 제거 과정에서 생성된 부산물로 볼 수 있다. 또한, 폴리실리콘막(27)도 전도막으로서의 작용 보다는 제조 공정시 터널 영역(T2)을 형성하기 위한 매몰 산화막(22) 제거 과정에서 필요한 차단막(식각 방지막)의 역할이 크다.
상기와 같이 구성된 본 실시예에 따른 반도체 소자는 실리콘 기판(21)은 물론 터널 영역(T2) 및 트렌치 영역(T1)을 통해 IC(24)에서 발생한 열을 보다 빠르게 외부로 방출할 수 있다. 종래기술의 경우, IC(24) 하부에 매몰 산화막(22)이 존재하는 바, 매몰 산화막(22)은 열전도율이 낮기 때문에 기판 하부로의 방열 효율이 낮을 수 밖에 없었으나, 본 실시예의 경우, IC(24) 하부에는 매몰 산화막(22)이 존재하지 않기 때문에 기판 하부로의 방열 효율도 향상시킬 수 있다.
한편, 도면에 도시된 바와 같이 터널 영역(T2)의 상부 및 하부면에 요철을 줄 수 있는데, 이 경우 열을 방출할 수 있는 표면적이 증가되어 방열 효율을 더욱 증가시킬 수 있다. 그리고, 트렌치 영역(T1) 및 터널 영역(T2)에 금속 코팅 처리를 하는 것도 방열 효율을 높일 수 있는 방안 중 하나이다.
도 2 및 도 3에서는 트렌치 영역(T1) 입구를 개방하는 경우를 예시하였으나, 경우에 따라서 트렌치 영역(T1)의 입구를 개방하지 않고 차폐된 상태로 둘 수도 있다. 이 경우, 공기나 열 전도성이 좋은 가스를 트렌치 영역(T1) 및 터널 영역(T2)에 충진할 수 있으며, 트렌치 영역(T1)의 입구를 개방하는 경우에 비해 방열 효율이 떨어질 수 있으나, IC(24) 하부에 매몰 산화막(22)이 존재하지 않기 때문에 종래기술에 비해 기판 하부로의 방열 효율이 우수하다. 따라서, 발열이 큰 IC(24)의 경우에는 트렌치 영역(T1) 입구를 개방하는 구조를 사용하고, 발열이 작은 IC(24)의 경우에는 트렌치 영역(T1) 입구를 차폐하는 구조를 사용하는 것이 바람직하다.
도 4a 내지 도 4k는 상기 도 2의 반도체 소자의 제조 공정을 예시한 단면도이다.
본 실시예에 따른 반도체 소자 제조 공정은, 우선 도 4a에 도시된 바와 같이 SOI 기판(20)에 IC(24)를 구현한다. SOI 기판(20)은 하부 실리콘 기판(21), 매몰 산화막(22), 상부 실리콘층(23)의 적층 구조로 이루어지며, IC(24) - 전력소자, 고주파 소자 등 - 를 구현하기 위하여 상부 실리콘층(23)에 웰과 다수의 트랜지스터가 형성된다.
다음으로, 도 4b에 도시된 바와 같이 전체 구조 상부에 보호막으로서 실리콘산화막(25)을 증착하고, 리소그래피 공정을 통해 그 상부에 포토레지스트 패턴(26)을 형성한다. 여기서, 실리콘산화막(25)은 실리콘질화막, 폴리머, 폴리이미드 등의 다른 절연막으로 대체할 수 있으며, 포토레지스트 패턴(26)은 IC(24)의 주변의 실리콘산화막(25)을 일정 폭으로 노출시키도록 형성한다(도 2 참조).
이어서, 도 4c에 도시된 바와 같이 포토레지스트 패턴(26)을 식각 마스크로 사용하여 노출된 실리콘산화막(25)을 식각한 다음, 잔류하는 포토레지스트 패턴(26)을 제거한다.
계속하여, 도 4d에 도시된 바와 같이 패터닝된 실리콘산화막(25)을 식각 마스크로 사용하여 상부 실리콘층(23) 및 매몰 산화막(24)을 식각한다. 이때, 식각에 의해 형성된 트렌치 바닥 부분에는 하부 실리콘 기판(21)이 노출된다.
다음으로, 도 4e에 도시된 바와 같이 폴리실리콘막(27) 증착 공정을 실시하여 트렌치 내부를 매립한다. 한편, 폴리실리콘막(27)은 도핑 상태 또는 비도핑 상태 모두 적용 가능하며, 폴리실리콘막(27)을 대신하여 금속 물질 또는 절연 물질을 적용할 수 있다.
이어서, 도 4f에 도시된 바와 같이 CMP(chemical mechanical polishing) 공정 또는 에치백 공정을 통해 실리콘산화막(5) 상부에 존재하는 폴리실리콘막(27)을 제거한 다음, 리소그래피 공정을 통해 포토레지스트 패턴(28)을 형성한다. 이때,포토레지스트 패턴(28)은 폴리실리콘막(27)이 매립된 트렌치 영역과 IC(24) 사이에 하나 또는 다수의 고립 패턴의 형태의 오픈부(도 2 참조)를 가지며, 그 패턴의 형상은 중요하지 않다.
계속하여, 도 4g에 도시된 바와 같이 포토레지스트 패턴(28)을 식각 마스크로 사용하여 실리콘산화막(25)을 식각한다.
다음으로, 도 4h에 도시된 바와 같이 포토레지스트 패턴(28)을 제거하고 패터닝된 실리콘산화막(25)을 식각 마스크로 사용하여 상부 실리콘층(23)을 식각하여 트렌치 영역(T1)을 형성한다.
이어서, 도 4i에 도시된 바와 같이 폴리실리콘막(27)에 의해 정의된 영역 안쪽의 매몰 산화막(22)을 제거하여 터널 영역(T2)을 형성한다. 이때, 매몰 산화막(22)의 제거를 위해 HF, BHF 가스 등을 사용한 기상식각(gas phase etching) 방식을 적용할 수 있으며, 폴리실리콘막(27)이 식각 정지막의 역할을 수행하여 폴리실리콘막(27)에 의해 정의된 영역의 내부에 있는 매몰 산화막(22)만을 제거할 수 있게 된다. 한편, 폴리실리콘막(27)에 의해 정의된 영역 내부의 매몰 산화막(22)을 모두 제거하지 않고 일부를 잔류시키면 잔류된 매몰 산화막(22)이 IC(24)가 형성된 상부 실리콘층(23)을 지지하는 기둥 역할을 하는 것을 기대할 수 있다.
계속하여, 도 4j에 도시된 바와 같이 실리콘 식각 소오스를 이용한 기상식각 또는 건식식각(dry etching) 방식을 적용하여 터널 영역(T1)의 상부 및 하부에 요철을 형성한다. 이때, 실리콘 식각 소오스로는 주로 HBr, He, O2, N2, SF6, CF4,SiF4, BCl3Cl2, NF3, CHF3, C2F6, C2ClF5가스 중 적어도 어느 하나를 사용할 수 있다.
다음으로, 도 4k에 도시된 바와 같이 전체 구조 상부에 실리콘산화막(29)을 증착하여 트렌치 영역(T1)의 입구를 봉입한다. 이때, 트렌치 영역(T1) 입구의 크기를 필요 이상으로 크게 형성하지 않는다면 실리콘산화막(29) 증착 과정에서 트렌치 영역(T1)의 입구가 막히므로 봉입 과정에 어려움이 없으며, 실리콘산화막(29)을 증착하는 반응기 내부의 분위기 가스로 공기나 다른 가스를 사용하면 트렌치 영역(T1) 및 터널 영역(T2)을 열 전도율이 높은 공기나 다른 가스를 충진할 수 있다. 그리고, 트렌치 영역(T1) 및 터널 영역(T2)의 표면에 금속 코팅을 수행하여 열 전도율을 더욱 높일 수 있으며, 이 경우 금속 소오스 물질을 트렌치 영역(T1) 및 터널 영역(T2)에 투입한 후 적당한 온도에서 열처리를 수행하는 방식을 통해 금속 코팅을 수행하는 것이 바람직하다. 한편, 실리콘산화막(29)을 대신하여 실리콘질화막, 폴리머, 폴리이미드 등의 절연 물질을 적용할 수 있다.
이후, 트렌치 영역(T1) 영역의 실리콘산화막(29)을 선택적으로 제거하면 상기 도 3의 단면을 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 SOI 기판의 매몰 절연막으로 산화막을 사용하는 경우를 일예로 들어 설명하였으나, 본 발명은 매몰 절연막으로 다른 종류의 절연막을 사용하는 경우에도 적용된다.
전술한 본 발명은 반도체 소자에서 발생한 열을 보다 빠르게 외부로 방출할 수 있도록 하는 효과가 있다. 따라서, 본 발명에 따르면 시스템에 별도의 팬이나 방열판을 부착하지 않아도 되기 때문에 소자 동작시 열이 많이 발생하는 반도체 부품에 많은 활용이 있을 것으로 기대된다.
Claims (18)
- 하부 실리콘 기판, 매몰 절연막, 상부 실리콘층의 적층 구조로 이루어진 SOI 기판;상기 SOI 기판의 상기 상부 실리콘층에 구현된 집적회로; 및상기 집적회로 하부의 상기 하부 실리콘 기판 및 상기 상부 실리콘층 사이에 제공되는 터널 영역을 구비하는 반도체 소자.
- 제1항에 있어서,상기 집적회로 주변의 상기 상부 실리콘층을 관통하여 상기 터널 영역을 노출시키는 하나 이상의 관통홀을 더 구비하는 것을 특징으로 하는 반도체 소자.
- 제2항에 있어서,상기 SOI 기판 상에 상기 관통홀 입구를 봉입하기 위한 절연막을 더 구비하는 것을 특징으로 하는 반도체 소자.
- 제2항 또는 제3항에 있어서,상기 관통홀을 그 내부에 포함하도록 상기 집적회로 주변의 상기 상부 실리콘층 및 상기 매몰 절연막에 삽입된 차단막을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제4항에 있어서,상기 차단막은 폴리실리콘 또는 금속 물질을 포함하는 것을 특징으로 하는 반도체 소자.
- 제1항 내지 제3항 중 어느 한 한에 있어서,상기 매몰 절연막은 실리콘산화막으로 이루어진 것을 특징으로 하는 반도체 소자.
- 하부 실리콘 기판, 매몰 절연막, 상부 실리콘층의 적층 구조로 이루어진 SOI 기판을 준비하는 단계;상기 SOI 기판의 상기 상부 실리콘층에 집적회로를 구현하는 단계; 및상기 집적회로 하부의 상기 하부 실리콘 기판 및 상기 상부 실리콘층 사이에터널 영역을 형성하는 단계를 포함하는 반도체 소자 제조방법.
- 제7항에 있어서,상기 터널 영역을 형성하는 단계는,상기 집적회로와 소정 거리를 두고 그 주변의 상기 상부 실리콘층 및 상기 매몰 절연막을 관통하여 상기 하부 실리콘 기판을 노출시키는 제1 트렌치를 형성하는 단계;상기 제1 트렌치에 차단 물질을 매립하는 단계;상기 제1 트렌치와 상기 집적회로 사이의 상기 상부 실리콘층을 관통하여 상기 매몰 절연막을 노출시키는 제2 트렌치를 형성하는 단계; 및상기 제1 트렌치에 의해 정의된 영역 내부의 상기 매몰 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제8항에 있어서,상기 매몰 절연막을 제거하는 단계 수행 후,상기 터널 영역을 이루는 상기 상부 실리콘층 및 상기 하부 실리콘 기판 표면에 요철을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제8항에 있어서,상기 매몰 절연막을 제거하는 단계 수행 후,상기 SOI 기판 상에 절연막을 형성하여 상기 제2 트렌치의 입구를 봉입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제10항에 있어서,상기 제2 트렌치 영역의 상기 절연막을 선택적으로 식각하여 상기 제2 트렌치의 입구를 개봉하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제10항에 있어서,상기 제2 트렌치 및 상기 터널 영역 내부에 공기 또는 다른 가스를 충진하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제8항에 있어서,상기 차단 물질은 폴리실리콘 또는 금속 물질을 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제13항에 있어서,상기 매몰 절연막은 실리콘산화막으로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
- 제14항에 있어서,상기 매몰 절연막을 제거하는 단계에서,상기 차단 물질을 식각 정지막으로 사용하여 HF, BHF 가스 등을 사용한 기상식각을 수행하는 것을 특징으로 하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제9항에 있어서,상기 요철을 형성하는 단계에서,실리콘 식각 소오스를 이용한 기상식각 또는 건식식각 방식을 적용하는 것을특징으로 하는 반도체 소자 제조방법.
- 제16항에 있어서,상기 실리콘 식각 소오스는 HBr, He, O2, N2, SF6, CF4, SiF4, BCl3Cl2, NF3, CHF3, C2F6, C2ClF5가스 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제10항에 있어서,상기 절연막은 실리콘산화막, 실리콘질화막, 폴리머, 폴리이미드 중 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020067479A KR20040038507A (ko) | 2002-11-01 | 2002-11-01 | 실리콘온인슐레이터 기판을 이용한 열 방출 구조를 가진반도체 장치 및 그의 제조방법 |
| US10/322,232 US6759714B2 (en) | 2002-11-01 | 2002-12-17 | Semiconductor device having heat release structure using SOI substrate and fabrication method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020067479A KR20040038507A (ko) | 2002-11-01 | 2002-11-01 | 실리콘온인슐레이터 기판을 이용한 열 방출 구조를 가진반도체 장치 및 그의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040038507A true KR20040038507A (ko) | 2004-05-08 |
Family
ID=32171592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020067479A KR20040038507A (ko) | 2002-11-01 | 2002-11-01 | 실리콘온인슐레이터 기판을 이용한 열 방출 구조를 가진반도체 장치 및 그의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6759714B2 (ko) |
| KR (1) | KR20040038507A (ko) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9466719B2 (en) | 2009-07-15 | 2016-10-11 | Qualcomm Incorporated | Semiconductor-on-insulator with back side strain topology |
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- 2002-12-17 US US10/322,232 patent/US6759714B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US20040084726A1 (en) | 2004-05-06 |
| US6759714B2 (en) | 2004-07-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| E801 | Decision on dismissal of amendment | ||
| B601 | Maintenance of original decision after re-examination before a trial | ||
| J301 | Trial decision |
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