KR20190052108A - 조셉슨 접합 기반 초전도 장치의 제조 방법 - Google Patents
조셉슨 접합 기반 초전도 장치의 제조 방법 Download PDFInfo
- Publication number
- KR20190052108A KR20190052108A KR1020197011415A KR20197011415A KR20190052108A KR 20190052108 A KR20190052108 A KR 20190052108A KR 1020197011415 A KR1020197011415 A KR 1020197011415A KR 20197011415 A KR20197011415 A KR 20197011415A KR 20190052108 A KR20190052108 A KR 20190052108A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- dielectric
- forming
- base electrode
- contact
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title description 12
- 238000000034 method Methods 0.000 claims abstract description 97
- 239000000463 material Substances 0.000 claims abstract description 75
- 238000000151 deposition Methods 0.000 claims abstract description 21
- 239000010955 niobium Substances 0.000 claims description 35
- 229910052758 niobium Inorganic materials 0.000 claims description 33
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 claims description 33
- 229920002120 photoresistant polymer Polymers 0.000 claims description 33
- 238000005530 etching Methods 0.000 claims description 25
- 229910052782 aluminium Inorganic materials 0.000 claims description 22
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 22
- 238000002161 passivation Methods 0.000 claims description 18
- 230000004888 barrier function Effects 0.000 claims description 17
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 12
- 239000002887 superconductor Substances 0.000 claims description 12
- 238000009792 diffusion process Methods 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 239000003989 dielectric material Substances 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 238000001020 plasma etching Methods 0.000 description 10
- 239000000126 substance Substances 0.000 description 9
- 238000012545 processing Methods 0.000 description 6
- 238000007743 anodising Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 238000002048 anodisation reaction Methods 0.000 description 3
- 238000004380 ashing Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 229910017107 AlOx Inorganic materials 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- -1 fluorine ions Chemical class 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 150000002978 peroxides Chemical class 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
- H10N60/0912—Manufacture or treatment of Josephson-effect devices
-
- H01L39/2493—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
-
- H01L39/025—
-
- H01L39/12—
-
- H01L39/223—
-
- H01L39/2406—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
- H10N60/0156—Manufacture or treatment of devices comprising Nb or an alloy of Nb with one or more of the elements of group IVB, e.g. titanium, zirconium or hafnium
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/10—Junction-based devices
- H10N60/12—Josephson-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/80—Constructional details
- H10N60/805—Constructional details for Josephson-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/80—Constructional details
- H10N60/85—Superconducting active materials
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Abstract
초전도 장치 구조체를 형성하는 방법이 개시된다. 상기 방법은 제1 유전층 내에 베이스 전극을 형성하는 단계, 상기 베이스 전극 상에 접합 물질 스택을 형성하는 단계, 상기 접합 물질 스택 상에 하드마스크를 형성하는 단계, 상기 베이스 전극 상에 조셉슨 접합(JJ)을 형성하기 위하여 상기 접합 물질 스택을 에칭하는 단계, 및 상기 하드마스크, 상기 JJ, 상기 베이스 전극과 상기 제1 유전층 상에 제2 유전층을 증착하는 단계를 포함한다. 상기 방법은 추가적으로 전기적으로 상기 제1 접점이 상기 JJ의 제1 단부와 커플링되도록 상기 제2 유전층을 통하여 상기 베이스 전극으로 제1 접점을 형성하는 단계 및 상기 제2 접접이 상기 JJ의 제2 단부와 전기적으로 커플링되도록 상기 제2 유전층과 상기 하드마스크를 통하여 제2 접점을 형성하는 단계를 포함한다.
Description
본 발명은 계약 번호 30069413에 따른 정부 지원으로 이루어졌다. 정부는 본 발명에 대해 일정한 권리를 갖는다.
본 출원은 그 전부가 본원에 통합된 2016 년 11 월 15 일자로 출원된 미국 특허 출원 일련번호 15/351755의 우선권을 주장한다.
본 발명은 일반적으로 초전도체에 관한 것이고, 보다 상세하게는 초전도체 장치의 제조 방법에 관한 것이다.
초전도 회로는 통신 신호 무결성(communication signal integrity)이나 연산 능력이 필요한 국가 보안 응용 프로그램을 크게 향상시킬 것으로 예상되는 양자 컴퓨팅 및 암호화 응용 프로그램을 위해 제안된 주요 기술 중 하나이다. 초전도 회로는 100 켈빈 미만의 온도에서 작동한다. 초전도 장치 제조에 대한 노력은 주로 대학이나 정부 연구 기관에 국한되어 왔으며 초전도 장치의 대량 생산에 대해서는 거의 발표되지 않았다. 따라서, 이러한 실험실에서 초전도 장치를 제조하는 데 사용되는 많은 방법은 신속하고 일관된 제조가 불가능한 프로세스 또는 장비를 사용한다. 또한, 저온 프로세싱의 필요성은 현재 초전도 장치의 대량 생산에 대한 중요한 장벽 중 하나이다.
초전도 회로에 사용되는 일반적인 소자 중 하나는 조셉슨 접합(JJ)이다. 오늘날의 전형적인 조셉슨 접합(JJs)은 부식성이 강한 전해조(electrochemical bath)를 사용하여 조셉슨 접합 주위에 커다란 링 형태의 패시베이션(passivation) 층을 형성하는 자기 정렬된 양극 산화 프로세스를 사용하여 형성된다. 산화된 초전도 소재의 두꺼운 링은 조셉슨 접합의 활성 부분과 상부 전극 배선 사이의 절연을 형성한다. 더욱이, 조셉슨 접합을 형성하기 위한 종래 프로세싱 기술의 사용은 커다란 토포그래프(topography) 문제와 결과적으로 JJ의 수율 및 신뢰성 문제를 초래한다. 양극 산화 프로세스 공정의 사용은 JJ 링으로부터 이격된 양극 산화층을 마스크 및 에칭 할 필요가 있기 때문에 상대적으로 큰 JJ 영역을 초래한다. 이러한 두 개의 프로세스 모두는 JJ 직경의 최소 크기를 1㎛로 이끌어 집적 칩의 밀도 및 기능을 제한한다.
일 실시 형태에서, 초전도 장치 구조체를 형성하는 방법이 제공된다. 상기 방법은 기판 상에 놓인 제1 유전층을 형성하는 단계, 상기 제1 유전층 내에 상기 제1 유전층의 상면과 정렬되어 있는 상면을 갖는 베이스 전극을 형성하는 단계, 및 상기 베이스 전극 상에 상기 접합 물질 스택(stack)을 형성하는 단계를 포함한다. 상기 방법은 상기 접합 물질 스택 상에 하드마스크를 형성하는 단계, 상기 접합 물질 스택의 일부를 에칭하여 상기 베이스 전극 상에 조셉슨 접합(JJ)을 형성하는 단계, 및 상기 하드마스크, 상기 JJ, 상기 베이스 전극 및 제1 유전층 상에 제2 유전층을 증착하는 단계를 더 포함한다. 상기 방법은 부가적으로 제1 접점(contact)과 상기 JJ의 제1 단부(end)가 전기적으로 결합되도록 제2 유전층을 통해 상기 기본 전극에 제1 접점을 형성하는 단계, 및 제2 접점과 상기 JJ의 제2 단부가 전기적으로 결합되도록 상기 제2 유전층 및 상기 하드마스크을 통하여 제2 접점을 형성하는 단계를 포함한다.
다른 예에서, 초전도 장치 구조체를 형성하는 방법이 제공된다. 상기 방법은 기판 상에 놓인 제1 유전층을 형성하는 단계, 상기 제1 유전층 내에 상기 제1 유전층의 상면과 정렬된 상면을 갖는 니오븀 베이스 전극을 형성하는 단계와, 상기 베이스 전극과 상기 제1 유전층 상에 알루미늄 층을 증착하는 단계, 및 상기 알루미늄 층을 산화시켜 상기 알루미늄 층의 상면에 알루미늄 산화층을 형성하는 단계를 포함한다. 상기 방법은 알루미늄 산화층 상에 니오븀 층을 형성하는 단계, 니오븀 층 상에 유전체 하드마스크 층을 형성하는 단계, 하드마스크를 형성하기 위하여 조셉슨 접합을 규정하는 디멘션스(dimensions)을 제외한 모든 영역의 유전체 하드마스크 층을 제거하기 위해 유전체 하드마스크 층을 에칭하는 단계, 상기 JJ, 상기 베이스 전극과 상기 하드마스크 상에 제2 유전층을 증착하는 단계, 및 산화 작용으로부터 상기 JJ와 베이스 전극의 일측면을 보호하기 위하여 상기 상기 JJ, 베이스 전극과 상기 하드마스크 상에 패시베이션 층을 형성하는 단계를 포함한다. 상기 방법은 또한 상기 제1 접점과 상기 JJ의 제1 단부를 전기적으로 결합하기 위하여 제2 유전층을 통해 베이스 전극으로 제1 접점을 형성하는 단계, 상기 제2 접점과 상기 JJ의 제2 단부를 전기적으로 결합하기 위하여 상기 제2 유전층과 상기 하드마스크를 통해 제2 접점을 형성하는 단계, 및 상기 제1 접점 상부에 있는 제1 도전선과 상기 제2 접점 상부에 있는 제2 도전선을 형성하는 단계로서, 상기 제1 및 제2 도전선은 상기 제2 유전층의 상면과 정렬된 상면을 구비하는 단계를 포함한다.
초전도체 장치 상호 연결 구조체를 형성하는 또 다른 방법. 상기 방법은 기판 상에 놓인 제1 유전층을 형성하는 단계, 상기 제1 유전층 내에 상기 제1 유전층의 상면과 정렬된 상면을 갖는 니오븀 베이스 전극을 형성하는 단계, 상기 베이스 전극과 상기 제1 유전층 상에 알루미늄 층을 증착하는 단계, 상기 알루미늄 층의 상부에 알루미늄 산화층을 형성하기 위하여 상기 알루미늄 층을 산화시키는 단계, 상기 알루미늄 산화층 상에 니오븀 층을 형성하는 단계, 상기 니오븀 층 상에 확산 장벽 층을 형성하는 단계, 및 상기 확산 장벽 층 상에 유전체 하드마스크 층을 형성하는 단계를 포함한다. 상기 방법은 또한 상기 조셉슨 접합의 디멘션스(dimensions)을 규정하기 위하여 상기 유전체 하드마스크 층 상에 포토레지스트 물질 층을 증착하고 패터닝하는 단계, 부분적으로 상기 유전체 하드마스크 층을 에칭하는 단계, 상기 포토레지스트 물질 층을 제거하는 단계, 하드마스크를 형성하기 위하여 조셉슨 접합을 규정하는 디멘션스(dimensions) 이외의 모든 영역의 상기 유전체 하드마스크 층을 제거하기 위하여 상기 유전체 마스크 층을 완전히 에칭하는 단계, 및 산화 작용으로부터 상기 JJ와 베이스 전극의 일측면을 보호하기 위하여 상기 상기 JJ, 베이스 전극과 상기 하드마스크 상에 패시베이션 층을 형성하는 단계를 포함한다. 상기 방법은 또한 제1 접점(contact)과 상기 JJ의 제1 단부(end)가 전기으로 결합되도록 제2 유전층을 통해 상기 베이스 전극에 제1 접점을 형성하는 단계, 및 제2 접점과 상기 JJ의 제2 단부가 전기적으로 결합되도록 상기 제2 유전층 및 상기 하드마스크을 통하여 제2 접점을 형성하는 단계, 및 상기 제1 접점 상부에 있는 제1 도전선과 상기 제2 접점 상부에 있는 제2 도전선을 형성하는 단계로서, 상기 제1 및 제2 도전선은 상기 제2 유전층의 상면과 정렬된 상면을 구비하는 단계를 포함한다.
도 1은 초전도 장치 상호 연결 구조체의 단면도를 표시한다.
도 2는 제조 초기 단계에서 초전도 구조체의 예에 대한 도식화된 단면도를 표시한다.
도 3은 에칭 프로세스가 진행되는 동안 포토레지스트 물질 층이 증착되고 패턴화된 후 도 2 구조체의 도식화된 단면도를 표시한다
도 4는 에칭 프로세스 이후 포토레지스트 물질 층이 제거된 후 도 3 구조체의 도식화된 단면도를 표시한다.
도 5는 접점(contact) 물질이 채워진 후 도 4 구조체의 도식화된 단면도를 표시한다.
도 6은 화학적 기계식 연마가 진행된 후 도 5 구조체의 도식화된 단면도를 표시한다.
도 7은 접합 물질 스택(stack)을 형성한 후 도 6 구조체의 도식화된 단면도를 표시한다.
도 8은 유전체 하드마스크 층을 형성한 후 도 7 구조체의 도식화된 단면도를 표시한다.
도 9는 부분적인 에칭 프로세스가 진행되는 동안 포토레지스트 물질 층이 증착되고 패턴화된 후 도 8 구조체의 도식화된 단면도를 표시한다.
도 10은 상기 유전체 하드마스크 층의 전체적인 에칭 프로세스를 진행하는 동안 유전체 하드마스크 층의 부분적인 에칭 프로세스 후 포토레지스트 물질 층이 제거된 도 9 구조체의 도식화된 단면도를 표시한다.
도 11은 접합 물질 스택의 에칭 프로세스를 진행하는 동안 도 10 구조체의 도식화된 단면도를 표시한다.
도 12는 상기 접합 물질 스택의 에칭 프로세스가 진행된 후 도 11 구조체의 도식화된 단면도를 표시한다.
도 13은 패시베이션 층의 형성된 후 도 12 구조체의 도식화된 단면도를 표시한다.
도 14는 포토레지스트 물질 층이 증착되고 패턴화된 후 에칭 프로세스가 진행되는 동안 제2 유전층을 증착한 이후에 도 13 구조체의 도식화된 단면도를 표시한다.
도 15는 에칭 프로세스 이후 포토레지시트 물질 층이 제거된 후 도 14 구조체의 도식화된 단면도를 표시한다.
도 16은 에칭 프로세스가 진행되는 동안 포토레지스트 물질 층이 증착되고 패턴화된 후 도 15 구조체의 도식화된 단면도를 표시한다.
도 17은 상기 에칭 프로세스 이후 포토레지스트 물질 층이 제거된 후 도 16 구조체의 도식화된 단면도를 표시한다.
도 18은 접점 물질이 채워진 후 도 17 구조체의 도식화된 단면도를 표시한다.
도 19는 화학적 기계적 연마가 진행된 후 도 18 구조체의 도식화된 단면도를 표시한다.
도 2는 제조 초기 단계에서 초전도 구조체의 예에 대한 도식화된 단면도를 표시한다.
도 3은 에칭 프로세스가 진행되는 동안 포토레지스트 물질 층이 증착되고 패턴화된 후 도 2 구조체의 도식화된 단면도를 표시한다
도 4는 에칭 프로세스 이후 포토레지스트 물질 층이 제거된 후 도 3 구조체의 도식화된 단면도를 표시한다.
도 5는 접점(contact) 물질이 채워진 후 도 4 구조체의 도식화된 단면도를 표시한다.
도 6은 화학적 기계식 연마가 진행된 후 도 5 구조체의 도식화된 단면도를 표시한다.
도 7은 접합 물질 스택(stack)을 형성한 후 도 6 구조체의 도식화된 단면도를 표시한다.
도 8은 유전체 하드마스크 층을 형성한 후 도 7 구조체의 도식화된 단면도를 표시한다.
도 9는 부분적인 에칭 프로세스가 진행되는 동안 포토레지스트 물질 층이 증착되고 패턴화된 후 도 8 구조체의 도식화된 단면도를 표시한다.
도 10은 상기 유전체 하드마스크 층의 전체적인 에칭 프로세스를 진행하는 동안 유전체 하드마스크 층의 부분적인 에칭 프로세스 후 포토레지스트 물질 층이 제거된 도 9 구조체의 도식화된 단면도를 표시한다.
도 11은 접합 물질 스택의 에칭 프로세스를 진행하는 동안 도 10 구조체의 도식화된 단면도를 표시한다.
도 12는 상기 접합 물질 스택의 에칭 프로세스가 진행된 후 도 11 구조체의 도식화된 단면도를 표시한다.
도 13은 패시베이션 층의 형성된 후 도 12 구조체의 도식화된 단면도를 표시한다.
도 14는 포토레지스트 물질 층이 증착되고 패턴화된 후 에칭 프로세스가 진행되는 동안 제2 유전층을 증착한 이후에 도 13 구조체의 도식화된 단면도를 표시한다.
도 15는 에칭 프로세스 이후 포토레지시트 물질 층이 제거된 후 도 14 구조체의 도식화된 단면도를 표시한다.
도 16은 에칭 프로세스가 진행되는 동안 포토레지스트 물질 층이 증착되고 패턴화된 후 도 15 구조체의 도식화된 단면도를 표시한다.
도 17은 상기 에칭 프로세스 이후 포토레지스트 물질 층이 제거된 후 도 16 구조체의 도식화된 단면도를 표시한다.
도 18은 접점 물질이 채워진 후 도 17 구조체의 도식화된 단면도를 표시한다.
도 19는 화학적 기계적 연마가 진행된 후 도 18 구조체의 도식화된 단면도를 표시한다.
본 발명은 초전도 장치(예를 들어, 조셉슨 접합(JJ)) 상호 연결 구조체를 형성하는 방법에 관한 것이다. 상기 방법은 평탄화된 초전도 상호 연결 및 유전체에 확장 가능한 JJ 공정을 도입한다. 특히, 상기 방법은 니오븀 기반의 초전도 JJ(예: Nb/Al/AlOx/Nb)를 하드마스크 에칭 프로세스를 사용하는 고밀도 멀티 레벨 상호 연결 서브 마이크론(submicron) 기술로 확장하기 위한 이중의 상감(damascene) 프로세스 및 초고밀도(VLS) 초전도체 전자 장치로 확장 제조하기 위하여 수율과 일체성을 향상시키는 인-시츄(in-situ) 측벽 패시베이션을 통합한다.
상기 방법은 전체 면으로 확장되는 반-전극(counter-electrode)과 함께 JJ의 제1 단부와 커플링된 베이스 전극으로 초전도체 물질의 이중 상감 형식을 도입하고, 결과적으로 고밀도 배선을 위한 다층 연결 구조체를 야기한다. 또한 활성 접합 영역은 아래쪽에 위치한 초전도 트레이스의 상부에 형성되며 여분의 절연 층이 필요하지 않다. 상부 전극은 상기 접합 직경보다 작은 비아(via)(접촉)를 사용하여 JJ의 제2 단부에 연결되고, 따라서 JJ 밀도를 증가시킨다.
JJ는 자기 정렬된 양극 산화 처리 프로세스를 사용하여 형성되었으며, 이는 부식성이 강한 전해조(electrochemical bath)를 사용하여 JJ 주위에 큰 링 모양의 보호용 두꺼운 패시베이션 층을 형성한다. 산화된 초전도 물질의 이러한 두꺼운 링은 JJ의 활성 부분과 상부 전극 배선 사이의 절연을 형성한다. 이 양극 산화 처리 프로세스는 접합 영역이 후속 처리 단계들로부터 화학/플라즈마 및/또는 다른 손상에 노출될 수 있기 때문에 확립되었다. JJ를 형성하기 위한 종래 처리 기술의 사용은 상기 접합 에칭 공정 후에 베일(veil) 물질을 제거하기 위해 적극적인 화학 물질의 사용을 필요로 한다. 결국, 이러한 세척 작업과 관련된 상기 화학 물질 및/또는 플라즈마에 상기 접합을 노출하기 이전에 양극 산화 처리를 사용하여 상기 접합을 보호할 필요가 있다. 여기에 개시된 상기 프로세스는 하드마스크 프로세스의 사용을 통하여 적극적인 화학적 및/또는 플라즈마 세척의 필요성을 없앤다. 더불어, 본 개시는 상기 접합 경계가 임의의 후속 프로세싱 환경에 노출되는 것을 방지하는 인-시츄(진공 파괴 없음) 패시베이션을 사용함으로써 양극 산화 처리의 필요성을 없앤다.
상기 방법론은 접합 정의에 따른 스트립 프로세스 및 화학 물질에 저항하도록 조셉슨 접합부의 노출을 없애기 위해 하드마스크 프로세스를 통합함으로써 이를 달성한다. 부가적으로, 플라즈마 패시베이션은 주위 환경에 노출되지 않고 접합 에칭 프로세스 직후 접합 물질 스택에 통합된다. 더욱이, 확산 장벽들은 접합 금속화 내에 산소의 이동을 막기 위해 상기 접합 전극들 내에 통합된다.
도 1은 초전도 장치 JJ 상호 연결 구조체(10)의 단면도를 표시한다. 상기 초전도 장치 구조체(10)는 기판(12)의 위쪽에 위치한 활성층(14)을 포함한다. 상기 기판(12)은 실리콘, 유리 또는 다른 기판 물질로 형성될 수 있다. 상기 활성층(14)은 접지 층 또는 장치 층일 수 있다. 제1 유전층(16)은 상기 활성층(14) 상에 놓이고, 제2 유전층(22)은 상기 제1 유전층(16) 상에 놓인다. 상기 제1 및 제2 유전층은 JJ 형성에 일반적으로 이용되는 낮은 온도(예를 들어, 섭씨 160도 이하)에서 적용될 수 있는 저온 유전체 물질로 형성된다.
베이스 전극(18)은 제1 유전층(16)에 내장된다. JJ(24)는 상기 베이스 전극(18)의 제1 단부 근처의 상기 베이스 전극(18) 상에 배치되고 상기 제2 유전층(22)에 내장된다. 산화된 상면을 갖고 니오븀 층으로 덮여 있는 얇은 알루미늄 층은 상기 JJ(22)를 형성하기 위해서 상기 베이스 전극(18)을 따라 접합 물질 스택을 형성한다. 제1 도전성 접점(26)은 상기 베이스 전극(18)으로부터 제1 도전선(30)으로부터 형성되는 대응 전극(counter electrode)의 제2 단부까지 연장되어, 상기 대응 전극은 상기 JJ(24)의 제1 단부와 전기적으로 커플링된다. 제2 도전성 접점(28)은 상기 JJ(24)의 제2 단부로부터 제2 도전선(32)으로부터 형성된 상부 전극까지 연장된다. 상기 제2 도전성 접점(28)은 상기 접합 직경보다 작고 따라서 JJ 밀도를 증가시킨다. 각각의 상기 접점들과 도전선들은 니오븀과 같은 초전도 물질로 형성된다. 프로세싱 동안 산화물로부터 베이스 전극의 일부분과 상기 JJ(24)의 측부를 보호하기 위해 상기 제1 유전층(16)과 상기 제2 유전층(22) 사이에 패시베이션 층(20)이 배치된다. 초전도 장치 JJ 상호 연결 구조체(10)의 형성 후에 남아있는 하드마스크(34)의 잔여 부분이 도시된다. 상기 하드마스크는 상기 JJ(24)를 형성하기 위해 포토레지스트 프로세스를 사용하면서 발생하는 손상으로부터 상기 JJ(24)를 보호하며 도 2-19을 논의하는 동안 설명될 것이다.
도 2-19로 돌아가 보면, 제조하는 것은 도 1의 초전도 장치에서 상호 연결부의 형성과 관련하여 논의된다. 본 실시 예는 절연 유전체 내에 초전도 금속의 단일 또는 이중 상감층을 형성하는 것으로 시작하는 프로세스 흐름과 관련하여 논의된다. 상기 JJ가 처음 형성되면 아래에 묘사된 것처럼 단일 상감이거나 다중 레벨 상호 연결 내에 삽입된 경우 이중 상감이 된다. 본 실시 예는 상부 전극을 형성하기 위한 이중 상감 프로세스에 이어서 하부 전극을 형성하기 위해 유전체 박막으로 에칭된 단일 상감 트렌치(single damascene trench)와 관련하여 도시할 것이다.
도 2는 제조 초기 단계에서 초전도체 구조체(50)를 도시한다. 초전도체 구조체(50)는 아래쪽에 위치한 기판(52)을 오버레이하는 접지 층 또는 장치 층과 같은 활성층(54)을 포함한다. 아래쪽에 위치한 기판(52)은, 예를 들어, 활성층(54)에 대한 기계적 지지를 제공하는 실리콘 또는 유리 웨이퍼 및 후속하는 상부층들일 수 있다. 제1 유전층(56)은 상기 활성층(54) 상에 형성된다. 상기 제1 유전층(56)을 형성하기 적합한 기술은 상호 연결 층을 제공하기에 적합한 두께를 제공하는 저압 화학 증기 증착법(LPCVD), 플라즈마 강화 화학 증기 증착법(PECVD), 고밀도 화학 플라즈마 증기 증착법(HDPCVD), 박막증착 또는 스핀온 기술들(spin on techniques)이다. 대안적으로, 상기 제1 유전층(56)은 상기 기판(50) 상에 적접 형성될 수 있다.
다음으로, 도 3에 도시된 바와 같이, 포토레지스트 물질층(58)은 상기 구조체를 덮도록 적용되고, 그다음 트렌치 패턴에 따라 포토레지스트 물질 층(58) 내에서 트렌치 개구부(60)을 노출시도록 패턴화 되고 형성된다. 상기 포토레지스트 물질 층(58)의 두께는 상기 포토레지스트 물질 층(58)을 패턴화 하기 위하여 사용되는 방사선의 파장에 따라서 변경된다. 상기 포토레지스트 물질 층(58)은 스핀-코팅(spin-coating) 또는 스핀 캐스팅(spin casting) 증착 기술을 통하여 상기 유전층(56) 상에 생성되며, 선택적으로 방사선에 노출(예를 들어, 심자외선(deep ultraviolet, DUV) 조사)되고 상기 트렌치 개구부(60)로부터 형성된다.
도 3은 또한 포토레지스트 물질 층(58) 안에서 상기 트렌치 패턴에 기초한 상기 유전층(56) 내에 확장 트렌치 개구부(도 4의 62)를 형성하기 위해 상기 유전층(56) 상에 에칭(110)(예를 들어, 이방성 반작용 이온 에칭(anisotropic reactive ion etching, RIE))하는 단계를 도시한다. 상기 에칭 단계(110)는 건식 에칭일 수 있으며, 아래쪽에 위치한 상기 활성층(54)과 상기 상부 포토레지시트 물질 층(58) 보다 빠른 속도로 아래쪽에 위치한 상기 유전층(56)을 선택적으로 에칭하는 부식액을 사용한다. 예를 들어, 상기 제1 유전층(56)은 상기 포토레지시트 물질 층(58)의 상기 패턴화된 상기 마스크 패턴을 복제하여 결과적으로 상기 확장 트렌치 개구부(62)를 생성하기 위해서 패러럴 플레이트 RIE 장치 또는, 그 대신에, 전자 사이클로트론 공진(ECR) 플라즈마 반응기 등과 같은 상업적으로 이용 가능한 에칭기 내에서 불소 이온을 포함하는 탄소 사플루오르화물(carbon tetrafloride, CF4) 등의 플라즈마 가스(es)로 비등방성으로 에칭될 수 있다. 상기 포토레지스트 물질 층(58)은 그 후에 제거되고(예를 들어, O2 플라즈마에서 애싱(ashing)), 도 4에 도시된 상기 구조체가 된다.
다음으로, 상기 구조체는 접점 물질 충진 되고, 니오븀과 같은 초전도 물질(64)을 상기 트렌치(62)에 증착시켜 도 5의 결과 구조체를 형성한다. 상기 접점 물질 충진은 표준 접점 물질 증착법을 채용하여 증착될 수 있다. 상기 접점 물질 충진의 증착 후에, 베이스 전극(66)을 형성하고 도 6의 상기 결과 구조체를 제공하기 위하여 상기 유전층(56)의 상기 표면 준위(surface level)를 낮추도록 상기 초전도체 물질(64)은 화학적 기계적 연마(CMP)를 통하여 연마된다.
다음 접합 물질들은 도 6의 상기 구조체의 상기 연마된 표면 상에 증착된다. 도 7의 예시에서, 얇은 알루미늄 층(68)은 증착되고, 산화된 상면(69)을 형성하기 위해 산화되며, 접합 물질 스택을 형성하기 위해 니오븀 층(70)으로 덮혀진다. 상기 얇은 산화알루미늄(69)은 터널 장벽을 형성하고 상기 니오븀(70)은 상기 JJ의 간격 전압(gap voltage)을 설정한다.
니오븀 층(70)의 형성 후에, 상기 접합 스택은, 도 8에 도시된 바와 같이, 얇은 유전층(72)으로 덮이며, 최종적으로 상기 접합 에칭 프로세스에서 사용될 JJ 하드마스크를 형성한다. 상기 JJ 하드마스크는 상기 유전체 하드마스크 덮개층(72) 상에서 심자외선 포토리소그래피 패터닝(deep ultraviolet photolithography patterning)을 사용하여 규정된다. 도 9에서 도시된 바와 같이, 포토레지스트 물질 층(73)은 상기 구조체의 일부분을 덮기 위하여 적용되고, 그 후에 상기 JJ가 형성될 곳을 제외한 모든 곳에 상기 접합 물질 스택, 상기 확산 장벽(71)과 상기 유전층(72)을 노출하기 위하여 패터닝되고 형성된다
도 9에 나타난 바와 같이, 반응성 이온 에치(Reactive Ion Etch, RIE)(120)는 상기 유전체 하드마스크의 최종 크기를 규정하기 위해 수행된다. 중요한 것으로는, 도 9에 나타난 바와 같이, 상기 하드마스크 에칭은 부분 에칭(120)이며, 상기 패턴의 필드 영역(field area) 내에서 상기 유전층을 완벽하게 제거하지 않아, 도 10에서 나타난 바와 같이, 접합 규정부(Junction defining portion)(75)를 갖는 보호 장벽(74)을 남긴다. 아래쪽에 위치한 상기 니오븀 층(70)은 외곽 접합 특징들 주변의 베일 잔여물(veil residue)의 생성을 없애는 이러한 부분 에칭 프로세스 동안에 노출되지 않는다. 니오븀 기반의 베일 잔여물은 일반적으로 제거하기 매우 어렵고 접합 제조의 전체 수율 및 균일성에 영향을 줄 수 있다. 부분 하드마스크 에칭(120) 후에, 레지스트 마스크(73)는 습식 프로세스(예를 들어, 포지스트립(posistrip), 묽은 황산 과산화물) 및/또는 플라즈마 프로세스(예를 들어, 산소 플라즈마)의 조합을 사용하여 제거되며, 결과적으로 도 10의 구조체를 제공한다. 상기 부분 하드마스크 에칭(120)은 상기 접합 금속 위의 상기 접합 물질의 손상 없이 보다 공격적인 레지스트 제거 프로세스의 사용을 허용하는 보호 장벽(74)을 남긴다. 이것은 상기 접합 제조의 전체 수율을 향상할 수 있다.
더욱이, 도 10에서 도시된 바와 같이, 추가의 반응성 이온 에칭(RIE)(130)은 상기 하드마스크 에칭을 완료하는데 사용되며, 결과적으로 발생하는 도 11의 구조체를 제공한다. 상기 RIE는 상기 부분 하드마스크(74)로부터 남아 있는 보호 장벽(74)을 제거하고, 접합 규정부(75)가 위치한 곳의 하드마스크(76)만을 남기고 상기 접합 금속화(예를 들어 니오븀)를 노출한다. 중요하게도, 이 프로세스는 이전에 논의되었던 상기 베일 물질을 제거한 위치에서 레지스트 마스크 없이 완료된다.
도 11은 또한 최종 JJ 크기를 규정하기 위하여 상기 베이스 전극(66)의 위쪽에 위치한 JJ(78)(도 12)을 형성하기 위하여 상기 접합 물질 스택 물질(the junction material stack material) 상에서 에칭(140)(예를 들어, 이방성의 (RIE))을 수행하는 것으로 도시한다. 상기 에칭 단계(140)는 아래쪽에 위치한 상기 베이스 전극(66)과 위쪽에 위치한 상기 하드마스크(76)보다 빠르게 선택적으로 상기 접합 물질 스택 층을 에칭하는 부식액을 채용한 건식 에칭일 수 있다. 니오븀과 알루미늄 같은 초전도체 물질을 에칭하기 때문에 염소 기반 플라즈마 에칭이 상기 부식액으로 이용된다. 상기 알루미늄 산화물은 상기 에칭 화학물 내에서 아르곤의 존재로 인해 에칭이 멈추지 않을 정도로 얇다. 상기 플라즈마 에칭은 아래쪽에 위치한 상기 베이스 전극(66)이 과도하게 에칭 되지 않도록 하는 것이 바람직하며, 이것은 결과적으로 상기 JJ(78)을 생성하기 위하여 아래쪽에 위치한 구조체의 우수한 평탄성에 유리하다.
다음으로, 결과적으로 발생하는 도 13의 구조체를 제공하기 위하여 패시베이션 층(80)은 도 12의 구조체 상에 형성된다. 이 프로세스는 상기 에칭 프로세스 직후에 상기 접합 금속화의 상기 측벽 상에 보호 장벽 생성한다. 중요하게도, 이 패시베이션 프로세스는 상기 접합 에칭 프로세스 후에 진공을 파괴하지 않으면서 상기 접합 상에 질화물 및/또는 산화물 장벽을 형성하기 위하여 플라즈마를 사용한다. 이 인-시츄(in-situ) 패시베이션은 상기 금속 에칭 후에 레지스트 제거를 하지 않고 상기 접합 에칭을 위하여 하드마스크를 이용함으로써 가능하다. 이 패시베이션 층(80)은 또한 상기 베이스 전극(66)의 상부면에 확산 장벽을 형성한다.
다음으로, 도 14에서 보여주었듯이, 상기 JJ(78)을 보호하기 위해서 제2 유전층(76)은 도 13의 상기 구조체 위에 형성된다. 포토레지스트 물질 층(82)은 상기 구조체를 커버하기 위해 적용되고, 이후에 패턴화(예를 들어, DUV 이미지화)되고 비아 패턴(via pattern)을 따라 상기 포토레지스트 물질 층(82) 내에 개방된 영역(84)을 노출하기 위하여 형성된다. 도 14는 또한 상기 포토레지스트 물질 층(82) 내에 상기 비아 패턴을 기반으로 상기 제2 유전층(76) 내에 확장된 비아 개구부(extended via openings)(도 15의 86)를 형성하기 위하여 상기 제2 유전층(76) 상의 에칭(150)을 수행하는 단계를 도시한다. 상기 에칭(150)은 또한 상기 베이스 전극(66)으로 연장되는 제1 연장 개방 영역과 상기 베이스 전극(66)과 상기 JJ(78)을 연결하기 위하여 상기 JJ(78)으로 연장되는 제2 연장 개방 영역을 제공하기 위하여 상기 잔여 하드마스크(76)와 패시베이션 층(80)을 통해 에칭한다. 상기 포토레지시트 물질 층(82)은, 그 후, 제거되고(예를 들어, O2 플라즈마에서 애싱(ashing)) 도 15에 도시된 구조체가 생성된다.
다음으로, 도 16에 표현된 바와 같이, 포토레지스트 물질 층(87)은 상기 구조체를 덮기 위하여 적용되고, 트렌치 패턴을 따라 상기 포토레지스트 물질 층(87) 내에서 개방 트렌치 영역(88)을 노출하기 위하여 이후에 패턴화 되고 형성된다. 도 16은, 또한, 상기 포토레지시트 물질 층(87) 내에서 상기 트렌치 패턴을 기반으로 상기 제2 유전층(76) 내에서 연장된 개구부(90)(도 17)를 형성하기 위하여 상기 제2 유전층(76) 상에 에칭(160)(예를 들어, 반작용 이온 에칭(RIE))을 수행하는 단계를 도시한다. 상기 포토레지스트 물질 층(87)은, 그 후, 제거되고(예를 들어, O2 플라즈마에서 애싱(ashing)) 도 17에 도시된 상기 구조체가 생성된다.
다음으로, 상기 구조체는 표준 접점 물질 증착을 채용하여 결과적으로 도 18의 구조체를 제공하기 위하여 상기 비아(86)와 트렌치(90) 안으로 니오븀과 같은 초전도체 물질(92)을 증착하기 위하여 접점 물질 충진을 수행한다. 상기 접점 물질 충진 이후에, 상기 접점 물질은 상기 제2 비산화물(non-oxide) 베이스 유전층(76)의 표면 준위까지 내리도록 화학 기계적 연마(CMP)를 통해서 연마되며, 결과적으로 도 19의 구조체를 제공한다. 마지막 구조체는 도 1에 도시된 구조체와 유사한 구조체를 제공하기 위하여 각각의 도전선들(96)과 커플링된 상기 베이스 전극(66)과 상기 JJ(78)으로 연장되는 접점들(94)을 포함한다. 상기 도전선들(96)은 상기 JJ(78)의 제2 단부와 커플링된 상부 전극을 갖는 상기 JJ(78)의 제1 단부와 커플링된 상기 베이스 전극(66)과 커플링된 대응 전극을 형성한다.
전술한 것은 상기 발명의 실시 예들이다. 물론, 상기 발명을 설명할 목적으로 구성 요소 또는 방법론의 모든 가능한 조합을 설명하는 것이 불가능하지만, 통상의 기술자는 상기 발명의 많은 다른 조합 및 치환이 가능하다는 것을 인식할 것이다. 따라서, 상기 발명은 첨부된 청구 범위를 포함하여, 본원의 범위 내에 있는 그러한 모든 변경, 수정 및 변형을 포함한다.
Claims (20)
- 초전도체 장치 구조체를 형성하는 방법으로서,
상기 방법은:
기판 위에 제1 유전층을 형성하는 단계;
상기 제1 유전층 내에 베이스 전극을 형성하는 단계로서, 상기 베이스 전극은 상기 제1 유전층의 상면과 정렬된 상면을 갖는, 단계;
상기 베이스 전극 상에 접합 물질 스택을 형성하는 단계;
상기 접합 물질 스택 상에 하드마스크를 형성하는 단계;
상기 베이스 전극 상에 조셉슨 접합(JJ)을 형성하기 위하여 상기 접합 물질 스택의 일 부분을 에칭하는 단계;
상기 하드마스크, 상기 JJ, 상기 베이스 전극 및 상기 제1 유전층 상에 제2 유전층을 증착하는 단계; 및
전기적으로 상기 제1 접점을 상기 JJ의 제1 단부와 커플링하기 위하여 상기 제2 유전층을 통하여 상기 베이스 전극으로 제1 접점을 형성하는 단계; 및
전기적으로 상기 제2 접점을 상기 JJ의 제2 단부와 커플링하기 위하여 상기 제2 유전층과 상기 하드마스크를 통하여 제2 접점을 형성하는 단계;를 포함하는, 방법. - 제1항에 있어서,
상기 JJ는 상기 베이스 전극과 니오븀 층 사이에 증착된 알루미늄/알루미늄 산화층으로 형성되는, 방법. - 제2항에 있어서,
상기 베이스 전극은 니오븀으로 형성되는, 방법. - 제1항에 있어서,
상기 제2 접점은 상기 JJ의 직경보다 작은 직경을 갖는, 방법. - 제1항에 있어서,
상기 제1 유전층 및 상기 제2 유전층 내에 도입된 유전체 물질은 약 160의 온도에서 상기 제1 및 제2 유전층을 형성하는 물질인, 방법. - 제1항에 있어서,
상기 제1 접점 상의 제1 도전선과 상기 제2 접점 상의 제2 도전선을 형성하는 단계;를 더 포함하며, 상기 제1 및 제2 도전선은 상기 제2 유전층 상면과 정렬된 상면을 갖는, 방법. - 제6항에 있어서,
상기 제1 및 제2 접점과 상기 제1 및 제2 도전선은 이중 상감(damascene) 프로세스로 형성되는, 방법. - 제1항에 있어서,
상기 베이스 전극은 단일 상감(damascene) 프로세스로 형성되는, 방법 - 제1항에 있어서,
상기 JJ의 상기 형성은:
상기 베이스 전극 및 상기 제1 유전층 상에 알루미늄 층을 증착하는 단계;
상기 알루미늄 층의 상면에 알루미늄 산화층을 형성하기 위하여 상기 알루미늄 층을 산화시키는 단계;
상기 알루미늄 산화층 상에 니오븀 층을 형성하는 단계;
상기 니오븀 층 상에 확산 장벽 층을 형성하는 단계;
상기 확산 장벽 층 상에 유전체 하드마스크 층을 형성하는 단계;
상기 조셉슨 접합의 디멘션스(dimensions)을 규정하기 위하여 상기 유전체 하드마스크 층 상에 포토레지스트 물질 층을 증착하고 패터닝하는 단계;
상기 유전체 하드마스크 층을 부분적으로 에칭하는 단계;
상기 포토레지시트 물질 층을 제거하는 단계;
상기 하드마스크를 형성하기 위해 상기 조셉슨 접합에 의해 규정되는 상기 디멘션스(dimensions)을 제외한 모든 영역의 상기 유전체 하드마스크 층을 제거하기 위하여 상기 유전체 하드마스크 층을 완전히 에칭하는 단계;
JJ를 형성하기 위해 상기 니오븀 층, 상기 알루미늄 산화층 및 상기 알루미늄 층 일부를 제거하기 위하여 상기 니오븀 층, 상기 알루미늄 산화층 및 상기 알루미늄 층을 에칭하는 단계;를 포함하는, 방법. - 제9항에 있어서,
제2 유전층을 증착하기 이전에 상기 JJ 및 상기 베이스 전극 상에 패시베이션 층을 형성하는 단계;를 더 포함하는, 방법. - 초전도체 장치 구조체를 형성하는 방법으로서,
상기 방법은:
기판 위에 제1 유전층을 형성하는 단계;
상기 제1 유전층 내에 니오븀 베이스 전극을 형성하는 단계로서, 상기 니오븀 베이스 전극은 상기 제1 유전층의 상면과 정렬된 상면을 갖는, 단계;
상기 베이스 전극 및 상기 제1 유전층 상에 알루미늄 층을 증착하는 단계;
상기 알루미늄 층의 상면에 알루미늄 산화층을 형성하기 위하여 상기 앝루미늄 층을 산화하는 단계;
상기 알루미늄 산화층 상에 니오븀 층을 형성하는 단계;
상기 니오븀 층 상에 유전체 하드마스크 층을 형성하는 단계;
하드마스크를 형성하기 위해 조셉슨 접합을 규정하는 디멘션스(dimensions)를 제외한 모든 영역의 상기 유전체 하드마스크 층을 제거하기 위해서 상기 유전체 하드마스크 층을 에칭하는 단계;
상기 JJ, 상기 베이스 전극 및 상기 하드마스크 상에 제2 유전층을 증착하는 단계;
산화로부터 상기 JJ와 상기 베이스 전극의 측부를 보호하기 위하여 상기 JJ, 상기 베이스 전극 및 상기 하드마스크 상에 패시베이션 층을 형성하는 단계;
제1 접점을 상기 JJ의 제1 단부에 전기적으로 커플링하기 위하여 상기 제2 유전층을 통하여 상기 베이스 전극으로 상기 제1 접점을 형성하고, 제2 접점을 상기 JJ의 제2 단부와 전기적으로 커플링하기 위하여 상기 제2 유전층과 상기 하드마스크를 통하여 상기 제2 접점을 형성하는 단계;
상기 제1 접점 위에 있는 제1 도전선과 상기 제2 접점 위에 있는 제2 도전선을 형성하는 단계로서, 상기 제1 및 제2 도전선은 상기 제2 유전층의 상면과 정렬되어 있는 상면을 갖는, 단계;를 포함하는, 방법. - 제11항에 있어서,
상기 제2 접접은 상기 JJ의 직경 보다 작은 직경을 갖는, 방법. - 제11항에 있어서,
상기 제1 유전층 및 제2 유전층에 도입된 유전체 물질은 섭씨 약 160도의 온도에서 제1 및 제2 유전체 물질 층을 형성할 수 있는 물질인, 방법. - 제14항에 있어서,
상기 제1 및 제2 접점과 상기 제1 및 제2 도전선은 이중 상감(damascene) 프로세스에 의하여 형성되고, 상기 베이스 전극은 단일 상감 프로세스에 의하여 형성되는, 방법. - 제11항에 있어서,
조셉슨 접합의 디멘션스(dimensions)을 규정하기 위하여 상기 유전체 하드마스크 층 상에 포토레지시트 물질 층을 증착하고 패터닝하는 단계;
상기 유전체 하드마스크 층을 부분적으로 에칭하는 단계;
상기 포토레지스트 물질 층을 제거하는 단계;를 더 포함하고,
상기 유전체 마스크 층의 상기 에칭은 상기 하드마스크를 형성하기 위하여 상기 조셉슨 접합이 규정된 디멘션스(dimensions)을 제외하고 모든 부분에서 상기 유전체 마스크 층을 제거하기 위하여 상기 유전층을 완전히 에칭하는 단계를 포함하는, 방법. - 제11항에 있어서,
유전체 하드마스크 층을 형성하기 이전에 상기 니오븀 층 상에 확산 장벽 층을 형성하는 단계;를 포함하는, 방법. - 초전도 장치 상호 연결 구조체를 형성하는 방법으로서,
상기 방법은:
기판 상에 제1 유전층을 형성하는 단계;
상기 제1 유전층 내에 니오븀 베이스 전극을 형성하는 단계로서, 상기 니오븀 베이스 전극은 상기 제1 유전층의 상면과 정렬된 상면을 갖는, 단계;
상기 베이스 전극과 상기 제1 유전층 상에 알루미늄 층을 증착하는 단계;
알루미늄 층의 상면에 알루미늄 산화층을 형성하기 위하여 상기 알루미늄 층을 산화시키는 단계;
상기 알루미늄 산화층 상에 니오븀 층을 형성하는 단계;
상기 니오븀 층 상에 확산 장벽 층을 형성하는 단계;
상기 확산 장벽 층 상에 유전체 하드마스크 층을 형성하는 단계;
상기 조셉슨 접합의 디멘션스(dimensions)을 규정하기 위하여 상기 유전체 하드마스크 층 상에 포토레지시트 물질 층을 증착하고 패터닝하는 단계;
상기 유전체 하드마스크 층을 부분적으로 에칭하는 단계;
상기 포토레지스트 물질 층을 제거하는 단계;
상기 하드마스크를 형성하기 위하여 상기 조셉슨 접합이 규정된 상기 디멘션스(dimensions)을 제외한 모든 부분에 상기 유전체 하드마스크 층을 제거하기 위하여 상기 유전체 하드마스크 층을 완전히 에칭하는 단계;
산화 작용으로부터 상기 JJ와 상기 베이스 전극의 측면을 보호하기 위하여 상기 JJ, 상기 베이스 전극 및 상기 하드마스크 상에 패시베이션 층을 형성하는 단계;
상기 패시베이션 층 상에 제2 유전층을 증착하는 단계;
제1 접점이 상기 JJ의 제1 단부와 전기적으로 커플링되도록 상기 제2 유전층을 통하여 상기 베이스 전극으로 상기 제1 접점을 형성하고, 상기 제2 유전층과 상기 하드마스크를 통하여 상기 JJ의 제2 단부로 제2 접점을 형성하는 단계;
상기 제1 접점 위에 제1 도전선과 상기 제2 접점 위에 제2 도선선을 형성하는 단계로서, 상기 제1 및 제2 도전선은 상기 제2 유전층의 상면과 정렬된 상면을 갖는, 단계;를 포함하는, 방법. - 제17항에 있어서,
상기 제2 접점은 상기 JJ의 직경보다 작은 직경을 갖는, 방법. - 제17항에 있어서,
상기 제1 유전층 및 상기 제2 유전층에 도입된 상기 유전체 물질은 섭씨 약 160도의 온도에서 상기 제1 및 제2 유전체 물질 층을 형성할 수 있는 물질인, 방법. - 제17항에 있어서,
상기 제1 및 제2 접점과 상기 제1 및 제2 도전선은 이중 상감(damascene) 프로세스에 의하여 형성되고, 상기 베이스 전극은 단일 상감 프로세스에 의하여 형성되는, 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/351,755 | 2016-11-15 | ||
| US15/351,755 US10608159B2 (en) | 2016-11-15 | 2016-11-15 | Method of making a superconductor device |
| PCT/US2017/058494 WO2018093544A1 (en) | 2016-11-15 | 2017-10-26 | Method of making a josephson junction based superconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190052108A true KR20190052108A (ko) | 2019-05-15 |
| KR102158755B1 KR102158755B1 (ko) | 2020-09-23 |
Family
ID=60263160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020197011415A KR102158755B1 (ko) | 2016-11-15 | 2017-10-26 | 조셉슨 접합 기반 초전도 장치의 제조 방법 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US10608159B2 (ko) |
| EP (1) | EP3542404B1 (ko) |
| JP (1) | JP6740472B2 (ko) |
| KR (1) | KR102158755B1 (ko) |
| AU (1) | AU2017360504B2 (ko) |
| CA (1) | CA3039216C (ko) |
| WO (1) | WO2018093544A1 (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10936756B2 (en) * | 2017-01-20 | 2021-03-02 | Northrop Grumman Systems Corporation | Methodology for forming a resistive element in a superconducting structure |
| US10256392B1 (en) | 2018-03-23 | 2019-04-09 | International Business Machines Corporation | Vertical transmon qubit device |
| US10672971B2 (en) * | 2018-03-23 | 2020-06-02 | International Business Machines Corporation | Vertical transmon qubit device with microstrip waveguides |
| US10243132B1 (en) | 2018-03-23 | 2019-03-26 | International Business Machines Corporation | Vertical josephson junction superconducting device |
| US11309479B2 (en) * | 2019-12-06 | 2022-04-19 | International Business Machines Corporation | Computing devices containing magnetic Josephson Junctions with embedded magnetic field control element |
| CN111933787B (zh) * | 2020-08-20 | 2022-09-06 | 中国科学院上海微系统与信息技术研究所 | 超导连接通道及其制备方法 |
| FR3114444B1 (fr) * | 2020-09-21 | 2022-09-30 | Commissariat Energie Atomique | Puce à routage bifonctionnel et procédé de fabrication associé |
| US20220123195A1 (en) * | 2020-10-15 | 2022-04-21 | International Business Machines Corporation | Sacrificial material facilitating protection of a substrate in a qubit device |
| US11882771B2 (en) * | 2021-10-18 | 2024-01-23 | International Business Machines Corporation | Smooth metal layers in Josephson junction devices |
| US20230210022A1 (en) * | 2021-12-23 | 2023-06-29 | IMEC USA NANOELECTRONICS DESIGN CENTER, Inc. | Fabrication Stack for High Integration Density Superconducting Digital Circuits |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000026669A (ko) * | 1998-10-22 | 2000-05-15 | 정명세 | 초전도 소자 제조방법 |
| JP2005039244A (ja) * | 2003-06-27 | 2005-02-10 | Hitachi Ltd | 電子デバイスとその多層配線の形成方法 |
| JP2012519379A (ja) * | 2009-02-27 | 2012-08-23 | ディー−ウェイブ システムズ，インコーポレイテッド | 超伝導集積回路を製造するためのシステムおよび方法 |
| JP2015511067A (ja) * | 2012-03-08 | 2015-04-13 | ディー−ウェイブ システムズ，インコーポレイテッド | 超伝導集積回路の製作のためのシステムおよび方法 |
Family Cites Families (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6281075A (ja) | 1985-10-04 | 1987-04-14 | Fujitsu Ltd | ジヨセフソン集積回路の製造方法 |
| JPS63205972A (ja) | 1987-02-23 | 1988-08-25 | Agency Of Ind Science & Technol | 超伝導回路装置とその製造方法 |
| US4960751A (en) | 1987-04-01 | 1990-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Electric circuit having superconducting multilayered structure and manufacturing method for same |
| JPS6464274A (en) | 1987-09-03 | 1989-03-10 | Agency Ind Science Techn | Tunnel type josephson junction |
| JPH03190289A (ja) * | 1989-12-20 | 1991-08-20 | Fujitsu Ltd | ジョセフソン接合素子及びその製造方法 |
| US5055158A (en) | 1990-09-25 | 1991-10-08 | International Business Machines Corporation | Planarization of Josephson integrated circuit |
| JPH06334231A (ja) * | 1993-05-24 | 1994-12-02 | Sharp Corp | ジョセフソン接合素子及びその製造方法 |
| JP3147666B2 (ja) | 1994-07-21 | 2001-03-19 | 株式会社村田製作所 | 積層電子部品およびその製造方法 |
| US5818071A (en) | 1995-02-02 | 1998-10-06 | Dow Corning Corporation | Silicon carbide metal diffusion barrier layer |
| US6184477B1 (en) | 1998-12-02 | 2001-02-06 | Kyocera Corporation | Multi-layer circuit substrate having orthogonal grid ground and power planes |
| JP3419348B2 (ja) | 1999-06-28 | 2003-06-23 | 日本電気株式会社 | 集積回路素子接続用ケーブルおよびその製造方法 |
| KR20010021278A (ko) | 1999-08-12 | 2001-03-15 | 조셉 제이. 스위니 | 자가 스퍼터링에 사용되는 후방 냉각 가스 |
| US6280201B1 (en) | 2000-01-21 | 2001-08-28 | Hewlett-Packard Company | Laminated 90-degree connector |
| JP2002043640A (ja) * | 2000-07-31 | 2002-02-08 | Fujitsu Ltd | 超伝導接合素子及びその製造方法 |
| US6378757B1 (en) | 2001-01-31 | 2002-04-30 | Agilent Technologies, Inc. | Method for edge mounting flex media to a rigid PC board |
| JP2002299705A (ja) * | 2001-03-29 | 2002-10-11 | Yamaguchi Technology Licensing Organization Ltd | 微小面積トンネル接合の作製方法 |
| US6482656B1 (en) | 2001-06-04 | 2002-11-19 | Advanced Micro Devices, Inc. | Method of electrochemical formation of high Tc superconducting damascene interconnect for integrated circuit |
| JPWO2003079429A1 (ja) | 2002-03-15 | 2005-07-21 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| JP4584144B2 (ja) | 2003-01-22 | 2010-11-17 | 日本電気株式会社 | 回路基板装置及び配線基板間接続方法 |
| JP2004232054A (ja) | 2003-01-31 | 2004-08-19 | Sony Corp | スパッタ装置及びスパッタ方法 |
| US8241701B2 (en) | 2005-08-31 | 2012-08-14 | Lam Research Corporation | Processes and systems for engineering a barrier surface for copper deposition |
| US7060508B2 (en) * | 2003-02-12 | 2006-06-13 | Northrop Grumman Corporation | Self-aligned junction passivation for superconductor integrated circuit |
| US7278855B2 (en) | 2004-02-09 | 2007-10-09 | Silicon Pipe, Inc | High speed, direct path, stair-step, electronic connectors with improved signal integrity characteristics and methods for their manufacture |
| US20070184656A1 (en) | 2004-11-08 | 2007-08-09 | Tel Epion Inc. | GCIB Cluster Tool Apparatus and Method of Operation |
| KR100643853B1 (ko) | 2005-06-04 | 2006-11-14 | 삼성전자주식회사 | 반도체 소자의 다마신 배선 형성 방법 및 이에 의해 제조된반도체 소자 |
| JP4967354B2 (ja) | 2006-01-31 | 2012-07-04 | 東京エレクトロン株式会社 | シード膜の成膜方法、プラズマ成膜装置及び記憶媒体 |
| US20080311711A1 (en) | 2007-06-13 | 2008-12-18 | Roland Hampp | Gapfill for metal contacts |
| JP2011164068A (ja) | 2010-02-15 | 2011-08-25 | Nippon Telegr & Teleph Corp <Ntt> | 超伝導光検出素子 |
| US9780764B2 (en) | 2010-04-05 | 2017-10-03 | Northrop Grumman Systems Corporation | Phase quantum bit |
| US10921180B2 (en) | 2015-10-16 | 2021-02-16 | Raytheon Bbn Technologies Corp. | Methods and apparatus for improved sensor vibration cancellation |
| US9653398B1 (en) | 2015-12-08 | 2017-05-16 | Northrop Grumman Systems Corporation | Non-oxide based dielectrics for superconductor devices |
| US10312141B2 (en) | 2016-08-16 | 2019-06-04 | Northrop Grumman Systems Corporation | Preclean methodology for superconductor interconnect fabrication |
| US9780285B1 (en) * | 2016-08-16 | 2017-10-03 | Northrop Grumman Systems Corporation | Superconductor device interconnect structure |
-
2016
- 2016-11-15 US US15/351,755 patent/US10608159B2/en active Active
-
2017
- 2017-10-26 JP JP2019521826A patent/JP6740472B2/ja active Active
- 2017-10-26 CA CA3039216A patent/CA3039216C/en active Active
- 2017-10-26 EP EP17794636.5A patent/EP3542404B1/en active Active
- 2017-10-26 KR KR1020197011415A patent/KR102158755B1/ko active IP Right Grant
- 2017-10-26 WO PCT/US2017/058494 patent/WO2018093544A1/en unknown
- 2017-10-26 AU AU2017360504A patent/AU2017360504B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000026669A (ko) * | 1998-10-22 | 2000-05-15 | 정명세 | 초전도 소자 제조방법 |
| JP2005039244A (ja) * | 2003-06-27 | 2005-02-10 | Hitachi Ltd | 電子デバイスとその多層配線の形成方法 |
| JP2012519379A (ja) * | 2009-02-27 | 2012-08-23 | ディー−ウェイブ システムズ，インコーポレイテッド | 超伝導集積回路を製造するためのシステムおよび方法 |
| JP2015511067A (ja) * | 2012-03-08 | 2015-04-13 | ディー−ウェイブ システムズ，インコーポレイテッド | 超伝導集積回路の製作のためのシステムおよび方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP3542404B1 (en) | 2021-04-14 |
| EP3542404A1 (en) | 2019-09-25 |
| AU2017360504A1 (en) | 2019-04-18 |
| US20180138389A1 (en) | 2018-05-17 |
| KR102158755B1 (ko) | 2020-09-23 |
| JP2019536261A (ja) | 2019-12-12 |
| US10608159B2 (en) | 2020-03-31 |
| CA3039216C (en) | 2021-05-25 |
| CA3039216A1 (en) | 2018-05-24 |
| WO2018093544A1 (en) | 2018-05-24 |
| JP6740472B2 (ja) | 2020-08-12 |
| AU2017360504B2 (en) | 2020-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102158755B1 (ko) | 조셉슨 접합 기반 초전도 장치의 제조 방법 | |
| KR102230009B1 (ko) | 초전도체 디바이스 상호연결 구조 | |
| JP6739637B2 (ja) | 超伝導体相互接続構造を形成する方法 | |
| JP6686230B2 (ja) | 超伝導デバイスの相互接続 | |
| US11783090B2 (en) | Methodology for forming a resistive element in a superconducting structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |