JP2005039244A - 電子デバイスとその多層配線の形成方法 - Google Patents

Abstract

【課題】配線パターンの大きさ、密度によらない、高信頼度の配線系および超電導素子を形成できる平坦化方法および配線構造を提供する。
【解決手段】配線の逆パターンマスクを形成して配線上の絶縁膜を選択的に除去することで絶縁膜層を平坦化する。
【選択図】図３

Description

本発明は電子デバイスの多層配線およびその製造方法に係わり、特に超電導集積回路デバイスに適用して効果の大きい電子デバイスに関する。

高集積化された電子デバイスは、これを構成する素子の配置および配線に種々の工夫が施されている。特に高密度の集積化には、配線の信頼のおける多層化が重要である。高密度に集積化された電子デバイスは、多層化された配線を形成するために、各層の配線パターンを形成した後に設けられる絶縁層を平坦化する処理が施される。この処理は、従来は、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨法）、塗布エッチバック法、バイアススパッタ法、リフトオフ法等を単独もしくはこれら同士が組み合わせて用いられてきた（例えば、非特許文献１、非特許文献２および非特許文献３）。

また、より複雑にはなるが、フォトリソグラフィーとエッチングの工程を新たに追加し、二段階の処理で平坦化する方法が提案されてきた（例えば、特許文献１および特許文献２）。

S. Nagasawa et al, Planarization Technology for Josephson Integrated Circuit, IEEE EDL. Vol.9,p.414(1988). M.B. Ketchen et al, Sub-μm, planarized, Nb-AlOx-Nb Josephson process for 125 mm wafers developed in partnership with Si technology, APL(Applied Physics Letters) vol.59, p.2609(1991). K. Kikuchi et al, New Fabrication Process of Josephson Tunnel Junctions Using Photosensitive Polyimide Insulation Layer for Superconducting Integrated Circuits, ASC(Applied Superconductivity Conference) 2002, 1EH05 特開平７−１４７２７８号公報 特開２００３−３２４２２１号公報

上述の非特許文献に開示される従来法では、大きなパターンがある場合、もしくはパターンの大きさが広い範囲にわたっている場合、さらにパターンの密度が場所によって大きく変わっている場合に平坦化が困難である。この困難を軽減するために、実プロセスへの応用に際しては、次のような制約を設けることが行われる。
（１）パターン寸法をある範囲に制限する、
（２）パターン密度をある範囲に保つため、パターンのない領域にダミーパターンを形成する。

しかしながら、このようなパターンの制約は高速・高機能の回路を設計する際は足かせとなりがちである。

上述の非特許文献１に開示されるリフトオフ法は広域の平坦化が可能である一方で、プロセスマージンが狭い、異物を発生しやすいという問題点がある。

また、平坦化が不十分なままで配線を多層化すると、配線と配線間の短絡、配線の段差部での断線等の発生頻度が高くなり、高歩留まりで高信頼度のデバイスを作ることは難しい。

特許文献１は半導体素子の平坦化法に関するもので、この方法は下層配線との接続部のような微細な段差はＢＰＳＧのリフローで軽減もしくは解消し、大きい面積を持った段差だけが残った状態にし、その大面積段差をエッチング後、残った突起をＣＭＰすることで平坦化している。ＢＰＳＧのリフローは高温での流動化処理であるため、Ｎｂ超電導素子には適用できない。２００℃程度以上の高温処理で超電導接合が劣化したり破壊されたりするためである。バイアススパッタ法は２００℃以下のプロセス温度で微細な段差を解消できる可能性があるが、段差サイズが大きくなるに従いスパッタ時間が長くなる。今必要としている数ミクロン程度（膜厚、即ち段差深さは３００ｎｍ程度）の接続部を平坦化するには通常のスパッタ時間の数倍（段差の径と深さの比が目安）の時間がかかり実用性は乏しい。接続部の段差を解消しないでエッチングすると最終的に段差が残ってしまう。

段差が残る事が許容できる場合でも、下地層表面までエッチングするとＮｂ素子の場合には接続孔部壁面のＮｂがエッチングにさらされ電気特性が劣化する。この方法で提案されているようにＢＰＳＧ膜の膜厚途中までのエッチングであればこの問題は避けられるが、膜途中までのエッチングは膜厚制御性、場所による均一性が悪い。特許文献１に記載の例のように大きさが一定のパターン（周辺回路領域）であればエッチング条件を調整して最適化することが可能であるが、一般に多種類の大きさ（配線幅など）のパターンがある場合にパターン依存性のないエッチング条件を見出すことは至難の技であり、パターンに依存した膜厚バラツキを生じてしまう。従って高速デバイス、特にＳＦＱで重要なインダクタンスを高精度にまた、再現性、均一性よく作製するのは難しい。

また、特許文献２は超電導素子に関するもので、この方法はいわゆるダマシン法を改良したもので、段差より厚くＹＢＣＯを成膜し、研磨して最終的な厚さにする必要がある。研磨するＹＢＣＯの一部をこの方法で除去しておくことである程度軽減されるものの、ＹＢＣＯ面積や形状が大きく異なるパターンがあると問題が生じる。パターンがほぼ一定の範囲（ある大きさ以上というような場合も含む）にあればそのパターンに最適化した研磨条件を見出せるが、面積や形状が大きく異なるパターンがあるとすべてのパターンを設計どおりにつくる研磨条件を見出すのは極端に難しくなる。ディッシングやエロージョンと呼ばれる窪みが生じパターン依存性の無い平坦化が困難となる。材料選択性のない研磨条件で長時間のＣＭＰ（多量の膜厚を研磨する）を行えば良好な平坦度が得られるが研磨終点が判定できないため最終的なＹＢＣＯ厚さの制御が難しくなる。最下層のＧＰ層は膜厚がある範囲にあればよいため、このような方法でも十分な電気特性が得られる。しかし、一般の多層配線に適用すると、この方法では膜厚制御性が悪く（場所むら）、高速デバイス、特にＳＦＱで重要なインダクタンスの高精度均一作製が難しい。

下層との接続部が形成されている配線層に適用すると、接続部がエッチングに晒されて超電導接続が劣化したり、接続部の段差が残ったりして平坦な上層配線が作れない。

本発明の目的は、パターン寸法、密度に依存せず、プロセスマージンの広い多層配線の形成方法、およびその方法で形成された信頼度の高い多層配線、特に超電導素子に適した配線を提供することにある。

配線パターンを形成後、このパターン上に絶縁膜の層を形成するが、この絶縁膜の層を配線パターンの逆パターンをマスクにして除去する。その結果、配線上の絶縁膜の大部分は除去される。その際、配線層の厚さと絶縁膜層の厚さをほぼ同じにしておくことにより、残るのは孤立した幅の狭い段差だけになる。これに従来法を適用して局所的に平滑化した後、再び絶縁膜の層を形成する。必要に応じて、上下の層を接続するコンタクト孔パターン、超電導デバイスに特有の接合パターンの情報も配線の逆パターンに加味する。この方法では、配線間の絶縁層の厚さが形成する膜厚だけで決まるため、これを正確に、また場所によらず均一に制御することが可能となる。絶縁層の厚さがインダクタンスとして回路特性に大きく影響する超高速デバイス、特に多層の配線を備えた超電導ＳＦＱデバイスでは非常に重要な制御因子である。

あるいは、配線パターンと絶縁膜の層に施す処理を入れ替えることもできる。すなわち、配線パターン上に絶縁膜の層を形成し、これを開口して、この開口を通して接続される配線パターンを形成する。その後、この上層の配線パターンに対して、配線パターンの逆パターンをマスクにして配線パターンの接続部を除いて大部分を除去する。残された孤立した幅の狭い段差を持つ接続部を平滑しながら配線層を形成後パターン化する。

本発明によれば、超電導素子の多層配線の歩留まり、信頼性を向上することができ、大規模で高性能のＬＳＩを実現することが可能になる。

図１は本発明を適用して効果のある超伝導多層配線の一例を示す断面図である。１はシリコン基板、２はシリコン熱酸化膜による絶縁膜、３はスパッタにより形成したＳｉＯ_２による各層の絶縁膜、Ｎｂは超伝導配線のニオブ層、Ａｌ_２Ｏ_３は酸化アルミニウムの層である。図では、絶縁膜ＳｉＯ_２層３は、図が煩雑になるだけなので、参照符号は最下層に付しただけで、他の層は、同じ右下がりのハッチングを付すことで絶縁膜ＳｉＯ_２層を表示することとした。同様に、以下の図面においても、シリコン基板は右下がりの太いハッチング、シリコン熱酸化膜による絶縁膜は左下がりの細いハッチング、絶縁膜ＳｉＯ_２層は右下がりの細いハッチング、ニオブ層は左下がりの太いハッチング、酸化アルミニウム層は太い塗りつぶしの線で表示する。

図１に示す多層配線は、例えば、以下の要領で形成される。シリコン基板１の上に形成されたシリコン熱酸化膜２の上にニオブ層Ｎｂ_１１，Ｎｂ_１２の配線パターンを形成する。その上に絶縁膜ＳｉＯ_２層３を形成した後平坦化する。次いで、ニオブ層Ｎｂ_２の配線パターンを形成し、その上に絶縁膜ＳｉＯ_２層３を形成した後平坦化し、ニオブ層Ｎｂ_２の配線パターンとニオブ層Ｎｂ_３２の配線パターンとを接続するための開口を絶縁膜ＳｉＯ_２層３の該当位置に形成する。そして、ニオブ層Ｎｂ_３１，Ｎｂ_３２およびＮｂ_３３の配線パターンを形成する。この段階で、ニオブ層Ｎｂ_２の配線パターンとニオブ層Ｎｂ_３２の配線パターンとが接続される。

次いで、ニオブ層Ｎｂ_３１およびＮｂ_３３の配線パターンの一部にジョセフソン接合を形成するために、該当位置に酸化アルミニウムＡｌ_２Ｏ_３の層が形成され、その上に、ニオブ層Ｎｂ_４１およびＮｂ_４２が形成される。その上に絶縁膜ＳｉＯ_２層３を形成し平坦化する。ジョセフソン接合が形成されたニオブ層Ｎｂ_３１およびＮｂ_３３の配線パターンとニオブ層Ｎｂ_５１およびＮｂ_５３の配線パターンとを接続するため、および、ニオブ層Ｎｂ_３２をニオブ層Ｎｂ_６に接続するため、開口を絶縁膜ＳｉＯ_２層３の該当位置に形成する。そして、ニオブ層Ｎｂ_５１，Ｎｂ_５２およびＮｂ_５３の配線パターンを形成する。この段階で、ジョセフソン接合が形成されたニオブ層Ｎｂ_３１およびＮｂ_３３の配線パターンとニオブ層Ｎｂ_５１およびニオブ層Ｎｂ_５３の配線パターンとが接続される。また、ニオブ層Ｎｂ_３２とニオブ層Ｎｂ_５２とが接続される。

次いで、その上に絶縁膜ＳｉＯ_２層３を形成した後平坦化する。ニオブ層Ｎｂ_５２を介してニオブ層Ｎｂ_３２をニオブ層Ｎｂ_６に接続するため、ニオブ層Ｎｂ_５２の対応する位置の絶縁膜ＳｉＯ_２層３に開口を形成する。そして、ニオブ層Ｎｂ_６の配線パターンを形成する。この段階で、ニオブ層Ｎｂ_５２の配線パターンとニオブ層Ｎｂ_６の配線パターンとが接続され、その結果として、ニオブ層Ｎｂ_３２とニオブ層Ｎｂ_６とが接続される。その上に絶縁膜ＳｉＯ_２層３を形成した後平坦化し、その上にニオブ層Ｎｂ_７１およびＮｂ_７２の配線パターンを形成する。

次いで、ニオブ層Ｎｂ₇₂の配線パターンの一部にジョセフソン接合を形成するために、該当位置に酸化アルミニウムＡｌ₂Ｏ₃の層が形成され、その上に、ニオブ層Ｎｂ₈が形成される。その上に絶縁膜ＳｉＯ₂層３を形成した後平坦化する。ジョセフソン接合が形成されたニオブ層Ｎｂ₇₂の配線パターンとニオブ層Ｎｂ₉₃の配線パターンとを接続するため、開口を絶縁膜ＳｉＯ₂層３の該当位置に形成する。そして、ニオブ層Ｎｂ₉₁，Ｎｂ₉₂およびＮｂ₉₃の配線パターンを形成する。この段階で、ジョセフソン接合が形成されたニオブ層Ｎｂ₇₂の配線パターンとニオブ層Ｎｂ₉₃の配線パターンとが接続される。

次いで、ニオブ層Ｎｂ_９１，Ｎｂ_９２およびＮｂ_９３の配線パターンを保護するための絶縁膜ＳｉＯ_２層３が形成される。

この多層配線の特徴は次のとおりである。
（１）Ｎｂ配線がある場所でも無い場所でもその上のＮｂ層はほぼ同一平面上に平坦性よく形成される。
（２）Ｎｂ配線がその下層配線に接続している接続孔上の上層配線も接続孔上で段差を生じることなくほぼ同一平面上に平坦性よく形成される。
（３）接続孔が積層されている場所では接続孔内に絶縁膜が詰め込まれた形状になっておりこれが上層の平坦性を高めている。
（４）通常は下地段差上にジョセフソン接合を作ることは難しいが、この方法ではその制約がなく、下地段差がある場所にも接合を形成できる。従って２種類（２層）以上のジョセフソン接合を有する素子を作ることができる。

このように、多層配線を実現するためには、配線パターンの形成、絶縁層の積層、さらに、絶縁層の平坦化に次いで配線パターンの形成、の手順を繰り返すことになる。したがって、絶縁層の平坦化の仕上がり状況は出来上がったデバイスの信頼性の重要な要素となる。

大規模な半導体製造装置を使用する場合、絶縁層の平坦化は、高性能のＣＭＰ装置を使用するなどにより、プロセス全体のスループットを低下させること無く実現されてきた。しかし、製造規模が小さい場合等で、高性能のＣＭＰ装置を使用することができない場合には、十分な絶縁層の平坦化が困難な場合が多い。本発明は、このような場合でも、必要な平坦化を実現することができ、信頼性の高い多層配線を実現する。以下、具体的に説明する。

（実施例１）
図２〜図５は本発明をニオブ超電導素子の平坦化多層配線に適用したもので、層間絶縁膜と配線および層間の接続部を形成する工程を示している。図を順に追いながら説明する。

図２（Ａ）〜（Ｇ）は２層の配線パターンとその間の接続と配線パターンの一つにジョセフソン接合部を形成する工程を説明する素子断面図である。図２（Ａ）に示すように、シリコン基板１上に絶縁膜としてシリコン熱酸化膜２を形成した。最初の金属層としてニオブ層３（３００ｎｍ厚）をスパッタリング法で形成し、通常のフォトリソグラフィー法、ドライエッチング法を使って所望の形状にパターニングした。その上に絶縁膜層としてスパッタ法でシリコン酸化膜４ａ（ＳｉＯ_２；３００ｎｍ厚）を成膜した。

下地にニオブ配線層３の無い領域に形成された絶縁膜ＳｉＯ_２層４ａの表面がニオブ配線層３の表面とほぼ同じ位置になるように厚さを調整する。今の場合、３００ｎｍ厚のニオブ層３より５０ｎｍ厚い３５０ｎｍの絶縁膜ＳｉＯ_２層４ａを形成するのが良い。これはニオブ層３のパターンニングの際、Ｎｂ下地の絶縁膜ＳｉＯ_２層２が５０ｎｍ程度エッチングされているのを補うためである。

ニオブ層３で出来ている下地段差が小さい場合は通常のスパッタ法を用いることも可能であるが、ニオブ層３による配線の間を隙間なく埋めて、絶縁信頼性の良い配線系を作るには段差被覆性の優れたバイアススパッタ法が適している。

図２（Ａ）で形成した絶縁膜ＳｉＯ_２層４ａの凸部を除去するためのマスクをレジスト膜により形成した結果を図２（Ｂ）に示した。これは、図２（Ａ）の状態で全面にレジスト膜を設け、ニオブ層３の配線パターンのほぼ逆パターンとなるようフォトリソグラフィー技術により形成した結果である。正確に言うと逆パターンを０．３μｍ太らせたものを用いた。０．３μｍ太らせるとはＸＹ両方向ともマスクとなるレジストの領域が増加するように境界を０．３μｍ外側へ移動させることである。この「太らせる」操作は次の図２（Ｃ）で説明するステップ（エッチング工程）で絶縁膜ＳｉＯ_２層４ａのエッチングをニオブ層３の表面で確実に停止させるために必要となる。すなわち、フォトレジストマスク５３は、下地パターンに自己整合的に形成しているわけではないので、下地パターンとは多少のずれを生じ得る。逆パターンを０．３μｍ太らせることにより、ずれが存在する場合でも、絶縁膜ＳｉＯ_２層４ａのエッチングをニオブ層３の表面で停止させることができる。もちろん、この太らせる量は予想されるずれ量を勘案して決めるが、できるだけ少ない方が後の平坦化が容易になるのは言うまでもない。

図２（Ｃ）は上記フォトレジストマスク５３によって絶縁膜ＳｉＯ_２層４ａをエッチングし、必要な部分として領域４ｂのみを残した状態を示している。エッチングガスとしてＣＨＦ_３を用いた。これにより、ニオブ層３のエッチングレートは絶縁膜ＳｉＯ_２層４ａのエッチングレートの１／１０〜１／２０に小さくすることが出来る。その結果、十分なオーバーエッチング時間をとることが出来、絶縁膜ＳｉＯ_２層４ａのエッチング厚さが場所によって、少々異なってもニオブ層３の表面までエッチングして止めることが出来た。図２（Ｃ）を参照して分かるように、逆パターンを太らせることで、オーバーエッチング時間を大きくとっても、パターンのずれによる絶縁膜ＳｉＯ_２層４ａの望ましくないエッチングを防止できる。

図２（Ｄ）は、図２（Ｃ）の処理後、フォトレジストマスク５３を除去した状態を示している。この段階で残っている絶縁膜ＳｉＯ_２の領域４ｂの段差はニオブ層３による配線パターンの周辺部４ｃだけになる。これらのパターンの幅は概ね０．５μｍ以下である。すなわち、本発明によれば、ニオブ配線パターン３の部分にもともと存在する幅の広い絶縁膜ＳｉＯ_２層４ａの表面凸部を、図２（Ｄ）に示すように、配線の周辺部だけの幅が狭い表面凸部４ｃに変えることが出来た。しかも、これらの幅が狭い表面凸部４ｃの密度は低く、通常パターンでは凸部の割合は１０％程度以下に出来る。

図２（Ｅ）は図２（Ｄ）に示した構造に対して、シリコン基板１にバイアスを印加しながら、ニオブ層３の配線パターンおよび配線パターン間にあるＳｉＯ_２パターン４ｂ上に絶縁膜ＳｉＯ_２層４を形成したものである。バイアス条件を適切に設定することで図２（Ｄ）の状態で残っていた凸部をほとんど消滅させて平坦にすることができる。今の場合はＳｉＯ_２の被着量の７０〜９０％をエッチングする程度のバイアスに設定して３００ｎｍの絶縁膜ＳｉＯ_２層４を形成した。

次いで、図２（Ｆ）に示すように、フォトリソグラフィー法、ドライエッチング法を使って所望の位置の絶縁膜ＳｉＯ２層４を除去し接続孔１０１を開口した。次いで、図２（Ｇ）に示すように、スパッタクリーニングで孔底の介在物を除去し、真空を破ることなくニオブ層５ａおよび５ｂ（３００ｎｍ厚）を成膜し、連続して酸化アルミニウム層６をスパッタリング法で形成した。層６は１０ｎｍ厚のアルミニウムをスパッタ後、酸素分圧を制御したチャンバー内に一定時間保持することで数ｎｍ厚の酸化アルミニウム層を形成させたものである。次いで、ニオブ層７（１５０ｎｍ厚）をスパッタリング法で形成した。ニオブ層５、酸化アルミニウム層６およびニオブ層７の３層構造膜を下層から順にパターニングし、ジョセフソン接合を形成する接合部１０２を有するニオブ層５ｂの配線パターンおよび下層のニオブ層３と接続されたニオブ層５ａの配線パターンを形成した。

図３（Ａ）、（Ｂ）、（Ｃ）および（Ｄ）は接合部１０２を有するニオブ層５ｂの配線パターンおよび下層のニオブ層３と接続されたニオブ層５ａの配線パターン上に一様な厚さの絶縁膜ＳｉＯ_２層８を形成する工程の前段階を説明する素子断面図である。

図３（Ａ）はバイアススパッタ法で３５０ｎｍ厚の絶縁膜ＳｉＯ_２層８を形成した状態を示す図である。下地にニオブ層５ａ，５ｂおよび７の無い領域に形成された絶縁膜ＳｉＯ_２層８の表面がニオブ層５ａおよび５ｂ表面とほぼ同じ位置になるように厚さを調整する。今の場合、３００ｎｍ厚のニオブ層５ａおよび５ｂより５０ｎｍ厚い３５０ｎｍの絶縁膜ＳｉＯ_２層８を形成するのが良い。これはニオブ層５のパターンニングの際、Ｎｂ下地の絶縁膜ＳｉＯ_２層４が５０ｎｍ程度エッチングされているのを補うためである。

ニオブ層５ａおよび５ｂで出来ている下地段差が小さい場合は通常のスパッタ法を用いることも可能であるが、ニオブ層５ａおよび５ｂによる配線の間を隙間なく埋めて、絶縁信頼性の良い配線系を作るには段差被覆性の優れたバイアススパッタ法が適している。実施例１では接合部１０２の耐熱性が１５０℃〜２００℃と低いため、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法での絶縁膜形成は使用しなかったが、そのような問題のない場合は段差被覆性の良いＣＶＤ法での絶縁膜ＳｉＯ_２層８の形成も可能である。

図３（Ａ）で形成した絶縁膜ＳｉＯ_２層８の凸部を除去するためのマスクをレジスト膜により形成した結果を図３（Ｂ）に示した。これは、図３（Ａ）の状態で全面にレジスト膜５０を設け、ニオブ層５ａ，５ｂの配線パターンの逆パターンを基本とするホトマスクによるフォトリソグラフィー技術により形成した結果である。ここで、ニオブ層５ａ，５ｂの配線パターンの逆パターンと言うのは、単純な逆パターンではない。すなわち、レジスト膜５０ａの部分はニオブ層５ａ，５ｂの配線パターンの逆パターンに対応する部分である。レジスト膜５０ｂは接続孔１０１による下層のニオブ層３とニオブ層５ａの接続部に生ずる段差に対応する部分であり、レジスト膜５０ｃは接合部１０２に生ずる段差に対応する部分である。これらの部分はマスクしてレジスト膜５０を残すように、ニオブ層５ａ，５ｂの配線パターンのパターン情報に、接合部１０２と接続孔１０１のパターン情報を合成してマスクパターンを作成した。

実際には、さらに、この逆パターンを０．３μｍ太らせたものを用いた。前述したように、この「太らせる」操作は次の図３（Ｃ）で説明するステップ（エッチング工程）で絶縁膜ＳｉＯ_２層８のエッチングをニオブ層５ａ，５ｂおよび７の表面で確実に停止させるための工夫である。すなわち、フォトレジストマスク５０ａ、５０ｂおよび５０ｃは、下地パターンに自己整合的に形成しているわけではないので、下地パターンとは多少のずれを生じ得る。逆パターンを０．３μｍ太らせることにより、ずれが存在する場合でも、絶縁膜ＳｉＯ_２層８のエッチングをニオブ層５ａ，５ｂおよび７の表面で停止させることができる。もちろん、この太らせる量はできるだけ少ない方が後の平坦化が容易になるのは言うまでもない。

図３（Ｃ）は上記フォトレジストマスク５０ａ、５０ｂおよび５０ｃによって絶縁膜ＳｉＯ_２層８をエッチングした状態を示している。エッチングガスとしてＣＨＦ_３を用いた。これにより、ニオブ層５ａ，５ｂおよび７のエッチングレートは絶縁膜ＳｉＯ_２層８のエッチングレートの１／１０〜１／２０に小さくすることが出来る。その結果、十分なオーバーエッチング時間をとることが出来、絶縁膜ＳｉＯ_２層８のエッチング厚さが場所によって、少々異なってもニオブ層５ａ，５ｂおよび７の表面までエッチングして止めることが出来た。図３（Ｃ）を参照して分かるように、逆パターンを太らせることで、オーバーエッチング時間を大きくとっても、パターンのずれによる絶縁膜ＳｉＯ_２層８の無用なエッチングを防止できる。

図３（Ｄ）は、図３（Ｃ）の処理後、フォトレジストマスク５０ａ、５０ｂおよび５０ｃを除去した状態を示している。この段階で残っている絶縁膜ＳｉＯ_２層８の段差はニオブ層５ａ，５ｂによる配線パターンの周辺部８ａ、接続孔の周辺部８ｂおよび接合の周辺部８ｃだけになる。これらのパターンの幅は概ね０．５μｍ以下である。すなわち、本発明によれば、ニオブ層５ａ，５ｂによる配線パターンの部分に存在する幅の広い絶縁膜ＳｉＯ_２層８の表面凸部を、図３（Ｄ）に示すように、その周辺部の幅が狭い表面凸部８ａ、８ｂ、８ｃへと変えることができる。しかも、この周辺部の幅が狭い表面凸部８ａ、８ｂ、８ｃの密度は低く、通常パターンでは凸部の割合は１０％程度以下に出来る。

図４（Ａ）および（Ｂ）は、図３（Ｄ）に示した処理が終了した段階に続く後処理を示し、ニオブ層５ｂの配線パターンおよび下層のニオブ層３と接続されたニオブ層５ａの配線パターン上に一様な厚さの絶縁膜ＳｉＯ_２層８が形成された状態を説明する素子断面図である。

図４（Ａ）は、図３（Ｄ）に示した構造に対して、シリコン基板１にバイアスを印加しながら、ニオブ層５ｂの配線パターンおよび下層のニオブ層３と接続されたニオブ層５ａの配線パターン上に絶縁膜ＳｉＯ_２層８を形成したものである。バイアス条件を適切に設定することで図３（Ｄ）の状態で残っていた凸部をほとんど消滅させて平坦にすることができる。今の場合はＳｉＯ_２の被着量の７０〜９０％をエッチングする程度のバイアスに設定して３００ｎｍの絶縁膜ＳｉＯ_２層８を形成した。

この状態で絶縁膜ＳｉＯ_２層８の表面に残存している段差は高々５０ｎｍで、図３（Ｄ）の状態での段差の１／１０程度まで段差量を減少することができている。したがって、絶縁膜ＳｉＯ_２層８を基礎として、この上に配線パターンを形成し、あるいは、絶縁膜ＳｉＯ_２層８に開口を設けて、絶縁膜ＳｉＯ_２層８の上に形成する配線パターンとの接続を形成することが可能である。この工程を繰り返すことで信頼度の高い平坦化された多層配線を形成していくことができる。

なお、絶縁膜ＳｉＯ_２層８をデポジションする前に、下地となるニオブ層５ａ，５ｂの配線パターン表面をアルゴンスパッタクリーニングにより清浄化しておくとニオブ層と絶縁膜ＳｉＯ_２層の接着力低下に起因した絶縁膜ＳｉＯ_２層の剥離の問題を防ぐことが出来る。

図４（Ｂ）は、図４（Ａ）に示した構造に対して、さらに、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法で、表面の絶縁膜ＳｉＯ_２層８を５０ｎｍ程度研磨した結果を示す図である。図４（Ａ）に示した表面の絶縁膜ＳｉＯ_２層８の平坦性を向上させたものであり、この段階で残っている絶縁膜ＳｉＯ_２層８の段差は図４（Ａ）の半分の２０ｎｍ程度以下であった。ＣＭＰによる処理を追加すれば、より多層化に適した構造が得られる。

バイアススパッタ法を用いずに、図３（Ｄ）の状態から直接ＣＭＰ法で平坦化することも可能である。特に接合部あるいは接続孔がない領域、すなわち、段差８ａのみの領域ではＣＭＰ法だけで短時間に平坦化することができた。上述したように凸部の割合は非常に少ないので、高集積度の半導体製造システムで採用されるような高性能のＣＭＰ装置によらなくても、簡単な条件で１分程度の研磨時間で研磨は十分であった。もっとも、この場合は、次段の配線パターンのために、平坦化の後にスパッタ法により絶縁膜ＳｉＯ_２層８を形成することが必要である。

上記以外の手法で平坦化することも可能である。図３（Ｄ）の状態で絶縁膜ＳｉＯ_２層８の全域にレジストを塗布しＣＨＦ_３とＯ_２の混合ガスを用いてエッチバックしたところ図４（Ａ）とほぼ同等の平坦度を得ることができた。

本発明では、このように、従来、配線パターン全域の表面凸部が段差となって平坦化の障害となっていたのに対し、配線パターンの周辺部のみに絞る処理過程を導入した。したがって、簡易な方法で、効率良く段差を解消できる。

図５（Ａ）および（Ｂ）は、図４（Ｂ）に示した処理が終了した段階に続く後処理を示し、ニオブ層５ｂの配線パターンの接合部のニオブ層７上および下層のニオブ層３と接続されたニオブ層５ａの配線パターン上で、絶縁膜ＳｉＯ_２層８に接続孔１０３，１０４を開口し、絶縁膜ＳｉＯ_２層８の上に形成されるニオブ層９ａ，９ｂの配線パターンと接続した状態を説明する素子断面図である。

図５（Ａ）は、図４（Ｂ）に示した処理が終了した段階で、絶縁膜ＳｉＯ_２層８に通常のフォトリソグラフィーとドライエッチング法を用いて接続孔１０３，１０４を開口した状態を示す図である。接続孔１０３，１０４の開口のエッチングは、ニオブ層７およびニオブ層５ａの配線パターンの上層配線との接続をより確実にするため、ややオーバーエッチングとするのが良い。しかし、ニオブ層５ａの配線パターンが接続孔１０１（図２（Ｂ）参照）の開口のために窪んでいるために、その部分に存在する絶縁膜ＳｉＯ_２層８のあんこ部分８ａが、過度に削られることの無い程度にするのが良い。接続孔１０４は、その下のニオブ層３の配線パターンとのニオブ層５ａの配線パターンとの接続孔１０１の開口よりはやや大きい（例えば、１μｍ程度）ものとした。これは、接続孔１０１によりニオブ層５ａの配線パターンの接続孔１０１の上部には絶縁膜ＳｉＯ_２層８のあんこ部分８ａができるので、ニオブ層５ａの配線パターンとその上層配線との接続をより確実にするためである。

図５（Ｂ）は、図５（Ａ）の処理をした後に３００ｎｍ厚のニオブ層９ａ，９ｂを形成し、所定の配線形状にパターニングした状態を示している。接続孔１０４の部分では、ニオブ層５ａの配線パターンの接続部にＳｉＯ_２層８のあんこ部分８ａが残されていることにより、ニオブ層９ｂの配線パターンの接続孔の対応部分での段差が極端に増加することは無い。

図５（Ｂ）に示すように、必要な配線処理が終わった後は、図３（Ａ）‐（Ｄ）および図４（Ａ），（Ｂ）で説明した手順で絶縁膜ＳｉＯ_２層の形成、段差除去および再度の絶縁膜ＳｉＯ_２層の形成によって、上層のニオブ層の配線パターンの形成が可能となる。先にも述べたように、接続孔のための開口が重なる場合でも、絶縁膜ＳｉＯ_２層のあんこ部分を残す処理により、絶縁膜ＳｉＯ_２層の形成に極端な段差が生じることは無いので、さらに多段の接続孔を直上に積み重ねることが可能となり、素子および配線パターンの配置の自由度が増し、集積度を高められる。

図３、図４および図５に示す工程を繰り返すことで配線を多層化し、５層の配線からなる素子を形成し特性を評価した。１ウエハ６０チップ中の良品率を表１に示した。

表１に於いて、平坦化法が
（１）バイアススパッタのみというのは、図４（Ａ）に示す状態で平坦化をした後、図５（Ａ）以下のステップへ進めて多層化をした場合、
（２）バイアススパッタとＣＭＰを併用というのは、図４（Ｂ）に示す状態で平坦化をした後、図５（Ａ）以下のステップへ進めて多層化をした場合、
（３）接合層のみバイアススパッタ。他はＣＭＰというのは、図３（Ｄ）に示す状態で接合の周辺部の絶縁膜ＳｉＯ_２層の段差８ｃに対してバイアススパッタを施した後、ＣＭＰによる平坦化をした後、図５（Ａ）以下のステップへ進めて多層化をした場合、
（４）同上。ただし、５０ｂ，５０ｃを加えない５０ａのみの単純逆パターンというのは、図３（Ｂ）に示すニオブ層３とニオブ層５ａの接続部に生ずる段差に対応するレジスト膜５０ｂ、接合部１０２に生ずる段差に対応するレジスト膜５０ｃが無い状態でステップを進めて、バイアススパッタを施した後ＣＭＰによる平坦化をした後、図５（Ａ）以下のステップへ進めて多層化をした場合、
である。

また、従来法とは、図３（Ｃ），（Ｄ）で説明したような、逆パターンによる絶縁膜ＳｉＯ_２層のエッチングによる除去およびエッチングの段階で残っている段差の処理をしないで素子を形成した場合である。
ＴＥＧ１：下地配線段差（交差櫛パターン。Ｌ／Ｓ＝２μｍ／２μｍ。対向面積４００００μｍ^２）上の層間リーク。良品基準は１Ｖ印加時に１００ＭΩ以上。
ＴＥＧ２：１０００個の接続孔チェーン。接続孔が積層されており接続孔径は下から０．５μｍ、１．５μｍおよび２．５μｍ。良品基準は液体Ｈｅ温度（４．２Ｋ）で臨界電流１０ｍＡ以上。
ＴＥＧ３：１０００個の超伝導接合チェーン。接合径は１．０μｍ。良品基準は臨界電流ばらつき（標準偏差）が２％以下。

実施例１により、従来法より高歩留まりで平坦化多層配線が形成できた。また従来法では形成できなかった配置のパターンも（ＴＥＧ１等）実現できた。上記（４）の単純逆パターンのみによる平坦化法では、ＴＥＧ２に対しては歩留まりがあまり良くないが、それでも、従来例よりは格段に良い。

ＣＭＰによる平坦化をした後に形成する配線層間の絶縁膜は、埋め込み性が不要なため酸化シリコン膜を通常のスパッタ法で形成できる。その場合、孔径の大きい（今の場合１〜１．４μｍ以上）接続孔では十分な特性が得られたが、孔径が小さくなるにつれて超電導臨界電流値が減少する不良が発生した。従来検討されていなかった０．６μｍ径の接続孔を含むチェーンでは超電導臨界電流値が１／１００以下、もしくはほとんど零になる試料が多かった。層間絶縁膜として酸化シリコン膜をバイアススパッタ法で形成したところ、このような不良は発生しなくなった。メカニズムは明確ではないが、平坦化には不要なバイアススパッタ膜で層間絶縁膜を形成しておくことでその上に形成されるニオブ膜の超電導特性を向上させ、より微細なパターンを持つ回路の作製が可能になった。表１に示したＴＥＧ２の結果（従来法以外）はこのようにして作製したもので、０．６μｍ径の接続孔を含むチェーンで高い歩留まりが達成されている。

本出願で超電導接合上に形成した絶縁層をエッチングする際、超電導接合の端部をフォトレジストマスクで覆い、エッチングに晒されないようにしている。このフォトレジストマスクを形成しないと超電導接合特性が大きく劣化する。比較のために、この領域のフォトレジストマスクを形成しないで作った試料では、超電導臨界電流値のバラツキが増大し規格（２％）の数倍以上になったり、ひどいものでは接合が短絡して全く超電導ジョセフソン接合の特性を示さなかった。多数個の超電導接合を集積した多層配線を作製するには、特性劣化やバラツキ増加がなく、歩留まりの高い接合部の平坦化技術が必要である。ＴＥＧ３の結果も示すように接合を覆うフォトレジストマスクを形成することが歩留まりをさせているのは明らかである。

本出願の方法では配線幅が０．５，１，２，４，８，２０，４０，８０および１６０μｍの、それぞれの配線パターンおよび一辺の長さが約１ｍｍの矩形パターンで初期段差の１０％以下の平坦度を得ることができた。

特許文献２に記載の方法にならい、次のようにして配線試料を作製した。図２（Ａ）の段階で通常スパッタを用い段差の約１．５倍の膜厚のＳｉＯ２で埋め込み、配線の逆パターンをマスクにしてエッチングしたのちＣＭＰで平坦化した。ＣＭＰは約５分を要し、本発明の方法に比べると５倍程度、長時間であった。研磨された表面は平滑であり、ＳｉＯ２の成膜に際しては精密な制御も基板内の均一性も不要で膜表面が荒れた起伏の大きい膜でも良いためこの点は有利である。しかしパターンによる最終厚さのバラツキが大きかった。細いＮｂ配線パターンが密にある領域ほどＳｉＯ２が（従ってＮｂ配線も）薄くなっており、０．５μｍの配線が０．５μｍの間隔で並んでいるパターンは０．５μｍの配線が１本単独であるパターンの約１／２の厚さになってしまった。このようにパターンにより厚さが変動すると回路パラメータ、特に超電導ＳＦＱ回路で重要なインダクタンスもそれにほぼ比例して変動するため、この方法では素子特性のそろった集積回路を作製することは困難であった。

以上、ニオブ超電導素子の配線製造方法および構造について説明したが、実施例１の方法、構造はニオブ超電導素子だけに限られるものではなく、酸化物系の高温超電導体を使った素子、また一般の電子素子の多層配線についても適用可能である。その際はここで説明したシリコン基板はＧａＡｓ等の半導体基板またはガラス基板でも良く、シリコン酸化膜は一般の有機物等を含む絶縁膜でも良く、ニオブ配線は一般の金属導電体でも良いことはいうまでも無い。

（実施例２）
図６〜図８は、本発明を抵抗体層および接合部を持つニオブ超電導素子の平坦化多層配線に適用したもので、層間絶縁膜と配線および層間の接続部を形成する工程を示している。図を順に追いながら説明する。

図６（Ａ）、（Ｂ）および（Ｃ）は抵抗体層および接合部を持ち、さらに、他層のニオブ層と接続されたニオブ層の配線パターン上に一様な厚さの絶縁膜を形成し、さらに、抵抗体層を持つニオブ層の超電導素子のニオブ層の最上層を従来技術によって形成した例を説明する素子断面図である。

図６（Ａ）では、図２（Ａ）と同様に、シリコン基板１１上に絶縁膜としてシリコン熱酸化膜１２を形成し、最初の金属層としてニオブ層１３（３００ｎｍ厚）をスパッタリング法で形成し、通常のフォトリソグラフィー法、ドライエッチング法を使ってニオブ層１３を所望の配線にパターニングした。その上に絶縁膜層としてスパッタ法でシリコン酸化膜１４（ＳｉＯ_２；３００ｎｍ厚）を成膜した。絶縁膜ＳｉＯ_２層１４の所定の位置に抵抗体として１００ｎｍ厚のモリブデン（Ｍｏ）層１５を形成して所望の形状にパターニングするとともに、さらにＭｏ層上に１００ｎｍ厚の絶縁膜ＳｉＯ_２層１６を成膜した。

次いで、図６（Ｂ）では、絶縁膜ＳｉＯ_２層１４に、フォトリソグラフィー法、ドライエッチング法を使って所望の位置の絶縁膜ＳｉＯ_２層１４を除去して接続孔を開口する。次に、スパッタクリーニングで孔底の介在物を除去し、真空を破ることなく３００ｎｍ厚のニオブ層１７を形成し、フォトリソグラフィー法、ドライエッチング法を使ってニオブ層１７を所望の形状にパターニングした。さらに、ニオブ層１７の所望の位置に１０ｎｍ厚のアルミニウムをスパッタ後、酸素分圧を制御したチャンバー内に一定時間保持することで数ｎｍ厚の酸化アルミニウム層１８_１，１８_２を形成した。この酸化アルミニウム層１８_１，１８_２の上に、１５０ｎｍ厚のニオブ層１９_１，１９_２をスパッタリング法で形成した。ニオブ層１７、酸化アルミニウム層１８_１，１８_２およびニオブ層１９_１，１９_２の３層構造膜を下層から順にパターニングし、接合部と配線を形成した。

次いで、図６（Ｃ）では、さらに３００ｎｍ厚の絶縁膜ＳｉＯ_２層２０を被覆した。次いで、フォトリソグラフィー法、ドライエッチング法を使って絶縁膜ＳｉＯ_２層２０を所望の位置で除去し、接続孔を開口する。スパッタクリーニングで孔底の介在物を除去し真空を破ることなく３００ｎｍ厚のニオブ層２１を形成しパターニングした。ここでは、ニオブ層２１はニオブ層１９_１とニオブ層１７の一部と接続されるものとした。ニオブ層１９_２は、この断面位置では、どこにも接続されていない。

図６（Ａ），（Ｂ）および（Ｃ）の手順で作製される素子は従来技術によるものである。すなわち、図３と図４で説明したような、逆パターンによる絶縁膜ＳｉＯ_２層のエッチングによる除去およびエッチングの段階で残っている段差の処理をしないで素子を形成した。

図７（Ａ），（Ｂ），（Ｃ）および（Ｄ）は、図６（Ｃ）に示した処理が終了した段階に続く処理を示し、ニオブ層２１の配線パターン上に一様な厚さの絶縁膜ＳｉＯ_２層２２を形成し、その上に、ニオブ２３の配線パターンを形成する途中段階までの状態を説明する素子断面図である。

図７（Ａ）は、図６（Ｃ）に示した処理の素子に対して、ニオブ層２１の配線パターン上に一様な厚さの絶縁膜ＳｉＯ_２層２２を形成した状態を示す。ここではバイアススパッタ法で３５０ｎｍ厚の絶縁膜ＳｉＯ_２層を形成した。下地にニオブ層２１の配線パターンの無い領域に形成された絶縁膜ＳｉＯ_２層２２の表面がニオブ層２１の表面と同じ位置になるように厚さを調整する。今の場合、絶縁膜ＳｉＯ_２層２２をニオブ層２１の厚さ３００ｎｍより５０ｎｍ厚い３５０ｎｍとしたのは、ニオブ層２１の配線パターンのパターンニングの際、ニオブ層２１の配線パターンの下地となる絶縁膜ＳｉＯ_２層２０が５０ｎｍ程度エッチングされているのを補うためである。

図７（Ｂ）は、図７（Ａ）で形成した絶縁膜ＳｉＯ_２層２２の凸部を除去するためのマスクを、フォトレジスト５０ａ，５０ｂにより形成した状態を示す図である。マスクは、最上層のニオブ層２１の配線層の逆パターンを基本としているが、図３（Ｂ）で説明したと同様に、単純な逆パターンではない。すなわち、ニオブ層２１の配線パターンの逆パターンに対応するマスク５０ａの他に、ニオブ層１９_１との接続孔段差５０ｂおよびニオブ層１３との接続孔段差５０ｂをもマスクするように接続孔のパターン情報を合成してマスクパターンを作成した。実際には、図３（Ｂ）で説明したと同様に、さらにこの逆パターンを０．３μｍ太らせたものを用いた。

図７（Ｃ）は、図７（Ｂ）で形成したフォトレジストによるマスク５０ａ，５０ｂにより、絶縁膜ＳｉＯ_２層２２をエッチングした状態を示している。絶縁膜ＳｉＯ_２層２２はニオブ層２１の配線層のパターンの周辺部２２ａ、接続孔周辺部２２ｂを残して、エッチングされる。エッチングガスとしてＣＨＦ_３を用いており、図３（Ｂ）で説明したと同様に、ニオブ層のエッチングレートはＳｉＯ_２層のエッチングレートの１／１０〜１／２０と小さくすることが出来たので、十分なオーバーエッチング時間をとることが出来た。その結果、ＳｉＯ_２層のエッチング厚さが、場所によってばらついている場合も、ニオブ層面までエッチングして止めることが出来た。

図７（Ｄ）は、図７（Ｃ）に示したマスクのフォトレジストを除去した状態を示している。ここで残っている絶縁膜ＳｉＯ_２層２２の急激な段差はニオブ層２１の配線パターンの周辺部２２ａ、接続孔周辺部２２ｂだけになる。これらのパターンの幅は概ね０．５μｍ以下である。元の絶縁膜ＳｉＯ_２層２２の表面凸部として、幅の広いものがあっても、図７（Ｂ），（Ｃ）および（Ｄ）に示す工程を経ることで幅が狭く、従って密度も低い表面凸部に出来る。

図８（Ａ），（Ｂ）および（Ｃ）は、図７（Ｄ）に示した処理が終了した段階に続く処理を示し、ニオブ層２１の配線パターン上に一様な厚さの絶縁膜ＳｉＯ_２層２２を形成し、その上に、ニオブ層２３の配線パターンを形成する最終段階までの状態を説明する素子断面図である。

図８（Ａ）は、図７（Ｄ）に示した基板にバイアスを印加しながら絶縁膜ＳｉＯ_２層２２ｄを形成したものである。バイアス条件を適切に設定することで図７（Ｄ）で残っていた急激な凸部を埋めてしまい、且つ、ほとんど消滅させて平滑にすることができる。今の場合はＳｉＯ_２の被着量の７０〜９０％をエッチングする程度のバイアスに設定して３００ｎｍのＳｉＯ_２絶縁膜ＳｉＯ_２層２２ｄを形成した。

すなわち、実施例２も、実施例１の図３（Ｄ）から図４（Ａ）への処理の工程と同様に、図７（Ｄ）から図８（Ａ）への処理の工程で、急激な凸部を埋めてしまい、且つ、ほとんど消滅させて平滑にした絶縁膜ＳｉＯ_２層２２ｄを形成する。なお、絶縁膜ＳｉＯ_２層２２ｄのデポジション前に、下地のニオブ層表面をアルゴンスパッタクリーニングにより清浄化しておくことでニオブ層とＳｉＯ_２層の接着力低下に起因した絶縁膜ＳｉＯ_２層の剥離の問題を防ぐことが出来た。

次に、図８（Ｂ）に示すように、ニオブ層２１の配線パターンの、上層配線との接続部となる位置の絶縁膜ＳｉＯ_２層２２ｄに通常のフォトリソグラフィーとドライエッチング法を用いて接続孔１０５を開口した。

次に、図８（Ｃ）に示すように、３００ｎｍ厚のニオブ層２３を形成し、所定の配線形状にパターニングした。

図４（Ｂ）を参照して説明したように、実施例２でも図８（Ａ）の状態で、さらに、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法で、表面の絶縁膜ＳｉＯ_２層２２ｄを５０ｎｍ程度研磨して、図８（Ａ）に示した表面の絶縁膜ＳｉＯ_２層２２ｄの平坦性を、さらに、向上させることができる。ＣＭＰによる処理を追加すれば、より多層化に適した構造が得られる。

実施例２でも、バイアススパッタ法を用いずに、図７（Ｄ）の状態から直接ＣＭＰ法で平坦化することも可能である。特に接合部あるいは接続孔がない領域、すなわち、絶縁膜ＳｉＯ_２層２２ｄの段差２２ａのみの領域ではＣＭＰ法だけで短時間に平坦化することができる。上述したように凸部の割合は非常に少ないので、高集積度の半導体製造システムで採用されるような高性能のＣＭＰ装置によらなくても、簡単な条件で１分程度の研磨時間で研磨は十分である。

上記以外の手法で平坦化することも可能である。レジストを塗布しＣＨＦ_３とＯ_２の混合ガスを用いてエッチバックしたところ図８（Ａ）とほぼ同等の平坦度を得ることができた。

図８（Ａ）の状態で残存している急激な段差はほとんどなく、これらの工程を繰り返すことで信頼度の高い平滑化された多層配線を形成していくことができる。４層の配線からなる素子を形成し特性を評価した。１ウエハ６０チップ中の良品率を表２に示した。

ここで、
ＴＥＧ１：下地配線段差（交差櫛パターン。Ｌ／Ｓ＝２／２μｍ。対向面積４００００μｍ^２）上の層間リーク。良品基準は１Ｖ印加時に１００ＭΩ以上。
ＴＥＧ２：１０００個の接続孔チェーン。接続孔が積層されており接続孔径は下から０．５μｍ、１．５μｍおよび２．５μｍ。良品基準は液体Ｈｅ温度（４．２Ｋ）で臨界電流１０ｍＡ以上。
ＴＥＧ３：１０００個の超伝導接合チェーン。接合径は１．０μｍ。良品基準は臨界電流ばらつき（標準偏差）が２％以下。

ここでも、従来法とは、図７（Ｃ），（Ｄ）で説明したような、逆パターンによる絶縁膜ＳｉＯ_２層のエッチングによる除去およびエッチングの段階で残っている段差の処理をしないで素子を形成した場合である。

接続孔を含むテストパターンのＴＥＧ２では接続孔部を覆うか覆わないかで大きく歩留まりが変わっている。接続孔部を覆うマスクでエッチングした本発明の方法でないと十分な歩留まり（信頼性）が得られないことがわかる。

Ｎｂ超電導素子の配線製造方法および構造について説明したが、実施例２の方法、構造はＮｂ超電導素子だけに限られるものではなく、酸化物系の高温超電導体を使った素子、また一般の電子素子の多層配線についても適用可能である。その際はここで説明したシリコン基板はＧａＡｓ等の半導体基板またはガラス基板でも良く、シリコン酸化膜は一般の有機物等を含む絶縁膜でも良く、ニオブ配線は一般の金属導電体でも良いことはいうまでも無い。

（実施例３）
実施例３は、実施例１および２とは逆に、ＳｉＯ_２層の平坦化に代えて、ニオブ層を平坦化してニオブ層の平坦化多層配線に適用したものである。図９（Ａ）−（Ｅ）は、１層分の層間絶縁膜と配線を形成する工程を示す図であり、図１０は、図９の工程を繰り返して図９（Ｄ）に示した構造上にさらに２層分の配線構造を形成した結果を示す素子断面図である。

図９（Ａ）は、シリコン基板３１上に絶縁膜としてシリコン熱酸化膜３２を形成した後、最初の金属層として３００ｎｍ厚のニオブ層３３をスパッタリング法で形成し、通常のフォトリソグラフィー法、ドライエッチング法を使って所望の形状にパターニングした。その上に絶縁膜層としてスパッタ法で３００ｎｍ厚のシリコン酸化（ＳｉＯ_２）膜３４を成膜した。同様にフォトリソグラフィー法、ドライエッチング法を使って、絶縁膜ＳｉＯ_２層３４の所望の位置のＳｉＯ_２層を除去し、接続孔１０６を開口した段階の素子断面図である。

図９（Ｂ）に示すように、スパッタクリーニングで孔底の介在物を除去し、真空を破ることなく３００ｎｍ厚のニオブ層３５をバイアススパッタ法で、接続孔１０６を埋め込むように形成した。今の場合、ニオブ層３５の平坦部でデポジション膜の３０％程度がエッチングされる条件で、ニオブ層をバイアススパッタしたところアスペクト比１程度の接続孔まで埋め込むことができた。

図９（Ｃ）では、まず、図９（Ｂ）に示した基板に上にフォトレジスト５１を形成した後、フォトリソグラフィー法、ドライエッチング法を使って、接続孔１０６を覆う部分のフォトレジスト５１ａを残した。これは接続孔層を形成する際に用いたマスクの反転パターンを０．３μｍ太らせたものを用いて形成することが出来た。次いで、これをマスクとして、ドライエッチング法を使って、接続孔部１０６に対応する部分にのみニオブ層３５ａを残した。すなわち、接続孔部１０６に対応する部分のニオブ層３５ａのみを残し、接続孔部以外のニオブ層３５を除去した。

続いて、図９（Ｄ）に示すように、フォトレジスト５１ａを除去した後、３００ｎｍ厚のニオブ層３５ｂをニオブ層３５ａの凸部を平滑にするように、バイアススパッタ法で形成した。今の場合、平坦部でデポジション膜の６０％程度がエッチングされる条件で、ニオブをバイアススパッタしたところ、接続孔部１０６に対応する部分のニオブ層３５ａの部分に残った最終的な段差はデポジション膜厚３００ｎｍの１／１０程度にすることができた。

図９（Ｅ）は、図９（Ｄ）に示した基板に上にフォトレジスト５２を形成した後、フォトリソグラフィー法、ドライエッチング法を使って、絶縁部２００を形成する部分を除いたフォトレジスト５２ａを残した。次いで、これをマスクとして、フォトリソグラフィー法、ドライエッチング法を使って、絶縁部２００に対応する部分のニオブ層３５ｂを除去して、配線部となるニオブ層３５ｃを残した。すなわち、絶縁部２００に対応する部分のニオブ層３５ｂのみを除去して、ニオブ層３５ｃを残すようにニオブ層３５をパターニングした。

図１０は、以上の工程を繰り返して、２層の接続孔を重ねて、さらに配線層を形成したものである。すなわち、フォトレジスト５２ａを除去した後、絶縁部２００に対応する部分およびニオブ層３５ｃの上に絶縁膜ＳｉＯ_２層３６を形成する。その後、図９（Ａ）に示した接続孔部１０６のほぼ直上に、図９（Ａ）に示すように、絶縁膜ＳｉＯ_２層３６に開口部１０７を形成して、図９（Ａ）−（Ｅ）に示すようにニオブ層３７の層を形成して、パターニングをするのである。

実施例１でも、図５（Ｂ）に、接続孔を上下に重ねた構造を示している。すなわち、ニオブ層５ａの層を介して、ニオブ層３とニオブ層９ｂによる２層のニオブ層を接続した構造を示しているが、図５（Ｂ）から分かるように、上層の接続孔１０４の径を下層より大きくしている。実施例３では、上層、下層とも、ほぼ同じ大きさの接続孔で、接続をすることができた。もちろん他の制約がなければ、上層の接続孔径を下層より小さく作ることもこの方法で可能になる。実施例３では、接続孔内の段差が増加しないのでさらに多段の接続孔を直上に積み重ねることが可能となり、素子の配線を配置する際に自由度が増し、集積度を高められる。

以上、Ｎｂ超電導素子の配線製造方法および構造について説明したが、実施例３の方法、構造はＮｂ超電導素子だけに限られるものではなく、酸化物系の高温超電導体を使った素子、また一般の電子素子の多層配線についても適用可能である。その際はここで説明したシリコン基板はＧａＡｓ等の半導体基板またはガラス基板でも良く、シリコン酸化膜は一般の有機物等を含む絶縁膜でも良く、ニオブ配線は一般の金属導電体でも良いことはいうまでも無い。

（実施例４）
図１１は本発明をニオブ超電導素子の平坦化多層配線に適用したもので、層間絶縁膜と配線および層間の接続部を形成する工程を示している。図を順に追いながら説明する。

図１１（Ａ）〜（Ｉ）は接合部１０２を有するニオブ層５ｂの配線パターンおよび下層のニオブ層３と接続されたニオブ層５ａの配線パターン上に一様な厚さの絶縁膜ＳｉＯ_２層８を形成する工程の前段階を説明する素子断面図である。

図１１（Ａ）は接合部を形成し終わった段階の素子断面図である。図（Ｂ）はバイアススパッタ法で６５０ｎｍ厚の絶縁膜ＳｉＯ_２層８を形成した状態を示す図である。下地にニオブ層５ａ，５ｂおよび７の無い領域に形成された絶縁膜ＳｉＯ_２層８の表面が最終的な層間膜位置になるように厚さを調整する。今の場合、３００ｎｍ厚のニオブ層５ａ、５ｂおよび予定の層間膜３００ｎｍの和より５０ｎｍ厚い６５０ｎｍの絶縁膜ＳｉＯ_２層８を形成するのが良い。これはニオブ層５のパターンニングの際、Ｎｂ下地の絶縁膜ＳｉＯ_２層４が５０ｎｍ程度エッチングされているのを補うためである。

ニオブ層５ａおよび５ｂで出来ている下地段差が小さい場合は通常のスパッタ法を用いることも可能であるが、ニオブ層５ａおよび５ｂによる配線の間を隙間なく埋めて、絶縁信頼性の良い配線系を作るには段差被覆性の優れたバイアススパッタ法が適している。ここでは接合部１０２の耐熱性が１５０℃〜２００℃と低いため、絶縁膜ＳｉＯ_２層８の形成法として他に適切な方法は見当たらない。

図１１（Ｂ）で形成した絶縁膜ＳｉＯ_２層８の凸部を除去するためのマスクをレジスト膜により形成した結果を図１１（Ｃ）に示した。これは、図１１（Ｂ）の状態で全面にレジスト膜５０を設け、ニオブ層５ａ，５ｂの配線パターンの逆パターンを基本とするホトマスクによるフォトリソグラフィー技術により形成した結果である。ここで、ニオブ層５ａ，５ｂの配線パターンの逆パターンと言うのは、単純な逆パターンではない。すなわち、レジスト膜５０ａの部分はニオブ層５ａ，５ｂの配線パターンの逆パターンに対応する部分である。レジスト膜５０ｂは接続孔１０１による下層のニオブ層３とニオブ層５ａの接続部に生ずる段差に対応する部分であり、レジスト膜５０ｃは接合部１０２に生ずる段差に対応する部分である。これらの部分はマスクとしてレジスト膜５０を残すように、ニオブ層５ａ，５ｂの配線パターンのパターン情報に、接合部１０２と接続孔１０１のパターン情報を合成してマスクパターンを作成した。

実際には、さらに、この逆パターンを０．５μｍ太らせたものを用いた。この「太らせる」操作は次の図１１（Ｄ）で説明するステップ（エッチング工程）で絶縁膜ＳｉＯ_２層８のエッチングを平坦な凸部のみに施し、傾斜部にほどこさないためである。傾斜部がエッチングに晒されると、最終的に残す膜厚が不足する領域ができてしまう。

図１１（Ｄ）は上記フォトレジストマスク５０ａ、５０ｂおよび５０ｃによって絶縁膜ＳｉＯ_２層８をエッチングした状態を示している。エッチングガスとしてＣＨＦ_３を用いた。これまでの実施例と異なりエッチングを絶縁膜ＳｉＯ_２層８の途中で停止させなくてはならない。したがってこのエッチングプロセスは再現性と均一性の優れたものである必要がある。基板内のエッチング膜厚均一性は±２０％程度が下限で、これより優れた均一性が必要な場合はこれまでの実施例のようにニオブ層までエッチングした後、所望の膜厚を成膜するのがよい。±２０％程度のバラツキが許容できる素子の場合はこのようにエッチングを途中で停止することで、再度膜を形成する工程を省くことが可能である。

図１１（Ｅ）は、図１１（Ｄ）の処理後、フォトレジストマスク５０ａ、５０ｂおよび５０ｃを除去した状態を示している。この段階で残っている絶縁膜ＳｉＯ_２層８の段差はニオブ層５ａ，５ｂによる配線パターンの周辺部８ａ、接続孔の周辺部８ｂおよび接合部８ｃだけになる。これらのパターンの幅は概ね０．５μｍ以下である。

図１２は、図１１（Ｅ）に示した処理が終了した段階に続く後処理を示している。

図１２（Ａ）は、図１１（Ｅ）に示した構造に対して、シリコン基板１にバイアスを印加しながら、ニオブ層５ｂの配線パターンおよび下層のニオブ層３と接続されたニオブ層５ａの配線パターン上に絶縁膜ＳｉＯ_２層８を形成したものである。バイアス条件を強く設定することで図１１（Ｅ）の状態で残っていた凸部をほとんど消滅させて実質的に増加する絶縁膜ＳｉＯ_２の膜厚は零のまま平坦にすることができる。即ち平坦部でのＳｉＯ_２の成膜量を０％にするバイアスに設定して３０分間スパッタした。ターゲット側にはバイアスが印加されない場合は３００ｎｍのＳｉＯ_２が成膜されるパワーを投入した。

この状態で絶縁膜ＳｉＯ_２層８の表面に残存している段差は高々１００ｎｍで、図１１（Ｅ）の状態での段差の１／５程度まで段差量を減少することができている。したがって、絶縁膜ＳｉＯ_２層８を基礎として、この上に配線パターンを形成し、あるいは、絶縁膜ＳｉＯ_２層８に開口を設けて、絶縁膜ＳｉＯ_２層８の上に形成する配線パターンとの接続を形成することが可能である。この工程を繰り返すことで信頼度の高い平坦化された多層配線を形成していくことができる。

図１２（Ｂ）は、図１１（Ｅ）に示した構造に対して、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法で、表面の絶縁膜ＳｉＯ_２層８を研磨した結果を示す図である。図１１（Ｅ）に示した表面の絶縁膜ＳｉＯ_２層８に残る凸部があらかた除去され表面の平坦性を向上させたものである。

このあとは実施例１の図５以降の工程を実施することで上層の配線を形成することができる。

以上、ニオブ超電導素子の配線製造方法および構造について説明したが、実施例４の方法、構造はニオブ超電導素子だけに限られるものではなく、酸化物系の高温超電導体を使った素子、また一般の電子素子の多層配線についても適用可能である。その際はここで説明したシリコン基板はＧａＡｓ等の半導体基板またはガラス基板でも良く、シリコン酸化膜は一般の有機物等を含む絶縁膜でも良く、ニオブ配線は一般の金属導電体でも良いことはいうまでも無い。

付記：
１．絶縁層を介して下層配線パターンの一部と接続される上層配線パターンを備え、前記上層配線パターンを覆う絶縁層を形成した後、該絶縁層上面にフォトレジスト層を形成し、該フォトレジスト層を前記上層配線パターンの逆パターンのみ、もしくは前記接続部に対応する部分を考慮したパターンに対応させてフォトリソグラフィー法によってパターニングした後、該パターニングされたフォトレジスト層をマスクとして前記絶縁層をドライエッチング法によってパターニングした後、前記上層配線パターンを覆う絶縁層を形成することを特徴とする電子デバイス。

２．前記配線パターンがニオブ層による配線パターンであり、前記逆パターンに追加して考慮する部分として下層配線パターンと上層配線パターンとの接続部もしくは超電導接合部を含む上記１記載の電子デバイス。

３．前記フォトリソグラフィー法およびドライエッチング法によってパターニングされた絶縁層を形成した後、バイアススパッタ法によって上層配線パターンを覆う絶縁層を形成する上記１または２に記載の電子デバイス。

４．前記フォトリソグラフィー法およびドライエッチング法によってパターニングされた絶縁層を形成した後、ＣＭＰ（化学機械研磨）法で平坦化した後、上層配線パターンを覆う絶縁層を形成するか、もしくは、上層配線パターンを覆う絶縁層を形成した後、ＣＭＰ法で平坦化する上記１または２に記載の電子デバイス。

５．前記上層配線パターンを下層配線パターンとして、さらに、上層配線パターンを形成する上記１ないし４のいずれかに記載の電子デバイス。

６．基板、
前記基板上に形成された絶縁膜、
前記絶縁膜膜上に形成され、パターニングされた第１の配線層（最下層配線層とは限らない）、
前記第１の配線層上に形成された第１の絶縁膜、
前記第１の絶縁膜の所望の位置に形成された接続孔、
前記接続孔を介して電気的に接続された前記第１の絶縁膜上に形成されたパターニングされた第２の配線層、
前記第２の配線層上に第２の絶縁膜を形成し、該第２の絶縁膜上に前記第２の配線層の逆パターンのみ、もしくは前記接続部または接合部に対応する部分を考慮したパターンに対応させてフォトリソグラフィー法によってパターニングされた第１のフォトレジスト層をマスクとして前記第２の絶縁膜をパターンニングした後、前記第２の配線層上にバイアススパッタ法もしくはＣＭＰ法もしくは両者を併用して該第２の配線パターンを覆う絶縁層を形成することを特徴とする電子デバイス。

７．シリコン基板、
前記シリコン基板上に形成されたシリコン熱酸化膜、
前記シリコン熱酸化膜上に形成されたパターニングされた第１の配線層（最下層配線層とは限らない）、
前記第１の配線層上に形成された第１の絶縁膜、
前記第１の絶縁膜の所望の位置に形成された接続孔、
前記接続孔を介して電気的に接続された前記第１の絶縁膜上に形成されたパターニングされた第２の配線層、
前記第２の配線層上に第２の絶縁膜を形成し、該第２の絶縁膜上に前記第２の配線層の逆パターンのみ、もしくは前記接続部または接合部に対応する部分を考慮したパターンに対応させてフォトリソグラフィー法およびドライエッチング法によってパターニングされた第１のフォトレジスト層を形成して、該パターニングされた第１のフォトレジスト層をマスクとして前記第２の絶縁膜をパターンニングした後、前記第２の配線層上にバイアススパッタ法もしくはＣＭＰ法もしくは両者を併用して該第２の配線パターンを覆う絶縁層を形成することを特徴とする電子デバイス。

８．前記配線パターンがニオブ層による配線パターンであり、下層配線パターンと上層配線パターンとの接続部が接合部を形成したものを含む上記６ないし７記載の電子デバイス。

９．バイアススパッタ法によって、前記下層配線パターンもしくは上層配線パターンを覆う絶縁層を形成する上記６ないし８のいずれかに記載の電子デバイス。

１０．絶縁層を介して下層配線パターンの一部と接続される上層配線パターンを備え、前記下層配線パターンを覆う絶縁層を形成した後、前記下層配線パターンの一部と上層配線パターンとの接続されるべき位置で前記絶縁層に開口を設けて前記上層配線膜を形成した後、該上層配線膜上面にフォトレジスト層を形成し、該フォトレジスト層を前記開口層パターンの逆パターンに対応させてフォトリソグラフィー法によってパターニングした後、該パターニングされたフォトレジスト層をマスクとして前記上層配線膜をドライエッチング法によってパターニングした後、さらに該配線パターンを覆う配線層を形成した後、上層配線パターンを形成することを特徴とする電子デバイス。

１１．前記配線パターンがニオブ層による配線パターンであることを特徴とする上記１０に記載の電子デバイス。

１２．前記フォトリソグラフィー法およびドライエッチング法によってパターニングされた配線パターンを形成した後、バイアススパッタ法、もしくはＣＭＰ法もしくはこれらを併用して上層配線パターンを覆う平坦な配線層を形成した後、上層配線パターンを形成する上記１０または１１に記載の電子デバイス。

１３．前記上層配線パターンを下層配線パターンとして、さらに、上層配線パターンを形成する上記１０ないし１２のいずれかに記載の電子デバイス。

１４．基板、
前記基板上に形成された絶縁膜、
前記絶縁膜上に形成されたパターニングされた第１の配線層、
前記第１の配線層上に形成された第１の絶縁膜、
前記第１の絶縁膜の所望の位置に形成された接続孔、
前記接続孔を介して電気的に接続された前記第１の絶縁膜上に配線膜を形成し、該配線膜上に前記接続孔層の逆パターンに対応させてフォトリソグラフィー法によってパターニングされた第１のフォトレジスト層を形成し、該パターニングされた第１のフォトレジスト層をマスクとして前記配線膜をパターンニングした後
、該配線膜上に該配線膜パターンを覆う配線膜を形成した後、第２の配線パターンを形成することを特徴とする電子デバイス。

１５．シリコン基板、
前記シリコン基板上に形成されたシリコン熱酸化膜、
前記シリコン熱酸化膜上に形成されたパターニングされた第１の配線層、
前記第１の配線層上に形成された第１の絶縁膜、
前記第１の絶縁膜の所望の位置に形成された接続孔、
前記接続孔を介して電気的に接続された前記第１の絶縁膜上に配線膜を形成し、
該配線層上に前記接続孔層の逆パターンに対応させてフォトリソグラフィー法によってパターニングされた第１のフォトレジスト層を形成して、該パターニングされた第１のフォトレジスト層をマスクとして前記配線膜をパターンニングした後、該配線膜上に該配線膜パターンを覆う配線膜を形成した後、第２の配線パターンを形成することを特徴とする電子デバイス。

１６．前記配線パターンがニオブ層による配線パターンであることを特徴とする上記１４または１５に記載の電子デバイス。

１７．前記フォトリソグラフィー法およびドライエッチング法によってパターニングされた配線パターンを形成した後、バイアススパッタ法もしくはＣＭＰ法もしくはこれらを併用して該配線パターンを覆う配線膜を形成する上記１４ないし１６のいずれかに記載電子デバイス。

１８．基板を準備する工程、
前記基板上に絶縁膜を形成する工程、
前記絶縁膜上にパターニングされた第１の配線層（最下層とは限らない）を形成する工程、
前記第１の配線層上に第１の絶縁膜を形成する工程、
前記第１の絶縁膜の所望の位置に接続孔を形成する工程、
前記接続孔を介して電気的に接続された前記第１の絶縁膜上に形成されたパターニングされた第２の配線層を形成する工程、
前記第２の配線層上に第２の絶縁膜を形成する工程、
前記第２の絶縁膜上に前記第２の配線層の逆パターンと前記接続部に対応する部分を考慮したパターンに対応させてフォトリソグラフィー法によってパターニングされた第１のフォトレジスト層を形成する工程、
前記パターニングされた第１のフォトレジスト層をマスクとして前記第２の絶縁膜をパターンニングする工程、
前記第２の配線層上にバイアススパッタ法またはＣＭＰ法またはこれらを併用して該第２の配線パターンを覆う絶縁層を形成する工程、
よりなることを特徴とする多層配線の形成方法。

１９．シリコン基板を準備する工程、
前記シリコン基板上にシリコン熱酸化膜を形成する工程、
前記シリコン熱酸化膜上にパターニングされた第１の配線層（最下層とは限らない）を形成する工程、
前記第１の配線層上に第１の絶縁膜を形成する工程、
前記第１の絶縁膜の所望の位置に接続孔を形成する工程、
前記接続孔を介して電気的に接続された前記第１の絶縁膜上に形成されたパターニングされた第２の配線層を形成する工程、
前記第２の配線層上に第２の絶縁膜を形成する工程、
前記第２の絶縁膜上に前記第２の配線層の逆パターンと前記接続部に対応する部分を考慮したパターンに対応させてフォトリソグラフィー法によってパターニングされた第１のフォトレジスト層を形成する工程、
前記パターニングされた第１のフォトレジスト層をマスクとして前記第２の絶縁膜をパターンニングする工程、
前記第２の配線層上にバイアススパッタ法またはＣＭＰ法またはこれらを併用して該第２の配線パターンを覆う絶縁層を形成する工程、
よりなることを特徴とする多層配線の形成方法。

２０．基板を準備する工程、
前記基板上に絶縁膜を形成する工程、
前記絶縁膜上にパターニングされた第１の配線層を形成する工程、
前記第１の配線層上に第１の絶縁膜を形成する工程、
前記第１の絶縁膜の所望の位置に接続孔を形成する工程、
前記接続孔を介して電気的に接続された前記第１の絶縁膜上に配線膜を形成する工程、
該配線膜上に前記接続孔層の逆パターンに対応させてフォトリソグラフィー法によってパターニングされた第１のフォトレジスト層を形成する工程、
前記パターニングされた第１のフォトレジスト層をマスクとして前記配線膜をパターンニングする工程、
パターニングされた該配線膜上にバイアススパッタ法もしくはＣＭＰ法もしくはこれらを併用して該配線パターンを覆う平坦な配線膜を形成する工程、
該配線膜を配線パターンに加工する工程、
よりなることを特徴とする多層配線の形成方法。

２１．シリコン基板を準備する工程、
前記シリコン基板上にシリコン熱酸化膜を形成する工程、
前記シリコン熱酸化膜上にパターニングされた第１の配線層を形成する工程、
前記第１の配線層上に第１の絶縁膜を形成する工程、
前記第１の絶縁膜の所望の位置に接続孔を形成する工程、
前記接続孔を介して電気的に接続された前記第１の絶縁膜上に配線膜を形成する工程、
該配線膜上に前記接続孔層の逆パターンに対応させてフォトリソグラフィー法によってパターニングされた第１のフォトレジスト層を形成する工程、
前記パターニングされた第１のフォトレジスト層をマスクとして前記配線膜をパターンニングする工程、
パターニングされた前記配線膜上にバイアススパッタ法もしくはＣＭＰ法もしくはこれらを併用して前記配線パターンを覆う平坦な配線層を形成する工程、
前記配線膜を配線パターンに加工する工程、
よりなることを特徴とする多層配線の形成方法。

本発明を適用して効果のある超伝導多層配線の一例を示す断面図。 （Ａ）−（Ｇ）は２層の配線パターン間の接続と配線パターンの一つにジョセフソン接合部を形成する工程を説明する素子断面図。 （Ａ）、（Ｂ）、（Ｃ）および（Ｄ）は接合部を有するニオブ層の配線パターンおよび下層のニオブ層と接続されたニオブ層の配線パターン上に一様な厚さの絶縁膜を形成する工程の前段階を説明する素子断面図。 （Ａ）および（Ｂ）は、図３（Ｄ）に示した処理が終了した段階に続く後処理を示し、ニオブ層の配線パターンおよび下層のニオブ層と接続されたニオブ層の配線パターン上に一様な厚さの絶縁膜が形成された状態を説明する素子断面図。 （Ａ）および（Ｂ）は、図４（Ｂ）に示した処理が終了した段階に続く後処理を示し、ニオブ層の配線パターンの接合部のニオブ層上および下層のニオブ層と接続されたニオブ層の配線パターン上で、絶縁膜ＳｉＯ_２層に接続孔を開口し、絶縁膜ＳｉＯ_２層の上に形成されるニオブ層の配線パターンと接続した状態を説明する素子断面図。 （Ａ）、（Ｂ）および（Ｃ）は抵抗体層および接合部を持ち、さらに、他層のニオブ層と接続されたニオブ層の配線パターン上に一様な厚さの絶縁膜を形成し、さらに、抵抗体層を持つニオブ層の超電導素子のニオブ層の最上層を従来技術によって形成した例を説明する素子断面図。 （Ａ），（Ｂ），（Ｃ）および（Ｄ）は、図６（Ｃ）に示した処理が終了した段階に続く処理を示し、ニオブ層の配線パターン上に一様な厚さの絶縁膜を形成し、その上に、ニオブ層の配線パターンを形成する途中段階までの状態を説明する素子断面図。 （Ａ），（Ｂ）および（Ｃ）は、図７（Ｄ）に示した処理が終了した段階に続く処理を示し、ニオブ層の配線パターン上に一様な厚さの絶縁膜を形成し、その上に、ニオブ層の配線パターンを形成する最終段階までの状態を説明する素子断面図。 （Ａ）−（Ｅ）は、実施例１および２とは逆に、絶縁膜ＳｉＯ₂層の平坦化に代えて、ニオブ層を平坦化してニオブ層の平坦化多層配線に適用したもので、１層分の層間絶縁膜と配線を形成する工程を示す図。 図９の工程を繰り返して図９（Ｄ）に示した構造上にさらに２層分の配線構造を形成した結果を示す素子断面図。 （Ａ）、（Ｂ）、（Ｃ）、（Ｄ）および（Ｅ）は接合部を有するニオブ層の配線パターンおよび下層のニオブ層と接続されたニオブ層の配線パターン上に一様な厚さの絶縁膜を形成する工程の前段階を説明する素子断面図。 （Ａ）および（Ｂ）は、図１１（Ｅ）に示した処理が終了した段階に続く後処理を示し、ニオブ層の配線パターンおよび下層のニオブ層と接続されたニオブ層の配線パターン上に一様な厚さの絶縁膜が形成された状態を説明する素子断面図。

符号の説明

１，１１，３１…シリコン基板、２，１２，３２…シリコン熱酸化膜、３，５，７，９，１３，３３，１７，１９，２１，２３，３５，３７…ニオブ層、５ａ，５ｂ…ニオブ層の配線パターン、４ａ，４ｂ，４ｃ，４，８，１４，２０，２２，３４，３６…シリコン酸化膜（ＳｉＯ_２）、６，１８…酸化アルミニウム、１５…Ｍｏ層、５０ａ，５０ｂ，５０ｃ，５１，５２，５３…フォトレジスト、１０１，１０３，１０４，１０５，１０６，１０７…接続孔、１０２…接合部。

Claims (10)

1. 絶縁層を間に挟み、部分的に接続された配線層パターンを備える電子デバイス用多層配線を製造する方法において、
   （ａ）平坦な絶縁層、又は、上下の配線層パターンを部分的に接続する接続孔を有する絶縁層の上に、パターニングされた配線層を形成した基板を作製する工程、
   （ｂ）上記基板の全面に、絶縁層を、配線層パターンがない領域を埋める絶縁層上面の高さが配線層パターンの上面高さと一致するように形成する工程、
   （ｃ）上記基板の全面に形成した絶縁層の上に、
   （ｃ−１）上記配線層パターン上に開口を有するフォトレジストパターンを形成する工程、
   （ｄ）上記フォトレジストパターンから露出する絶縁層を、配線層の表面が露出するまでエッチングする工程、
   （ｅ）上記配線層パターンがない領域を埋めた絶縁層と配線層の境界近傍に残る凸状の絶縁層、及び／又は、上記接続孔を埋めた配線層上部に残る凸状の絶縁層を、及び／又は、超電導接合端部近傍に残る凸状の絶縁層を、バイアススパッタ法またはＣＭＰ法を使用して、又は、これらを併用して除去する工程、
   （ｆ）前記工程により形成される配線層、又は、絶縁層を部分的に含む配線層の上に、上下の配線層パターンを部分的に接続する接続孔を有する第２の絶縁層を形成する工程をこの順序に含み、
   さらに、上記工程（ａ）〜（ｆ）を、適宜繰り返すことを特徴とする電子デバイス用多層配線の製造方法。
2. 前記（ｃ）の工程が、上記基板の全面に形成した絶縁層の上に、
   （ｃ−２）上記配線層パターン上に開口を有し接続孔を埋めた配線層上部の絶縁層を覆うフォトレジストパターンを形成する工程、
   を有することを特徴とする請求項１記載の電子デバイス用多層配線の製造方法。
3. 前記（ｃ）の工程が、上記基板の全面に形成した絶縁層の上に、
   （ｃ−３）上記配線層パターン上に開口を有し、接続孔を埋めた配線層上部の絶縁層と超電導接合端部上の絶縁層を覆うフォトレジストパターンを形成する工程
   を有することを特徴とする請求項１記載の電子デバイス用多層配線の製造方法。
4. 絶縁層を間に挟み、部分的に接続された配線層パターンを備える超電導デバイス用多層配線を製造する方法において
   （ａ）平坦な酸化シリコン層、又は、上下の配線層パターンを部分的に接続する接続孔を有する酸化シリコン層の上に、パターニングされたニオブ配線層を形成した基板を作製する工程、
   （ｂ）上記基板の全面に、酸化シリコン層を、配線層パターンがない領域を埋める酸化シリコン層上面の高さが配線層パターンの上面高さと一致するように形成する工程、
   （ｃ）上記基板の全面に形成した酸化シリコン層の上に、
   （ｃ−１）上記配線層パターン上に開口を有するフォトレジストパターン、又は、
   （ｃ−２）上記開口を有し、接続孔を埋めた配線層上部の酸化シリコン層を覆うフォトレジストパターンを形成する工程、又は
   （ｃ−３）上記開口を有し、接続孔を埋めた配線層上部の酸化シリコン層と超電導接合端部の酸化シリコン層を覆うフォトレジストパターンを形成する工程、
   （ｄ）上記フォトレジストパターンから露出する酸化シリコン層を、配線層の表面が露出するまでエッチングする工程、
   （ｅ）上記配線層パターンがない領域を埋めた酸化シリコン層と配線層の境界近傍に残る凸状の酸化シリコン層、及び／又は、上記接続孔を埋めた配線層上部に残る凸状の酸化シリコン層を、及び／又は、超電導接合端部近傍に残る凸状の酸化シリコン層を、バイアススパッタ法またはＣＭＰ法を使用して、又は、これらを併用して除去する工程、
   （ｆ）前記工程により形成される配線層、又は、絶縁層を部分的に含む配線層の上に、上下の配線層パターンを部分的に接続する接続孔を有する第２の酸化シリコン層を形成する工程をこの順序に含み、
   さらに、上記工程（ａ）〜（ｆ）を、適宜繰り返すことを特徴とする超電導デバイス用多層配線の製造方法。
5. 前記（ｃ）の工程が、上記基板の全面に形成した絶縁層の上に、
   （ｃ−３）上記配線層パターン上に開口を有し、接続孔を埋めた配線層上部の絶縁層と超電導接合端部上の絶縁層を覆うフォトレジストパターンを形成する工程
   を有することを特徴とする請求項４記載の超電導デバイス用多層配線の製造方法。
6. 絶縁層を間に挟み、部分的に接続された配線層パターンを備える超電導デバイス用多層配線を製造する方法において
   （ａ）平坦な酸化シリコン層、又は、上下の配線層パターンを部分的に接続する接続孔を有する酸化シリコン層の上に、パターニングされたニオブ配線層を形成した基板を作製する工程、
   （ｂ）上記基板の全面に、酸化シリコン層を、配線層パターンがない領域を埋める酸化シリコン層上面の高さが配線層パターンの上面高さと一致するように形成する工程、
   （ｃ）上記基板の全面に形成した酸化シリコン層の上に、
   （ｃ−１）上記配線層パターン上に開口を有するフォトレジストパターン、又は、
   （ｃ−２）上記開口を有し、接続孔を埋めた配線層上部の酸化シリコン層を覆うフォトレジストパターンを形成する工程、又は
   （ｃ−３）上記開口を有し、接続孔を埋めた配線層上部の酸化シリコン層と超電導接合端部の酸化シリコン層を覆うフォトレジストパターンを形成する工程、
   （ｄ）上記フォトレジストパターンから露出する酸化シリコン層を、所望の深さまでエッチングする工程、
   （ｅ）上記配線層パターンがない領域を埋めた酸化シリコン層と配線層の境界近傍に残る凸状の酸化シリコン層、及び／又は、上記接続孔を埋めた配線層上部に残る凸状の酸化シリコン層を、及び／又は、超電導接合端部近傍に残る凸状の酸化シリコン層を、バイアススパッタ法またはＣＭＰ法を使用して、又は、これらを併用して除去する工程をこの順序に含み、
   さらに、上記工程（ａ）〜（ｅ）を、適宜繰り返すことを特徴とする超電導デバイス用多層配線の製造方法。
7. 前記（ｆ）の工程が第２の酸化シリコン層をバイアススパッタ法で形成する工程であることを特徴とする請求項１〜６のいずれかに記載の超電導デバイス用多層配線の製造方法。
8. 前記（ａ）の工程が、平坦な酸化シリコン層、又は、上下の配線層パターンを部分的に接続する接続孔を有する酸化シリコン層の上に、バイアススパッタ法でニオブもしくはニオブを主成分とする配線層を形成しパターニングされた基板を作製する工程であることを特徴とする１〜７のいずれかに記載の超電導デバイス用多層配線の製造方法。
9. 基板上に形成された複数のニオブ超電導配線層とそれらを隔てるシリコン酸化膜絶縁層、およびシリコン酸化膜絶縁層に形成された層間の接続孔を有する多層配線系で、
   同じ平面位置で２段以上に積層された接続孔の内部にニオブ超電導層に全面（上下前後左右）が取り囲まれたシリコン酸化膜領域を有することで平坦性を向上させていることを特徴とする
   超電導デバイス用多層配線および超電導デバイス。
10. 基板上に形成された複数のニオブ超電導配線層とそれらを隔てるシリコン酸化膜絶縁層、およびシリコン酸化膜絶縁層に形成された層間の接続孔を有する多層配線系で、
    ２層以上の層にジョセフソン接合を有することを特徴とする
    超電導デバイス用多層配線および超電導デバイス。
    

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