JP2019504480A - 超電導デバイス用の非酸化物系誘電体 - Google Patents
超電導デバイス用の非酸化物系誘電体 Download PDFInfo
- Publication number
- JP2019504480A JP2019504480A JP2018527930A JP2018527930A JP2019504480A JP 2019504480 A JP2019504480 A JP 2019504480A JP 2018527930 A JP2018527930 A JP 2018527930A JP 2018527930 A JP2018527930 A JP 2018527930A JP 2019504480 A JP2019504480 A JP 2019504480A
- Authority
- JP
- Japan
- Prior art keywords
- dielectric layer
- oxide
- layer
- based dielectric
- superconducting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003989 dielectric material Substances 0.000 title claims description 16
- 239000000463 material Substances 0.000 claims abstract description 104
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 67
- 238000000034 method Methods 0.000 claims abstract description 46
- 238000000151 deposition Methods 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000005530 etching Methods 0.000 claims abstract description 21
- 230000001678 irradiating effect Effects 0.000 claims abstract description 10
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 37
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 30
- 229910052758 niobium Inorganic materials 0.000 claims description 11
- 239000010955 niobium Substances 0.000 claims description 11
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 claims description 11
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 162
- 230000008569 process Effects 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 13
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 10
- 229910052760 oxygen Inorganic materials 0.000 description 10
- 239000001301 oxygen Substances 0.000 description 10
- 239000002887 superconductor Substances 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical group CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000004075 alteration Effects 0.000 description 2
- 230000001627 detrimental effect Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- -1 fluorine ions Chemical class 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
- H10N60/0156—Manufacture or treatment of devices comprising Nb or an alloy of Nb with one or more of the elements of group IVB, e.g. titanium, zirconium or hafnium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53285—Conductive materials containing superconducting materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76891—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by using superconducting materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Carbon And Carbon Compounds (AREA)
- Superconductors And Manufacturing Methods Therefor (AREA)
Abstract
超電導デバイスを形成する方法が提供される。方法は、基板の上に非酸化物系誘電体層を堆積するステップと、非酸化物系誘電体層の上にフォトレジスト材料層を堆積するステップと、フォトレジスト材料層を照射し現像してフォトレジスト材料層にビアパターンを形成するステップと、ビアパターンに基づいて非酸化物系誘電体層をエッチングして非酸化物系誘電体層に開口部を形成するステップとを含む。方法はさらに、フォトレジスト材料層を剥離するステップと、非酸化物系誘電体の開口部を超電導材料で充填して、一組の超電導コンタクトを形成するステップとを含む。
Description
本発明は、概して超電導体に関し、より詳細には、超電導体構造および非酸化物系誘電体（ｎｏｎ−ｏｘｉｄｅ ｂａｓｅｄ ｄｉｅｌｅｃｔｒｉｃ）を利用する超電導体構造を作製する方法に関する。
超電導回路は、通信信号の完全性または計算能力が必要とされる国家安全保障アプリケーションを大幅に強化することが期待される量子コンピューティングおよび暗号アプリケーションのために提案された主要な技術の１つである。超電導回路は、１００ケルビン未満の温度で動作される。超電導デバイスの製造への取り組みは、大部分が超電導デバイスの量産について発表されていない大学や政府の研究室に限られている。従って、これらの研究室で超電導デバイスを製造するために使用される多くの方法は、迅速で一貫した製造が不可能なプロセスまたは設備を使用している。さらに、低温処理の必要性は、現在、超電導デバイスの大量生産に対するより重大な障壁の１つを提示している。
超電導エレクトロニクスがますます普及するにつれて、相補型金属酸化物半導体（ＣＭＯＳ）処理に用いられるような技術を利用した超電導デバイスの大量生産への関心が高まっている。超電導相互接続を利用するロジックデバイスまたはメモリデバイスなどのマイクロエレクトロニクスデバイスは、ＣＭＯＳプロセスなどの従来の半導体製造と比較して異なるプロセス仕様を有する。超電導相互接続を使用するデバイスにＣＭＯＳプロセスを採用することに伴う１つの問題は、ある種の超電導材料に関連する超電導特性が、超電導材料の微細構造における酸素の取り込みに反応性があることである。最近のデータは、超電導体への酸素拡散が温度に強く依存することを示しており、典型的なＣＭＯＳ処理温度（例えば４００℃）は、ＴＥＯＳ（テトラエチルオルソシリケート）のプラズマ分解によって形成されたＳｉＯ２のような酸素を含有する誘電体からの酸素拡散を生じさせる。
一例では、超電導デバイスを形成する方法が提供される。方法は、基板の上に非酸化物系誘電体層を堆積するステップと、非酸化物系誘電体層の上にフォトレジスト材料層を堆積するステップと、フォトレジスト材料層を照射し現像してフォトレジスト材料層にビアパターンを形成するステップと、ビアパターンに基づいて非酸化物系誘電体層をエッチングして非酸化物系誘電体層に開口部を形成するステップとを含む。方法はさらに、フォトレジスト材料層を剥離するステップと、非酸化物系誘電体層の開口部を超電導材料で充填して一組の超電導コンタクトを形成するステップとを含む。
別の例では、超電導デバイスを形成する方法が提供される。方法は、基板の上に非晶質炭化ケイ素（ＳｉＣ）系誘電体層（ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ （ＳｉＣ） ｂａｓｅｄ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）を堆積するステップと、非晶質ＳｉＣ系誘電体層の上にフォトレジスト材料層を堆積するステップと、フォトレジスト材料層を照射し現像して非晶質ＳｉＣ系誘電体層にビアパターンを形成するステップと、ビアパターンに基づいて非晶質ＳｉＣ系誘電体層をエッチングして非晶質ＳｉＣ系誘電体層に開口部を形成するステップとを含む。方法はさらに、フォトレジスト材料層を剥離するステップと、非晶質ＳｉＣ系誘電体層の開口部をニオブで充填して一組の超電導コンタクトを形成するステップを含む。
さらに別の例では、基板と、基板を覆う活性層とを含む超電導デバイスが提供される。デバイスは、活性層を覆う非酸化物系誘電体層をさらに含む。非酸化物系誘電体層は、活性層に導電的に結合された、非酸化物系誘電体層を貫通して延在する複数の超電導コンタクトを含む。
本発明は、超電導体構造（例えば、超電導集積回路）の製造に非酸化物系誘電体材料を使用することに関する。例えば層間絶縁膜に用いられる非酸化物系誘電体材料は、例えば超電導体構造の相互接続として用いられる超電導材料への酸素の拡散を緩和する。非酸化物誘系電体層は、超電導量子干渉デバイス（ＳＱＵＩＤ：ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇ ｑｕａｎｔｕｍ ｉｎｔｅｒｆｅｒｅｎｃｅ ｄｅｖｉｃｅ）のような超電導デバイスの製造レベルで使用することもできる。超電導材料への酸素の拡散は、超電導材料の超電導特性に有害な影響を及ぼす。
本実施例は、活性層と重なる２つの誘電体層に関して図示されている。しかしながら、相互接続層が非酸化物系誘電体材料を使用し、かつ活性層を相互に連結する相互接続部が超電導材料で形成されている限り、デバイス構造は、集積された超電導回路の形成において多くの誘電体層および活性層を使用することができることを理解されたい。本明細書では、活性層は、超電導デバイスまたは相互接続層以外の回路要素を支持する１つまたは複数の層として定義される。超電導ロジックデバイスの構造は、図示の例のように１つの層に限定されず、複数の層にわたって形成されてもよいことを理解されたい。さらに、非酸化物系誘電体を利用することにより、これらの要素を任意の層に配置する自由度が増す。
図１は、活性層間の相互接続層に非酸化物系誘電体材料を利用する超電導デバイス構造１０の一部の断面図を示す。超電導デバイス構造１０は、基板１２と重なる活性層１４を含む。基板１２は、シリコン、ガラスまたは他の基板材料で形成することができる。活性層１４は、グラウンド層またはデバイス層とすることができる。第１の非酸化物系誘電体層１６は、活性層１４と重なり、第２の非酸化物系誘電体層２４は、第１の非酸化物系誘電体層１６と重なる。第１の非酸化物系誘電体層および第２の非酸化物系誘電体層の両方は、実質的に酸素を含まず、かつ６未満、例えば約３．８〜約５の誘電率（Ｋ）を有する材料であって、その誘電率が、酸化物系誘電体材料（例えば、ＳｉＯ２）の低誘電率に近いかまたは同じである材料で形成されている。例えば、利用可能な非酸化物系誘電体材料は、約４．５の誘電率を有する非晶質炭化ケイ素（ＳｉＣ）である。非晶質ＳｉＣの別の利点は、化学機械研磨、デュアルダマシンおよびシングルダマシン加工技術などの一般的な半導体加工技術と互換性があることである。
第１の組の導電線２０は、第１の非酸化物系誘電体層１６の上面から第１の組のコンタクト１８まで延在している。第１の組のコンタクト１８は、活性層１４まで延在し、かつ活性層１４（例えば、活性層１４上の他の導電線、コンタクトまたは能動素子）に導電的に結合されている。第２の組の導電線２８は、第２の非酸化物系誘電体層２４の上面から第２の組のコンタクト２６まで延在している。第２の組のコンタクト２６は、第１の非酸化物系誘電体層１６の導電線２０まで延在し、かつ導電線２０に導電的に結合されている。第３の導電線２８は、第２の非酸化物系誘電体層２４の上面から、かつ第２の非酸化物系誘電体層２４の上面に沿って第２の非酸化物系誘電体層２４の中間領域まで延在している。第１および第２の非酸化物系誘電体層１６及び１４に関して図示したのと同じ方法で複数の追加の活性層および相互接続層は、第２の非酸化物系誘電体層２４と重なることができる。
コンタクトおよび導電線の各々は、酸素拡散に反応性がある超電導特性を有し得るニオブ、チタン、アルミニウム、その他などの超電導材料から形成される。従って、デバイス構造における非酸化物系誘電体の利用は、例えば酸素拡散によって、超電導体の超電導特性に影響を及ぼす従来の酸化物系誘電体の誘電体材料中の酸素によって引き起こされる有害な影響を緩和する。
ここで、図２〜図１０を参照して、図１の超電導デバイスにおける相互接続部の形成に関連して製造について説明する。本実施例は、活性層の上の２つの相互接続層に関して説明されているが、この方法は、複数の活性層の間の２つ以上の相互接続層、および集積回路における様々な他の構成の活性層および相互接続層に関して採用することができる。
図２は、製造の初期段階における超電導体構造５０を示す。超電導体構造５０は、下地基板５２と重なるグランド層またはデバイス層などの活性層５４を含む。下地基板５２は、例えば、活性層５４およびその上の層の機械的支持を提供するシリコンまたはガラスウェハとすることができる。
非酸化物系誘電体層５６は、活性層５４の上に形成される。非酸化物系誘電体層５６を形成するための任意の適切な技術、例えば、低圧化学気相堆積（ＬＰＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、高密度化学プラズマ気相堆積（ＨＤＰＣＶＤ）、スパッタリングまたはスピンオン技術を用いて、相互接続層を設けるのに適した厚さとしてもよい。一例では、非酸化物系誘電体層５６は、誘電率（Ｋ）が６未満、例えば約３．８〜約５である非酸化物系誘電体で形成され、誘電率が低誘電率酸化物系誘電体材料に近いか、または同じになるようにする。非酸化物系誘電体材料は、約４．５の誘電率を有する非晶質炭化ケイ素（ＳｉＣ）であってもよい。
次に、図３に示すように、構造を覆うようにフォトレジスト材料層５８が塗布され、次いでパターン形成され、現像されて、ビアパターンに従ってフォトレジスト材料層５８に開口領域６０を露出させる。フォトレジスト材料層５８は、フォトレジスト材料層５８をパターン化するために使用される放射の波長に対応して変化する厚さを有することができる。フォトレジスト材料層５８は、スピンコーティングまたはスピンキャスト堆積技術によって第１の非酸化物系誘電体層５６の上に形成され、選択的に照射され、現像されて、開口部６０が形成される。
また、図３は、第１の非酸化物系誘電体層５６にエッチング１１０（例えば、異方性反応性イオンエッチング（ＲＩＥ））を行って、フォトレジスト材料層５８のビアパターンに基づいて、第１の非酸化物系誘電体層５６内に延在する開口部６２（図４）を形成することを示す。エッチングステップ１１０は、ドライエッチングであってもよく、かつ下層の第１の非酸化物系誘電体層５６を下層の活性層５４および上層のフォトレジスト材料層５８よりも速い速度で選択的にエッチングするエッチング材を用いることができる。例えば、第１の非酸化物系誘電体層５６は、プラズマガス（ここでは、フッ素イオンを含有する四フッ化炭素（ＣＦ４））を用いて市販のエッチング装置（例えば、平行平板ＲＩＥ装置、あるいは代替的に電子サイクロトロン共鳴（ＥＣＲ）プラズマリアクタ）で異方性エッチングされて、フォトレジスト材料層５８のパターン化されたマスクパターンを複製して、延在する開口部６２を形成する。その後、フォトレジスト材料層５８は、図４に示す構造が形成されるように、剥離される（例えば、Ｏ２プラズマ中でアッシングする）。
次に、図５に示すように、別のフォトレジスト材料層６４が構造を覆うように塗布され、その後、パターン形成され、現像されて、トレンチパターンに従ってフォトレジスト材料層６４に開口トレンチ領域６６を露出させる。図５はまた、第１の非酸化物系誘電体層５６にエッチング１２０（例えば、異方性反応性イオンエッチング（ＲＩＥ））を行って、フォトレジスト材料層６４のトレンチパターンに基づいて第１の非酸化物系誘電体層５６内に延在する開口部６８（図６）を形成することを示す。その後、フォトレジスト材料層６４は、図６に示される構造が形成されるように、剥離される（例えば、Ｏ２プラズマ中でアッシングする）。
次に、構造にコンタクト材料を充填して、ニオブなどの超電導材料７０をビア６２およびトレンチ６８に堆積させて、図７の構造を形成する。コンタクト材料の充填は、標準的なコンタクト材料の堆積を用いて堆積することができる。コンタクト材料充填の堆積に続いて、超電導材料７０は、化学機械研磨（ＣＭＰ）によって非酸化物系誘電体層５６の表面位置まで研磨され、図８の構造が形成される。次に、結果として形成された構造は、第１の誘電体層の上面から第１の組のコンタクト７２まで延在する第１の組の導電線７４を含む。第１の組のコンタクト７２は、活性層５４まで延在し、かつ活性層５４（例えば、活性層５４上の他の導電線、コンタクトまたは能動素子）に導電的に結合される。
次に、図９に示されるように、第２の非酸化物系誘電体層７６が、図８の構造の上に形成される。フォトレジスト材料層７８が構造を覆うように塗布され、次いでパターン形成され、現像されて、ビアパターンに従ってフォトレジスト材料層７８に開口領域８０を露出させる。図９はまた、フォトレジスト材料層７６のビアパターンに基づいて第２の非酸化物系誘電体層７６にエッチング１３０を行って、第２の非酸化物系誘電体層７６内に延在する開口部８２（図１０）を形成することを示す。その後、フォトレジスト材料層７６は、図１０に示される構造が形成されるように、剥離される（例えば、Ｏ２プラズマ中でアッシングする）。
次に、図１１に示されるように、フォトレジスト材料層８４が構造を覆うように塗布され、その後、パターン形成され、現像されて、トレンチパターンに従ってフォトレジスト材料層８４に開口トレンチ領域８６を露出させる。図１１はまた、第２の非酸化物系誘電体層８４にエッチング１４０（例えば、異方性反応性イオンエッチング（ＲＩＥ）を行って、フォトレジスト材料層８４のトレンチパターンに基づいて第２の非酸化物系誘電体層８４内に延在する開口部８８（図１２）を形成することを示す。その後、第２の非酸化物系誘電体層８４は、図１２に示される構造が形成されるように、剥離される（例えば、Ｏ２プラズマ中でアッシングする）。
次に、図７の記載において説明したプロセスと同様に、構造にコンタクト材料を充填して、標準的なコンタクト材料堆積を用いて、ニオブなどの超電導材料をビアおよびトレンチに堆積する。コンタクト材料充填の堆積に続いて、コンタクト材料は、図８の記載において説明したプロセスと同様に、化学機械研磨（ＣＭＰ）によって第２の非酸化物系誘電体層８４の表面位置まで研磨される。結果的に形成された最終的な構造は、図１に示される構造と同様のものとなる。追加の活性層および非酸化物系誘電体層を構造の上に形成して、追加の相互接続層の形成を繰り返して異なる活性層から能動素子を互いに結合することができる。
上記で説明したものは、本発明の例である。当然のことながら、本発明を説明する目的で構成要素または方法の考えられるすべての組み合わせを説明することは不可能であるが、当業者であれば、本発明の多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。従って、本発明は、添付の特許請求の範囲を含む本出願の範囲内に含まれる変更、修正、および変形をすべて包含することが意図されている。
上記で説明したものは、本発明の例である。当然のことながら、本発明を説明する目的で構成要素または方法の考えられるすべての組み合わせを説明することは不可能であるが、当業者であれば、本発明の多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。従って、本発明は、添付の特許請求の範囲を含む本出願の範囲内に含まれる変更、修正、および変形をすべて包含することが意図されている。
以下に、上記実施形態から把握できる技術思想を付記として記載する。
［付記１］
超電導デバイスを形成する方法であって、
基板の上に非晶質炭化ケイ素（ＳｉＣ）系誘電体層を堆積するステップと、
前記非晶質ＳｉＣ系誘電体層の上にフォトレジスト材料層を堆積するステップと、
前記フォトレジスト材料層を照射し現像して前記フォトレジスト材料層にビアパターンを形成するステップと、
前記ビアパターンに基づいて前記非晶質ＳｉＣ系誘電体層をエッチングして前記非晶質ＳｉＣ系誘電体層に開口部を形成するステップと、
前記フォトレジスト材料層を剥離するステップと、
前記非晶質ＳｉＣ系誘電体層の前記開口部をニオブで充填して一組の超電導コンタクトを形成するステップと
を含む方法。
［付記２］
基板の上に前記非晶質ＳｉＣ系誘電体層を堆積することは、前記基板と重なる活性層の上に前記非晶質ＳｉＣ系誘電体層を堆積することを含み、方法は、前記非晶質ＳｉＣ系誘電体層の上に複数の追加の活性層および複数の非晶質ＳｉＣ系誘電体を堆積して前記複数の追加の活性層上の能動素子間に一連の相互接続を形成することをさらに含む、付記１に記載の方法。
［付記３］
前記非晶質ＳｉＣ系誘電体層の上に第２のフォトレジスト材料層を堆積するステップと、
前記第２のフォトレジスト材料層を照射し現像して、前記ビアパターンと重なる前記第２のフォトレジスト材料層にトレンチパターンを形成するステップと、
前記開口部と重なるトレンチを有する前記トレンチパターンに基づいて前記非晶質ＳｉＣ系誘電体層をエッチングして前記非晶質ＳｉＣ系誘電体層にトレンチ開口部を形成するステップと、
前記第２のフォトレジスト材料層を剥離するステップと、
前記非晶質ＳｉＣ系誘電体層の前記開口部をニオブで充填して一組の超電導コンタクトと該一組の超電導コンタクト上の導電線の両方を形成するステップと
をさらに含む、付記１に記載の方法。
［付記４］
超電導デバイスであって、
基板と、
前記基板と重なる活性層と、
前記活性層と重なる非酸化物系誘電体層とを備え、前記非酸化物系誘電体層は、前記活性層に導電的に結合された、前記非酸化物系誘電体層を貫通して延在する複数の超電導コンタクトを含み、
前記非酸化物系誘電体層を形成する材料は、約３．８〜約５の誘電率を有する、デバイス。
［付記５］
超電導デバイスであって、
基板と、
前記基板と重なる活性層と、
前記活性層と重なる非酸化物系誘電体層とを備え、前記非酸化物系誘電体層は、前記活性層に導電的に結合された、前記非酸化物系誘電体層を貫通して延在する複数の超電導コンタクトを含み、
超電導材料がニオブである、デバイス。
以下に、上記実施形態から把握できる技術思想を付記として記載する。
［付記１］
超電導デバイスを形成する方法であって、
基板の上に非晶質炭化ケイ素（ＳｉＣ）系誘電体層を堆積するステップと、
前記非晶質ＳｉＣ系誘電体層の上にフォトレジスト材料層を堆積するステップと、
前記フォトレジスト材料層を照射し現像して前記フォトレジスト材料層にビアパターンを形成するステップと、
前記ビアパターンに基づいて前記非晶質ＳｉＣ系誘電体層をエッチングして前記非晶質ＳｉＣ系誘電体層に開口部を形成するステップと、
前記フォトレジスト材料層を剥離するステップと、
前記非晶質ＳｉＣ系誘電体層の前記開口部をニオブで充填して一組の超電導コンタクトを形成するステップと
を含む方法。
［付記２］
基板の上に前記非晶質ＳｉＣ系誘電体層を堆積することは、前記基板と重なる活性層の上に前記非晶質ＳｉＣ系誘電体層を堆積することを含み、方法は、前記非晶質ＳｉＣ系誘電体層の上に複数の追加の活性層および複数の非晶質ＳｉＣ系誘電体を堆積して前記複数の追加の活性層上の能動素子間に一連の相互接続を形成することをさらに含む、付記１に記載の方法。
［付記３］
前記非晶質ＳｉＣ系誘電体層の上に第２のフォトレジスト材料層を堆積するステップと、
前記第２のフォトレジスト材料層を照射し現像して、前記ビアパターンと重なる前記第２のフォトレジスト材料層にトレンチパターンを形成するステップと、
前記開口部と重なるトレンチを有する前記トレンチパターンに基づいて前記非晶質ＳｉＣ系誘電体層をエッチングして前記非晶質ＳｉＣ系誘電体層にトレンチ開口部を形成するステップと、
前記第２のフォトレジスト材料層を剥離するステップと、
前記非晶質ＳｉＣ系誘電体層の前記開口部をニオブで充填して一組の超電導コンタクトと該一組の超電導コンタクト上の導電線の両方を形成するステップと
をさらに含む、付記１に記載の方法。
［付記４］
超電導デバイスであって、
基板と、
前記基板と重なる活性層と、
前記活性層と重なる非酸化物系誘電体層とを備え、前記非酸化物系誘電体層は、前記活性層に導電的に結合された、前記非酸化物系誘電体層を貫通して延在する複数の超電導コンタクトを含み、
前記非酸化物系誘電体層を形成する材料は、約３．８〜約５の誘電率を有する、デバイス。
［付記５］
超電導デバイスであって、
基板と、
前記基板と重なる活性層と、
前記活性層と重なる非酸化物系誘電体層とを備え、前記非酸化物系誘電体層は、前記活性層に導電的に結合された、前記非酸化物系誘電体層を貫通して延在する複数の超電導コンタクトを含み、
超電導材料がニオブである、デバイス。
Claims (20)
- 超電導デバイスを形成する方法であって、
基板の上に非酸化物系誘電体層を堆積するステップと、
前記非酸化物系誘電体層の上にフォトレジスト材料層を堆積するステップと、
前記フォトレジスト材料層を照射し現像して前記フォトレジスト材料層にビアパターンを形成するステップと、
前記ビアパターンに基づいて前記非酸化物系誘電体層をエッチングして前記非酸化物系誘電体層に開口部を形成するステップと、
前記フォトレジスト材料層を剥離するステップと、
前記非酸化物系誘電体層の前記開口部を超電導材料で充填して一組の超電導コンタクトを形成するステップと
を含む方法。 - 前記非酸化物系誘電体層を形成する材料は、６未満の誘電率を有する、請求項１に記載の方法。
- 前記非酸化物系誘電体層を形成する前記材料は、約３．８〜約５の誘電率を有する、請求項２に記載の方法。
- 前記非酸化物系誘電体層を形成する前記材料は、非晶質炭化ケイ素（ＳｉＣ）である、請求項３に記載の方法。
- 前記超電導材料がニオブである、請求項１に記載の方法。
- 前記超電導材料を前記非酸化物系誘電体層の上面まで化学機械研磨（ＣＭＰ）を行うことをさらに含む、請求項１に記載の方法。
- 前記基板の上に前記非酸化物系誘電体層を堆積することは、前記基板と重なる活性層の上に前記非酸化物系誘電体層を堆積することを含む、請求項１に記載の方法。
- 前記非酸化物系誘電体層の上に複数の追加の活性層及び複数の非酸化物系誘電体層を堆積するステップと、前記複数の非酸化物系誘電体層を介して一連の超電導相互接続を形成して、前記複数の追加の活性層上の能動素子間の接続を形成するステップとをさらに含む、請求項７に記載の方法。
- 前記非酸化物系誘電体層の上に第２のフォトレジスト材料層を堆積するステップと、
前記第２のフォトレジスト材料層を照射し現像して、前記ビアパターンと重なる前記第２のフォトレジスト材料層にトレンチパターンを形成するステップと、
前記トレンチパターンに基づいて前記非酸化物系誘電体層をエッチングして前記非酸化物系誘電体層にトレンチ開口部を形成するステップと、
前記第２のフォトレジスト材料層を剥離するステップと、
前記非酸化物系誘電体層の開口部を超電導材料で充填して一組の超電導コンタクトと該一組の超電導コンタクト上の導電線の両方を形成するステップと
をさらに含む、請求項１に記載の方法。 - 前記非酸化物系誘電体層の上に第２の非酸化物系誘電体層を堆積するステップと、
前記第２の非酸化物系誘電体層の上に第２のフォトレジスト材料層を堆積するステップと、
前記第２のフォトレジスト材料層を照射し現像して前記第２のフォトレジスト材料層にビアパターンを形成するステップと、
前記ビアパターンに基づいて前記第２の非酸化物系誘電体層をエッチングして前記第２の非酸化物系誘電体層に開口部を形成するステップと、
前記フォトレジスト材料層を剥離するステップと、
前記第２の非酸化物系誘電体層の開口部を超電導材料で充填して第２の組の超電導コンタクトを形成するステップと
を含む、請求項９に記載の方法。 - 超電導デバイスを形成する方法であって、
基板の上に非晶質炭化ケイ素（ＳｉＣ）系誘電体層を堆積するステップと、
前記非晶質ＳｉＣ系誘電体層の上にフォトレジスト材料層を堆積するステップと、
前記フォトレジスト材料層を照射し現像して前記フォトレジスト材料層にビアパターンを形成するステップと、
前記ビアパターンに基づいて前記非晶質ＳｉＣ系誘電体層をエッチングして前記非晶質ＳｉＣ系誘電体層に開口部を形成するステップと、
前記フォトレジスト材料層を剥離するステップと、
前記非晶質ＳｉＣ系誘電体層の前記開口部をニオブで充填して一組の超電導コンタクトを形成するステップと
を含む方法。 - 基板の上に前記非晶質ＳｉＣ系誘電体層を堆積することは、前記基板と重なる活性層の上に前記非晶質ＳｉＣ系誘電体層を堆積することを含み、方法は、前記非晶質ＳｉＣ系誘電体層の上に複数の追加の活性層および複数の非晶質ＳｉＣ系誘電体を堆積して前記複数の追加の活性層上の能動素子間に一連の相互接続を形成することをさらに含む、請求項１１に記載の方法。
- 前記非晶質ＳｉＣ系誘電体層の上に第２のフォトレジスト材料層を堆積するステップと、
前記第２のフォトレジスト材料層を照射し現像して、前記ビアパターンと重なる前記第２のフォトレジスト材料層にトレンチパターンを形成するステップと、
前記開口部と重なるトレンチを有する前記トレンチパターンに基づいて前記非晶質ＳｉＣ系誘電体層をエッチングして前記非晶質ＳｉＣ系誘電体層にトレンチ開口部を形成するステップと、
前記第２のフォトレジスト材料層を剥離するステップと、
前記非晶質ＳｉＣ系誘電体層の前記開口部をニオブで充填して一組の超電導コンタクトと該一組の超電導コンタクト上の導電線の両方を形成するステップと
をさらに含む、請求項１１に記載の方法。 - 超電導デバイスであって、
基板と、
前記基板と重なる活性層と、
前記活性層と重なる非酸化物系誘電体層とを備え、前記非酸化物系誘電体層は、前記活性層に導電的に結合された、前記非酸化物系誘電体層を貫通して延在する複数の超電導コンタクトを含む、デバイス。 - 前記非酸化物系誘電体層を形成する材料は、６未満の誘電率を有する、請求項１４に記載のデバイス。
- 前記非酸化物系誘電体層を形成する前記材料は、約３．８〜約５の誘電率を有する、請求項１５に記載のデバイス。
- 前記非酸化物系誘電体層を形成する前記材料は、非晶質炭化ケイ素（ＳｉＣ）である、請求項１６に記載のデバイス。
- 超電導材料がニオブである、請求項１７に記載のデバイス。
- 前記複数の超電導コンタクトの個々の超電導コンタクトの上に各々重なる複数の導電線をさらに備える、請求項１４に記載のデバイス。
- 前記非酸化物系誘電体層の上の複数の追加の活性層および複数の非酸化物系誘電体層を前記複数の追加の活性層上の能動素子間に一連の相互接続を形成するためにさらに含む、請求項１４に記載のデバイス。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/962,981 US9653398B1 (en) | 2015-12-08 | 2015-12-08 | Non-oxide based dielectrics for superconductor devices |
| US14/962,981 | 2015-12-08 | ||
| PCT/US2016/057178 WO2017099886A1 (en) | 2015-12-08 | 2016-10-14 | Non-oxide based dielectrics for superconductor devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2019504480A true JP2019504480A (ja) | 2019-02-14 |
| JP6633754B2 JP6633754B2 (ja) | 2020-01-22 |
Family
ID=57178584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018527930A Active JP6633754B2 (ja) | 2015-12-08 | 2016-10-14 | 超電導デバイス用の非酸化物系誘電体 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US9653398B1 (ja) |
| EP (1) | EP3387681B1 (ja) |
| JP (1) | JP6633754B2 (ja) |
| KR (1) | KR102139460B1 (ja) |
| AU (1) | AU2016365632B2 (ja) |
| CA (1) | CA3006284C (ja) |
| WO (1) | WO2017099886A1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018004635A1 (en) * | 2016-07-01 | 2018-01-04 | Intel Corporation | Interconnects below qubit plane by substrate doping |
| US10312141B2 (en) * | 2016-08-16 | 2019-06-04 | Northrop Grumman Systems Corporation | Preclean methodology for superconductor interconnect fabrication |
| US10003005B2 (en) * | 2016-08-23 | 2018-06-19 | Northrop Grumman Systems Corporation | Superconductor device interconnect |
| US10608159B2 (en) | 2016-11-15 | 2020-03-31 | Northrop Grumman Systems Corporation | Method of making a superconductor device |
| US10276504B2 (en) * | 2017-05-17 | 2019-04-30 | Northrop Grumman Systems Corporation | Preclean and deposition methodology for superconductor interconnects |
| US10763419B2 (en) * | 2017-06-02 | 2020-09-01 | Northrop Grumman Systems Corporation | Deposition methodology for superconductor interconnects |
| EP3676882B1 (en) | 2017-08-31 | 2021-06-30 | Google LLC | Fabricating a device using a multilayer stack |
| US10651362B2 (en) * | 2017-09-26 | 2020-05-12 | Microsoft Technology Licensing, Llc | Method of forming superconducting apparatus including superconducting layers and traces |
| US10985059B2 (en) * | 2018-11-01 | 2021-04-20 | Northrop Grumman Systems Corporation | Preclean and dielectric deposition methodology for superconductor interconnect fabrication |
| US11522118B2 (en) * | 2020-01-09 | 2022-12-06 | Northrop Grumman Systems Corporation | Superconductor structure with normal metal connection to a resistor and method of making the same |
| NL2024742B1 (en) | 2020-01-23 | 2021-09-09 | Univ Delft Tech | Low-loss dielectric for high frequency cryogenic applications |
| US11417819B2 (en) * | 2020-04-27 | 2022-08-16 | Microsoft Technology Licensing, Llc | Forming a bumpless superconductor device by bonding two substrates via a dielectric layer |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6464274A (en) * | 1987-09-03 | 1989-03-10 | Agency Ind Science Techn | Tunnel type josephson junction |
| JP2002522923A (ja) * | 1998-08-12 | 2002-07-23 | アプライド マテリアルズ インコーポレイテッド | エッチング特性が異なる誘電体層を用いてデュアルダマシンにより形成される配線 |
| US6482656B1 (en) * | 2001-06-04 | 2002-11-19 | Advanced Micro Devices, Inc. | Method of electrochemical formation of high Tc superconducting damascene interconnect for integrated circuit |
| WO2003079429A1 (en) * | 2002-03-15 | 2003-09-25 | Renesas Technology Corp. | Production method for semiconductor integrated circuit device |
| JP2005039244A (ja) * | 2003-06-27 | 2005-02-10 | Hitachi Ltd | 電子デバイスとその多層配線の形成方法 |
| JP2012519379A (ja) * | 2009-02-27 | 2012-08-23 | ディー−ウェイブ システムズ，インコーポレイテッド | 超伝導集積回路を製造するためのシステムおよび方法 |
| JP2015511067A (ja) * | 2012-03-08 | 2015-04-13 | ディー−ウェイブ システムズ，インコーポレイテッド | 超伝導集積回路の製作のためのシステムおよび方法 |
| US20150179914A1 (en) * | 2013-12-23 | 2015-06-25 | Intermolecular Inc. | Annealed dielectrics and heat-tolerant conductors for superconducting electronics |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5274268A (en) * | 1987-04-01 | 1993-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Electric circuit having superconducting layered structure |
| US4960751A (en) * | 1987-04-01 | 1990-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Electric circuit having superconducting multilayered structure and manufacturing method for same |
| US4953005A (en) * | 1987-04-17 | 1990-08-28 | Xoc Devices, Inc. | Packaging system for stacking integrated circuits |
| US5227361A (en) * | 1987-05-06 | 1993-07-13 | Semiconductor Energy Laboratory Co., Ltd. | Oxide superconducting lead for interconnecting device component with a semiconductor substrate via at least one buffer layer |
| US5212150A (en) * | 1987-05-06 | 1993-05-18 | Semiconductor Energy Laboratory Co., Ltd. | Oxide superconducting lead for interconnecting device component with a semiconductor substrate via at least one buffer layer |
| DE3889989T2 (de) * | 1987-07-17 | 1994-12-01 | Sumitomo Electric Industries | Supraleitende Dünnschicht und Verfahren zu deren Herstellung. |
| DE3889263T2 (de) * | 1987-08-24 | 1994-08-11 | Semiconductor Energy Lab | Elektronische Anordnungen unter Verwendung von supraleitenden Materialien. |
| US5818071A (en) * | 1995-02-02 | 1998-10-06 | Dow Corning Corporation | Silicon carbide metal diffusion barrier layer |
| US5747873A (en) * | 1996-09-27 | 1998-05-05 | Northrop Grumman Corporation | Technique for fabricating hybrid high-temperature superconductor-semiconductor circuits |
| US6184477B1 (en) * | 1998-12-02 | 2001-02-06 | Kyocera Corporation | Multi-layer circuit substrate having orthogonal grid ground and power planes |
| KR100611474B1 (ko) * | 2003-12-30 | 2006-08-09 | 매그나칩 반도체 유한회사 | 반도체 소자의 인덕터 제조 방법 |
| WO2006073426A2 (en) * | 2004-04-20 | 2006-07-13 | California Institute Of Technology | Microscale calorimeters |
| US7341978B2 (en) | 2005-03-04 | 2008-03-11 | Lsi Logic Corporation | Superconductor wires for back end interconnects |
| KR100643853B1 (ko) * | 2005-06-04 | 2006-11-14 | 삼성전자주식회사 | 반도체 소자의 다마신 배선 형성 방법 및 이에 의해 제조된반도체 소자 |
| US7820553B2 (en) * | 2005-07-20 | 2010-10-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Prevention of trench photoresist scum |
| US7442637B2 (en) * | 2005-08-15 | 2008-10-28 | Chartered Semiconductor Manufacturing, Ltd | Method for processing IC designs for different metal BEOL processes |
| US7381646B2 (en) * | 2005-08-15 | 2008-06-03 | Chartered Semiconductor Manufacturing, Ltd. | Method for using a Cu BEOL process to fabricate an integrated circuit (IC) originally having an al design |
| JP2011164068A (ja) * | 2010-02-15 | 2011-08-25 | Nippon Telegr & Teleph Corp <Ntt> | 超伝導光検出素子 |
| US8900988B2 (en) * | 2011-04-15 | 2014-12-02 | International Business Machines Corporation | Method for forming self-aligned airgap interconnect structures |
| US9400127B2 (en) * | 2012-05-30 | 2016-07-26 | The Royal Institution For The Advancement Of Learning/Mcgill University | Method and system for magnetic semiconductor solid state cooling |
| US9230809B2 (en) * | 2013-10-17 | 2016-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned double patterning |
| US9082927B1 (en) * | 2013-12-20 | 2015-07-14 | Intermolecular, Inc. | Catalytic growth of Josephson junction tunnel barrier |
| US9425376B2 (en) * | 2013-12-23 | 2016-08-23 | Intermolecular, Inc. | Plasma cleaning of superconducting layers |
-
2015
- 2015-12-08 US US14/962,981 patent/US9653398B1/en active Active
-
2016
- 2016-10-14 CA CA3006284A patent/CA3006284C/en active Active
- 2016-10-14 AU AU2016365632A patent/AU2016365632B2/en active Active
- 2016-10-14 KR KR1020187016289A patent/KR102139460B1/ko active IP Right Grant
- 2016-10-14 WO PCT/US2016/057178 patent/WO2017099886A1/en active Application Filing
- 2016-10-14 JP JP2018527930A patent/JP6633754B2/ja active Active
- 2016-10-14 EP EP16784760.7A patent/EP3387681B1/en active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6464274A (en) * | 1987-09-03 | 1989-03-10 | Agency Ind Science Techn | Tunnel type josephson junction |
| JP2002522923A (ja) * | 1998-08-12 | 2002-07-23 | アプライド マテリアルズ インコーポレイテッド | エッチング特性が異なる誘電体層を用いてデュアルダマシンにより形成される配線 |
| US6482656B1 (en) * | 2001-06-04 | 2002-11-19 | Advanced Micro Devices, Inc. | Method of electrochemical formation of high Tc superconducting damascene interconnect for integrated circuit |
| WO2003079429A1 (en) * | 2002-03-15 | 2003-09-25 | Renesas Technology Corp. | Production method for semiconductor integrated circuit device |
| JP2005039244A (ja) * | 2003-06-27 | 2005-02-10 | Hitachi Ltd | 電子デバイスとその多層配線の形成方法 |
| JP2012519379A (ja) * | 2009-02-27 | 2012-08-23 | ディー−ウェイブ システムズ，インコーポレイテッド | 超伝導集積回路を製造するためのシステムおよび方法 |
| JP2015511067A (ja) * | 2012-03-08 | 2015-04-13 | ディー−ウェイブ システムズ，インコーポレイテッド | 超伝導集積回路の製作のためのシステムおよび方法 |
| US20150179914A1 (en) * | 2013-12-23 | 2015-06-25 | Intermolecular Inc. | Annealed dielectrics and heat-tolerant conductors for superconducting electronics |
Also Published As
| Publication number | Publication date |
|---|---|
| AU2016365632B2 (en) | 2019-09-12 |
| CA3006284C (en) | 2021-04-06 |
| EP3387681B1 (en) | 2021-12-01 |
| EP3387681A1 (en) | 2018-10-17 |
| AU2016365632A1 (en) | 2018-06-14 |
| KR20180083357A (ko) | 2018-07-20 |
| JP6633754B2 (ja) | 2020-01-22 |
| US20170162513A1 (en) | 2017-06-08 |
| KR102139460B1 (ko) | 2020-07-30 |
| CA3006284A1 (en) | 2017-06-15 |
| WO2017099886A1 (en) | 2017-06-15 |
| US9653398B1 (en) | 2017-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6633754B2 (ja) | 超電導デバイス用の非酸化物系誘電体 | |
| JP6740472B2 (ja) | 超伝導デバイスの製造方法 | |
| JP6739637B2 (ja) | 超伝導体相互接続構造を形成する方法 | |
| JP6686230B2 (ja) | 超伝導デバイスの相互接続 | |
| EP3485522B1 (en) | Josephson junction superconductor device interconnect structure | |
| JP6692995B2 (ja) | 超伝導配線構造体において抵抗素子を形成するための方法 | |
| TW201834183A (zh) | 隔離金屬化特徵之氣隙 | |
| CN102044471A (zh) | 互连结构及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180529 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180529 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20190716 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190723 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190930 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20191203 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20191212 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6633754 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |