CN102044471A - 互连结构及其形成方法 - Google Patents

互连结构及其形成方法 Download PDF

Info

Publication number
CN102044471A
CN102044471A CN2009101969346A CN200910196934A CN102044471A CN 102044471 A CN102044471 A CN 102044471A CN 2009101969346 A CN2009101969346 A CN 2009101969346A CN 200910196934 A CN200910196934 A CN 200910196934A CN 102044471 A CN102044471 A CN 102044471A
Authority
CN
China
Prior art keywords
layer
interconnection structure
per minute
barrier layer
cubic centimeters
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2009101969346A
Other languages
English (en)
Other versions
CN102044471B (zh
Inventor
王琪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN200910196934.6A priority Critical patent/CN102044471B/zh
Publication of CN102044471A publication Critical patent/CN102044471A/zh
Application granted granted Critical
Publication of CN102044471B publication Critical patent/CN102044471B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种互连结构及其形成方法，其中互连结构包括：衬底；形成在衬底表面的金属布线层；形成在金属布线层表面的第一阻挡层；形成在第一阻挡层表面的第一层间绝缘层；形成在第一层间绝缘层表面的第二阻挡层；形成在第二阻挡层表面的第二层间绝缘层；形成在第二层间绝缘层表面的保护层；形成在第一阻挡层和第一层间绝缘层内的并暴露出部分金属布线层的接触孔；形成在第二阻挡层、第二层间绝缘层和保护层内并暴露出部分第一层间绝缘层和部分金属布线层的沟槽。本发明能够精确的定义互连结构的沟槽的高度。

Description

互连结构及其形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种互连结构及其形成方法。
背景技术
随着半导体器件制作技术的飞速发展，半导体器件已经具有深亚微米结构。由于集成电路中所含器件的数量不断增加，器件的尺寸也因集成度的提升而不断地缩小，器件之间的高性能、高密度连接不仅在单个互连层中进行，而且要在多层之间进行互连。因此，通常提供多层互连结构，其中多个互连层互相堆叠，并且层间绝缘膜置于其间，用于连接半导体器件。特别是利用双镶嵌(dual-damascene)工艺形成的多层互连结构，其预先在层间绝缘膜中形成沟槽(trench)和接触孔(via)，然后用导电材料填充所述沟槽和接触孔。例如申请号为02106882.8的中国专利申请文件提供的多层互连结构制作工艺，因为双镶嵌结构能避免重叠误差以及解决习知金属工艺的限制，多层互连结构便被广泛地应用在半导体制作过程中而提升器件可靠度。因此，多层互连结构已成为现今金属导线连接技术的主流。
现有制作多层互连结构的方法参考图1至图6。
如图1所示，提供半导体衬底100，在半导体衬底100上形成有金属布线层102；在金属布线层102上形成厚度为600埃至800埃的覆盖层104；在覆盖层104上形成层间绝缘层106(inter-layer dielectrics；ILD)，所述层间绝缘层106的材料是未掺杂的硅玻璃(Un-doped Silicate Glass；USG)或低介电常数材料等。所述覆盖层104可防止金属布线层102扩散到层间绝缘层102中，亦可防止刻蚀过程中金属布线层102被刻蚀。
之后，在层间绝缘层106上形成保护层108，所述保护层108的作用在于保护层间绝缘层106，所述保护层108材料选自SiO2，随后，在保护层108上形成第一光刻胶层110，经过曝光显影工艺，在第一光刻胶层110上形成开口，开口位置对应后续需要形成双镶嵌结构中的接触孔；随后以第一光刻胶层110为掩膜，刻蚀保护层108、层间绝缘层106直至暴露出覆盖层104，形成接触孔112。
参考附图2所示，灰化法去除第一光刻胶层110，其中灰化温度为250℃；在保护层108上以及接触孔112中形成覆盖层间绝缘层106的底部抗反射层(Bottom Anti-Reflective Coating，BARC)114。用回蚀法刻蚀底部抗反射层114，直至完全去除保护层108上的底部抗反射层114，并保留接触孔112内的部分底部抗反射层114，其中留在接触孔112内的底部抗反射层114的厚度应该保证在随后刻蚀形成双镶嵌结构的工艺过程中避免覆盖层104被刻蚀穿。
如图3所示，在保护层108上形成第二光刻胶层116，并通过曝光、显影在第二光刻胶层116上形成与后续沟槽对应的开口，开口的宽度大于接触孔112的宽度。以第二光刻胶层116为掩膜，刻蚀保护层108以及层间绝缘层106，形成沟槽118。
如图4所示，灰化法去除第二光刻胶层116和接触孔112内的底部抗反射层114，其中灰化温度为250℃；然后再用湿法刻蚀法去除残留的第二光刻胶层116；沿接触孔112刻蚀覆盖层104，直至暴露出金属布线层102，形成双镶嵌结构。
参考图5，在保护层108表面形成填充接触孔112的金属层120。
参考图6，用化学机械抛光去除一部分金属层120和保护层108，直至形成金属插塞121。
现有互连结构工艺中刻蚀沟槽通常是通过测试结束点(End-Point)取得的数据，控制刻蚀时间形成的，因此，在实际生产中，由于设备的差异、不同批次薄膜生产质量差异等原因，刻蚀形成的沟槽高度与实际需要的沟槽高度有一定的差异，所述差异会导致互连结构的电学性能漂移。
发明内容
本发明解决的技术问题是精确定义双镶嵌结构的开口高度。
为解决上述问题，本发明提供了一种互连结构形成方法，包括：提供带有金属布线层的半导体衬底；在金属布线层上形成第一阻挡层、第一层间绝缘层、第二阻挡层、第二层间绝缘层和保护层；在保护层表面形成第三光刻胶图形；以所述第三光刻胶图形为掩膜，依次刻蚀保护层、第二层间绝缘层、第二阻挡层、第一层间绝缘层和第一阻挡层直至暴露出金属布线层，形成接触孔；去除第三光刻胶图形；形成填充所述接触孔并位于保护层表面的底部抗反射层；在所述底部抗反射层表面形成第四光刻胶图形；以所述第四光刻胶图形为掩膜，依次刻蚀底部抗反射层、保护层、第二层间绝缘层和第二阻挡层形成沟槽；去除第四光刻胶图形和底部抗反射层。
可选的，所述第一阻挡层厚度为400埃至500埃。
可选的，所述第一阻挡层为掺碳的氮化硅。
可选的，形成所述第一阻挡层的工艺为介质化学气相沉积工艺。
可选的，形成所述第一阻挡层的具体工艺参数为：反应温度为300摄氏度至400摄氏度，腔室压力为3.7托至4.2托，反应间距为5毫米至8毫米，功率为200瓦至240瓦，四乙氧基硅烷流量为每分钟300标准立方厘米至每分钟400标准立方厘米，氨气流量为每分钟650标准立方厘米至每分钟750标准立方厘米。
可选的，所述第一层间绝缘层厚度为1000埃至2000埃。
可选的，所述第一层间绝缘层为碳掺杂的氧化硅。
可选的，形成所述第一层间绝缘层的工艺为介质化学气相沉积工艺。
可选的，形成所述第一层间绝缘层的具体工艺参数为：反应温度为300摄氏度至400摄氏度，腔室压力为4托至6托，反应间距为5毫米至9毫米，功率为400瓦至600瓦，氧气流量为每分钟100标准立方厘米至每分钟300标准立方厘米，氦气流量为每分钟800标准立方厘米至每分钟1200标准立方厘米，八甲基环化四硅氧烷流量为每分钟2000标准立方厘米至每分钟4000标准立方厘米。
可选的，所述第二阻挡层厚度为100埃至300埃。
可选的，所述第二阻挡层为掺碳的氮化硅。
可选的，形成所述第二阻挡层的工艺为介质化学气相沉积工艺。
可选的，形成所述第二阻挡层的具体工艺参数为：反应温度为300摄氏度至400摄氏度，腔室压力为3.7托至4.2托，反应间距为5毫米至8毫米，功率为200瓦至240瓦，四乙氧基硅烷流量为每分钟300标准立方厘米至每分钟400标准立方厘米，氨气流量为每分钟650标准立方厘米至每分钟750标准立方厘米。
可选的，所述第二层间绝缘层厚度为2000埃至3000埃。
可选的，所述第二层间绝缘层为碳掺杂的氧化硅。
可选的，形成所述第二层间绝缘层的工艺为介质化学气相沉积工艺。
可选的，形成所述第二层间绝缘层的具体工艺参数为：反应温度为300摄氏度至400摄氏度，腔室压力为4托至6托，反应间距为5毫米至9毫米，功率为400瓦至600瓦，氧气流量为每分钟100标准立方厘米至每分钟300标准立方厘米，氦气流量为每分钟800标准立方厘米至每分钟1200标准立方厘米，八甲基环化四硅氧烷流量为每分钟2000标准立方厘米至每分钟4000标准立方厘米。
可选的，所述保护层厚度为150埃至600埃。
可选的，所述保护层为氮掺杂的碳化硅。
可选的，形成所述保护层的工艺为介质化学气相沉积工艺。
可选的，形成所述保护层的具体工艺参数为：反应温度为300摄氏度至400摄氏度，腔室压力为3.7托至4.2托，反应间距为5毫米至8毫米，功率为200瓦至240瓦，四乙氧基硅烷流量为每分钟300标准立方厘米至每分钟400标准立方厘米，氨气流量为每分钟650标准立方厘米至每分钟750标准立方厘米。
可选的，所述第一阻挡层、第一层间绝缘层、第二阻挡层、第二层间绝缘层和保护层在同一介质化学气相沉积设备中制备完成。
可选的，所述沟槽线宽大于接触孔线宽。
本发明还提供了一种互连结构，包括：衬底；形成在衬底表面的金属布线层；形成在金属布线层表面的第一阻挡层；形成在第一阻挡层表面的第一层间绝缘层；形成在第一层间绝缘层表面的第二阻挡层；形成在第二阻挡层表面的第二层间绝缘层；形成在第二层间绝缘层表面的保护层；形成在第一阻挡层和第一层间绝缘层内的并暴露出部分金属布线层的接触孔；形成在第二阻挡层、第二层间绝缘层和保护层内并暴露出部分第一层间绝缘层和部分金属布线层的沟槽。
可选的，所述第一阻挡层厚度为400埃至500埃。
可选的，所述第一阻挡层为掺碳的氮化硅。
可选的，所述第一层间绝缘层厚度为1000埃至2000埃。
可选的，所述第一层间绝缘层为碳掺杂的氧化硅。
可选的，所述第二阻挡层厚度为100埃至300埃。
可选的，所述第二阻挡层为掺碳的氮化硅。
可选的，所述第二层间绝缘层厚度为2000埃至3000埃。
可选的，所述第二层间绝缘层为碳掺杂的氧化硅。
可选的，所述保护层厚度为150埃至600埃。
可选的，所述保护层为氮掺杂的碳化硅。
可选的，所述沟槽线宽大于接触孔线宽。
与现有技术相比，本发明具有以下优点：本发明通过引入了第二阻挡层和第二层间绝缘层，能够精确的定义互连结构的沟槽的高度；本发明还选用低介电常数的材料用于第一阻挡层、第一层间绝缘层、第二阻挡层、第二层间绝缘层和保护层，降低互连结构的传输延迟。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1至图6是现有互连结构的形成方法；
图7是本发明互连结构形成方法的一实施例的流程示意图；
图8至图21为本发明互连结构形成方法的制造方法的一实施例的过程示意图。
具体实施方式
由背景技术可知，现有工艺中刻蚀开口通常是通过测试结束点(End-Point)取得的数据，控制刻蚀时间形成的，因此，在实际生产中，由于刻蚀设备的差异、不同批次薄膜生产质量差异等原因，刻蚀形成的开口高度与实际需要的开口高度有一定的差异，所述差异会导致互连结构的电学性能漂移。
为此，本发明的发明人提出一种先进的互连结构形成方法，包括如下步骤：提供带有金属布线层的半导体衬底；在金属布线层上形成第一阻挡层、第一层间绝缘层、第二阻挡层、第二层间绝缘层和保护层；在保护层表面形成第三光刻胶图形；以所述第三光刻胶图形为掩膜，依次刻蚀保护层、第二层间绝缘层、第二阻挡层、第一层间绝缘层和第一阻挡层直至暴露出金属布线层，形成接触孔；去除第三光刻胶图形；形成填充所述接触孔并位于保护层表面的底部抗反射层；在所述底部抗反射层表面形成第四光刻胶图形；以所述第四光刻胶图形为掩膜，依次刻蚀底部抗反射层、保护层、第二层间绝缘层和第二阻挡层形成沟槽；去除第四光刻胶图形和底部抗反射层。
本发明还提出一种先进的互连结构，包括：衬底；形成在衬底表面的金属布线层；形成在金属布线层表面的第一阻挡层；形成在第一阻挡层表面的第一层间绝缘层；形成在第一层间绝缘层表面的第二阻挡层；形成在第二阻挡层表面的第二层间绝缘层；形成在第二层间绝缘层表面的保护层；形成在第一阻挡层和第一层间绝缘层内的并暴露出部分金属布线层的接触孔；形成在第二阻挡层、第二层间绝缘层和保护层内并暴露出部分第一层间绝缘层和部分金属布线层的沟槽。
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图7是本发明互连结构形成方法的另一实施例的流程示意图，图8至图21为本发明互连结构形成方法的制造方法的另一实施例的过程示意图。下面结合图8至图21对本发明的互连结构形成方法进行说明。
步骤S201，提供带有金属布线层的半导体衬底。
参考图8，提供半导体衬底200。
所述半导体衬底200可以为多层基片(例如，具有覆盖电介质和金属膜的硅衬底)、分级基片、绝缘体上硅基片(SOI)、外延硅基片、部分处理的基片(包括集成电路及其他元件的一部分)、图案化或未被图案化的基片。
参考图9，在所述半导体衬底200上形成金属布线层210。
所述金属布线层210材料为铝、银、铬、钼、镍、钯、铂、钛、钽、铜中的一种或者几种，所述金属布线层210厚度为2000埃至3000埃。
需要特别指出的是，由于金属铜具有高熔点、低电阻系数及高抗电子迁移的能力，所述金属布线层210材料较优选用铜，但是需要特别说明的是，选用其他导电物质形成的金属布线层210在工艺节点高于130纳米技术中仍然可以工作，只是传输延迟比较大，在此特地说明，不应过分限制本发明的保护范围。
所述金属布线层210的形成工艺可以选用公知的物理气相沉积工艺或者电镀工艺，需特别指出的是，上述金属布线层210的形成工艺需根据金属布线层210选用的材料不同而采用不同的工艺，调整不同的工艺参数。
步骤S202，在金属布线层上形成第一阻挡层、第一层间绝缘层、第二阻挡层、第二层间绝缘层和保护层。
参考图10，在金属布线层210上形成第一阻挡层220。
所述第一阻挡层220材料选自掺碳的氮化硅(NDC)，所述第一阻挡层220厚度为400埃至500埃。
所述第一阻挡层220用于维护金属布线层210的稳定性，并且所述掺碳的氮化硅的第一阻挡层220具有吸水性比较低，介电常数低与后续形成的层间绝缘层匹配的优点，所述第一阻挡层220还可以作为后续刻蚀形成接触孔的停止层。
所述第一阻挡层220的形成工艺可以选用介质化学气相沉积工艺，具体工艺参数为：反应温度为300摄氏度至400摄氏度，腔室压力为3.7托至4.2托，反应间距为5毫米至8毫米，功率为200瓦至240瓦，四乙氧基硅烷流量为每分钟300标准立方厘米至每分钟400标准立方厘米，氨气流量为每分钟650标准立方厘米至每分钟750标准立方厘米，直至形成400埃至500埃厚度的第一阻挡层220。
参考图11，在第一阻挡层220上形成第一层间绝缘层230。
所述第一层间绝缘层230材料选自碳掺杂的氧化硅(Black Diamond，BD)，所述第一层间绝缘层230厚度为1000埃至2000埃。
所述第一层间绝缘层230用于层间介质隔离，所述碳掺杂的氧化硅的第一层间绝缘层230除了具有介电常数低，传输延迟小的优点，还具备与第一阻挡层220选择刻蚀比高的优点。
所述第一层间绝缘层230形成工艺可以选用介质化学气相沉积工艺，具体工艺参数为：反应温度为300摄氏度至400摄氏度，腔室压力为4托至6托，反应间距为5毫米至9毫米，功率为400瓦至600瓦，氧气流量为每分钟100标准立方厘米至每分钟300标准立方厘米，氦气流量为每分钟800标准立方厘米至每分钟1200标准立方厘米，八甲基环化四硅氧烷流量为每分钟2000标准立方厘米至每分钟4000标准立方厘米，直至形成1000埃至2000埃的第一层间绝缘层230。
参考图12，在第一层间绝缘层230上形成第二阻挡层240。
所述第二阻挡层240材料选自掺碳的氮化硅(NDC)，所述第二阻挡层240厚度为100埃至300埃。
所述第二阻挡层240具有吸水性比较低，介电常数低与后续形成的层间绝缘层匹配的优点，所述第二阻挡层240还可以作为后续刻蚀形成沟槽的停止层。
所述第二阻挡层240的形成工艺可以选用介质化学气相沉积工艺，具体工艺参数为：反应温度为300摄氏度至400摄氏度，腔室压力为3.7托至4.2托，反应间距为5毫米至8毫米，功率为200瓦至240瓦，四乙氧基硅烷流量为每分钟300标准立方厘米至每分钟400标准立方厘米，氨气流量为每分钟650标准立方厘米至每分钟750标准立方厘米，直至形成100埃至300埃厚度的第二阻挡层240。
参考图13，在第二阻挡层240上形成第二层间绝缘层250。
所述第二层间绝缘层250材料选自碳掺杂的氧化硅(Black Diamond，BD)，所述第二层间绝缘层250厚度为2000埃至3000埃。
所述第二层间绝缘层250用于层间介质隔离，所述碳掺杂的氧化硅的第二层间绝缘层250除了具有介电常数低，传输延迟小的优点，还具备与第二阻挡层240选择刻蚀比高的优点。
所述第二层间绝缘层250形成工艺可以选用介质化学气相沉积工艺，具体工艺参数为：反应温度为300摄氏度至400摄氏度，腔室压力为4托至6托，反应间距为5毫米至9毫米，功率为400瓦至600瓦，氧气流量为每分钟100标准立方厘米至每分钟300标准立方厘米，氦气流量为每分钟800标准立方厘米至每分钟1200标准立方厘米，八甲基环化四硅氧烷流量为每分钟2000标准立方厘米至每分钟4000标准立方厘米，直至形成2000埃至3000埃的第二层间绝缘层250。
参考图14，在第二层间绝缘层250上形成保护层260。
所述保护层260材料选自氮掺杂的碳化硅，所述保护层260厚度为150埃至600埃，所述保护层260致密性好，能够与第二层间绝缘层250形成更好的界面，并且能够防止漏电现象出现。
所述保护层260形成工艺可以选用介质化学气相沉积工艺，具体工艺参数为：反应温度为300摄氏度至400摄氏度，腔室压力为3.7托至4.2托，反应间距为5毫米至8毫米，功率为200瓦至240瓦，四乙氧基硅烷流量为每分钟300标准立方厘米至每分钟400标准立方厘米，氨气流量为每分钟650标准立方厘米至每分钟750标准立方厘米，直至形成150埃至600埃厚度的保护层240。
需要特别指出的是，所述第一阻挡层220、第一层间绝缘层230、第二阻挡层240、第二层间绝缘层250和保护层260可以在同一介质化学气相沉积设备中制备完成，用于节约工艺步骤。
参考图15，如步骤S203所述，在保护层260表面形成第三光刻胶图形270。
所述第三光刻胶图形270用于定义大马士革双镶嵌结构中的接触孔图形。
在所述保护层260表面旋涂光刻胶，接着通过曝光将掩膜版上的与接触孔相对应的图形转移到光刻胶上，然后利用显影液将相应部位的光刻胶去除，以形成第三光刻胶图形270。
参考图16，如步骤S204所述，以所述第三光刻胶图形270为掩膜，依次刻蚀保护层260、第二层间绝缘层250、第二阻挡层240、第一层间绝缘层230和第一阻挡层220直至暴露出金属布线层210，形成接触孔271。
所述刻蚀保护层260、第二层间绝缘层250、第二阻挡层240、第一层间绝缘层230和第一阻挡层220的工艺可以为等离子体刻蚀工艺。
刻蚀工艺的具体参数可以为：选用等离子体刻蚀设备，刻蚀设备腔体压力为10毫托至50毫托，顶部射频功率为200瓦至500瓦，底部射频功率为150瓦至300瓦，C4F8流量为每分钟10标准立方厘米至每分钟50标准立方厘米，CO流量为每分钟100标准立方厘米至每分钟200标准立方厘米，Ar流量为每分钟300标准立方厘米至每分钟600标准立方厘米，O2流量为每分钟10标准立方厘米至每分钟50标准立方厘米，依次刻蚀保护层260、第二层间绝缘层250、第二阻挡层240、第一层间绝缘层230和第一阻挡层220直至暴露出金属布线层210，形成接触孔271。
参考图17，如步骤S205所述，去除第三光刻胶图形270。
去除所述第三光刻胶图形270的工艺可以为公知的化学试剂去除工艺或者灰化工艺去除。
在本实施例中，采用灰化工艺去除，所述灰化工艺去除工艺的具体参数为：刻蚀设备腔体压力为50毫托至100毫托，射频功率为300瓦至500瓦，O2流量为每分钟50标准立方厘米至每分钟250标准立方厘米，N2流量为每分钟20标准立方厘米至每分钟40标准立方厘米，CO流量为每分钟50标准立方厘米至每分钟90标准立方厘米，以上述工艺条件去除所述第三光刻胶图形270。
参考图18，如步骤S206所述，形成填充所述接触孔271并位于保护层260表面的底部抗反射层280。
所述底部抗反射层280用于填充所述接触孔271，所述底部抗反射层280可以选用型号为GF315的底部抗反射层，用于更好的填充所述接触孔271，并在保护层260表面形成平面。
所述底部抗反射层280形成工艺为旋涂工艺。
所述旋涂工艺的具体参数为：旋涂的加速时间为0.5秒至1秒，旋涂的转速为1200转/分钟至2000转/分钟，旋涂时间为20秒至50秒，旋涂的减速时间为0.5秒至1秒，以上述的工艺参数形成填充所述接触孔251并位于保护层240表面的底部抗反射层280。
参考图19，如步骤S207所述，在所述底部抗反射层280表面形成第四光刻胶图形290。
所述第四光刻胶图形290用于定义双镶嵌结构中的沟槽图形。
在所述底部抗反射层280表面旋涂光刻胶，接着通过曝光将掩膜版上的与沟槽相对应的图形转移到光刻胶上，然后利用显影液将相应部位的光刻胶去除，以形成第四光刻胶图形290。
参考图20，如步骤S208所述，以所述第四光刻胶图形290为掩膜，依次刻蚀底部抗反射层280、保护层260、第二层间绝缘层250和第二阻挡层240形成沟槽291。
所述刻蚀底部抗反射层280、保护层260、第二层间绝缘层250和第二阻挡层240的工艺可以为等离子体刻蚀工艺。
所述等离子体刻蚀工艺的具体参数为：选用等离子体刻蚀设备，刻蚀设备腔体压力为10毫托至50毫托，顶部射频功率为200瓦至500瓦，底部射频功率为150瓦至300瓦，C4F8流量为每分钟10标准立方厘米至每分钟50标准立方厘米，CO流量为每分钟100标准立方厘米至每分钟200标准立方厘米，Ar流量为每分钟300标准立方厘米至每分钟600标准立方厘米，O2流量为每分钟10标准立方厘米至每分钟50标准立方厘米，依次刻蚀底部抗反射层280、保护层260、第二层间绝缘层250和第二阻挡层240形成沟槽291。
所述刻蚀工艺可以选择第二阻挡层240与第一层间绝缘层230选择刻蚀比比较高的刻蚀工艺，所述第二阻挡层240能够精确的定义所述沟槽291的高度，避免出现所述沟槽291高度漂移现象。
参考图21，如步骤S209所述，去除第四光刻胶图形290和底部抗反射层280。
所述去除第四光刻胶图形290和底部抗反射层280的工艺可以为灰化工艺。
灰化工艺具体工艺参数为：刻蚀设备腔体压力为50毫托至100毫托，射频功率为300瓦至500瓦，O2流量为每分钟50标准立方厘米至每分钟250标准立方厘米，N2流量为每分钟20标准立方厘米至每分钟40标准立方厘米，CO流量为每分钟50标准立方厘米至每分钟90标准立方厘米。
按照上述工艺形成的互连结构，包括：衬底200；形成在衬底表面的金属布线层210；形成在金属布线层210表面的第一阻挡层220；形成在第一阻挡层220表面的第一层间绝缘层230；形成在第一层间绝缘层230表面的第二阻挡层240；形成在第二阻挡层240表面的第二层间绝缘层250；形成在第二层间绝缘层250表面的保护层260；形成在第一阻挡层220和第一层间绝缘层230内的并暴露出部分金属布线层110的接触孔271；形成在第二阻挡层240、第二层间绝缘层250和保护层260内并暴露出部分第一层间绝缘层230和部分金属布线层210的沟槽291。
本发明通过引入了第二阻挡层和第二层间绝缘层，能够精确的定义互连结构的沟槽的高度；本发明还选用低介电常数的材料用于第一阻挡层、第一层间绝缘层、第二阻挡层、第二层间绝缘层和保护层，降低互连结构的传输延迟。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (35)

1.一种互连结构形成方法，其特征在于，包括：
提供带有金属布线层的半导体衬底；
在金属布线层上形成第一阻挡层、第一层间绝缘层、第二阻挡层、第二层间绝缘层和保护层；
在保护层表面形成第三光刻胶图形；
以所述第三光刻胶图形为掩膜，依次刻蚀保护层、第二层间绝缘层、第二阻挡层、第一层间绝缘层和第一阻挡层直至暴露出金属布线层，形成接触孔；
去除第三光刻胶图形；
形成填充所述接触孔并位于保护层表面的底部抗反射层；
在所述底部抗反射层表面形成第四光刻胶图形；
以所述第四光刻胶图形为掩膜，依次刻蚀底部抗反射层、保护层、第二层间绝缘层和第二阻挡层形成沟槽；
去除第四光刻胶图形和底部抗反射层。
2.如权利要求1所述的互连结构形成方法，其特征在于，所述第一阻挡层厚度为400埃至500埃。
3.如权利要求1所述的互连结构形成方法，其特征在于，所述第一阻挡层为掺碳的氮化硅。
4.如权利要求1所述的互连结构形成方法，其特征在于，形成所述第一阻挡层的工艺为介质化学气相沉积工艺。
5.如权利要求4所述的互连结构形成方法，其特征在于，形成所述第一阻挡层的具体工艺参数为：反应温度为300摄氏度至400摄氏度，腔室压力为3.7托至4.2托，反应间距为5毫米至8毫米，功率为200瓦至240瓦，四乙氧基硅烷流量为每分钟300标准立方厘米至每分钟400标准立方厘米，氨气流量为每分钟650标准立方厘米至每分钟750标准立方厘米。
6.如权利要求1所述的互连结构形成方法，其特征在于，所述第一层间绝缘层厚度为1000埃至2000埃。
7.如权利要求1所述的互连结构形成方法，其特征在于，所述第一层间绝缘层为碳掺杂的氧化硅。
8.如权利要求1所述的互连结构形成方法，其特征在于，形成所述第一层间绝缘层的工艺为介质化学气相沉积工艺。
9.如权利要求8所述的互连结构形成方法，其特征在于，形成所述第一层间绝缘层的具体工艺参数为：反应温度为300摄氏度至400摄氏度，腔室压力为4托至6托，反应间距为5毫米至9毫米，功率为400瓦至600瓦，氧气流量为每分钟100标准立方厘米至每分钟300标准立方厘米，氦气流量为每分钟800标准立方厘米至每分钟1200标准立方厘米，八甲基环化四硅氧烷流量为每分钟2000标准立方厘米至每分钟4000标准立方厘米。
10.如权利要求1所述的互连结构形成方法，其特征在于，所述第二阻挡层厚度为100埃至300埃。
11.如权利要求1所述的互连结构形成方法，其特征在于，所述第二阻挡层为掺碳的氮化硅。
12.如权利要求1所述的互连结构形成方法，其特征在于，形成所述第二阻挡层的工艺为介质化学气相沉积工艺。
13.如权利要求12所述的互连结构形成方法，其特征在于，形成所述第二阻挡层的具体工艺参数为：反应温度为300摄氏度至400摄氏度，腔室压力为3.7托至4.2托，反应间距为5毫米至8毫米，功率为200瓦至240瓦，四乙氧基硅烷流量为每分钟300标准立方厘米至每分钟400标准立方厘米，氨气流量为每分钟650标准立方厘米至每分钟750标准立方厘米。
14.如权利要求1所述的互连结构形成方法，其特征在于，所述第二层间绝缘层厚度为2000埃至3000埃。
15.如权利要求1所述的互连结构形成方法，其特征在于，所述第二层间绝缘层为碳掺杂的氧化硅。
16.如权利要求1所述的互连结构形成方法，其特征在于，形成所述第二层间绝缘层的工艺为介质化学气相沉积工艺。
17.如权利要求16所述的互连结构形成方法，其特征在于，形成所述第二层间绝缘层的具体工艺参数为：反应温度为300摄氏度至400摄氏度，腔室压力为4托至6托，反应间距为5毫米至9毫米，功率为400瓦至600瓦，氧气流量为每分钟100标准立方厘米至每分钟300标准立方厘米，氦气流量为每分钟800标准立方厘米至每分钟1200标准立方厘米，八甲基环化四硅氧烷流量为每分钟2000标准立方厘米至每分钟4000标准立方厘米。
18.如权利要求1所述的互连结构形成方法，其特征在于，所述保护层厚度为150埃至600埃。
19.如权利要求1所述的互连结构形成方法，其特征在于，所述保护层为氮掺杂的碳化硅。
20.如权利要求1所述的互连结构形成方法，其特征在于，形成所述保护层的工艺为介质化学气相沉积工艺。
21.如权利要求20所述的互连结构形成方法，其特征在于，形成所述保护层的具体工艺参数为：反应温度为300摄氏度至400摄氏度，腔室压力为3.7托至4.2托，反应间距为5毫米至8毫米，功率为200瓦至240瓦，四乙氧基硅烷流量为每分钟300标准立方厘米至每分钟400标准立方厘米，氨气流量为每分钟650标准立方厘米至每分钟750标准立方厘米。
22.如权利要求1所述的互连结构形成方法，其特征在于，所述第一阻挡层、第一层间绝缘层、第二阻挡层、第二层间绝缘层和保护层在同一介质化学气相沉积设备中制备完成。
23.如权利要求1所述的互连结构形成方法，其特征在于，所述沟槽线宽大于接触孔线宽。
24.一种互连结构，其特征在于，包括：
衬底；
形成在衬底表面的金属布线层；
形成在金属布线层表面的第一阻挡层；
形成在第一阻挡层表面的第一层间绝缘层；
形成在第一层间绝缘层表面的第二阻挡层；
形成在第二阻挡层表面的第二层间绝缘层；
形成在第二层间绝缘层表面的保护层；
形成在第一阻挡层和第一层间绝缘层内的并暴露出部分金属布线层的接触孔；
形成在第二阻挡层、第二层间绝缘层和保护层内并暴露出部分第一层间绝缘层和部分金属布线层的沟槽。
25.如权利要求24所述的互连结构，其特征在于，所述第一阻挡层厚度为400埃至500埃。
26.如权利要求24所述的互连结构，其特征在于，所述第一阻挡层为掺碳的氮化硅。
27.如权利要求24所述的互连结构，其特征在于，所述第一层间绝缘层厚度为1000埃至2000埃。
28.如权利要求24所述的互连结构，其特征在于，所述第一层间绝缘层为碳掺杂的氧化硅。
29.如权利要求24所述的互连结构，其特征在于，所述第二阻挡层厚度为100埃至300埃。
30.如权利要求24所述的互连结构，其特征在于，所述第二阻挡层为掺碳的氮化硅。
31.如权利要求24所述的互连结构，其特征在于，所述第二层间绝缘层厚度为2000埃至3000埃。
32.如权利要求24所述的互连结构，其特征在于，所述第二层间绝缘层为碳掺杂的氧化硅。
33.如权利要求24所述的互连结构，其特征在于，所述保护层厚度为150埃至600埃。
34.如权利要求24所述的互连结构，其特征在于，所述保护层为氮掺杂的碳化硅。
35.如权利要求24所述的互连结构，其特征在于，所述沟槽线宽大于接触孔线宽。
CN200910196934.6A 2009-10-09 2009-10-09 互连结构及其形成方法 Expired - Fee Related CN102044471B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN200910196934.6A CN102044471B (zh) 2009-10-09 2009-10-09 互连结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN200910196934.6A CN102044471B (zh) 2009-10-09 2009-10-09 互连结构及其形成方法

Publications (2)

Publication Number Publication Date
CN102044471A true CN102044471A (zh) 2011-05-04
CN102044471B CN102044471B (zh) 2015-04-29

Family

ID=43910483

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200910196934.6A Expired - Fee Related CN102044471B (zh) 2009-10-09 2009-10-09 互连结构及其形成方法

Country Status (1)

Country Link
CN (1) CN102044471B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111933580A (zh) * 2020-09-25 2020-11-13 晶芯成(北京)科技有限公司 一种半导体结构的制备方法
CN117524980A (zh) * 2024-01-04 2024-02-06 合肥晶合集成电路股份有限公司 顶层金属的制备方法及半导体结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030164354A1 (en) * 1999-12-28 2003-09-04 Applied Materials, Inc. System level in-situ integrated dielectric etch process particularly useful for copper dual damascene
CN1493087A (zh) * 2000-12-26 2004-04-28 ����Τ�����ʹ�˾ 消去光刻胶与osg之间的反应的方法
US20050090094A1 (en) * 2003-10-22 2005-04-28 Samsung Electronics Co., Ltd. Method of forming a metal pattern for a semiconductor device
CN101494191A (zh) * 2008-01-24 2009-07-29 中芯国际集成电路制造(上海)有限公司 一种双镶嵌结构的制造方法
CN102034733A (zh) * 2009-09-28 2011-04-27 中芯国际集成电路制造(上海)有限公司 互连结构及其形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030164354A1 (en) * 1999-12-28 2003-09-04 Applied Materials, Inc. System level in-situ integrated dielectric etch process particularly useful for copper dual damascene
CN1493087A (zh) * 2000-12-26 2004-04-28 ����Τ�����ʹ�˾ 消去光刻胶与osg之间的反应的方法
US20050090094A1 (en) * 2003-10-22 2005-04-28 Samsung Electronics Co., Ltd. Method of forming a metal pattern for a semiconductor device
CN101494191A (zh) * 2008-01-24 2009-07-29 中芯国际集成电路制造(上海)有限公司 一种双镶嵌结构的制造方法
CN102034733A (zh) * 2009-09-28 2011-04-27 中芯国际集成电路制造(上海)有限公司 互连结构及其形成方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111933580A (zh) * 2020-09-25 2020-11-13 晶芯成(北京)科技有限公司 一种半导体结构的制备方法
CN111933580B (zh) * 2020-09-25 2021-02-19 晶芯成(北京)科技有限公司 一种半导体结构的制备方法
CN117524980A (zh) * 2024-01-04 2024-02-06 合肥晶合集成电路股份有限公司 顶层金属的制备方法及半导体结构
CN117524980B (zh) * 2024-01-04 2024-04-30 合肥晶合集成电路股份有限公司 顶层金属的制备方法及半导体结构

Also Published As

Publication number Publication date
CN102044471B (zh) 2015-04-29

Similar Documents

Publication Publication Date Title
US10978389B2 (en) Semiconductor device and manufacturing method thereof
US10937694B2 (en) Chamferless via structures
US9613880B2 (en) Semiconductor structure and fabrication method thereof
KR100588373B1 (ko) 반도체 소자의 형성 방법
US6297149B1 (en) Methods for forming metal interconnects
EP1521301A1 (en) Method of formation of airgaps around interconnecting line
TW200415747A (en) Air gap dual damascene process and structure
JP2009530863A (ja) 低ｋデュアルダマシン集積回路の形成に用いることのできる有機ｂａｒｃエッチングプロセス
CN102054761B (zh) 双镶嵌结构的形成方法、半导体结构
TW201735254A (zh) 半導體結構與其製造方法
US6495448B1 (en) Dual damascene process
US8293638B2 (en) Method of fabricating damascene structures
CN102034733A (zh) 互连结构及其形成方法
US7056821B2 (en) Method for manufacturing dual damascene structure with a trench formed first
CN102054762B (zh) 双镶嵌结构的形成方法、半导体结构
CN101996927B (zh) 多层互连结构及其形成方法
US6413438B1 (en) Method of forming via hole by dry etching
US20130161798A1 (en) Graded density layer for formation of interconnect structures
US6894364B2 (en) Capacitor in an interconnect system and method of manufacturing thereof
JP2003303880A (ja) 積層層間絶縁膜構造を利用した配線構造およびその製造方法
CN102044471B (zh) 互连结构及其形成方法
US9941151B2 (en) Method for producing an integrated circuit including a metallization layer comprising low K dielectric material
CN101996929B (zh) 双镶嵌结构的形成方法及半导体结构
KR20040101008A (ko) 반도체 장치의 제조 방법
JP2005005697A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING

Effective date: 20121112

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20121112

Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation

Applicant after: Semiconductor Manufacturing International (Beijing) Corporation

Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation

C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150429

Termination date: 20191009

CF01 Termination of patent right due to non-payment of annual fee