JP6739637B2 - 超伝導体相互接続構造を形成する方法 - Google Patents

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Description

[0001] 本発明は契約番号300694.13号の下で政府支援によってなされた。政府は本発明に特定の権利を有する。
[0002] 本出願は、2016年11月28日に出願された米国特許出願第15/362400号に基づく優先権を主張し、その全体が本明細書に組み込まれる。
[0003] 本発明は、超伝導体に関し、詳細には超伝導体構造を形成するための方法論に関する。
[0004] 超伝導回路は、通信信号の完全性又は計算能力が必要とされる国家安全保障用途に著しい向上をもたらすことが期待される量子計算及び暗号化用途のために提案された主要技術の1つである。超伝導回路は100ケルビン未満の温度で動作する。超伝導デバイスの製造に関する努力は、大部分が大学又は政府の研究室に限られており、超伝導デバイスの大量生産に関してはほとんど発表がない。従って、これらの研究室で超伝導デバイスを製造するために使用される方法の多くは、迅速で一貫した製造が不可能なプロセス又は装置を利用する。最近、従来の半導体プロセスで利用されているものと同様の技術を利用して超伝導回路を大量生産する動きがある。
[0005] 1つの周知の半導体プロセスは、集積回路の異なる層にわたってデバイスを互いに結合するために、マルチレベル相互接続スタック内に接点及び伝導線を形成することである。伝導性接点及び線を形成するための1つのそのような製造プロセスは、デュアルダマシンプロセスとして知られている。この技術は最近、超伝導回路の形成において試みられている。デュアルダマシン超伝導回路の製造中、ビア/トレンチ構造がパターン形成され、エッチングされ、金属(例えば、ニオブ、タンタル、アルミニウム)で充填され、次いで化学機械研磨(CMP)プロセスを用いて研磨される。次いで、次のレベルの誘電体が堆積され、そしてシーケンスが再び始まり、マルチレベル相互接続スタックを構築する。CMPプロセス及び次の誘電体層の堆積前の酸素へのあらゆる暴露は、伝導性接点及び線並びに誘電体層の酸化をもたらす可能性があり、これは性能を低下させる。
[0006] 一例において、超伝導体構造を形成する方法が提供される。この方法は、第1誘電体層の上面と整列する上面を有する超伝導要素を第1誘電体層に形成すること、第1誘電体層及び超伝導要素の上に第2誘電体層を形成すること、及び第2誘電体層に超伝導要素の上面まで開口を形成することを含む。この方法はまた、第1処理段階で超伝導要素の上面に形成された酸化物を除去するために超伝導要素の上面に対して洗浄プロセスを実行すること、超伝導要素の上面の上に保護バリアを形成すること、及びさらなる処理のための第2処理段階へ超伝導体構造を移動することを含む。
[0007] さらに別の例では、超伝導体構造を形成する方法が提供される。この方法は、基板の上にある第1誘電体層に第1開口部を形成すること、第1開口部の形成によって生じる酸化物を第1誘電体層から除去するためにエッチングを実行すること、第1誘電体層の上面と整列される上面を有する第1超伝導線を第1開口部に形成すること、及び第1超伝導線の上面及び第1誘電体層の上面に対して第1洗浄プロセスを実行して、第1超伝導線の上面及び第1誘電体層の上面から酸化物を除去することを含む。この方法はまた、第1誘電体層及び第1超伝導線の上に第2誘電体層を形成すること、超伝導線の上面までの第2誘電体層内のビア開口部と、ビア開口部を取り囲みかつ第2誘電体層中に部分的に延在するトレンチ開口部とを形成すること、及び第1超伝導線の上面及び超伝導体構造の残りの部分の上に形成された酸化物を除去するために第1超伝導線の上面に対して第2洗浄プロセスを実行することを含む。この方法はさらに、第1処理段階において第1超伝導線の上面の上に保護バリアを形成して超伝導線の上面の上の酸化物形成を軽減すること、さらなる処理のための第2処理段階に超伝導体構造を移動すること、保護バリアを除去すること、及びビア開口部内の接点と、トレンチ開口部内の第2伝導線と、を形成することを含む。
[0008] なおもさらなる例において、基板の上にある第1誘電体層を形成すること、第1誘電体層の上にある、開口部を有するパターン形成されたフォトレジスト層を形成すること、フォトレジスト層の開口部に基づいて第1誘電体層に延在開口部を形成するために第1誘電体層をエッチングすること、フォトレジスト層を剥離すること、及びフォトレジスト層の剥離によって生じた第1誘電体層上の酸化物層を除去するためにウェットエッチングを実行することを含む、超伝導体相互接続構造を形成する方法が提供される。この方法はまた、延在開口部を充填して第1超伝導線を形成するために接点材料充填を実行すること、第1超伝導線の上面を第1誘電体層の上面と整列させるために化学機械研磨(CMP)を実行すること、第1超伝導線の上面及び第1誘電体層の上面に形成された酸化物を除去するために第1超伝導線及び第1誘電体層の上面に対して第1洗浄プロセスを実行すること、及び第1誘電体層及び第1超伝導線の上に第2誘電体層を形成することを含む。
[0009] この方法はまた、第1超伝導線の上面までの第2誘電体層内のビア開口部と、ビア開口部を取り囲みかつ第2誘電体層内に部分的に延在するトレンチ開口部とを形成すること、ビア開口部及びトレンチ開口部の形成中に第1超伝導線の上面に形成された酸化物を除去するために第1超伝導線の上面に対して第2洗浄プロセスを実行すること、超伝導要素の上面の上に第1保護バリアを形成すること、及びさらなる処理のための後続の段階に超伝導体構造を移動することを含む。この方法はなおもさらに、保護バリアを除去するためにアルゴンスパッタ洗浄を実行すること、ビア開口部内に接点を及びトレンチ開口内に第2伝導線を形成するべくビア開口部及びトレンチ開口部を充填するために超伝導接点材料充填を実行すること、第2伝導線の上面を第2誘電体層の上面と整列させるために化学機械研磨(CMP)を実行すること、第2誘電体層の上面及び第2伝導線の上面に形成された酸化物を除去するために第3洗浄プロセスを実行すること、及びさらなる処理のための後続の段階に移動するときに第2伝導線をさらなる酸化から保護するために第2伝導線の上面に第2保護バリアを形成することを含む。
超伝導体相互接続構造の断面図を示す。 製造の初期段階の、及びエッチングプロセスを受けている間の超伝導体構造の例の概略断面図を示す。 エッチングプロセスを受けた後及びウェットエッチングを受けている間の図2の構造の概略断面図を示す。 材料堆積チャンバ内での接点材料充填後の図3の構造の概略断面図を示す。 化学機械研磨を受けた後の図4の構造の概略断面図を示す。 第2誘電体層の堆積後及びエッチングプロセスを受けている間の図5の構造の概略断面図を示す。 エッチングプロセスを受けた後の図6の構造の概略断面図を示す。 エッチングプロセスを受けている間の図7の構造の概略断面図を示す。 エッチングプロセスを受けた後及び反応性洗浄を受けている間の図8の構造の概略断面図を示す。 窒化プロセスを受けた後の図9の構造の概略断面図を示す。 アルゴンスパッタ洗浄後及び材料堆積チャンバでの接点材料充填を受けた後の図10の構造の概略断面図を示す。 化学機械研磨を受けた後の図11の構造の概略断面図を示す。 窒化プロセスを受けた後の図12の構造の概略断面図を示す。
[0023] 本発明は、超伝導体構造内に超伝導要素(例えば、伝導線、接点、マイクロストリップ、コプレーナ導波路、ストリップライン伝送線路、フィルタ設計)を形成するための方法に関する。この方法は、超伝導金属要素から酸化物層を除去する前洗浄プロセスを含み、それに続いて、要素を酸化物から保護するために次の処理段階に移動するときに超伝導金属要素上に保護バリアを形成する。酸化物は、化学機械プロセス(CMP)の結果として、及び/又は超伝導体相互接続構造を真空環境外で酸素に暴露することの結果として存在し得る。一例では、この方法は、高密度マルチレベル相互接続サブミクロン技術へのスケーリングのために、前洗浄プロセス及び保護バリア形成をデュアルダマシンプロセスに統合する。この方法は、デュアルダマシンプロセスにおける次層の誘電体堆積の前に、テトラフルオロメタン(CF)(フッ素)ベースのプラズマクリーンエッチングプロセス及び窒化形成プロセスを使用して、処理場所間を移動するときに下層の金属相互接続要素の滑らかで清潔な表面を保証する。
[0024] プロセスの向上した方法は、信号線を取り囲む界面に関連するRF損失を低減する。RF損失は取り囲む材料の散逸率のために信号劣化を引き起こす。これらの材料は、バルク誘電体、又は信号線と誘電体材料との間の界面のせいで、信号線のエネルギーを枯渇させる可能性がある。信号損失の主な原因の1つは、誘電体酸化物、並びに化学機械研磨(CMP)プロセス及びフォトレジスト剥離中に生成される金属酸化物(例えば、酸化ニオブ)の意図しない形成である。超伝導要素を形成するための超伝導金属としてニオブを使用する1つの例では、この方法論はこれらの意図しない酸化物を除去し、ニオブの酸化を抑制する窒化ニオブ層を形成する。
[0025] 図1は、超伝導体相互接続構造10の断面図を示す。超伝導体相互接続構造10は、シリコン、ガラス又は他の基板材料から形成することができる基板12を含む。第1誘電体層14は基板12の上にあり、第2誘電体層20は第1誘電体層14の上にある。第1誘電体層14及び第2誘電体層20の両方は、超伝導デバイスの形成に通常利用される低温(例えば、160℃以下)で使用できる低温誘電体材料から形成することができる。
[0026] 第1超伝導線16及び第2超伝導線18が第1誘電体層14に埋め込まれている。超伝導接点22が第1端部の第1超伝導線16から第2誘電体層20内の第3超伝導線26まで延びている。第4超伝導線24が、第2誘電体層20内の上の方に配置され、第1誘電体層14内の第2伝導線18から絶縁されている。超伝導接点及び超伝導線のそれぞれは、ニオブなどの超伝導材料から形成されている。第1保護バリア28が第3超伝導線26の上面の上にあり、第2保護バリア30が第4超伝導線24の上面の上にある。第1保護バリア28及び第2保護バリア30は、例えば、窒化ニオブから形成することができる。第1保護バリア28及び第2保護バリア30は、さらなる処理のためにプロセスステージ及び/又はチャンバ間で搬送されるときに、第3超伝導線26及び第4超伝導線24の上面を、超伝導性能に影響を及ぼす酸化から保護する。
[0027] 次に図2〜図13を参照して、図1の超伝導デバイス内の相互接続部の形成に関連する製造について考察する。本例は、底部伝導線を形成するために誘電体薄膜にエッチングされ、上部伝導線を形成するためのデュアルダマシンプロセスがそれに続く、2つの単一ダマシン伝導線に関して示される。この方法論は、マイクロストリップ、コプレーナ導波路及びストリップライン伝送線路の設計並びに誘電体材料の共振周波数を使用するフィルタ設計に適用されるニオブなどの超伝導体相互接続部の酸化物に固有の誘電体材料のRF損失及びマイクロ波損失を低減するために使用される技術を実証する。図2〜図13に記載されるプロセスフロー例は、デュアルダマシン法を用いてマイクロストリップ伝送線路を形成して、誘電体材料内に超伝導ワイヤを形成する。共振材料に使用される誘電体に対してインサイチュ及び/又はエクスサイチュのいずれかを使用して、酸化ニオブが除去され、超伝導窒化ニオブに置き換えられる。
[0028] 図2は製造の初期段階における超伝導体構造の断面図を示す。超伝導体構造は、1つ又は複数の誘電体層内にビア及びトレンチを形成するためのエッチングチャンバ内にある。超伝導体構造40は、下にある基板50の上に堆積された第1誘電体層52を含む。下にある基板50は、例えば、後続の上にある層を機械的に支持するシリコン又はガラスウェハであり得る。低圧化学気相成長法(LPCVD)、プラズマ化学気相成長法(PECVD)、高密度プラズマ化学気相成長法(HDPCVD)、スパッタリング又はスピンオン技術など、相互接続層を提供するのに適した厚さまで第1誘電体層52を形成するための任意の適切な技術が用いられ得る。第1誘電体層52に使用する典型的な誘電体材料は、低レベルの酸素と水素を有するシリコンリッチ膜であろう。
[0029] 図2に示すように、フォトレジスト材料層54が構造を覆うように塗布され、トレンチパターンに従ってフォトレジスト材料層54中にトレンチ開口部56を露出するようにパターン形成され現像されている。フォトレジスト材料層54は、フォトレジスト材料層54をパターン形成するために使用される放射線の波長に対応して変化する厚さを有することができる。フォトレジスト材料層54は、スピンコーティング又はスピンキャスティング堆積技術を介して第1誘電体層52を覆うように形成され、(例えば、深紫外線(DUV)照射を介して)選択的に照射され現像されてトレンチ開口部54を形成してもよい。
[0030] 図2はまた、フォトレジスト材料層54のトレンチパターンに基づいて第1誘電体層52に延在トレンチ開口部58(図3)を形成するために第1誘電体層52にエッチング200(例えば、異方性反応性イオンエッチング(RIE))を行うことを示す。エッチングステップ200はドライエッチングであり、上にあるフォトレジスト材料層54よりも速い速度で下にある第1誘電体層52を選択的にエッチングするエッチング剤を用いることができる。例えば、第1誘電体層52は、平行板型RIE装置あるいは電子サイクロトロン共鳴(ECR)プラズマ反応器などの市販のエッチャー中で、プラズマガス、ここではフッ素イオンを含有する四フッ化炭素(CF)を用いて異方性エッチングされ、パターン形成されたフォトレジスト材料層54からマスクパターンを複製し、それによって延在トレンチ開口部58を形成することができる。フォトレジスト材料層54は、その後、酸素をベースとしたプラズマを使用して除去され、有機残留物を除去するように湿式洗浄される。酸素暴露の結果として、エッチングされた誘電体表面は、図3に示されるように二酸化ケイ素層60を有する。
[0031] 二酸化ケイ素は、RF及びマイクロ波周波数において高い損失を有することが知られている。酸化物層60は、図3に示すように、ウェットエッチングチャンバ内でフッ化水素酸ウェットエッチング210を用いて除去される。次に、構造を材料堆積チャンバに入れる。構造を湿式洗浄から堆積チャンバへ移動する間に成長した自然酸化物の単層を除去するために、構造はその場でアルゴン前洗浄を受ける。次に、構造は、ニオブなどの超伝導材料62をトレンチ開口部58内に堆積させるための接点材料充填を受け、図4に示される結果として得られる構造を形成する。接点材料充填は、標準的な接点材料堆積を用いて堆積することができる。接点材料充填の堆積に続いて、超伝導材料62は研磨チャンバ内に移動され、化学機械研磨(CMP)によって誘電体層52の表面レベルまで研磨されて伝導体レベルの表面を平坦化する。CMPは、超伝導線64を形成し、図5の結果として得られる構造を提供するために、誘電体層52に対して選択的なスラリーを利用する。
[0032] 金属ニオブを研磨するために使用されるスラリーは過酸化物成分を含み、第1及び第2超伝導線の上にある約100Aの酸化ニオブ68と、第1誘電層52の上にある約50Aの誘電体酸化物66との表面層をもたらす。この酸化ニオブが存在すると、超伝導回路の性能が低下するため(金属線の損失)、次の誘電体層を堆積する前に除去する必要がある。これらの表面薄膜は大きな損失を引き起こす可能性があるので、フッ素ベースのプラズマエッチング化学を使用して反応性洗浄を使用して酸化ニオブ68及び誘電体酸化物66を除去する。この反応性洗浄は、堆積チャンバに対してエクスサイチュで、例えば、低バックグラウンドレベルの酸素濃度を有する真空メインフレーム上のPECVDチャンバにクラスター化されたプラズマエッチングチャンバで、又は堆積に対してインサイチュで、すなわち堆積プロセスの前のレシピシーケンスの一部としての反応性洗浄プロセスで実行することができる。
[0033] 図6に示すように、洗浄された上面を有する超伝導体構造は、次に、超伝導体相互接続構造内に次の相互接続層を形成するための後続の誘電体堆積プロセスを受けるための堆積チャンバに移動される。得られた構造を図6に示し、第2誘電体層70が構造の上にあり、第1及び第2超伝導線64を封入している。
[0034] フォトレジスト材料層72が構造を覆うように塗布され、次いでビアパターンに従ってフォトレジスト材料層72内の開口領域74を露出するようにパターン形成され(例えば、DUV画像形成され)、現像される。図6はまた、フォトレジスト材料層72内のビアパターンに基づいて第2誘電体層70内に延在ビア開口部76(図7)を形成するために第2誘電体層70にエッチング220を行うことを示す。延在ビア開口部76は、第1超伝導線64の1つまで延在する。エッチング220は、第1誘電体層52について前述したのと同じプラズマ化学を利用する。その後、フォトレジスト材料層72を剥離して、図7に示す構造を得る。酸素プラズマを用いたフォトレジスト剥離の後、別の誘電体酸化物層78と酸化ニオブ層80が形成される。
[0035] 図8に示すように、フォトレジスト材料層82が構造を覆うように塗布され、次にトレンチパターンに従ってフォトレジスト材料層82内の開放トレンチ領域84を露出するようにパターン形成され現像される。図8はまた、フォトレジスト材料層82内のトレンチパターンに基づいて第2誘電体層70内に部分的に延在する延在開口部86及び88(図9)を形成するために第2誘電体層70に対してエッチング230(例えば、異方性反応性イオンエッチング(RIE))を実行することを示す。エッチング230はまた、酸化ニオブ層及びフォトレジスト材料層82によって覆われていない誘電体酸化物の部分を除去する。その後、フォトレジスト材料層82を剥離し、図9に示される構造を得る。フォトレジスト剥離の後に、別の誘電体酸化物層79と酸化ニオブ層81とが形成される。
[0036] 図9はまた、フッ素ベースのプラズマエッチング240を用いた得られた誘電体酸化物79及び酸化ニオブ81の同時除去と、窒化ニオブバリア90(図10)を形成するための窒素プラズマを用いた次の窒化ニオブ層の選択的成長とを示す。典型的なプラズマエッチングチャンバを使用してこれらの機能を実行することができる。これら2つのプロセス酸化物洗浄及び窒化は、構造の照準線外領域がプラズマエッチングチャンバを使用して洗浄されるように、PVDチャンバに対してエクスサイチュで行われる。窒化ニオブバリア90は、表面を不動態化し、従って伝導体レベルのさらなる酸化を抑制するように成長する。得られた構造を図10に示す。
[0037] 次に、窒化ニオブバリア90は、照準線であるPVDニオブチャンバに対してインサイチュでアルゴン前洗浄を使用して除去される。構造は、ニオブなどの超伝導材料92を標準的な接点材料堆積を用いてビア76とトレンチ86及び88の中に堆積し、図11の結果として得られる構造を提供するための接点材料充填を受ける。接点材料充填の堆積に続いて、接点材料は、化学機械研磨(CMP)によって第2誘電体層70の表面レベルまで研磨されて、図12の結果として得られる構造を提供する。図12の結果として得られる構造は、第3超伝導線95及び第4超伝導線96と、第2誘電体層70の上にある別の誘電体酸化物層98と、第3超伝導線95及び第4超伝導線96の上面の上にある別の酸化ニオブ層100とを含む。誘電体酸化物層98及び酸化ニオブ層100を除去するために図12の構造に対して別のフッ素ベースのプラズマエッチングが行われる。最後に、構造はニオブ窒化プロセスによって完成され、第3超伝導線95の上にある第1窒化ニオブバリア102と、第4超伝導線86の上にある第2窒化ニオブバリア104とを提供し、構造を次のプロセス及び/又はチャンバに移送する間のニオブの酸化を防止する。最終的に得られた構造を図13に示す。
[0038] 伝導体と基面との間の電界が誘電体を横切って生じるので、窒化ニオブ層はマイクロストリップの損失に寄与しない。ここに記載したプロセスフローの概念は、垂直面におけるストリップラインの形成及びマルチレベル伝送線路の形成に拡張することができる。
[0039] 上に記載したことは本発明の例である。当然のことながら、本発明を記載する目的で構成要素又は方法論の考えられるすべての組み合わせを記載することは不可能であるが、当業者は、本発明の多くのさらなる組み合わせ及び置換が可能であることを認識するであろう。従って、本発明は、添付の特許請求の範囲を含む本出願の範囲内に含まれるすべてのそのような変更、修正、及び変形を包含することを意図している。

Claims (15)

  1. 超伝導体構造を形成する方法であって、
    第1誘電体層の上面と整列する上面を有する超伝導要素を前記第1誘電体層に形成することと、
    前記第1誘電体層及び前記超伝導要素の上に第2誘電体層を形成することと、
    前記第2誘電体層に前記超伝導要素の上面までの開口部を形成することと、
    第1処理段階で前記超伝導要素の前記上面に形成された酸化物を除去するために前記超伝導要素の前記上面に対して洗浄プロセスを実行することと、
    前記超伝導要素の前記上面の上に保護バリアを形成することと、
    さらなる処理のために第2処理段階へ前記超伝導体構造を移動させることと、
    前記保護バリアを除去するためにアルゴンスパッタ洗浄を実行することと、を含む方法。
  2. 前記洗浄プロセスがフッ素ベースの反応性洗浄プロセスである、請求項1に記載の方法。
  3. 前記第1誘電体層の前記上面と整列する上面を有する超伝導要素を形成することが、
    前記第1誘電体層の上にある、開口部を有するパターン形成されたフォトレジスト層を形成することと、
    前記フォトレジスト層の前記開口部に基づいて前記第1誘電体層に延在開口部を形成するために前記第1誘電体層をエッチングすることと、
    前記フォトレジスト層を剥離することと、
    前記フォトレジスト層の剥離によって生じた前記第1誘電体層上の酸化物を除去するためにウェットエッチングを実行することと、
    前記延在開口部を充填するために接点材料充填を実行することと、
    前記超伝導要素の上面を前記第1誘電体層の上面と整列させるために化学機械研磨(CMP)を実行することと、を含み、
    前記洗浄プロセスは、前記超伝導要素の上面に及び前記第1誘電体層の前記上面に形成された酸化物であって両方とも少なくとも前記CMPによって生じた酸化物を除去する、請求項1に記載の方法。
  4. 前記第2誘電体層に前記超伝導要素の上面までの開口部を形成することが、
    前記第2誘電体層の上にありかつ前記超伝導要素と整列されたビアパターン開口部を有する第2パターン形成されたフォトレジスト層を形成することと、
    前記第2パターン形成されたフォトレジスト層の前記ビアパターン開口部に基づいて前記超伝導要素までの前記延在開口部を前記第2誘電体層に形成するために前記第2誘電体層をエッチングすることと、
    前記第2パターン形成されたフォトレジスト層を剥離することと、を含む、請求項3に記載の方法。
  5. 前記第2誘電体層の前記延在開口部の上にあり、それを取り囲み、前記超伝導要素と整列されたトレンチ開口部パターンを有する第3パターン形成されたフォトレジスト層を形成することと、
    前記第3パターン形成されたフォトレジスト層の前記トレンチ開口部パターンに基づいて前記第2誘電体層にトレンチ開口部を形成するために前記第2誘電体層を部分的にエッチングすることと、
    前記第3パターン形成されたフォトレジスト層を剥離することと、をさらに含む、請求項4に記載の方法。
  6. 前記超伝導要素の前記上面の上に保護バリアを形成する前に少なくとも前記第3パターン形成されたフォトレジスト層の剥離により前記第2誘電体層の上面及び前記超伝導要素の前記上面に形成された酸化物を除去するために洗浄プロセスを実行することをさらに含む、請求項5に記載の方法。
  7. 記延在開口部及び前記トレンチ開口部を充填するために超伝導接点材料充填を実行することと、
    超伝導線を形成するべく前記超伝導要素の上面を前記第2誘電体層の上面と整列させるために化学機械研磨(CMP)を実行することと、
    前記第2誘電体層の上面及び前記超伝導線の前記上面に形成された酸化物を除去するために洗浄プロセスを実行することと、
    さらなる処理のために後続の段階に移動されるときに前記超伝導線をさらなる酸化から保護するために前記超伝導線の上面に保護バリアを形成することと、をさらに含む、請求項6に記載の方法。
  8. 前記第1誘電体層及び前記第2誘電体層中で使用される誘電体材料の少なくとも1つが、約160℃又は160℃未満の温度で形成することができる誘電体材料から形成される、請求項1に記載の方法。
  9. 超伝導体構造を形成する方法であって、
    基板の上にある第1誘電体層に第1開口部を形成することと、
    前記第1開口部の形成によって生じる酸化物を前記第1誘電体層から除去するためにウェットエッチングを実行することと、
    前記第1誘電体層の上面と整列される上面を有する第1超伝導線を前記第1開口部に形成することと、
    前記第1超伝導線の前記上面及び前記第1誘電体層の前記上面から酸化物を除去するために前記第1超伝導線の前記上面及び前記第1誘電体層の前記上面に対して第1洗浄プロセスを実行することと、
    前記第1誘電体層及び前記第1超伝導線の上に第2誘電体層を形成することと、
    前記第1超伝導線の上面までの前記第2誘電体層内のビア開口部と、前記ビア開口部を取り囲みかつ前記第2誘電体層中に部分的に延在するトレンチ開口部とを形成することと、
    前記第1超伝導線の前記上面及び前記超伝導体構造の残りの部分の上に形成された酸化物を除去するために前記第1超伝導線の前記上面に対して第2洗浄プロセスを実行することと、
    第1処理段階において前記第1超伝導線の前記上面の上に保護バリアを形成して前記第1超伝導線の前記上面の上の酸化物形成を軽減することと、
    さらなる処理のために第2処理段階に前記超伝導体構造を移動させることと、
    前記保護バリアを除去することと、
    前記ビア開口部内の接点と、前記トレンチ開口部内の第2伝導線とを形成することと、を含む方法。
  10. 前記第1及び前記第2洗浄プロセスが反応性フッ素ベース洗浄プロセスである、請求項9に記載の方法。
  11. 前記第1超伝導線、前記接点及び前記第2超伝導線がニオブから形成される、請求項9に記載の方法。
  12. 前記保護バリアが窒化ニオブから形成される、請求項9に記載の方法。
  13. 前記保護バリアを除去することが、前記保護バリアを除去するためにアルゴンスパッタ洗浄を実行することを含む、請求項9に記載の方法。
  14. 前記第2超伝導線の前記上面に形成された酸化物を除去するために前記第2超伝導線の前記上面に第3洗浄プロセスを実行することと、後続の処理段階において前記第2超伝導線の前記上面の上の酸化物形成を軽減するために前記第2超伝導線の前記上面の上に保護バリアを形成することと、をさらに含む、請求項9に記載の方法。
  15. 前記第1誘電体層及び前記第2誘電体層中で使用される誘電体材料の少なくとも1つが、約160℃又は160℃未満の温度で形成することができる誘電体材料から形成される、請求項9に記載の方法。
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* Cited by examiner, † Cited by third party
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US10276504B2 (en) * 2017-05-17 2019-04-30 Northrop Grumman Systems Corporation Preclean and deposition methodology for superconductor interconnects
US10763419B2 (en) 2017-06-02 2020-09-01 Northrop Grumman Systems Corporation Deposition methodology for superconductor interconnects
US10515896B2 (en) * 2017-08-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for semiconductor device and methods of fabrication thereof
US10985059B2 (en) * 2018-11-01 2021-04-20 Northrop Grumman Systems Corporation Preclean and dielectric deposition methodology for superconductor interconnect fabrication
CN111933787B (zh) * 2020-08-20 2022-09-06 中国科学院上海微系统与信息技术研究所 超导连接通道及其制备方法
CN111969100B (zh) * 2020-08-26 2022-05-17 中国科学院上海微系统与信息技术研究所 基于TaN的约瑟夫森结及其制备方法
US11723293B2 (en) 2021-03-26 2023-08-08 International Business Machines Corporation Reactivation of a deposited metal liner
WO2023096670A2 (en) * 2021-07-20 2023-06-01 D-Wave Systems Inc. Systems and methods for quantum computing using fluxonium qubits with kinetic inductors
US20230134994A1 (en) * 2021-11-02 2023-05-04 Raytheon Company Systems and methods for nitridization of niobium traces

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3120742B2 (ja) * 1996-11-20 2000-12-25 日本電気株式会社 超伝導回路及びその製造方法
KR100283858B1 (ko) * 1998-10-22 2001-04-02 정명세 초전도 소자 제조방법
US6177347B1 (en) 1999-07-02 2001-01-23 Taiwan Semiconductor Manufacturing Company In-situ cleaning process for Cu metallization
US6804539B2 (en) * 1999-10-20 2004-10-12 Curo Interactive Incorporated Single action audio prompt interface utilizing binary state time domain multiple selection protocol
WO2002013234A2 (en) 2000-08-04 2002-02-14 Applied Materials, Inc. Stabilized surface between a fluorosilicate glass dielectric and a liner/barrier layer
US7049226B2 (en) 2001-09-26 2006-05-23 Applied Materials, Inc. Integration of ALD tantalum nitride for copper metallization
US6926190B2 (en) * 2002-03-25 2005-08-09 Micron Technology, Inc. Integrated circuit assemblies and assembly methods
JP4810074B2 (ja) 2003-06-27 2011-11-09 株式会社日立製作所 超電導デバイス用多層配線の製造方法
DE102004037089A1 (de) 2004-07-30 2006-03-16 Advanced Micro Devices, Inc., Sunnyvale Technik zur Herstellung einer Passivierungsschicht vor dem Abscheiden einer Barrierenschicht in einer Kupfermetallisierungsschicht
JP2008532271A (ja) * 2005-02-22 2008-08-14 エーエスエム アメリカ インコーポレイテッド 原子層堆積のための表面のプラズマ前処理
US7341978B2 (en) 2005-03-04 2008-03-11 Lsi Logic Corporation Superconductor wires for back end interconnects
US7314978B1 (en) * 2007-01-11 2008-01-01 Shamrock Seed Company, Inc. Lettuce cultivar 50-0401019-B
JP2012519379A (ja) * 2009-02-27 2012-08-23 ディー−ウェイブ システムズ,インコーポレイテッド 超伝導集積回路を製造するためのシステムおよび方法
US9002358B2 (en) * 2009-08-05 2015-04-07 Qualcomm Incorporated Access point identification based on multiple pilot signature indicators
US9768371B2 (en) * 2012-03-08 2017-09-19 D-Wave Systems Inc. Systems and methods for fabrication of superconducting integrated circuits
US9425376B2 (en) * 2013-12-23 2016-08-23 Intermolecular, Inc. Plasma cleaning of superconducting layers

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