JP4810074B2 - 超電導デバイス用多層配線の製造方法 - Google Patents
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Description
(1)パターン寸法をある範囲に制限する、
(2)パターン密度をある範囲に保つため、パターンのない領域にダミーパターンを形成する。
(1)Nb配線がある場所でも無い場所でもその上のNb層はほぼ同一平面上に平坦性よく形成される。
(2)Nb配線がその下層配線に接続している接続孔上の上層配線も接続孔上で段差を生じることなくほぼ同一平面上に平坦性よく形成される。
(3)接続孔が積層されている場所では接続孔内に絶縁膜が詰め込まれた形状になっておりこれが上層の平坦性を高めている。
(4)通常は下地段差上にジョセフソン接合を作ることは難しいが、この方法ではその制約がなく、下地段差がある場所にも接合を形成できる。従って2種類(2層)以上のジョセフソン接合を有する素子を作ることができる。
図2〜図5は本発明をニオブ超電導素子の平坦化多層配線に適用したもので、層間絶縁膜と配線および層間の接続部を形成する工程を示している。図を順に追いながら説明する。
(1)バイアススパッタのみというのは、図4(A)に示す状態で平坦化をした後、図5(A)以下のステップへ進めて多層化をした場合、
(2)バイアススパッタとCMPを併用というのは、図4(B)に示す状態で平坦化をした後、図5(A)以下のステップへ進めて多層化をした場合、
(3)接合層のみバイアススパッタ。他はCMPというのは、図3(D)に示す状態で接合の周辺部の絶縁膜SiO2層の段差8cに対してバイアススパッタを施した後、CMPによる平坦化をした後、図5(A)以下のステップへ進めて多層化をした場合、
(4)同上。ただし、50b,50cを加えない50aのみの単純逆パターンというのは、図3(B)に示すニオブ層3とニオブ層5aの接続部に生ずる段差に対応するレジスト膜50b、接合部102に生ずる段差に対応するレジスト膜50cが無い状態でステップを進めて、バイアススパッタを施した後CMPによる平坦化をした後、図5(A)以下のステップへ進めて多層化をした場合、
である。
TEG1:下地配線段差(交差櫛パターン。L/S=2μm/2μm。対向面積40000μm2)上の層間リーク。良品基準は1V印加時に100MΩ以上。
TEG2:1000個の接続孔チェーン。接続孔が積層されており接続孔径は下から0.5μm、1.5μmおよび2.5μm。良品基準は液体He温度(4.2K)で臨界電流10mA以上。
TEG3:1000個の超伝導接合チェーン。接合径は1.0μm。良品基準は臨界電流ばらつき(標準偏差)が2%以下。
図6〜図8は、本発明を抵抗体層および接合部を持つニオブ超電導素子の平坦化多層配線に適用したもので、層間絶縁膜と配線および層間の接続部を形成する工程を示している。図を順に追いながら説明する。
TEG1:下地配線段差(交差櫛パターン。L/S=2/2μm。対向面積40000μm2)上の層間リーク。良品基準は1V印加時に100MΩ以上。
TEG2:1000個の接続孔チェーン。接続孔が積層されており接続孔径は下から0.5μm、1.5μmおよび2.5μm。良品基準は液体He温度(4.2K)で臨界電流10mA以上。
TEG3:1000個の超伝導接合チェーン。接合径は1.0μm。良品基準は臨界電流ばらつき(標準偏差)が2%以下。
実施例3は、実施例1および2とは逆に、SiO2層の平坦化に代えて、ニオブ層を平坦化してニオブ層の平坦化多層配線に適用したものである。図9(A)−(E)は、1層分の層間絶縁膜と配線を形成する工程を示す図であり、図10は、図9の工程を繰り返して図9(D)に示した構造上にさらに2層分の配線構造を形成した結果を示す素子断面図である。
図11は本発明をニオブ超電導素子の平坦化多層配線に適用したもので、層間絶縁膜と配線および層間の接続部を形成する工程を示している。図を順に追いながら説明する。
1.絶縁層を介して下層配線パターンの一部と接続される上層配線パターンを備え、前記上層配線パターンを覆う絶縁層を形成した後、該絶縁層上面にフォトレジスト層を形成し、該フォトレジスト層を前記上層配線パターンの逆パターンのみ、もしくは前記接続部に対応する部分を考慮したパターンに対応させてフォトリソグラフィー法によってパターニングした後、該パターニングされたフォトレジスト層をマスクとして前記絶縁層をドライエッチング法によってパターニングした後、前記上層配線パターンを覆う絶縁層を形成することを特徴とする電子デバイス。
前記基板上に形成された絶縁膜、
前記絶縁膜膜上に形成され、パターニングされた第1の配線層(最下層配線層とは限らない)、
前記第1の配線層上に形成された第1の絶縁膜、
前記第1の絶縁膜の所望の位置に形成された接続孔、
前記接続孔を介して電気的に接続された前記第1の絶縁膜上に形成されたパターニングされた第2の配線層、
前記第2の配線層上に第2の絶縁膜を形成し、該第2の絶縁膜上に前記第2の配線層の逆パターンのみ、もしくは前記接続部または接合部に対応する部分を考慮したパターンに対応させてフォトリソグラフィー法によってパターニングされた第1のフォトレジスト層をマスクとして前記第2の絶縁膜をパターンニングした後、前記第2の配線層上にバイアススパッタ法もしくはCMP法もしくは両者を併用して該第2の配線パターンを覆う絶縁層を形成することを特徴とする電子デバイス。
前記シリコン基板上に形成されたシリコン熱酸化膜、
前記シリコン熱酸化膜上に形成されたパターニングされた第1の配線層(最下層配線層とは限らない)、
前記第1の配線層上に形成された第1の絶縁膜、
前記第1の絶縁膜の所望の位置に形成された接続孔、
前記接続孔を介して電気的に接続された前記第1の絶縁膜上に形成されたパターニングされた第2の配線層、
前記第2の配線層上に第2の絶縁膜を形成し、該第2の絶縁膜上に前記第2の配線層の逆パターンのみ、もしくは前記接続部または接合部に対応する部分を考慮したパターンに対応させてフォトリソグラフィー法およびドライエッチング法によってパターニングされた第1のフォトレジスト層を形成して、該パターニングされた第1のフォトレジスト層をマスクとして前記第2の絶縁膜をパターンニングした後、前記第2の配線層上にバイアススパッタ法もしくはCMP法もしくは両者を併用して該第2の配線パターンを覆う絶縁層を形成することを特徴とする電子デバイス。
前記基板上に形成された絶縁膜、
前記絶縁膜上に形成されたパターニングされた第1の配線層、
前記第1の配線層上に形成された第1の絶縁膜、
前記第1の絶縁膜の所望の位置に形成された接続孔、
前記接続孔を介して電気的に接続された前記第1の絶縁膜上に配線膜を形成し、該配線膜上に前記接続孔層の逆パターンに対応させてフォトリソグラフィー法によってパターニングされた第1のフォトレジスト層を形成し、該パターニングされた第1のフォトレジスト層をマスクとして前記配線膜をパターンニングした後
、該配線膜上に該配線膜パターンを覆う配線膜を形成した後、第2の配線パターンを形成することを特徴とする電子デバイス。
前記シリコン基板上に形成されたシリコン熱酸化膜、
前記シリコン熱酸化膜上に形成されたパターニングされた第1の配線層、
前記第1の配線層上に形成された第1の絶縁膜、
前記第1の絶縁膜の所望の位置に形成された接続孔、
前記接続孔を介して電気的に接続された前記第1の絶縁膜上に配線膜を形成し、
該配線層上に前記接続孔層の逆パターンに対応させてフォトリソグラフィー法によってパターニングされた第1のフォトレジスト層を形成して、該パターニングされた第1のフォトレジスト層をマスクとして前記配線膜をパターンニングした後、該配線膜上に該配線膜パターンを覆う配線膜を形成した後、第2の配線パターンを形成することを特徴とする電子デバイス。
前記基板上に絶縁膜を形成する工程、
前記絶縁膜上にパターニングされた第1の配線層(最下層とは限らない)を形成する工程、
前記第1の配線層上に第1の絶縁膜を形成する工程、
前記第1の絶縁膜の所望の位置に接続孔を形成する工程、
前記接続孔を介して電気的に接続された前記第1の絶縁膜上に形成されたパターニングされた第2の配線層を形成する工程、
前記第2の配線層上に第2の絶縁膜を形成する工程、
前記第2の絶縁膜上に前記第2の配線層の逆パターンと前記接続部に対応する部分を考慮したパターンに対応させてフォトリソグラフィー法によってパターニングされた第1のフォトレジスト層を形成する工程、
前記パターニングされた第1のフォトレジスト層をマスクとして前記第2の絶縁膜をパターンニングする工程、
前記第2の配線層上にバイアススパッタ法またはCMP法またはこれらを併用して該第2の配線パターンを覆う絶縁層を形成する工程、
よりなることを特徴とする多層配線の形成方法。
前記シリコン基板上にシリコン熱酸化膜を形成する工程、
前記シリコン熱酸化膜上にパターニングされた第1の配線層(最下層とは限らない)を形成する工程、
前記第1の配線層上に第1の絶縁膜を形成する工程、
前記第1の絶縁膜の所望の位置に接続孔を形成する工程、
前記接続孔を介して電気的に接続された前記第1の絶縁膜上に形成されたパターニングされた第2の配線層を形成する工程、
前記第2の配線層上に第2の絶縁膜を形成する工程、
前記第2の絶縁膜上に前記第2の配線層の逆パターンと前記接続部に対応する部分を考慮したパターンに対応させてフォトリソグラフィー法によってパターニングされた第1のフォトレジスト層を形成する工程、
前記パターニングされた第1のフォトレジスト層をマスクとして前記第2の絶縁膜をパターンニングする工程、
前記第2の配線層上にバイアススパッタ法またはCMP法またはこれらを併用して該第2の配線パターンを覆う絶縁層を形成する工程、
よりなることを特徴とする多層配線の形成方法。
前記基板上に絶縁膜を形成する工程、
前記絶縁膜上にパターニングされた第1の配線層を形成する工程、
前記第1の配線層上に第1の絶縁膜を形成する工程、
前記第1の絶縁膜の所望の位置に接続孔を形成する工程、
前記接続孔を介して電気的に接続された前記第1の絶縁膜上に配線膜を形成する工程、
該配線膜上に前記接続孔層の逆パターンに対応させてフォトリソグラフィー法によってパターニングされた第1のフォトレジスト層を形成する工程、
前記パターニングされた第1のフォトレジスト層をマスクとして前記配線膜をパターンニングする工程、
パターニングされた該配線膜上にバイアススパッタ法もしくはCMP法もしくはこれらを併用して該配線パターンを覆う平坦な配線膜を形成する工程、
該配線膜を配線パターンに加工する工程、
よりなることを特徴とする多層配線の形成方法。
前記シリコン基板上にシリコン熱酸化膜を形成する工程、
前記シリコン熱酸化膜上にパターニングされた第1の配線層を形成する工程、
前記第1の配線層上に第1の絶縁膜を形成する工程、
前記第1の絶縁膜の所望の位置に接続孔を形成する工程、
前記接続孔を介して電気的に接続された前記第1の絶縁膜上に配線膜を形成する工程、
該配線膜上に前記接続孔層の逆パターンに対応させてフォトリソグラフィー法によってパターニングされた第1のフォトレジスト層を形成する工程、
前記パターニングされた第1のフォトレジスト層をマスクとして前記配線膜をパターンニングする工程、
パターニングされた前記配線膜上にバイアススパッタ法もしくはCMP法もしくはこれらを併用して前記配線パターンを覆う平坦な配線層を形成する工程、
前記配線膜を配線パターンに加工する工程、
よりなることを特徴とする多層配線の形成方法。
Claims (3)
- 絶縁層を介して形成される複数層の配線層パターンと、前記配線層パターンに接続される超電導接合とを備える超電導デバイス用多層配線の製造方法において、
(a)平坦な酸化シリコン層上に超電導接合が、及び/又は、上下の配線層パターンを部分的に接続する接続孔を含む上記酸化シリコン層の上に、パターニングされ、上記接続孔上で窪みを有するニオブ配線層が形成された基板を作製する工程、
(b)上記基板の全面に、第1の酸化シリコン層を、上記ニオブ配線層パターンがない領域を埋める上記第1の酸化シリコン層上面の高さが上記ニオブ配線層パターンの上面高さと一致するように形成する工程、
(c)上記基板の全面に形成した上記第1の酸化シリコン層の上に、
(c−1)上記ニオブ配線層パターン上に開口を有し、上記超電導接合端部、上記ニオブ配線層パターンがない領域及び上記ニオブ配線層の境界近傍の上記第1の酸化シリコン層を覆うフォトレジストパターン、及び/又は、
(c−2)上記ニオブ配線層パターン上に開口を有し、上記接続孔を埋めた上記ニオブ配線層上部、上記ニオブ配線層パターンがない領域及び上記ニオブ配線層の境界近傍の上記第1の酸化シリコン層を覆うフォトレジストパターンを形成する工程、
(d)上記フォトレジストパターンから露出する上記第1の酸化シリコン層を、所望の深さまでエッチングする工程、
(e)上記ニオブ配線層パターンがない領域を埋めた上記第1の酸化シリコン層と上記ニオブ配線層の境界近傍に残る凸状の上記第1の酸化シリコン層及び上記超電導接合端部近傍に残る凸状の上記第1の酸化シリコン層を、又は、上記ニオブ配線層パターンがない領域を埋めた上記第1の酸化シリコン層と上記ニオブ配線層の境界近傍に残る凸状の上記第1の酸化シリコン層及び上記接続孔を埋めた上記ニオブ配線層上部に残る凸状の上記第1の酸化シリコン層を、又は、上記ニオブ配線層パターンがない領域を埋めた上記第1の酸化シリコン層と上記ニオブ配線層の境界近傍に残る凸状の上記第1の酸化シリコン層及び
上記接続孔を埋めた上記ニオブ配線層上部に残る凸状の上記第1の酸化シリコン層及び上記超電導接合端部近傍に残る凸状の上記第1の酸化シリコン層を、バイアススパッタ法またはCMP法を使用して、又は、これらを併用して除去する工程、
(f)上記基板の全面に第2の酸化シリコン層を形成する工程、
(g)上記超電導接合の上部の、又は、上記ニオブ配線層の上部の、又は、上記超電導接合の上部及び上記二オブ配線層の上部の上記第2の酸化シリコン層に部分的に接続孔を形成する工程をこの順序に含み、
さらに、上記工程(a)〜(g)を、適宜繰り返すことを特徴とする超電導デバイス用多層配線の製造方法。 - 絶縁層を介して形成される複数層の配線層パターンと、前記配線層パターンに接続される超電導接合とを備える超電導デバイス用多層配線の製造方法において、
(a)平坦な酸化シリコン層上に超電導接合が、及び/又は、上下の配線層パターンを部分的に接続する接続孔を含む酸化シリコン層の上に、パターニングされ、上記接続孔上で窪みを有するニオブ配線層が形成された基板を作製する工程、
(b)上記基板の全面に、第1の酸化シリコン層を、上記ニオブ配線層パターンがない領域を埋める上記第1の酸化シリコン層上面の高さが上記ニオブ配線層パターンの上面高さと一致するように形成する工程、
(c)上記基板の全面に形成した上記第1の酸化シリコン層の上に、
(c−1)上記ニオブ配線層パターン上に開口を有し、上記超電導接合端部、上記ニオブ配線層パターンがない領域及び上記ニオブ配線層の境界近傍の上記第1の酸化シリコン層を覆うフォトレジストパターン、及び/又は、
(c−2)上記ニオブ配線層パターン上に開口を有し、上記接続孔を埋めた上記ニオブ配線層上部、上記ニオブ配線層パターンがない領域及び上記ニオブ配線層の境界近傍の上記第1の酸化シリコン層を覆うフォトレジストパターンを形成する工程、
(d)上記フォトレジストパターンから露出する上記第1の酸化シリコン層を、上記ニオブ配線層の表面が露出するまでエッチングする工程、
(e)上記ニオブ配線層パターンがない領域を埋めた上記第1の酸化シリコン層と上記ニオブ配線層の境界近傍に残る凸状の上記第1の酸化シリコン層及び上記超電導接合端部近傍に残る凸状の上記第1の酸化シリコン層を、又は、上記ニオブ配線層パターンがない領域を埋めた上記第1の酸化シリコン層と上記ニオブ配線層の境界近傍に残る凸状の上記第1の酸化シリコン層及び上記接続孔を埋めた上記ニオブ配線層上部に残る凸状の上記第1の酸化シリコン層を、又は、上記ニオブ配線層パターンがない領域を埋めた上記第1の酸化シリコン層と上記ニオブ配線層の境界近傍に残る凸状の上記第1の酸化シリコン層及び上記接続孔を埋めた上記ニオブ配線層上部に残る凸状の上記第1の酸化シリコン層及び上記超電導接合端部近傍に残る凸状の上記第1の酸化シリコン層を、バイアススパッタ法またはCMP法を使用して、又は、これらを併用して除去する工程、
(f)上記基板の全面に第2の酸化シリコン層を形成する工程、
(g)上記超電導接合の上部の、又は、上記ニオブ配線層の上部の、又は、上記超電導接合の上部及び上記ニオブ配線層の上部の上記第2の酸化シリコン層に接続孔を形成する工程をこの順序に含み、
さらに、上記工程(a)〜(g)を、適宜繰り返すと共に、
前記(f)の工程が上記第2の酸化シリコン層をバイアススパッタ法で形成する工程であることを特徴とする超電導デバイス用多層配線の製造方法。 - 前記(a)の工程で形成される上記ニオブ配線層は、バイアススパッタ法を用いて形成されることを特徴とする請求項1又は2に記載の超電導デバイス用多層配線の製造方法。
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