JP3063836B2

JP3063836B2 - 半導体の製造方法

Info

Publication number: JP3063836B2
Application number: JP9262386A
Authority: JP
Inventors: 功鹿野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-09-26
Filing date: 1997-09-26
Publication date: 2000-07-12
Anticipated expiration: 2017-09-26
Also published as: JPH11102963A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体の製造方法に
関し、特にダマシン構造を有する半導体装置に関する。

【０００２】

【従来の技術】現在のメタル配線は、ＡｌとＴｉＮ／Ｔ
ｉなどの高融点金属との積層構造が主流となっている。
これによってＡｌ単層の場合に比べて約２倍の０．４ｍ
Ａ／平方センチの許容電流密度を実現しているが、さら
に微細化が進む０．１３ミクロン世代以降では、１ｍＡ
／平方センチの許容電流密度を実現する必要があると言
われている。その場合、日経マイクロデバイス１９９６
年７月号ｐ．１２４に示されているようにＣｕ配線が使
われ、その形成方法として配線だけでなくホールも同時
に埋め込むデュアル・ダマシン（Dual-damascene）法が
大幅な工程簡略化、低コスト化、ＴＡＴ短縮、ホールと
配線を連続した材料で形成できることから、低抵抗化、
高信頼度の観点からも好ましい構造となる。

【０００３】また、従来技術として、特開平６−２８３
５２５に示すように、下層配線のパターンを工夫して選
択的にピラーと呼ばれる突起を形成し上層配線との接続
を行う方法で、層間の接続と配線の形成を同時に行う技
術が知られている。また、特開平６−２８３５２５で
は、配線の広い部分と狭い部分で発生するマイクロロー
ディング効果を応用したり、金属膜をエッチバックする
などの方法で同じ目的を達成している。

【０００４】しかしながら、この方法では、（後述す
る）デュアルダマシン法とは、構成が異なるため適用す
ることが出来ないという問題点があった。

【０００５】

【発明が解決しようとする課題】しかし、デュアル・ダ
マシン法による配線形成では、第一の問題はこれを低コ
ストで実現することであるが従来方法に比べ大幅な工程
の簡略化が図られたとはいえ、１層の配線とホールを形
成するために、２回のフォトレジスト工程が必要である
ことは、従来と変わっていない。すなわち、配線層毎に
配線用とホール用の２枚のマスクを使用する必要があっ
た。

【０００６】ＬＳＩのコストを下げるためには、工程数
を少なくするだけでなくフォトレジスト工程の回数を減
少することが重要である。それは、フォトレジスト工程
に使用する露光装置が高価であることとマスクデータの
作成コストとマスク（レチクル等）のコストが、フォト
レジスト工程数に依存するからである。微細化が進む
０．１３ミクロンでは、従来以上にその傾向が強くなる
ことと配線層数の増大が予想される。

【０００７】第二の問題は、従来の方法の場合に、配線
溝を形成後にホール形成のためのフォトレジスト工程を
行うためにレジストの厚さが部分的に厚くなり、平坦な
場合に比べ露光をオーバ気味にする必要がありホールの
微細化に障害となっていた。

【０００８】本発明は、これらの観点から１層当たり１
回のフォトレジスト回数でデュアル・ダマシン（Dual-d
amascene）法のＣｕ配線を可能とする方法を提供するも
のである。

【０００９】

【課題を解決するための手段】本発明の半導体の製造方
法は、絶縁膜上にエッチングストッパ膜を形成し、その
上にフォトレジストを形成して配線とホール用のパター
ンを形成する工程と、前記パターンに従ってエッチング
ストッパ膜と絶縁膜を配線の厚さに相当する深さまで、
順次エッチングして配線溝とホール部分を形成する工程
と、前記フォトレジストを除去する工程と、前記配線溝
とホール部分を含む全面に、膜を堆積する工程と、異方
性エッチングによりホール部分に絶縁膜を貫通する孔を
形成する工程と、前記配線溝とホール部分に配線金属膜
を堆積し、その表面を平坦化して第１の配線層を形成す
る工程とからなり、前記第１の配線層の上に絶縁膜を形
成し、以後、上述の工程を繰返すことにより多層配線層
を形成することを特徴としている。

【００１０】そして上述の方法において、フォトレジス
トの除去は、エッチングストッパ膜のエッチングの次に
行ない、引き続いて、絶縁膜を、エッチングストッパ膜
をマスクとして、配線の厚さに相当する深さまで順次エ
ッチングして配線溝とホール部分を形成してもよい。ま
た膜の堆積は、配線溝の最大幅を、その内部が完全に埋
設される幅に、ホール部分の最小幅を、その内部が完全
には埋設されない幅とするようにして行う。

【００１１】また、配線幅の最大幅に対してホール部分
の最小幅を大きくする際に、ホール部分の平面面積が、
配線の断面積とほぼ同じ程度に形成される寸法にする。
更に、膜を、配線の最大幅の０．５倍を越える厚さに堆
積し、そして、膜を絶縁膜とすることができる。

【００１２】

【発明の実施の形態】従来のデュアルダマシンによる配
線形成では、配線層毎に配線用とホール用の２枚のマス
クを使用する必要があった。本発明では、まず絶縁膜上
に形成されたエッチングストッパ膜を形成し（図１
（ａ））、その上にフォトレジストなどを用いて配線と
ホール用のパターンを形成する（図１（ｂ））。この
際、配線は最大幅を後工程で示す膜堆積工程で完全に内
部が埋設できる幅に、制限しておく。ホール部分は、逆
に最小幅を後工程で示す膜堆積工程で完全には内部が埋
設できない幅に制限しておく。

【００１３】次にフォトレジストをマスクとして、エッ
チングストッパ膜と絶縁膜を配線の厚さに相当する深さ
まで順次エッチングする（図１（ｃ））。次にレジスト
を除去する（図１（ｄ））。ただし、エッチングストッ
パをマスクとして絶縁膜をエッチングする場合は、図１
（ｄ）のレジスト除去を図１（ｃ）の工程より先におこ
なってもよい。

【００１４】次に、全面に膜を堆積する。この膜はコン
フォーマルに膜形成されるのが望ましい。膜の厚さは、
前述した配線溝が完全に埋設されるよう最大配線幅の
０．５倍を越える程度の厚さに堆積する。この際、幅の
広いホール部分は完全には埋設されない状態となる（図
２（ａ））。

【００１５】次に全面を異方性エッチングすることによ
り、ホール部分に絶縁膜を貫通する穴を形成する（図２
（ｂ））。次に、配線金属膜をスパッタ法又は、メッキ
（電解または非電解）により堆積する（図２（ｃ））。
次に、ＣＭＰ（化学的機械的研磨法）を用いて、表面を
平坦にする（図２（ｄ））。ここまでで、第１層目の配
線が形成出来る。２層目以降は、図３から図４に示す様
に、上記の繰返しで形成される。

【００１６】

【実施例】次に本発明の半導体装置の製造方法の一実施
例を図面を参照しながら説明する。まず絶縁膜１０１上
に形成された、エッチングストッパ膜１０２を形成し
（図１（ａ））、その上に配線とホール用のパターン１
０３を形成する（図１（ｂ））。この際、配線１０４は
最大幅を後工程で示す膜堆積工程で完全に内部が埋設で
きる幅に、制限しておく。例えば０．１ミクロンとす
る。ホール部分１０５は、逆に最小幅を後工程で示す膜
堆積工程で完全には内部が埋設できない幅に制限してお
く。例えば０．２ミクロンとする。

【００１７】次にフォトレジスト１０３をマスクとし
て、エッチングストッパ膜１０２と絶縁膜１０１を配線
の厚さに相当する深さまで順次エッチングする（図１
（ｃ））。例えば、絶縁膜としては、１．０ミクロンの
膜厚の酸化膜を使用し、エッチングバリアとしては、
０．３ミクロンの膜厚の窒化膜を使用する。次にフォト
レジスト１０３を除去する（図１（ｄ））。ただし、エ
ッチングストッパ１０２をマスクとして絶縁膜１０１を
エッチングする場合は、図１（ｄ）のレジスト１０３除
去を図１（ｃ）の工程より先におこなってもよい。絶縁
膜としては、ＳｉＯ₂，ＳｉＮ，ポリイミド系絶縁膜，
ＳＩＯＦなどが用いられる。

【００１８】次に、全面に膜１０６を堆積する。この膜
はコンフォーマルに膜形成されるのが望ましい。膜の厚
さは、前述した配線溝１０４（最大幅０．１ミクロン）
が完全に埋設されるよう最大配線幅の０．５倍を越える
ように０．０６ミクロン程度の厚さに堆積する。この
際、幅の広いホール部分１０５（最小幅０．２ミクロ
ン）は完全には埋設されない状態となる（図２
（ａ））。埋設されない幅は、この例の場合には、０．
２−０．０６×２＝０．０８ミクロンとなる。

【００１９】次に全面を異方性エッチングすることによ
り、ホール１０５部分に絶縁膜１０１を貫通する穴を形
成する（図２（ｂ））。

【００２０】次に、配線金属膜１０７をスパッタ法又
は、メッキ（電解または非電解）により堆積する（図２
（ｃ））。配線金属としては、Ｃｕ又はＣｕ合金、ある
いは金又は金合金が、配線抵抗と配線寿命の観点から望
ましい材料である。

【００２１】次に、ＣＭＰ（化学的機械的研磨法）を用
いて、表面を平坦にする（図２（ｄ））。ここまでで、
第１層目の配線が形成出来る。２層目以降は、図３から
図４に示す様に、上記の繰り返しで形成できる。（図３
から図４の説明は、省略）上記の例では、０．１ミクロ
ン幅の多層配線を形成する方法を示したが、配線幅よ
り、小さいサイズのホールの形成が可能であることが判
った。これは、０．１ミクロンまでの解像度の露光機を
使用して０．１ミクロン以下のホールが作成できること
を示している。

【００２２】

【発明の効果】以上説明したように、本願の発明は、配
線溝とホールを形成するためのフォトレジスト工程の回
数を１層当り１回にすることにより、フォトレジスト工
程のコストを大幅に減少できる効果があり、かつ、フォ
トレジスト工程の回数の減少に伴う配線層を形成のため
の全体のステップ数を減少できる効果があり、大幅なコ
ストダウンが可能になる。

【００２３】更に、フォトレジストの形成を１回で行う
ため、フォトレジストの厚さを均一にすることができ、
ホールの微細化を可能にする効果がある。

【００２４】更にフォトレジスト工程が減少することで
真空中で連続処理できる工程が増加することが出来る。
具体的には、図１（ｂ）以降図２（ｃ）までと配線工程
の大部分が連続して真空中で行うことが容易に可能であ
る。これにより装置のクラスタ化と呼ばれる連続処理が
容易となり、工期短縮と生産性の向上が実現できる。そ
して、配線幅より、小さいサイズのホールの形成が可能
となり、例えば、０．１ミクロンまでの解像度の露光機
を使用して０．１ミクロン以下のホールが形成できる効
果がある。

【図面の簡単な説明】

【図１】本発明の半導体の製造方法の一実施例の工程断
面図。

【図２】本発明の半導体の製造方法の図１に続く工程断
面図。

【図３】本発明の半導体の製造方法の一実施例の２層目
以降の工程断面図。

【図４】本発明の半導体の製造方法の図３に続く工程断
面図。

【符号の説明】

１０１酸化膜１０２エッチングストッパ１０３フォトレジスト１０４配線部分（配線溝）１０５ホール部分１０６貫通孔１０７配線金属膜

Claims

(57)【特許請求の範囲】

【請求項１】半導体の多層配線層の製造方法におい
て、（１）絶縁膜上にエッチングストッパ膜を形成し、
その上にフォトレジストを形成して配線とホール用のパ
ターンを形成する工程と、（２）前記パターンに従って
エッチングストッパ膜と絶縁膜を配線の厚さに相当する
深さまで、順次エッチングして配線溝とホール部分を形
成する工程と、（３）前記フォトマスクを除去する工程
と、（４）前記配線溝とホール部分を含む全面に、膜を
堆積する工程と、（５）異方性エッチングによりホール
部分に絶縁膜を貫通する孔を形成する工程と、（６）前
記配線溝とホール部分に配線金属膜を堆積し、その表面
を平坦化して第１の配線層を形成する工程とからなり、前記第１の配線層の上に絶縁膜を形成し、以後、工程
（１）〜（６）を繰返すことにより多層配線層を形成す
ることを特徴とする半導体の製造方法。
【請求項２】工程（２）において、エッチングストッ
パ膜のエッチングの次にフォトレジストを除去し、引き
続いて、絶縁膜を、エッチングストッパ膜をマスクとし
て、配線の厚さに相当する深さまで順次エッチングして
配線溝とホール部分を形成し、続いて工程（４）〜
（６）を行う請求項１記載の半導体の製造方法。
【請求項３】工程（４）において、配線溝の最大幅
を、その内部が完全に埋設される幅に、ホール部分の最
小幅を、その内部が完全には埋設されない幅とする請求
項１又は２記載の半導体の製造方法。
【請求項４】配線幅の最大幅に対してホール部分の最
小幅を大きくする際に、ホール部分の平面面積が、配線
の断面積とほぼ同じ程度に形成される寸法にする請求項
３記載の半導体の製造方法。
【請求項５】工程（４）において、膜を、配線の最大
幅の０．５倍を越える厚さに堆積する請求項１〜４のい
ずれか１項に記載の半導体の製造方法。
【請求項６】工程（４）において膜を絶縁膜とする請
求項１〜５のいずれか１項に記載の半導体の製造方法。