JPS62264642A - スル−ホ−ルの形成方法 - Google Patents
スル−ホ−ルの形成方法Info
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- JPS62264642A JPS62264642A JP10762886A JP10762886A JPS62264642A JP S62264642 A JPS62264642 A JP S62264642A JP 10762886 A JP10762886 A JP 10762886A JP 10762886 A JP10762886 A JP 10762886A JP S62264642 A JPS62264642 A JP S62264642A
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- 230000015572 biosynthetic process Effects 0.000 title description 2
- 238000000034 method Methods 0.000 claims abstract description 29
- 238000005530 etching Methods 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 2
- 230000008569 process Effects 0.000 abstract description 9
- 239000011810 insulating material Substances 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 48
- 239000011229 interlayer Substances 0.000 description 9
- 238000001020 plasma etching Methods 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 210000004709 eyebrow Anatomy 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 206010027146 Melanoderma Diseases 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、多層配線及びコンタクトホールに適用するス
ルーホールの形成技術に関する。
ルーホールの形成技術に関する。
（従来の技術）
超ＬＳＩに代表されるように最近の半導体素子とりわけ
集積回路素子は高機能化及び高集積化の方向をたどって
いるために、パターン寸法の微細化は益々重要な要素と
なっている。この方向を満すために集積回路素子では多
層配線が必要となるが、この配線間に配置する層間絶縁
物層更に、これらに不可欠なスルーホール形成手段にも
当然種々の改良が加えられている。
集積回路素子は高機能化及び高集積化の方向をたどって
いるために、パターン寸法の微細化は益々重要な要素と
なっている。この方向を満すために集積回路素子では多
層配線が必要となるが、この配線間に配置する層間絶縁
物層更に、これらに不可欠なスルーホール形成手段にも
当然種々の改良が加えられている。
このスルーホール形成に必要な技術としては、従来から
賞月されてきた等方性エツチング技術に加えて異方性エ
ツチング技術が最近賞月されており、その一つとしてＲ
ＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法
が挙げられ、その優れた特徴であるオーバエツチング時
におけるサイドエツチング量が少なくかつ優れたエツチ
ング制御性が広く利用されているにのＲＩＥ法を利用し
たスルーホール形成方法を第３図ａ ＝ ｄにより説明
する。
賞月されてきた等方性エツチング技術に加えて異方性エ
ツチング技術が最近賞月されており、その一つとしてＲ
ＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法
が挙げられ、その優れた特徴であるオーバエツチング時
におけるサイドエツチング量が少なくかつ優れたエツチ
ング制御性が広く利用されているにのＲＩＥ法を利用し
たスルーホール形成方法を第３図ａ ＝ ｄにより説明
する。
通常の方法で熱酸化珪素膜２１を被覆した半導体基板２
２には、図示しない機能素子を設け、その電極と接続す
る厚さ１．０μｍ程度のＡ１又はＡ１合金（Ａ１−３Ｌ
、 Ａｌ−３ｉ−Ｃｕ）からなる第１の配線層２３を熱
酸化膜２１に積層延長し、更に眉間絶縁膜を被覆するの
が通常である。この積層構造を得るには、第１の配線層
２３と珪素酸化膜２１にプラズマＣＶＤ（Ｃｈｅｍｉｃ
ａｌＶａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりプ
ラズマＳｘ３ Ｎ４ （以降Ｐ−８ｉＮと記載する）層
２４を第３図ａに示すように約１．０μｍ堆積し、次い
でフォトレジスト層を厚さ２．０μ程度被１Ｍ！後、こ
のフォトレジストとＰ−５ｉＮ層のエツチング速度がほ
ぼ同一になるＲＩＥ条件で第１の配線層２３が露出する
までエッチバックし、再び１．０μｍ位のＰ−３ｉＮ層
を堆積して第３図すに示すような平坦な表面とする。図
中の点線は両Ｐ−３ｉＮ層の境界線を示す。
２には、図示しない機能素子を設け、その電極と接続す
る厚さ１．０μｍ程度のＡ１又はＡ１合金（Ａ１−３Ｌ
、 Ａｌ−３ｉ−Ｃｕ）からなる第１の配線層２３を熱
酸化膜２１に積層延長し、更に眉間絶縁膜を被覆するの
が通常である。この積層構造を得るには、第１の配線層
２３と珪素酸化膜２１にプラズマＣＶＤ（Ｃｈｅｍｉｃ
ａｌＶａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりプ
ラズマＳｘ３ Ｎ４ （以降Ｐ−８ｉＮと記載する）層
２４を第３図ａに示すように約１．０μｍ堆積し、次い
でフォトレジスト層を厚さ２．０μ程度被１Ｍ！後、こ
のフォトレジストとＰ−５ｉＮ層のエツチング速度がほ
ぼ同一になるＲＩＥ条件で第１の配線層２３が露出する
までエッチバックし、再び１．０μｍ位のＰ−３ｉＮ層
を堆積して第３図すに示すような平坦な表面とする。図
中の点線は両Ｐ−３ｉＮ層の境界線を示す。
続いて第３図Ｃに示すように、平坦な表面に被覆した厚
さ１．５μｍ乃至２．５μｍのフォトレジスト層２５に
形成したパターンをマスクとして眉間絶縁膜として機能
するＰ−５ｉＮ層２３をＲＩＥ法でエツチングしてスル
ーホール２６を形成する。
さ１．５μｍ乃至２．５μｍのフォトレジスト層２５に
形成したパターンをマスクとして眉間絶縁膜として機能
するＰ−５ｉＮ層２３をＲＩＥ法でエツチングしてスル
ーホール２６を形成する。
更に、０□アツシング法によりこのフォトレジスト層を
除去後ここに通常のスパッタリング法によって堆積した
厚さ約１．０μｍのＡｌ−５ｉ又はＡｌ−５ｉ−Ｃｕ層
２７をフォトリソグラフィ法によって、パターニングし
て第２の配線層２７を完成するが、この結果第３図ｄに
示した第１の配線層２３と、第２の配線層２７がスルー
ホールを介して接続する多層配線が得られる。
除去後ここに通常のスパッタリング法によって堆積した
厚さ約１．０μｍのＡｌ−５ｉ又はＡｌ−５ｉ−Ｃｕ層
２７をフォトリソグラフィ法によって、パターニングし
て第２の配線層２７を完成するが、この結果第３図ｄに
示した第１の配線層２３と、第２の配線層２７がスルー
ホールを介して接続する多層配線が得られる。
（発明が解決しようとする問題点）
前述のように高集積化及び高速化を目指す集積回路素子
ではパターン寸法の微細化が図られており、多層配線工
程にあっては配線幅ならびに間隔の縮小化が進められて
いる。従ってスルーホールの形成に当ってはオーバエツ
チングによるサイドエツチング量が少なく制御性の高い
ＲＩＥ法が専ら使用されているのは前述の通りである。
ではパターン寸法の微細化が図られており、多層配線工
程にあっては配線幅ならびに間隔の縮小化が進められて
いる。従ってスルーホールの形成に当ってはオーバエツ
チングによるサイドエツチング量が少なく制御性の高い
ＲＩＥ法が専ら使用されているのは前述の通りである。
ところでこのスルーホールでは第２の配線層のカバレー
ジを良好にして断線を防止するのに、この中に４５＠〜
５５＠程度のテーパを設けることが必要であるが、実際
には層間絶縁膜であるＰ−５ｉＮに対するフォトレジス
トとのエツチング選択比、エツチング速度及びエツチン
グ状態の安定性等からテーパ角度が７０＠〜８０″にな
ってしまう。このためにスルーホール内段差における第
２配線層の厚さはフィールド部分のそれの１５％〜３０
％しかなく。
ジを良好にして断線を防止するのに、この中に４５＠〜
５５＠程度のテーパを設けることが必要であるが、実際
には層間絶縁膜であるＰ−５ｉＮに対するフォトレジス
トとのエツチング選択比、エツチング速度及びエツチン
グ状態の安定性等からテーパ角度が７０＠〜８０″にな
ってしまう。このためにスルーホール内段差における第
２配線層の厚さはフィールド部分のそれの１５％〜３０
％しかなく。
動作電流の集中等から起るマイグレイジョンによっても
断線発生率が高い。
断線発生率が高い。
このようにテーパを必要とするスルーホールの形成にあ
っては層間絶縁膜をある程度厚くせざるを得ないが、そ
の厚さを１．０μｍを越えるとフォトレジストの後退に
よってエツチング寸法のバラツキが大きくなって微細化
にとって黒点となる。
っては層間絶縁膜をある程度厚くせざるを得ないが、そ
の厚さを１．０μｍを越えるとフォトレジストの後退に
よってエツチング寸法のバラツキが大きくなって微細化
にとって黒点となる。
そこで、本発明は、上記の欠点を除去するもので、多層
配線における第２層目以上の配線のカバレージを改善し
たスルーホールを提供することを目的とする。
配線における第２層目以上の配線のカバレージを改善し
たスルーホールを提供することを目的とする。
本発明に係るスルーホールの形成方法では層間絶縁膜と
して機能する第２絶縁物層のエツチングバック工程時に
スルーホールエツチングを同時に実施し、再度の層間絶
縁膜を堆積後この１回目の開孔より太き目のパターンを
形成することによって第２配線層のカバレージを従来よ
り改善した微細なスルーホールの形成方法を採用した。
して機能する第２絶縁物層のエツチングバック工程時に
スルーホールエツチングを同時に実施し、再度の層間絶
縁膜を堆積後この１回目の開孔より太き目のパターンを
形成することによって第２配線層のカバレージを従来よ
り改善した微細なスルーホールの形成方法を採用した。
（作 用）
本発明では、絶縁物層等を被着し九半専体基板表面の平
坦化に採用されているエッチバック法を巧みに利用して
優れたカバレージをもつ微細なスルーホール形成を達成
したものである。
坦化に採用されているエッチバック法を巧みに利用して
優れたカバレージをもつ微細なスルーホール形成を達成
したものである。
すなわち、パターニングの終えた第１配線層に眉間絶縁
膜ならびにフォトレジスト層を被覆してからこのフォト
レジスト層をＲＩＥ法（Ｒｅａｃｔｉｖｅ ＩｏｎＥｔ
ｃｈｉｎｇ）等の異方性エツチングによって除去して層
間絶縁膜表面を平坦化すると共に、パターニング処理を
終えた第１配線層に対向する層間絶縁膜部分に開孔を形
成する。尚この間孔底部は、第１配線層が露出するまで
実施しても良いが、後述する再度の異方性エツチング処
理工程によって完成させるように多少第２絶縁物層を残
存させても差支えない。
膜ならびにフォトレジスト層を被覆してからこのフォト
レジスト層をＲＩＥ法（Ｒｅａｃｔｉｖｅ ＩｏｎＥｔ
ｃｈｉｎｇ）等の異方性エツチングによって除去して層
間絶縁膜表面を平坦化すると共に、パターニング処理を
終えた第１配線層に対向する層間絶縁膜部分に開孔を形
成する。尚この間孔底部は、第１配線層が露出するまで
実施しても良いが、後述する再度の異方性エツチング処
理工程によって完成させるように多少第２絶縁物層を残
存させても差支えない。
次いで、半導体表面のより平坦化を図るために。
第２絶縁物層と同一材料をこれより薄く被覆するがこれ
は以後第３絶縁物層と記載する。
は以後第３絶縁物層と記載する。
この第３絶縁物層の前記開口に対向し径大な部分に異方
性エツチング処理を施して第１配線層を露出させる。こ
の結果、この開口には、階段状の段差が形成されるので
、ここに堆積される第２配線層のカバレージを向上する
ことになるほかに。
性エツチング処理を施して第１配線層を露出させる。こ
の結果、この開口には、階段状の段差が形成されるので
、ここに堆積される第２配線層のカバレージを向上する
ことになるほかに。
前述のようなエツチングバック工程と同時に形成可能で
あるので工数を差程増さずに完成できるし。
あるので工数を差程増さずに完成できるし。
又平坦化された膜を加工しないですむ利点がある。
（実施例）
第１図ａ ” ｆならびに第２図ａ ” ｂにより本発
明を詳述する。
明を詳述する。
シリコン半導体基板１には、通常の熱酸化法によって酸
化物層２（以後第１絶縁物層と記載する）を形成し、次
いでスパッタリング法によって約１．０μｍの厚さにＡ
ｌ−３Ｌ膜を堆積後フォトリソグラフィ法ならびにＲＩ
Ｅ法によって所定のパターンを持った第１配線層３を形
成する。
化物層２（以後第１絶縁物層と記載する）を形成し、次
いでスパッタリング法によって約１．０μｍの厚さにＡ
ｌ−３Ｌ膜を堆積後フォトリソグラフィ法ならびにＲＩ
Ｅ法によって所定のパターンを持った第１配線層３を形
成する。
この半導体基板１は、図示しない機能素子が１個以上形
成されておりこれと第１配線層３が電気的な導通関係に
あり、更に層間絶縁膜として機能する、プラズマＳｉ３
Ｎ＋（以後第２絶縁物層と記載する）をプラズマＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）法によって厚さ約２．０μｍ堆積する。ここでい
わゆるエッチバック法による平坦化工程に移行するため
に、ポジレジスト５を厚さ１．５μｍ〜２．５μｍ被覆
する。ここでこのフォトレジスト層５の前記第１配線層
３に対向する個所をステッパ等によって開孔して所定の
パターンを形成してからＲＩＥ法によってこのフォトレ
ジストを除去する。
成されておりこれと第１配線層３が電気的な導通関係に
あり、更に層間絶縁膜として機能する、プラズマＳｉ３
Ｎ＋（以後第２絶縁物層と記載する）をプラズマＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）法によって厚さ約２．０μｍ堆積する。ここでい
わゆるエッチバック法による平坦化工程に移行するため
に、ポジレジスト５を厚さ１．５μｍ〜２．５μｍ被覆
する。ここでこのフォトレジスト層５の前記第１配線層
３に対向する個所をステッパ等によって開孔して所定の
パターンを形成してからＲＩＥ法によってこのフォトレ
ジストを除去する。
この条件は、フレオン２０ＳＣＣＭ 、酸素１１０５Ｃ
Ｃ、電圧３５０ｗそして圧力１．３パスカルであり、こ
の処理時にはフォトレジスト層５に設けた開孔から第２
絶縁物層４に約２μｍの開孔６が形成される。この断面
図を第１図すに示した。尚この開孔の底に第１配線層３
が露出しない程度でも差支えない。
Ｃ、電圧３５０ｗそして圧力１．３パスカルであり、こ
の処理時にはフォトレジスト層５に設けた開孔から第２
絶縁物層４に約２μｍの開孔６が形成される。この断面
図を第１図すに示した。尚この開孔の底に第１配線層３
が露出しない程度でも差支えない。
更に、この表面に０．５μｍ程度のプラズマＳｉＮ層７
（以後第３絶縁物層と記載する）を堆積して平坦な表面
を得る。図中に示した点線は第２ならびに第３絶縁物層
の境界を仮想して示したものである。この断面を第１図
Ｃに示す。
（以後第３絶縁物層と記載する）を堆積して平坦な表面
を得る。図中に示した点線は第２ならびに第３絶縁物層
の境界を仮想して示したものである。この断面を第１図
Ｃに示す。
次いで第１図ｄに示すように再びポジレジスト層８を被
着して前記開孔６より大径の３μｍ〜４μｍの開孔９を
第１図ｅに示したようにＲＩＥ法で形成する。この時の
条件は、エッチバック工程時と全く同様である。この図
からも明らかなように開孔９には階段状の断面形状が得
られるので後述する第２配線のステップカバレージを改
善することが可能となる６ 次いで、第１図ｆに示すように、公知のスパッタリング
法によって１．０μｍ位のＡｌ−３ｉを堆積機通常のり
ソグラフィ法でパターニングを行い、第２配線層１０を
得る。尚層間絶縁膜としてＰ−５ｉＮを例示したが、他
の絶縁膜も適用可能である。
着して前記開孔６より大径の３μｍ〜４μｍの開孔９を
第１図ｅに示したようにＲＩＥ法で形成する。この時の
条件は、エッチバック工程時と全く同様である。この図
からも明らかなように開孔９には階段状の断面形状が得
られるので後述する第２配線のステップカバレージを改
善することが可能となる６ 次いで、第１図ｆに示すように、公知のスパッタリング
法によって１．０μｍ位のＡｌ−３ｉを堆積機通常のり
ソグラフィ法でパターニングを行い、第２配線層１０を
得る。尚層間絶縁膜としてＰ−５ｉＮを例示したが、他
の絶縁膜も適用可能である。
このように本発明では、平坦な半導体表面を形成するエ
ッチバック工程時にスルーホールを形成するので、その
平坦表面を損うことがない外に、階段状の断面をもつ、
スルーホールを形成することによってここに形成する配
線層のステップカバレージを向上する。
ッチバック工程時にスルーホールを形成するので、その
平坦表面を損うことがない外に、階段状の断面をもつ、
スルーホールを形成することによってここに形成する配
線層のステップカバレージを向上する。
第２図ａ、ｂには、従来ならびに、本発明に係るスルー
ホール断面を示したが、この階段状の段差をもつので、
ここに堆積する配線層の膜厚がほぼ揃いマイグレイジョ
ンの発生を防止できるものである。
ホール断面を示したが、この階段状の段差をもつので、
ここに堆積する配線層の膜厚がほぼ揃いマイグレイジョ
ンの発生を防止できるものである。
更に、金属膜等の適用が無用であるので、工数を余り増
さずに済むので量産上の効果も大きい。
さずに済むので量産上の効果も大きい。
チ
第１図ａ””Ｊ）は、本発明方法を工程順に説明する断
面図第２図ａ、ｂは従来方法及び本発明方法で得られる
スルーホール断面図第３図ａ ” ｄは従来方法を工程
順に示す断面図である。
面図第２図ａ、ｂは従来方法及び本発明方法で得られる
スルーホール断面図第３図ａ ” ｄは従来方法を工程
順に示す断面図である。
Claims (1)
- 半導体基板の表面を被覆する第１絶縁物層に重ねた第１
配線層をパターニングしてから第２絶縁物層及びフォト
レジスト層を積層し、この積層体を異方性エッチングし
てこのフォトレジストを除去すると共に前記第１配線層
に対向する開口をこの第２絶縁物層に形成後更に被覆し
た第３絶縁物層を異方性エッチングしてこの開口より径
大な第２の開口を設けることを特徴とするスルーホール
の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10762886A JPS62264642A (ja) | 1986-05-13 | 1986-05-13 | スル−ホ−ルの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10762886A JPS62264642A (ja) | 1986-05-13 | 1986-05-13 | スル−ホ−ルの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62264642A true JPS62264642A (ja) | 1987-11-17 |
Family
ID=14464005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10762886A Pending JPS62264642A (ja) | 1986-05-13 | 1986-05-13 | スル−ホ−ルの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62264642A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0384927A (ja) * | 1989-08-29 | 1991-04-10 | Nec Corp | 半導体装置の製造方法 |
| JP2005317932A (ja) * | 2004-03-29 | 2005-11-10 | Yamaha Corp | 半導体装置及びその製造方法 |
| US7728423B2 (en) | 2004-03-29 | 2010-06-01 | Yamaha Corporation | Semiconductor device having step-wise connection structures for thin film elements |
-
1986
- 1986-05-13 JP JP10762886A patent/JPS62264642A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0384927A (ja) * | 1989-08-29 | 1991-04-10 | Nec Corp | 半導体装置の製造方法 |
| JP2005317932A (ja) * | 2004-03-29 | 2005-11-10 | Yamaha Corp | 半導体装置及びその製造方法 |
| US7728423B2 (en) | 2004-03-29 | 2010-06-01 | Yamaha Corporation | Semiconductor device having step-wise connection structures for thin film elements |
| US8008127B2 (en) | 2004-03-29 | 2011-08-30 | Yamaha Corporation | Method of fabricating an integrated circuit having a multi-layer structure with a seal ring |
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