JP3377375B2 - 自己整合メタラジ - Google Patents
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- 238000005272 metallurgy Methods 0.000 title description 2
- 239000000463 material Substances 0.000 claims description 109
- 238000000034 method Methods 0.000 claims description 108
- 238000001465 metallisation Methods 0.000 claims description 74
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 46
- 239000000758 substrate Substances 0.000 claims description 45
- 238000005530 etching Methods 0.000 claims description 44
- 229910052751 metal Inorganic materials 0.000 claims description 37
- 239000002184 metal Substances 0.000 claims description 37
- 239000004065 semiconductor Substances 0.000 claims description 30
- 238000000151 deposition Methods 0.000 claims description 28
- 235000012239 silicon dioxide Nutrition 0.000 claims description 23
- 239000000377 silicon dioxide Substances 0.000 claims description 23
- 229920002120 photoresistant polymer Polymers 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 claims description 15
- 230000009972 noncorrosive effect Effects 0.000 claims description 9
- 230000008569 process Effects 0.000 claims description 9
- 229920000052 poly(p-xylylene) Polymers 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 239000004642 Polyimide Substances 0.000 claims description 6
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 6
- 238000001020 plasma etching Methods 0.000 claims description 6
- 229920001721 polyimide Polymers 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims description 2
- 238000001459 lithography Methods 0.000 claims description 2
- 230000009977 dual effect Effects 0.000 description 14
- 230000007547 defect Effects 0.000 description 10
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 4
- 238000007521 mechanical polishing technique Methods 0.000 description 4
- 238000013508 migration Methods 0.000 description 4
- 230000005012 migration Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010561 standard procedure Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスの
製造方法に関し、さらに詳細には、多層半導体デバイス
内の高密度金属ラインの不整合および望ましくない重な
りによって生じるサブリソグラフィ金属コンタクト・ホ
ール欠陥を充填する方法に関する。また、この方法で
は、ラインとそれを通して下の金属被覆レベルに接触す
ることが望まれるコンタクト・ホールとが自己整合す
る。
製造方法に関し、さらに詳細には、多層半導体デバイス
内の高密度金属ラインの不整合および望ましくない重な
りによって生じるサブリソグラフィ金属コンタクト・ホ
ール欠陥を充填する方法に関する。また、この方法で
は、ラインとそれを通して下の金属被覆レベルに接触す
ることが望まれるコンタクト・ホールとが自己整合す
る。
【０００２】
【従来の技術】同じシリコン・ウエハ上に密接して配置
された集積回路を形成することは、そのような回路を導
電相互接続するための技術として周知である。従来の相
互接続技法では、パターン化したワイヤ・メタラジを使
用して所望の配線レベルを形成する。ＶＬＳＩデバイス
では、金属パターンを多層化し、絶縁材料の層で分離す
る。金属配線パターンの異なるレベル間の相互接続は、
コンタクト・ホール（またはビア）を絶縁材料の層中に
エッチングし、金属被覆で充填してスタッド・ビア接続
部を形成することによって行う。
された集積回路を形成することは、そのような回路を導
電相互接続するための技術として周知である。従来の相
互接続技法では、パターン化したワイヤ・メタラジを使
用して所望の配線レベルを形成する。ＶＬＳＩデバイス
では、金属パターンを多層化し、絶縁材料の層で分離す
る。金属配線パターンの異なるレベル間の相互接続は、
コンタクト・ホール（またはビア）を絶縁材料の層中に
エッチングし、金属被覆で充填してスタッド・ビア接続
部を形成することによって行う。
【０００３】本願と同じ譲受人に譲渡されたＣｈｏｗ他
の米国特許第４７８９６４８号に記載されているよう
に、パターン化した導線は、スタッド・ビア接続部と同
時に、多層ＶＬＳＩチップ内の絶縁層中に下地の金属被
覆まで形成できる。図１に、それに対する接触を行いた
いパターン化した金属被覆レベル２０上に第１の絶縁層
１５を付着した半導体構造１０を示す。後でスタッド・
ビア接続部を形成するのに使用するコンタクト・ホール
またはビア２５を、第１の絶縁層１５を覆うエッチング
停止材料やフォトレジストなどの第１のマスク層３０中
でのフォトリソグラフィによって画定する。第２の絶縁
層１１５を第１のマスク層３０上に付着し、その後フォ
トレジストやエッチング停止材料の第２のマスク層（図
示せず）を第２の絶縁層１１５上に付着する。第２の絶
縁層１１５をフォトリソグラフィによって第１のマスク
層３０までエッチングして、所望の配線ラインまたはグ
ルーブ４０および５０を、そのうちのいくつかが前に形
成したコンタクト・ホール２５と整合するように画定す
る。整合は、標準の整合手段によって行える。コンタク
ト・ホール２５が露出する所では、絶縁層１５の第１の
層内までエッチングが続行され、下地の基板金属被覆レ
ベル２０を露出させる。コンタクト・ホールが不要な所
では、第１のマスク層３０上のエッチング停止材、およ
び第２のマスク層（図示せず）上のエッチング停止材を
除去する。次いで、ライン４０および５０およびコンタ
クト・ホール２５を金属被覆で過大充填し、余分な金属
被覆をエッチング技法または化学機械研磨技法によって
除去する。それによって金属被覆ライン１４０およびス
タッド・ビア接続部１３０を有するデバイス１０が形成
される。上記に開示したエッチング／マスク・シーケン
スおよび後続の金属付着／平坦化技法は、一般に、１つ
のマスクを使用する場合はダマシン技法と呼ばれ、２つ
のマスクを使用する場合はデュアル・ダマシン技法と呼
ばれる。
の米国特許第４７８９６４８号に記載されているよう
に、パターン化した導線は、スタッド・ビア接続部と同
時に、多層ＶＬＳＩチップ内の絶縁層中に下地の金属被
覆まで形成できる。図１に、それに対する接触を行いた
いパターン化した金属被覆レベル２０上に第１の絶縁層
１５を付着した半導体構造１０を示す。後でスタッド・
ビア接続部を形成するのに使用するコンタクト・ホール
またはビア２５を、第１の絶縁層１５を覆うエッチング
停止材料やフォトレジストなどの第１のマスク層３０中
でのフォトリソグラフィによって画定する。第２の絶縁
層１１５を第１のマスク層３０上に付着し、その後フォ
トレジストやエッチング停止材料の第２のマスク層（図
示せず）を第２の絶縁層１１５上に付着する。第２の絶
縁層１１５をフォトリソグラフィによって第１のマスク
層３０までエッチングして、所望の配線ラインまたはグ
ルーブ４０および５０を、そのうちのいくつかが前に形
成したコンタクト・ホール２５と整合するように画定す
る。整合は、標準の整合手段によって行える。コンタク
ト・ホール２５が露出する所では、絶縁層１５の第１の
層内までエッチングが続行され、下地の基板金属被覆レ
ベル２０を露出させる。コンタクト・ホールが不要な所
では、第１のマスク層３０上のエッチング停止材、およ
び第２のマスク層（図示せず）上のエッチング停止材を
除去する。次いで、ライン４０および５０およびコンタ
クト・ホール２５を金属被覆で過大充填し、余分な金属
被覆をエッチング技法または化学機械研磨技法によって
除去する。それによって金属被覆ライン１４０およびス
タッド・ビア接続部１３０を有するデバイス１０が形成
される。上記に開示したエッチング／マスク・シーケン
スおよび後続の金属付着／平坦化技法は、一般に、１つ
のマスクを使用する場合はダマシン技法と呼ばれ、２つ
のマスクを使用する場合はデュアル・ダマシン技法と呼
ばれる。
【０００４】他のデュアル・ダマシン実施形態（図示せ
ず）では、第２の絶縁層１１５を第１のマスク層３０上
に付着しない。その代わりに、フォトレジストまたはエ
ッチング停止材料を含む第２のマスク層を第１のマスク
層３０上に直接配置する。コンタクト・ホールが露出し
ない所では、ライン４０および５０を、第２のマスク層
中、下地の第１のマスク層３０、および第１の絶縁層１
５中の真中までエッチングする。ライン４０が前にエッ
チングしたコンタクト開口と整合する所で、コンタクト
・ホール２５を第１の絶縁層１５中で画定する。次い
で、両方のマスクを除去し、プロセスを続行して上述の
ようにラインおよびコンタクト・ホール内に金属を付着
する。
ず）では、第２の絶縁層１１５を第１のマスク層３０上
に付着しない。その代わりに、フォトレジストまたはエ
ッチング停止材料を含む第２のマスク層を第１のマスク
層３０上に直接配置する。コンタクト・ホールが露出し
ない所では、ライン４０および５０を、第２のマスク層
中、下地の第１のマスク層３０、および第１の絶縁層１
５中の真中までエッチングする。ライン４０が前にエッ
チングしたコンタクト開口と整合する所で、コンタクト
・ホール２５を第１の絶縁層１５中で画定する。次い
で、両方のマスクを除去し、プロセスを続行して上述の
ようにラインおよびコンタクト・ホール内に金属を付着
する。
【０００５】各レベルが様々な導電要素を含む多層デバ
イスでは、レベル間の偶然の接触が、半導体デバイスの
電気的短絡および故障をもたらす恐れがある。例えば、
所与のデバイスでは、底部レベルの導電金属被覆要素の
いくつかは、すぐ上のレベルの導電金属被覆要素に接触
するように設計されており、他のレベルの導電金属被覆
要素は、別の機能を果たし、それらのすぐ上にある上部
レベル要素から分離したままにする必要がある。
イスでは、レベル間の偶然の接触が、半導体デバイスの
電気的短絡および故障をもたらす恐れがある。例えば、
所与のデバイスでは、底部レベルの導電金属被覆要素の
いくつかは、すぐ上のレベルの導電金属被覆要素に接触
するように設計されており、他のレベルの導電金属被覆
要素は、別の機能を果たし、それらのすぐ上にある上部
レベル要素から分離したままにする必要がある。
【０００６】以下で使用する「ライン・イメージ」とい
う用語は、特に本願に記載のデュアル・ダマシン構造で
は、第１のマスク層３０を通して第１の絶縁層１５内へ
移行する前の、第１のマスク層３０の上にある第２のマ
スク層内に画定された開口４０および５０を指す。「ラ
イン」または「グルーブ」は、第１のマスク層３０を通
して第１の絶縁層１５内へエッチングし、その後金属で
充填して金属被覆ラインまたは導電金属被覆要素を形成
するライン・イメージ５０の下にある開口を指す。「コ
ンタクト開口」という用語は、最初に第１のマスク層３
０内にエッチングし、その後ライン・イメージの形成前
に第２のマスク層で充填される開口を指す。「コンタク
ト・ホール・イメージ」または「ビア・イメージ」とい
う用語は、ライン・イメージがコンタクト開口と重なる
またはそれと整合する個所に画定された開口を指す。
「コンタクト・ホール」という用語は、ライン・イメー
ジとコンタクト開口の重なりの下にあり、第１の絶縁層
１５を通して基板金属被覆２０まで移行した開口を指
す。次いで、コンタクト・ホールを金属で充填し、平坦
化してスタッド・ビア接続部を形成する。「スペース」
は、隣接する金属ラインまたはライン・イメージを横方
向に分離する材料である。
う用語は、特に本願に記載のデュアル・ダマシン構造で
は、第１のマスク層３０を通して第１の絶縁層１５内へ
移行する前の、第１のマスク層３０の上にある第２のマ
スク層内に画定された開口４０および５０を指す。「ラ
イン」または「グルーブ」は、第１のマスク層３０を通
して第１の絶縁層１５内へエッチングし、その後金属で
充填して金属被覆ラインまたは導電金属被覆要素を形成
するライン・イメージ５０の下にある開口を指す。「コ
ンタクト開口」という用語は、最初に第１のマスク層３
０内にエッチングし、その後ライン・イメージの形成前
に第２のマスク層で充填される開口を指す。「コンタク
ト・ホール・イメージ」または「ビア・イメージ」とい
う用語は、ライン・イメージがコンタクト開口と重なる
またはそれと整合する個所に画定された開口を指す。
「コンタクト・ホール」という用語は、ライン・イメー
ジとコンタクト開口の重なりの下にあり、第１の絶縁層
１５を通して基板金属被覆２０まで移行した開口を指
す。次いで、コンタクト・ホールを金属で充填し、平坦
化してスタッド・ビア接続部を形成する。「スペース」
は、隣接する金属ラインまたはライン・イメージを横方
向に分離する材料である。
【０００７】図２は、５つの異なる場合について、そこ
でライン・イメージがフォトリソグラフィによって画定
されかつイメージ・サイズが最小Ｍとなるライン・イメ
ージとスペースとライン・イメージとの組合せを有する
デュアル・ダマシン構造を示す上面図である。セクショ
ンＡに示される第１の場合では、ライン・イメージ４０
は、下地のコンタクト開口１００ａに完全に整合してお
り、最終コンタクト・ホール・イメージ・サイズ６０ａ
の寸法はＭ×Ｍである。しかしながら、一般に、ライン
・イメージ４０とコンタクト開口１００ａの両方を生成
する際に生じるウエハ両端間のΔのバイアスおよび公差
のために、完全な整合は達成されない。セクションＢ
は、最終コンタクト・ホール・イメージ６０ｂに示され
るように、ライン・イメージ４０のコンタクト開口１０
０ｂ上への重なりが最小イメージ・サイズの１／２、す
なわちＭ／２である最悪の場合の整合を示す。例えば、
１μ×１μのコンタクト開口１００ｂでは、ウエハ全体
の両端間に最悪の場合約１／２μの重なりが生じること
になる。セクションＢの最悪の場合の整合は、線Ｂ−Ｂ
に沿った標準のデュアル・ダマシン多重レジスト構造１
０の断面図を示す図３に詳細に示されている。コンタク
ト・ホール１００ｂを画定するのに使用する第１のレジ
スト３０が、ライン・イメージ４０および５０の画定に
使用する第２のレジスト３５の下にある。図のように、
レジスト・イメージの不整合により、コンタクト・ホー
ル・イメージ６０ｂの最終サイズがＭからＭ／２に減少
する。
でライン・イメージがフォトリソグラフィによって画定
されかつイメージ・サイズが最小Ｍとなるライン・イメ
ージとスペースとライン・イメージとの組合せを有する
デュアル・ダマシン構造を示す上面図である。セクショ
ンＡに示される第１の場合では、ライン・イメージ４０
は、下地のコンタクト開口１００ａに完全に整合してお
り、最終コンタクト・ホール・イメージ・サイズ６０ａ
の寸法はＭ×Ｍである。しかしながら、一般に、ライン
・イメージ４０とコンタクト開口１００ａの両方を生成
する際に生じるウエハ両端間のΔのバイアスおよび公差
のために、完全な整合は達成されない。セクションＢ
は、最終コンタクト・ホール・イメージ６０ｂに示され
るように、ライン・イメージ４０のコンタクト開口１０
０ｂ上への重なりが最小イメージ・サイズの１／２、す
なわちＭ／２である最悪の場合の整合を示す。例えば、
１μ×１μのコンタクト開口１００ｂでは、ウエハ全体
の両端間に最悪の場合約１／２μの重なりが生じること
になる。セクションＢの最悪の場合の整合は、線Ｂ−Ｂ
に沿った標準のデュアル・ダマシン多重レジスト構造１
０の断面図を示す図３に詳細に示されている。コンタク
ト・ホール１００ｂを画定するのに使用する第１のレジ
スト３０が、ライン・イメージ４０および５０の画定に
使用する第２のレジスト３５の下にある。図のように、
レジスト・イメージの不整合により、コンタクト・ホー
ル・イメージ６０ｂの最終サイズがＭからＭ／２に減少
する。
【０００８】上述の問題を回避するため、かつコンタク
ト・ホール・サイズが最大となるように、第１のレジス
ト３０内のコンタクト開口１００を最初にＸ軸に沿って
両方向に最大約Ｍ／２まで大きく作成して、２Ｍ×Ｍの
寸法を有するコンタクト開口１００を形成する。コンタ
クト開口１００ｃがライン・イメージ４０と完全に整合
する場合、図２のセクションＣに示す上面図が得られ
る。しかしながら、セクションＤに示されるように、重
なりがＭ／２になる最悪の場合の不整合では、２Ｍのコ
ンタクト開口１００ｄは、隣接するスペース８０に重な
るだけである。したがって、ライン・イメージ４０とコ
ンタクト開口１００ｄの間に寸法Ｍの最大重なりが達成
され、コンタクト・ホール・イメージ６０ｄの最終サイ
ズはＭ×Ｍとなる。
ト・ホール・サイズが最大となるように、第１のレジス
ト３０内のコンタクト開口１００を最初にＸ軸に沿って
両方向に最大約Ｍ／２まで大きく作成して、２Ｍ×Ｍの
寸法を有するコンタクト開口１００を形成する。コンタ
クト開口１００ｃがライン・イメージ４０と完全に整合
する場合、図２のセクションＣに示す上面図が得られ
る。しかしながら、セクションＤに示されるように、重
なりがＭ／２になる最悪の場合の不整合では、２Ｍのコ
ンタクト開口１００ｄは、隣接するスペース８０に重な
るだけである。したがって、ライン・イメージ４０とコ
ンタクト開口１００ｄの間に寸法Ｍの最大重なりが達成
され、コンタクト・ホール・イメージ６０ｄの最終サイ
ズはＭ×Ｍとなる。
【０００９】しかしながら、実際には、ウエハ両端間の
バイアスおよび公差のために、ウエハ内に形成されるコ
ンタクト・ホール・イメージおよびライン・イメージに
サイズのバラツキが生じる。バイアスΔのためにライン
・イメージ４０のサイズかまたはコンタクト・ホール・
イメージ６０のサイズが最小イメージ・サイズＭよりも
大きくなった場合、望ましくない重なりが生じ、したが
ってコンタクト・ホール・イメージ７０が後で下地の絶
縁層へ移行した場合に、下地の基板金属被覆との望まし
くない接触が生じる。これを図２のセクションＥに示
し、コンタクト・ホール・イメージ６０ｅおよび７０に
よって図示する。例えば、０．１μのバイアス（Δ）の
ために、１μ×１００μの寸法を有するライン・イメー
ジ４０および５０の幅にバラツキが生じた場合（ただ
し、Ｍ＝１μ）、ラインの幅は、ウエハのいくつかの位
置では１．１μとなり、他の位置では０．９μとなる。
２Ｍ×Ｍの寸法を有する下地のコンタクト開口１００ｅ
が１．１μの幅を有するライン・イメージ４０と整合し
ていない場合、最悪の場合Ｍ／２の重なりが生じ、した
がってコンタクト開口１００ｅも、基板金属被覆に接触
することが望ましくない小さいサブリソグラフィ・ライ
ン・イメージ領域７０の下にくる。したがって、コンタ
クト・ホール・イメージ７０が絶縁層内へ移行し、金属
で充填された場合、下地の基板金属被覆との望ましくな
い接触が生じる。本願で使用している「サブリソグラフ
ィ」という用語は、標準のフォトリソグラフィ・パター
ニング技法を使用して形成した開口よりもはるかに小さ
く、一般に約５％またはそれ以下であるが１０％にもな
る開口を指す。
バイアスおよび公差のために、ウエハ内に形成されるコ
ンタクト・ホール・イメージおよびライン・イメージに
サイズのバラツキが生じる。バイアスΔのためにライン
・イメージ４０のサイズかまたはコンタクト・ホール・
イメージ６０のサイズが最小イメージ・サイズＭよりも
大きくなった場合、望ましくない重なりが生じ、したが
ってコンタクト・ホール・イメージ７０が後で下地の絶
縁層へ移行した場合に、下地の基板金属被覆との望まし
くない接触が生じる。これを図２のセクションＥに示
し、コンタクト・ホール・イメージ６０ｅおよび７０に
よって図示する。例えば、０．１μのバイアス（Δ）の
ために、１μ×１００μの寸法を有するライン・イメー
ジ４０および５０の幅にバラツキが生じた場合（ただ
し、Ｍ＝１μ）、ラインの幅は、ウエハのいくつかの位
置では１．１μとなり、他の位置では０．９μとなる。
２Ｍ×Ｍの寸法を有する下地のコンタクト開口１００ｅ
が１．１μの幅を有するライン・イメージ４０と整合し
ていない場合、最悪の場合Ｍ／２の重なりが生じ、した
がってコンタクト開口１００ｅも、基板金属被覆に接触
することが望ましくない小さいサブリソグラフィ・ライ
ン・イメージ領域７０の下にくる。したがって、コンタ
クト・ホール・イメージ７０が絶縁層内へ移行し、金属
で充填された場合、下地の基板金属被覆との望ましくな
い接触が生じる。本願で使用している「サブリソグラフ
ィ」という用語は、標準のフォトリソグラフィ・パター
ニング技法を使用して形成した開口よりもはるかに小さ
く、一般に約５％またはそれ以下であるが１０％にもな
る開口を指す。
【００１０】
【発明が解決しようとする課題】上述の望ましくないサ
ブリソグラフィ・コンタクトを図４に詳細に示す。図４
は、図２のセクションＥの線Ｅ−Ｅに沿った断面を示す
標準のデュアル・ダマシン構造１０である。コンタクト
開口１００ｅは２Ｍの幅を有する。公差要因およびバイ
アス要因のために、ライン・イメージ５０とコンタクト
開口１００ｅの間に望ましくない重なり７０が生じる。
上述のように、その後サブリソグラフィ・コンタクト・
ホール・イメージ７０が基板内で下地の絶縁層１５中に
デバイス金属被覆まで移行すると、所望の接触点にコン
タクト・ホールが生じるだけでなく、（望ましくない重
なりまたはコンタクト・ホール・イメージ７０の領域内
に）基板金属被覆に接触することが望ましくない本願で
サブリソグラフィと呼ぶ非常に小さいコンタクト・ホー
ルも生じる。したがって、得られたコンタクト・ホール
を金属で充填した場合、回路の短絡や故障が発生する。
したがって、望ましくないサブリソグラフィ・コンタク
ト・ホール・イメージ７０または金属付着の前に絶縁層
１５中へ移行するサブリソグラフィ・コンタクト・ホー
ルを充填する方法が必要である。
ブリソグラフィ・コンタクトを図４に詳細に示す。図４
は、図２のセクションＥの線Ｅ−Ｅに沿った断面を示す
標準のデュアル・ダマシン構造１０である。コンタクト
開口１００ｅは２Ｍの幅を有する。公差要因およびバイ
アス要因のために、ライン・イメージ５０とコンタクト
開口１００ｅの間に望ましくない重なり７０が生じる。
上述のように、その後サブリソグラフィ・コンタクト・
ホール・イメージ７０が基板内で下地の絶縁層１５中に
デバイス金属被覆まで移行すると、所望の接触点にコン
タクト・ホールが生じるだけでなく、（望ましくない重
なりまたはコンタクト・ホール・イメージ７０の領域内
に）基板金属被覆に接触することが望ましくない本願で
サブリソグラフィと呼ぶ非常に小さいコンタクト・ホー
ルも生じる。したがって、得られたコンタクト・ホール
を金属で充填した場合、回路の短絡や故障が発生する。
したがって、望ましくないサブリソグラフィ・コンタク
ト・ホール・イメージ７０または金属付着の前に絶縁層
１５中へ移行するサブリソグラフィ・コンタクト・ホー
ルを充填する方法が必要である。
【００１１】金属被覆レベルの上にある絶縁層内のサブ
リソグラフィ表面欠陥を除去する従来の方法は、第１の
絶縁層の上に第２の絶縁膜を付着して欠陥を充填し、そ
の後化学機械研磨によって表面を平坦化するステップを
含む。しかしながら、望ましくないサブリソグラフィ表
面欠陥の他に、第１の絶縁層中にエッチングされたコン
タクト・ホールが下地の金属被覆まで露出する必要があ
る場合、所望のコンタクト・ホールも第２の絶縁膜材料
で充填されてしまうので、上述の方法は有効でない。
リソグラフィ表面欠陥を除去する従来の方法は、第１の
絶縁層の上に第２の絶縁膜を付着して欠陥を充填し、そ
の後化学機械研磨によって表面を平坦化するステップを
含む。しかしながら、望ましくないサブリソグラフィ表
面欠陥の他に、第１の絶縁層中にエッチングされたコン
タクト・ホールが下地の金属被覆まで露出する必要があ
る場合、所望のコンタクト・ホールも第２の絶縁膜材料
で充填されてしまうので、上述の方法は有効でない。
【００１２】Ｃｒｏｎｉｎ他の米国特許第５１１８３８
２号は、絶縁層中にエッチングされたコンタクト・ホー
ルの望ましくないアンダーカットを充填する方法を開示
している。化学的気相付着技法を使用して、アンダーカ
ットを二酸化シリコンまたは窒化シリコンの層で充填す
る。付着した充填材料は、コンタクト・ホールによって
露出した下地の基板表面、コンタクト・ホールがその中
にエッチングされた絶縁層の上面、コンタクト・ホール
の側壁、およびアンダーカットを含むすべての面を共形
的に覆う。スパッタ・エッチングの後、非方向性反応性
イオン・プラズマ・エッチングを使用して覆われたすべ
ての面から充填材料を除去すると、同時にアンダーカッ
トが充填される。コンタクト・ホールの側壁および基板
表面から充填材料が除去されるので、コンタクト・ホー
ルを通して基板金属被覆に接触する可能性がまだある。
したがって、コンタクト・ホールが望ましくないサブリ
ソグラフィ・コンタクト・ホールである場合、この方法
は、より大きい所望のコンタクト・ホールを再露出させ
るだけでなく、望ましくないサブリソグラフィ・コンタ
クト・ホールをも下地の金属被覆まで再露出させるので
効果的でない。
２号は、絶縁層中にエッチングされたコンタクト・ホー
ルの望ましくないアンダーカットを充填する方法を開示
している。化学的気相付着技法を使用して、アンダーカ
ットを二酸化シリコンまたは窒化シリコンの層で充填す
る。付着した充填材料は、コンタクト・ホールによって
露出した下地の基板表面、コンタクト・ホールがその中
にエッチングされた絶縁層の上面、コンタクト・ホール
の側壁、およびアンダーカットを含むすべての面を共形
的に覆う。スパッタ・エッチングの後、非方向性反応性
イオン・プラズマ・エッチングを使用して覆われたすべ
ての面から充填材料を除去すると、同時にアンダーカッ
トが充填される。コンタクト・ホールの側壁および基板
表面から充填材料が除去されるので、コンタクト・ホー
ルを通して基板金属被覆に接触する可能性がまだある。
したがって、コンタクト・ホールが望ましくないサブリ
ソグラフィ・コンタクト・ホールである場合、この方法
は、より大きい所望のコンタクト・ホールを再露出させ
るだけでなく、望ましくないサブリソグラフィ・コンタ
クト・ホールをも下地の金属被覆まで再露出させるので
効果的でない。
【００１３】したがって、デュアル・ダマシン・シーケ
ンス中に絶縁層内に形成される望ましくないサブリソグ
ラフィ・コンタクト・ホール欠陥を充填する実際的な方
法が必要である。あるいは、エッチングの前にイメージ
を充填することによって、そのようなサブリソグラフィ
・コンタクト・ホールが絶縁層内へ移行するのを防ぐ方
法が必要である。また、絶縁層の上にある単一のマスク
層のリソグラフィまたは付着の際に形成されるサブリソ
グラフィ開口を充填する方法も必要である。そのような
方法では、絶縁層内のサブリソグラフィ・コンタクト・
ホールから形成されるスタッド・ビア接続部がなくなる
ので、金属被覆レベル間の望ましくない接触の量が減少
する。この方法では、後続の金属付着のために、開口が
必要な所でコンタクト・ホールを露出させる必要があ
る。さらに、ラインが所望のコンタクト・ホールと自己
整合する必要がある。最後に、この方法は、効率的で、
費用がかからず、複数のプロセス・ステップを追加せず
に容易に実施できるものでなければならない。
ンス中に絶縁層内に形成される望ましくないサブリソグ
ラフィ・コンタクト・ホール欠陥を充填する実際的な方
法が必要である。あるいは、エッチングの前にイメージ
を充填することによって、そのようなサブリソグラフィ
・コンタクト・ホールが絶縁層内へ移行するのを防ぐ方
法が必要である。また、絶縁層の上にある単一のマスク
層のリソグラフィまたは付着の際に形成されるサブリソ
グラフィ開口を充填する方法も必要である。そのような
方法では、絶縁層内のサブリソグラフィ・コンタクト・
ホールから形成されるスタッド・ビア接続部がなくなる
ので、金属被覆レベル間の望ましくない接触の量が減少
する。この方法では、後続の金属付着のために、開口が
必要な所でコンタクト・ホールを露出させる必要があ
る。さらに、ラインが所望のコンタクト・ホールと自己
整合する必要がある。最後に、この方法は、効率的で、
費用がかからず、複数のプロセス・ステップを追加せず
に容易に実施できるものでなければならない。
【００１４】
【課題を解決するための手段】要約すると、本発明の一
態様では、エッチングしたライン・イメージとコンタク
ト開口の間の不整合および望ましくない重なりによって
フォトリソグラフィの際に生じる望ましくないサブリソ
グラフィ・コンタクト・ホール・イメージを充填する方
法が提供される。この方法は、
態様では、エッチングしたライン・イメージとコンタク
ト開口の間の不整合および望ましくない重なりによって
フォトリソグラフィの際に生じる望ましくないサブリソ
グラフィ・コンタクト・ホール・イメージを充填する方
法が提供される。この方法は、
【００１５】（ａ）１）その中に金属被覆を有する基板
上に配置された絶縁層の上にあって、その中にコンタク
ト開口が形成された第１のマスク層の上にある、第２の
マスク層上と、２）前記第２のマスク層内に形成され、
最小寸法Ｍを有し、前記コンタクト開口に重なって前記
望ましくないサブリソグラフィ・コンタクト・ホール・
イメージを生成する、第１のライン・イメージ内とに共
形犠牲材料膜を付着し、前記犠牲材料で前記望ましくな
いサブリソグラフィ・コンタクト・ホール・イメージを
充填するステップと、
上に配置された絶縁層の上にあって、その中にコンタク
ト開口が形成された第１のマスク層の上にある、第２の
マスク層上と、２）前記第２のマスク層内に形成され、
最小寸法Ｍを有し、前記コンタクト開口に重なって前記
望ましくないサブリソグラフィ・コンタクト・ホール・
イメージを生成する、第１のライン・イメージ内とに共
形犠牲材料膜を付着し、前記犠牲材料で前記望ましくな
いサブリソグラフィ・コンタクト・ホール・イメージを
充填するステップと、
【００１６】（ｂ）前記望ましくないサブリソグラフィ
・コンタクト・ホール・イメージ内にだけ前記犠牲材料
が残るように、前記共形犠牲材料膜を等方性エッチング
するステップとを含む。
・コンタクト・ホール・イメージ内にだけ前記犠牲材料
が残るように、前記共形犠牲材料膜を等方性エッチング
するステップとを含む。
【００１７】一般に、望ましくないサブリソグラフィ・
コンタクト・ホール・イメージは、最大値で約０．０５
Ｍの寸法を有する。コンタクト開口は、ライン・イメー
ジとのＭ／２の不整合の後に約Ｍ×Ｍの最終コンタクト
領域を有するコンタクト・ホールが生成されるように、
約２Ｍの幅を有する。マスクは、フォトレジストか、ま
たは窒化シリコンや酸化アルミニウムなどの非腐食性材
料でよく、または一方のマスクをフォトレジストにし、
他方のフォトレジストを非腐食性材料にしてもよい。
コンタクト・ホール・イメージは、最大値で約０．０５
Ｍの寸法を有する。コンタクト開口は、ライン・イメー
ジとのＭ／２の不整合の後に約Ｍ×Ｍの最終コンタクト
領域を有するコンタクト・ホールが生成されるように、
約２Ｍの幅を有する。マスクは、フォトレジストか、ま
たは窒化シリコンや酸化アルミニウムなどの非腐食性材
料でよく、または一方のマスクをフォトレジストにし、
他方のフォトレジストを非腐食性材料にしてもよい。
【００１８】共形犠牲材料膜を形成するのに使用する犠
牲材料は、パリレン、フォトレジスト、またはポリイミ
ドなどの絶縁材である。この犠牲材料を付着して、約
０．０２５Ｍ以上の厚さ、または望ましくないサブリソ
グラフィ・コンタクト・ホール・イメージの幅の約１／
２ほどの厚さを有する共形膜を形成する。酸素プラズマ
・エッチングなどの等方性エッチング技法を使用して、
望ましくないサブリソグラフィ・コンタクト・ホール・
イメージを除くすべての面から共形犠牲材料膜を除去す
る。
牲材料は、パリレン、フォトレジスト、またはポリイミ
ドなどの絶縁材である。この犠牲材料を付着して、約
０．０２５Ｍ以上の厚さ、または望ましくないサブリソ
グラフィ・コンタクト・ホール・イメージの幅の約１／
２ほどの厚さを有する共形膜を形成する。酸素プラズマ
・エッチングなどの等方性エッチング技法を使用して、
望ましくないサブリソグラフィ・コンタクト・ホール・
イメージを除くすべての面から共形犠牲材料膜を除去す
る。
【００１９】共形犠牲材料膜は、上述の第１のライン・
イメージに隣接する第２のライン・イメージ内に同時に
付着する。第２のマスク層は、第２のライン・イメージ
を第１のライン・イメージから横方向に距離Ｎだけ分離
する。ただし、ＮはＭ以下である。また、第２のライン
・イメージは、コンタクト開口に重なってＭに等しい最
小寸法を有する所望のコンタクト・ホール・イメージを
生成する。
イメージに隣接する第２のライン・イメージ内に同時に
付着する。第２のマスク層は、第２のライン・イメージ
を第１のライン・イメージから横方向に距離Ｎだけ分離
する。ただし、ＮはＭ以下である。また、第２のライン
・イメージは、コンタクト開口に重なってＭに等しい最
小寸法を有する所望のコンタクト・ホール・イメージを
生成する。
【００２０】他の態様では、本発明は、所望のコンタク
ト・ホール・イメージを形成し、半導体構造の製造時に
望ましくないサブリソグラフィ・コンタクト・ホール・
イメージを充填する方法を提供する。この方法は、
ト・ホール・イメージを形成し、半導体構造の製造時に
望ましくないサブリソグラフィ・コンタクト・ホール・
イメージを充填する方法を提供する。この方法は、
【００２１】（ａ）その中に金属被覆を有する基板上に
配置された絶縁層の上にある第１のマスク層内にコンタ
クト開口を形成するステップと、
配置された絶縁層の上にある第１のマスク層内にコンタ
クト開口を形成するステップと、
【００２２】（ｂ）前記第１のマスク層上および前記コ
ンタクト開口内に第２のマスク層を付着するステップ
と、
ンタクト開口内に第２のマスク層を付着するステップ
と、
【００２３】（ｃ）隣接する少なくとも２つのライン・
イメージのそれぞれが、最小寸法Ｍを有し、Ｍ以下の距
離Ｎだけ横方向に分離され、前記隣接する少なくとも２
つのライン・イメージのうちの一方が、前記コンタクト
開口に重なって最小寸法Ｍを有する所望のコンタクト・
ホール・イメージを生成し、隣接する少なくとも２つの
ライン・イメージのうちの第２のライン・イメージが前
記コンタクト開口に重なって望ましくないサブリソグラ
フィ・コンタクト・ホール・イメージを生成するよう
に、前記第１のマスク層の上にある第２のマスク層内に
隣接する少なくとも２つのライン・イメージを形成する
ステップと、
イメージのそれぞれが、最小寸法Ｍを有し、Ｍ以下の距
離Ｎだけ横方向に分離され、前記隣接する少なくとも２
つのライン・イメージのうちの一方が、前記コンタクト
開口に重なって最小寸法Ｍを有する所望のコンタクト・
ホール・イメージを生成し、隣接する少なくとも２つの
ライン・イメージのうちの第２のライン・イメージが前
記コンタクト開口に重なって望ましくないサブリソグラ
フィ・コンタクト・ホール・イメージを生成するよう
に、前記第１のマスク層の上にある第２のマスク層内に
隣接する少なくとも２つのライン・イメージを形成する
ステップと、
【００２４】（ｄ）前記第２のマスク層上および前記隣
接する少なくとも２つのライン・イメージの各ライン・
イメージ内に共形犠牲材料膜を付着し、前記犠牲材料で
前記望ましくないサブリソグラフィ・コンタクト・ホー
ル・イメージを充填するステップと、
接する少なくとも２つのライン・イメージの各ライン・
イメージ内に共形犠牲材料膜を付着し、前記犠牲材料で
前記望ましくないサブリソグラフィ・コンタクト・ホー
ル・イメージを充填するステップと、
【００２５】（ｅ）前記犠牲材料が前記望ましくないサ
ブリソグラフィ・コンタクト・ホール・イメージ内にだ
け残るように、前記共形犠牲材料膜を等方性エッチング
するステップとを含む。
ブリソグラフィ・コンタクト・ホール・イメージ内にだ
け残るように、前記共形犠牲材料膜を等方性エッチング
するステップとを含む。
【００２６】望ましくないサブリソグラフィ・コンタク
ト・ホール・イメージは、一般に、最大値で約０．０５
Ｍの寸法を有する。コンタクト開口は、一般に、約Ｍ×
Ｍの最終コンタクト・ホール・イメージ領域が得られる
ように約２Ｍの幅を有する。
ト・ホール・イメージは、一般に、最大値で約０．０５
Ｍの寸法を有する。コンタクト開口は、一般に、約Ｍ×
Ｍの最終コンタクト・ホール・イメージ領域が得られる
ように約２Ｍの幅を有する。
【００２７】他の態様では、本発明は、半導体構造の製
造する方法を提供する。共形犠牲材料膜を付着し、等方
的にエッチングして、上述のように前記望ましくないサ
ブリソグラフィ・コンタクト・ホール・イメージを充填
した後、所望のコンタクト・ホール・イメージの下にあ
る絶縁層を下地の基板までエッチングしてコンタクト・
ホールを形成する。さらに、両方のライン・イメージの
下にある残りの第１のマスク層を絶縁層中の真中までエ
ッチングして、第１のグルーブと第２のグルーブを形成
できる。両方のマスクを除去し、望ましくないサブリソ
グラフィ・コンタクト・ホール・イメージを充填する共
形犠牲材料を第１のマスク層とともに除去する。絶縁層
上およびコンタクト・ホールおよびグルーブ内に金属を
付着して、スタッド・ビア接続部および第１の金属被覆
ラインおよび第２の金属被覆ラインを形成する。余分な
金属を除去し、スタッド・ビア接続部および金属被覆ラ
インを、一般に化学機械研磨技法によって平坦化する。
造する方法を提供する。共形犠牲材料膜を付着し、等方
的にエッチングして、上述のように前記望ましくないサ
ブリソグラフィ・コンタクト・ホール・イメージを充填
した後、所望のコンタクト・ホール・イメージの下にあ
る絶縁層を下地の基板までエッチングしてコンタクト・
ホールを形成する。さらに、両方のライン・イメージの
下にある残りの第１のマスク層を絶縁層中の真中までエ
ッチングして、第１のグルーブと第２のグルーブを形成
できる。両方のマスクを除去し、望ましくないサブリソ
グラフィ・コンタクト・ホール・イメージを充填する共
形犠牲材料を第１のマスク層とともに除去する。絶縁層
上およびコンタクト・ホールおよびグルーブ内に金属を
付着して、スタッド・ビア接続部および第１の金属被覆
ラインおよび第２の金属被覆ラインを形成する。余分な
金属を除去し、スタッド・ビア接続部および金属被覆ラ
インを、一般に化学機械研磨技法によって平坦化する。
【００２８】第４の態様では、本発明は、下地の絶縁層
中に基板金属被覆までエッチングしたサブリソグラフィ
・コンタクト・ホールを充填する方法を提供する。二酸
化シリコン、ホウ素でドープした二酸化シリコン、また
はリンでドープした二酸化シリコンなど、好ましくは酸
化物から構成される共形犠牲材料膜を、絶縁層上および
サブリソグラフィ・コンタクト・ホール内に付着する。
等方性エッチングにより、絶縁層および他のすべての面
から犠牲材料を除去する。ただし、サブリソグラフィ・
コンタクト・ホール内の犠牲材料は残る。一般に最大値
で約０．０５Ｍの寸法を有する望ましくないサブリソグ
ラフィ・コンタクト・ホールは、
中に基板金属被覆までエッチングしたサブリソグラフィ
・コンタクト・ホールを充填する方法を提供する。二酸
化シリコン、ホウ素でドープした二酸化シリコン、また
はリンでドープした二酸化シリコンなど、好ましくは酸
化物から構成される共形犠牲材料膜を、絶縁層上および
サブリソグラフィ・コンタクト・ホール内に付着する。
等方性エッチングにより、絶縁層および他のすべての面
から犠牲材料を除去する。ただし、サブリソグラフィ・
コンタクト・ホール内の犠牲材料は残る。一般に最大値
で約０．０５Ｍの寸法を有する望ましくないサブリソグ
ラフィ・コンタクト・ホールは、
【００２９】（ａ）その中に金属被覆を有する基板上に
配置された絶縁層の上にある第１のマスク層内にコンタ
クト開口を形成するステップと、
配置された絶縁層の上にある第１のマスク層内にコンタ
クト開口を形成するステップと、
【００３０】（ｂ）前記第１のマスク層上および前記コ
ンタクト開口内に第２のマスク層を付着するステップ
と、
ンタクト開口内に第２のマスク層を付着するステップ
と、
【００３１】（ｃ）最小寸法Ｍを有し、前記コンタクト
開口に重なって前記望ましくないサブリソグラフィ・コ
ンタクト・ホール・イメージを生成する第１のライン・
イメージを前記第２のマスク層内に形成するステップ
と、
開口に重なって前記望ましくないサブリソグラフィ・コ
ンタクト・ホール・イメージを生成する第１のライン・
イメージを前記第２のマスク層内に形成するステップ
と、
【００３２】（ｄ）前記望ましくないサブリソグラフィ
・コンタクト・ホール・イメージの下にある前記絶縁層
を前記基板金属被覆までエッチングして望ましくないサ
ブリソグラフィ・コンタクト・ホールを形成するステッ
プと、
・コンタクト・ホール・イメージの下にある前記絶縁層
を前記基板金属被覆までエッチングして望ましくないサ
ブリソグラフィ・コンタクト・ホールを形成するステッ
プと、
【００３３】（ｅ）前記絶縁層の上にある前記第１のマ
スクおよび第２のマスクを除去するステップとによって
生成される。
スクおよび第２のマスクを除去するステップとによって
生成される。
【００３４】他の態様では、本発明は、その中に金属被
覆を有する半導体基板上に配置された絶縁層の上にある
単一のマスク層内に形成されたサブリソグラフィ開口を
充填する方法を提供する。単一のマスク層上およびまし
くないサブリソグラフィ開口内に共形犠牲材料膜を付着
し、前記望ましくないサブリソグラフィ開口を充填す
る。等方性エッチングにより、単一のマスク層および他
のすべての平坦面から犠牲材料を除去する。ただし、望
ましくないサブリソグラフィ開口内の犠牲材料は残る。
覆を有する半導体基板上に配置された絶縁層の上にある
単一のマスク層内に形成されたサブリソグラフィ開口を
充填する方法を提供する。単一のマスク層上およびまし
くないサブリソグラフィ開口内に共形犠牲材料膜を付着
し、前記望ましくないサブリソグラフィ開口を充填す
る。等方性エッチングにより、単一のマスク層および他
のすべての平坦面から犠牲材料を除去する。ただし、望
ましくないサブリソグラフィ開口内の犠牲材料は残る。
【００３５】本発明は、フォトリソグラフィの際に生じ
るライン・イメージとコンタクト・ホールとの不整合お
よび望ましくない重なりによって生じる望ましくないサ
ブリソグラフィ・コンタクト・ホール・イメージを充填
する方法の必要を満足する。この方法は、望ましくない
サブリソグラフィ・コンタクト・ホール・イメージが下
地の絶縁層内へ移行する前、またはコンタクト・ホール
をエッチングした後で実施できるので柔軟性がある。さ
らに、本発明の方法では、所望のコンタクト・ホール・
イメージ上に形成されたライン・イメージが自己整合し
て、Ｍ×Ｍの最終コンタクト領域を有するコンタクト・
ホールが得られる。したがって、それを介して下地の基
板金属被覆と接触させたいスタッド・ビア接続部をコン
タクト・ホール内に形成することが可能である。また、
この方法では、絶縁層の下にある単一のマスク層のフォ
トリソグラフィまたは付着の際に生じる望ましくないサ
ブリソグラフィ開口または欠陥の移行が回避される。
るライン・イメージとコンタクト・ホールとの不整合お
よび望ましくない重なりによって生じる望ましくないサ
ブリソグラフィ・コンタクト・ホール・イメージを充填
する方法の必要を満足する。この方法は、望ましくない
サブリソグラフィ・コンタクト・ホール・イメージが下
地の絶縁層内へ移行する前、またはコンタクト・ホール
をエッチングした後で実施できるので柔軟性がある。さ
らに、本発明の方法では、所望のコンタクト・ホール・
イメージ上に形成されたライン・イメージが自己整合し
て、Ｍ×Ｍの最終コンタクト領域を有するコンタクト・
ホールが得られる。したがって、それを介して下地の基
板金属被覆と接触させたいスタッド・ビア接続部をコン
タクト・ホール内に形成することが可能である。また、
この方法では、絶縁層の下にある単一のマスク層のフォ
トリソグラフィまたは付着の際に生じる望ましくないサ
ブリソグラフィ開口または欠陥の移行が回避される。
【００３６】本発明は、金属被覆レベル間の望ましくな
い接触、ならびに回路の短絡や故障など、それと関連す
る問題が軽減されるので有利である。したがって、廃棄
される半導体デバイスがほとんどなくなるので、製造コ
ストが下がる。最後に、この方法は、すでに半導体業界
で使用されているダマシンおよびデュアル・ダマシン・
プロセスに追加する必要のある余分な加工ステップはご
くわずかであるので、実際的で容易に実施できる。
い接触、ならびに回路の短絡や故障など、それと関連す
る問題が軽減されるので有利である。したがって、廃棄
される半導体デバイスがほとんどなくなるので、製造コ
ストが下がる。最後に、この方法は、すでに半導体業界
で使用されているダマシンおよびデュアル・ダマシン・
プロセスに追加する必要のある余分な加工ステップはご
くわずかであるので、実際的で容易に実施できる。
【００３７】本発明の上記その他の目的、特徴および利
点は、添付の図面に示す本発明の好ましい実施形態のよ
り詳細な以下の説明を読めば明らかとなろう。
点は、添付の図面に示す本発明の好ましい実施形態のよ
り詳細な以下の説明を読めば明らかとなろう。
【００３８】
【発明の実施の形態】上述のように、本発明は、多層半
導体デバイス内に形成した高密度金属ラインとコンタク
ト開口との不整合および望ましくない重なりによって生
じるサブリソグラフィ金属コンタクト・ホール欠陥を充
填する方法に関する。また、この方法では、ラインと、
それを介して下地の金属被覆レベルと接触させたいコン
タクト・ホールとが自己整合する。具体的には、その中
に金属被覆を有する基板上に配置された絶縁層の上にあ
る第１のマスク層内にコンタクト開口を形成する。最小
寸法Ｍのライン・イメージを第１のコンタクト開口マス
クの上にある第２のマスク内に形成する。コンタクト開
口上のライン・イメージの不整合のために、望ましくな
いサブリソグラフィ・コンタクト・ホール・イメージが
生成されるだけでなく、隣接するライン・イメージの下
にある所望のコンタクト・ホール・イメージも生成され
る。付着した共形犠牲材料膜を、第２のマスクの上面上
およびライン・イメージ内に付着して、望ましくないサ
ブリソグラフィ・コンタクト・ホール・イメージを充填
する。等方性エッチングを十分な時間実施して、所望の
コンタクト・ホール・イメージの側壁および底面を含む
すべての平坦面から共形犠牲材料膜を除去する。一般
に、面上の犠牲膜の終点を監視し、すべての平坦面から
さらに約１０％の材料が除去されるまでエッチングを続
行する。この追加のエッチングにより、犠牲材料が所望
のコンタクト・ホール・イメージから確実に除去され
る。ただし、望ましくないサブリソグラフィ開口から犠
牲材料を除去する前にエッチング・プロセスを停止す
る。したがって、コンタクト・ホール・イメージが下地
の絶縁層中に移行したとき、所望のコンタクト・ホール
だけが生成される。マスク層を除去すると、望ましくな
いサブリソグラフィ・コンタクト・ホール・イメージ内
の犠牲材料の除去が達成される。
導体デバイス内に形成した高密度金属ラインとコンタク
ト開口との不整合および望ましくない重なりによって生
じるサブリソグラフィ金属コンタクト・ホール欠陥を充
填する方法に関する。また、この方法では、ラインと、
それを介して下地の金属被覆レベルと接触させたいコン
タクト・ホールとが自己整合する。具体的には、その中
に金属被覆を有する基板上に配置された絶縁層の上にあ
る第１のマスク層内にコンタクト開口を形成する。最小
寸法Ｍのライン・イメージを第１のコンタクト開口マス
クの上にある第２のマスク内に形成する。コンタクト開
口上のライン・イメージの不整合のために、望ましくな
いサブリソグラフィ・コンタクト・ホール・イメージが
生成されるだけでなく、隣接するライン・イメージの下
にある所望のコンタクト・ホール・イメージも生成され
る。付着した共形犠牲材料膜を、第２のマスクの上面上
およびライン・イメージ内に付着して、望ましくないサ
ブリソグラフィ・コンタクト・ホール・イメージを充填
する。等方性エッチングを十分な時間実施して、所望の
コンタクト・ホール・イメージの側壁および底面を含む
すべての平坦面から共形犠牲材料膜を除去する。一般
に、面上の犠牲膜の終点を監視し、すべての平坦面から
さらに約１０％の材料が除去されるまでエッチングを続
行する。この追加のエッチングにより、犠牲材料が所望
のコンタクト・ホール・イメージから確実に除去され
る。ただし、望ましくないサブリソグラフィ開口から犠
牲材料を除去する前にエッチング・プロセスを停止す
る。したがって、コンタクト・ホール・イメージが下地
の絶縁層中に移行したとき、所望のコンタクト・ホール
だけが生成される。マスク層を除去すると、望ましくな
いサブリソグラフィ・コンタクト・ホール・イメージ内
の犠牲材料の除去が達成される。
【００３９】次に、図面を参照する。図面では、同じま
たは同様な部品を示すのに異なる図面を通して同じ参照
番号を使用する。図５は、ライン・イメージとコンタク
ト・ホール・イメージの間に不整合が存在する、本発明
のプロセスを示すデュアル・ダマシン構造の一部１０の
断面図である。ＳｉＯ2などの絶縁層１５が、ＶＬＳＩ
またはＵＬＳＩ集積回路チップ（図示せず）上のデバイ
スなど、その中に組み込まれた金属被覆を有する基板の
表面の上にある。一般に幅約２Ｍ（ただし、Ｍは最小ラ
イン・イメージ寸法。以下参照）のコンタクト開口１０
０を、絶縁層１５の上に存在する第１のマスク層３０内
に形成する。コンタクト開口１００は、従来のフォトリ
ソグラフィ技法を使用して生成する。次いで、第２のマ
スク層３５を、第１のマスク層３０上およびコンタクト
開口１００内に付着する。したがって、絶縁層１５のう
ちコンタクト開口１００を生成した際に露出した部分
は、第２のマスク層３５で覆われる。その後、最小寸法
Ｍのライン・イメージ４０および５０を、従来のフォト
リソグラフィ技法を使用して第２のマスク層３５内に形
成する。第１のマスク層３０および第２のマスク層３５
は、フォトレジストまたは非腐食性材料（エッチング停
止材）でよい。あるいは、一方のマスクがフォトレジス
トで、他方のマスクが非腐食性材料でもよい。非腐食性
材料の例には、窒化シリコンおよび酸化アルミニウムが
ある。
たは同様な部品を示すのに異なる図面を通して同じ参照
番号を使用する。図５は、ライン・イメージとコンタク
ト・ホール・イメージの間に不整合が存在する、本発明
のプロセスを示すデュアル・ダマシン構造の一部１０の
断面図である。ＳｉＯ2などの絶縁層１５が、ＶＬＳＩ
またはＵＬＳＩ集積回路チップ（図示せず）上のデバイ
スなど、その中に組み込まれた金属被覆を有する基板の
表面の上にある。一般に幅約２Ｍ（ただし、Ｍは最小ラ
イン・イメージ寸法。以下参照）のコンタクト開口１０
０を、絶縁層１５の上に存在する第１のマスク層３０内
に形成する。コンタクト開口１００は、従来のフォトリ
ソグラフィ技法を使用して生成する。次いで、第２のマ
スク層３５を、第１のマスク層３０上およびコンタクト
開口１００内に付着する。したがって、絶縁層１５のう
ちコンタクト開口１００を生成した際に露出した部分
は、第２のマスク層３５で覆われる。その後、最小寸法
Ｍのライン・イメージ４０および５０を、従来のフォト
リソグラフィ技法を使用して第２のマスク層３５内に形
成する。第１のマスク層３０および第２のマスク層３５
は、フォトレジストまたは非腐食性材料（エッチング停
止材）でよい。あるいは、一方のマスクがフォトレジス
トで、他方のマスクが非腐食性材料でもよい。非腐食性
材料の例には、窒化シリコンおよび酸化アルミニウムが
ある。
【００４０】距離Ｎ（ただし、ＮはＭ以下）だけ横方向
に分離されている第１のライン・イメージ５０と第２の
ライン・イメージ４０の隣接する２つのライン・イメー
ジがコンタクト開口１００の上にそれぞれ整合している
場合、絶縁層１５の一部が露出し、最小寸法Ｍの所望の
コンタクト・ホール・イメージ６０および望ましくない
サブリソグラフィ・コンタクト・ホール・イメージ７０
が形成される。したがって、最初に形成したライン・イ
メージ４０およびコンタクト開口１００の自己整合によ
り、所望のコンタクト・ホール・イメージ６０が得られ
る。望ましくないサブリソグラフィ・コンタクト・ホー
ル・イメージ７０は、一般に最大値でＭの約５％すなわ
ち０．０５Ｍのサイズの所望のコンタクト・ホール・イ
メージ６０よりもはるかに小さい。絶縁層１５上の幅Ｎ
の領域８０は、第２のマスク層３５で覆われたままであ
り、所望のコンタクト・ホール・イメージ６０を望まし
くないサブリソグラフィ・コンタクト・ホール・イメー
ジ７０から横方向に分離する。この時点で所望のコンタ
クト・ホール・イメージ６０と望ましくないサブリソグ
ラフィ・コンタクト・ホール・イメージ７０の両方をそ
れぞれ絶縁層１５（図示せず）中に移行させ、次いで金
属被覆をその中に付着してスタッド・ビア接続部（図示
せず）を形成する場合、スタッド・ビア接続部中で、望
ましくないサブリソグラフィ・コンタクト・ホール・イ
メージ７０に対応する下地の基板金属被覆との望ましく
ない接触が起こることになる。
に分離されている第１のライン・イメージ５０と第２の
ライン・イメージ４０の隣接する２つのライン・イメー
ジがコンタクト開口１００の上にそれぞれ整合している
場合、絶縁層１５の一部が露出し、最小寸法Ｍの所望の
コンタクト・ホール・イメージ６０および望ましくない
サブリソグラフィ・コンタクト・ホール・イメージ７０
が形成される。したがって、最初に形成したライン・イ
メージ４０およびコンタクト開口１００の自己整合によ
り、所望のコンタクト・ホール・イメージ６０が得られ
る。望ましくないサブリソグラフィ・コンタクト・ホー
ル・イメージ７０は、一般に最大値でＭの約５％すなわ
ち０．０５Ｍのサイズの所望のコンタクト・ホール・イ
メージ６０よりもはるかに小さい。絶縁層１５上の幅Ｎ
の領域８０は、第２のマスク層３５で覆われたままであ
り、所望のコンタクト・ホール・イメージ６０を望まし
くないサブリソグラフィ・コンタクト・ホール・イメー
ジ７０から横方向に分離する。この時点で所望のコンタ
クト・ホール・イメージ６０と望ましくないサブリソグ
ラフィ・コンタクト・ホール・イメージ７０の両方をそ
れぞれ絶縁層１５（図示せず）中に移行させ、次いで金
属被覆をその中に付着してスタッド・ビア接続部（図示
せず）を形成する場合、スタッド・ビア接続部中で、望
ましくないサブリソグラフィ・コンタクト・ホール・イ
メージ７０に対応する下地の基板金属被覆との望ましく
ない接触が起こることになる。
【００４１】したがって、本発明によれば、犠牲材料を
含む共形膜２００を、残りの第２のマスク層３５上およ
び第１のライン・イメージ５０の露出した面上および第
２のライン・イメージ４０の露出した面上に付着する。
共形膜２００を形成するのに適した犠牲材料の例は、パ
リレン（ポリ−ｐ−キシリレン）、ポリイミド、および
フォトレジストなどの絶縁材である。一般に、パリレン
の場合には化学的気相付着、ポリイミドやフォトレジス
トの場合にはスピン・キャスティングなど、共形付着技
法を使用して、ライン・イメージ５０および４０の側
壁、第１のマスク層３０の露出した上面、および所望の
コンタクト・ホール・イメージ６０の側壁および面の上
に犠牲材料を付着する。さらに、犠牲材料は、望ましく
ないサブリソグラフィ・コンタクト・ホール・イメージ
７０を充填する。共形膜２００の厚さは、一般に、約
０．０２５Ｍより大きいかまたはそれに等しい。したが
って、Ｍが約１μであり、望ましくないサブリソグラフ
ィ・コンタクト・ホール・イメージ７０が約５０Åであ
る場合、共形膜２００は、望ましくないサブリソグラフ
ィ・コンタクト・ホール・イメージ７０が完全に充填さ
れるように、少なくとも約２５Åの厚さまで、ただしよ
り実際的には約５０Åまで付着する。
含む共形膜２００を、残りの第２のマスク層３５上およ
び第１のライン・イメージ５０の露出した面上および第
２のライン・イメージ４０の露出した面上に付着する。
共形膜２００を形成するのに適した犠牲材料の例は、パ
リレン（ポリ−ｐ−キシリレン）、ポリイミド、および
フォトレジストなどの絶縁材である。一般に、パリレン
の場合には化学的気相付着、ポリイミドやフォトレジス
トの場合にはスピン・キャスティングなど、共形付着技
法を使用して、ライン・イメージ５０および４０の側
壁、第１のマスク層３０の露出した上面、および所望の
コンタクト・ホール・イメージ６０の側壁および面の上
に犠牲材料を付着する。さらに、犠牲材料は、望ましく
ないサブリソグラフィ・コンタクト・ホール・イメージ
７０を充填する。共形膜２００の厚さは、一般に、約
０．０２５Ｍより大きいかまたはそれに等しい。したが
って、Ｍが約１μであり、望ましくないサブリソグラフ
ィ・コンタクト・ホール・イメージ７０が約５０Åであ
る場合、共形膜２００は、望ましくないサブリソグラフ
ィ・コンタクト・ホール・イメージ７０が完全に充填さ
れるように、少なくとも約２５Åの厚さまで、ただしよ
り実際的には約５０Åまで付着する。
【００４２】次いで、共形膜２００を等方性エッチング
し、その終点を十分な時間監視して、例えば、酸素プラ
ズマ・エッチングを使用して、所望のコンタクト・ホー
ル・イメージ６０の側壁および底面を含むすべての垂直
平坦面および水平平坦面から膜を除去する。終点は、共
形膜２００がすべての平坦面から除去されたときである
と決定される。共形膜２００が所望のコンタクト・ホー
ル・イメージ６０から完全に除去され、かつウエハ両端
間のエッチングの通常のバラツキが約１０％となる（す
なわち、ある面は過大エッチングされ、他の面は過小エ
ッチングされる）ように、一般に、監視した終点を越え
てさらに約１０％の材料を除去するまでエッチングを続
行する。ただし、望ましくないサブリソグラフィ・コン
タクト・ホール・イメージ７０は、そのサイズが非常に
小さく、かつ等方性エッチングの持続時間が制限される
ため、犠牲材料で充填されたままである。しかしなが
ら、本発明の方法は、最大寸法０．０５Ｍの望ましくな
いサブリソグラフィ・コンタクト・ホール・イメージ７
０を充填することに限定されるものではなく、当業者に
は明らかであるように、所望のコンタクト・ホール・イ
メージ６０から膜２００を除去した後で、最大約０．１
０Ｍ（図示せず）のより大きい望ましくないコンタクト
・ホール・イメージが共形犠牲材料膜２００で充填され
たままである場合にも有利である。等方性エッチングを
実施した後に得られる構造を図６に示す。図６には、充
填された望ましくないサブリソグラフィ・コンタクト・
ホール２１０が示されている。エッチングをより長く行
う結果、望ましくないサブリソグラフィ・コンタクト・
ホールを充填する方法の有効性を損なうことなく、充填
されたホール２１０内の残りの犠牲材料が第１のマスク
層３０の上面よりも下まで掘穿できることに留意された
い。
し、その終点を十分な時間監視して、例えば、酸素プラ
ズマ・エッチングを使用して、所望のコンタクト・ホー
ル・イメージ６０の側壁および底面を含むすべての垂直
平坦面および水平平坦面から膜を除去する。終点は、共
形膜２００がすべての平坦面から除去されたときである
と決定される。共形膜２００が所望のコンタクト・ホー
ル・イメージ６０から完全に除去され、かつウエハ両端
間のエッチングの通常のバラツキが約１０％となる（す
なわち、ある面は過大エッチングされ、他の面は過小エ
ッチングされる）ように、一般に、監視した終点を越え
てさらに約１０％の材料を除去するまでエッチングを続
行する。ただし、望ましくないサブリソグラフィ・コン
タクト・ホール・イメージ７０は、そのサイズが非常に
小さく、かつ等方性エッチングの持続時間が制限される
ため、犠牲材料で充填されたままである。しかしなが
ら、本発明の方法は、最大寸法０．０５Ｍの望ましくな
いサブリソグラフィ・コンタクト・ホール・イメージ７
０を充填することに限定されるものではなく、当業者に
は明らかであるように、所望のコンタクト・ホール・イ
メージ６０から膜２００を除去した後で、最大約０．１
０Ｍ（図示せず）のより大きい望ましくないコンタクト
・ホール・イメージが共形犠牲材料膜２００で充填され
たままである場合にも有利である。等方性エッチングを
実施した後に得られる構造を図６に示す。図６には、充
填された望ましくないサブリソグラフィ・コンタクト・
ホール２１０が示されている。エッチングをより長く行
う結果、望ましくないサブリソグラフィ・コンタクト・
ホールを充填する方法の有効性を損なうことなく、充填
されたホール２１０内の残りの犠牲材料が第１のマスク
層３０の上面よりも下まで掘穿できることに留意された
い。
【００４３】図７に示すように、当技術分野で周知のエ
ッチングなど、標準の技法を使用してダマシン加工を続
行して、所望のコンタクト・ホール・イメージ６０（図
示せず）を下地の絶縁層１５中に基板金属被覆２０まで
移行させる。したがって、コンタクト・ホール２５が形
成される。さらに、最初に形成したコンタクト開口１０
０（図示せず）と整合していないライン・イメージ４０
および５０の下の位置に第１のマスク層３０をエッチン
グできる。これらの位置では、絶縁層１５中のほぼ中間
までエッチングを続行して、後続の金属被覆ライン形成
のために、第１のライン・イメージ５０の下に第１のグ
ルーブ１１０を生成し、第２のライン・イメージの下に
第２のグルーブ（図示せず）を生成する。次いで、標準
の反応性イオン・エッチング技法を使用して、第２のマ
スク層３５および第１のマスク層３０を除去する。第１
のマスク層３０を除去した後、充填されたホール２１０
内の犠牲材料を除去する。図８に示すように、例えば、
アルミニウムやタングスタンなどの金属（図示せず）を
移行したコンタクト・ホール２５およびグルーブ１１０
内に付着した後、所望のスタッド・ビア接合部１３０お
よび金属被覆ライン１４０を作成する。したがって、上
側の金属被覆ライン（図示せず）と下地の基板金属被覆
１２０との望ましくない接触が回避され、同時にスタッ
ド・ビア接合部１３０中に金属被覆２０との望ましい接
触が実現される。次いで、一般に化学機械研磨技法を使
用して、絶縁層１５の表面上の余分な金属被覆を除去す
る。また、この化学機械研磨技法により、金属被覆ライ
ン１４０およびスタッド・ビア接合部１３０が絶縁層１
５と共平面になる。最終半導体構造部分１０を図８に示
す。したがって、当技術分野で周知の標準の技法ととも
に本発明の方法を使用して、多層金属被覆パターンおよ
び絶縁層を生成して、典型的なＶＳＬＩ構造およびＵＳ
ＬＩ構造を形成することができる。
ッチングなど、標準の技法を使用してダマシン加工を続
行して、所望のコンタクト・ホール・イメージ６０（図
示せず）を下地の絶縁層１５中に基板金属被覆２０まで
移行させる。したがって、コンタクト・ホール２５が形
成される。さらに、最初に形成したコンタクト開口１０
０（図示せず）と整合していないライン・イメージ４０
および５０の下の位置に第１のマスク層３０をエッチン
グできる。これらの位置では、絶縁層１５中のほぼ中間
までエッチングを続行して、後続の金属被覆ライン形成
のために、第１のライン・イメージ５０の下に第１のグ
ルーブ１１０を生成し、第２のライン・イメージの下に
第２のグルーブ（図示せず）を生成する。次いで、標準
の反応性イオン・エッチング技法を使用して、第２のマ
スク層３５および第１のマスク層３０を除去する。第１
のマスク層３０を除去した後、充填されたホール２１０
内の犠牲材料を除去する。図８に示すように、例えば、
アルミニウムやタングスタンなどの金属（図示せず）を
移行したコンタクト・ホール２５およびグルーブ１１０
内に付着した後、所望のスタッド・ビア接合部１３０お
よび金属被覆ライン１４０を作成する。したがって、上
側の金属被覆ライン（図示せず）と下地の基板金属被覆
１２０との望ましくない接触が回避され、同時にスタッ
ド・ビア接合部１３０中に金属被覆２０との望ましい接
触が実現される。次いで、一般に化学機械研磨技法を使
用して、絶縁層１５の表面上の余分な金属被覆を除去す
る。また、この化学機械研磨技法により、金属被覆ライ
ン１４０およびスタッド・ビア接合部１３０が絶縁層１
５と共平面になる。最終半導体構造部分１０を図８に示
す。したがって、当技術分野で周知の標準の技法ととも
に本発明の方法を使用して、多層金属被覆パターンおよ
び絶縁層を生成して、典型的なＶＳＬＩ構造およびＵＳ
ＬＩ構造を形成することができる。
【００４４】図９に示すように、他の実施形態では、望
ましくないサブリソグラフィ・コンタクト・ホール８５
を下地の絶縁層１５内にエッチングし、マスクを除去し
た後で本発明のプロセスを使用することもできる。一般
に、二酸化シリコン、リンでドープした二酸化シリコ
ン、ホウ素でドープした二酸化シリコンなどの酸化物で
ある共形犠牲材料膜２００を、絶縁層１５上および望ま
しくないサブリソグラフィ・コンタクト・ホール８５内
に付着する。共形犠牲材料膜２００は、絶縁層１５内に
エッチングされた任意の所望のコンタクト・ホール２５
の露出した面上にも付着する。一般に、絶縁層１５も、
二酸化シリコン、リンでドープした二酸化シリコン、ホ
ウ素でドープした二酸化シリコンなどの酸化物である。
ただし、本発明は上記の酸化物に制限されるものではな
く、他の材料を使用して絶縁層１５および共形犠牲材料
膜２００を形成することもできる。上述の等方性エッチ
ングの後、図１０に示すように、望ましくないサブリソ
グラフィ・コンタクト・ホール８５は、そのサイズが非
常に小さく、等方性エッチングの持続時間が制限される
ため、犠牲酸化物で充填されたままである。約０．０５
Ｍよりも大きいサイズを有する絶縁層１５内に形成され
たいずれのコンタクト・ホール２５からも犠牲材酸化物
が除去される。しかしながら、本発明の方法は、最大寸
法０．０５Ｍの望ましくないサブリソグラフィ・コンタ
クト・ホール８５を充填することに限定されるものでは
なく、当業者には明らかであるように、所望のコンタク
ト・ホール２５から膜２００を除去した後で、最大約
０．１０Ｍ（図示せず）のより大きい望ましくないコン
タクト・ホールが共形犠牲材料膜２００で充填されたま
まである場合にも有利である。したがって、後続の金属
付着（図示せず）では、下地の基板金属被覆２０に対し
てスタッド・ビア接合部になる所望のコンタクト・ホー
ル２５だけが充填される。充填されたサブリソグラフィ
・コンタクト・ホールを通して基板金属被覆１２０には
接続が行われない。
ましくないサブリソグラフィ・コンタクト・ホール８５
を下地の絶縁層１５内にエッチングし、マスクを除去し
た後で本発明のプロセスを使用することもできる。一般
に、二酸化シリコン、リンでドープした二酸化シリコ
ン、ホウ素でドープした二酸化シリコンなどの酸化物で
ある共形犠牲材料膜２００を、絶縁層１５上および望ま
しくないサブリソグラフィ・コンタクト・ホール８５内
に付着する。共形犠牲材料膜２００は、絶縁層１５内に
エッチングされた任意の所望のコンタクト・ホール２５
の露出した面上にも付着する。一般に、絶縁層１５も、
二酸化シリコン、リンでドープした二酸化シリコン、ホ
ウ素でドープした二酸化シリコンなどの酸化物である。
ただし、本発明は上記の酸化物に制限されるものではな
く、他の材料を使用して絶縁層１５および共形犠牲材料
膜２００を形成することもできる。上述の等方性エッチ
ングの後、図１０に示すように、望ましくないサブリソ
グラフィ・コンタクト・ホール８５は、そのサイズが非
常に小さく、等方性エッチングの持続時間が制限される
ため、犠牲酸化物で充填されたままである。約０．０５
Ｍよりも大きいサイズを有する絶縁層１５内に形成され
たいずれのコンタクト・ホール２５からも犠牲材酸化物
が除去される。しかしながら、本発明の方法は、最大寸
法０．０５Ｍの望ましくないサブリソグラフィ・コンタ
クト・ホール８５を充填することに限定されるものでは
なく、当業者には明らかであるように、所望のコンタク
ト・ホール２５から膜２００を除去した後で、最大約
０．１０Ｍ（図示せず）のより大きい望ましくないコン
タクト・ホールが共形犠牲材料膜２００で充填されたま
まである場合にも有利である。したがって、後続の金属
付着（図示せず）では、下地の基板金属被覆２０に対し
てスタッド・ビア接合部になる所望のコンタクト・ホー
ル２５だけが充填される。充填されたサブリソグラフィ
・コンタクト・ホールを通して基板金属被覆１２０には
接続が行われない。
【００４５】図１１に示すように、他の実施形態では、
本発明のプロセスを実施して、その中に金属被覆２０お
よび１２０を有する半導体構造上に配置された絶縁層１
５の上にある単一のマスク層３０内に生成される望まし
くないサブリソグラフィ・ボイドまたは開口７１を除去
することもできる。例えば、リソグラフィ・コンタクト
開口１００を製造することの他に、最初に付着したマス
ク層３０内の欠陥のために、一般にコンタクト開口１０
０の約５％であるが１０％にもなることもある、望まし
くないサブリソグラフィ開口７１がフォトリソグラフィ
時に生成される。現像時に、マスク層３０のサブリソグ
ラフィ部分が除去されて、サブリソグラフィ開口７１を
生成することもある。あるいは、最初に付着した単一の
マスク層３０が、すでにサブリソグラフィ・ボイドまた
は開口７１をその中に含んでいることもある。サブリソ
グラフィ開口７１が絶縁層１５中へ不必要に移行し、そ
の後金属被覆１２０と接触するのを回避するために、パ
リレン（ポリ−ｐ−キシリレン）、ポリイミド、または
フォトレジストを含む共形犠牲材料膜２００を、マスク
層３０およびコンタクト開口１００の露出した面上に付
着して、サブリソグラフィ開口７１を充填する。次い
で、例えば、酸素プラズマ・エッチングを使用して、共
形膜２００を等方性エッチングし、その終点を十分な時
間監視して、コンタクト開口１００の底面および側壁を
含むすべての垂直平坦面および水平平坦面から膜を除去
する。一般に、監視した終点を越えてさらに約１０％の
材料を除去するまで、エッチングを続行して、望ましく
ないサブリソグラフィ開口７１を犠牲材料で充填させ
る。等方性エッチングを実施した後に得られる構造を図
１２に示す。この場合も、エッチングをより長く行った
結果、望ましくないサブリソグラフィ欠陥または開口を
充填する方法の有効性を損なうことなく、サブリソグラ
フィ開口７１内の残りの犠牲材料２００をマスク層３０
の上面よりも下まで掘穿することができる。当技術分野
で周知のエッチングなど、標準の技法を使用してダマシ
ン加工を続行して、コンタクト開口１００（図示せず）
を下地の絶縁層１５中に基板金属被覆２０まで移行させ
る。次いで、マスク層３０ならびにサブリソグラフィ開
口７１内の犠牲材料を除去し、その後金属被覆および平
坦化（図示せず）を実施する。
本発明のプロセスを実施して、その中に金属被覆２０お
よび１２０を有する半導体構造上に配置された絶縁層１
５の上にある単一のマスク層３０内に生成される望まし
くないサブリソグラフィ・ボイドまたは開口７１を除去
することもできる。例えば、リソグラフィ・コンタクト
開口１００を製造することの他に、最初に付着したマス
ク層３０内の欠陥のために、一般にコンタクト開口１０
０の約５％であるが１０％にもなることもある、望まし
くないサブリソグラフィ開口７１がフォトリソグラフィ
時に生成される。現像時に、マスク層３０のサブリソグ
ラフィ部分が除去されて、サブリソグラフィ開口７１を
生成することもある。あるいは、最初に付着した単一の
マスク層３０が、すでにサブリソグラフィ・ボイドまた
は開口７１をその中に含んでいることもある。サブリソ
グラフィ開口７１が絶縁層１５中へ不必要に移行し、そ
の後金属被覆１２０と接触するのを回避するために、パ
リレン（ポリ−ｐ−キシリレン）、ポリイミド、または
フォトレジストを含む共形犠牲材料膜２００を、マスク
層３０およびコンタクト開口１００の露出した面上に付
着して、サブリソグラフィ開口７１を充填する。次い
で、例えば、酸素プラズマ・エッチングを使用して、共
形膜２００を等方性エッチングし、その終点を十分な時
間監視して、コンタクト開口１００の底面および側壁を
含むすべての垂直平坦面および水平平坦面から膜を除去
する。一般に、監視した終点を越えてさらに約１０％の
材料を除去するまで、エッチングを続行して、望ましく
ないサブリソグラフィ開口７１を犠牲材料で充填させ
る。等方性エッチングを実施した後に得られる構造を図
１２に示す。この場合も、エッチングをより長く行った
結果、望ましくないサブリソグラフィ欠陥または開口を
充填する方法の有効性を損なうことなく、サブリソグラ
フィ開口７１内の残りの犠牲材料２００をマスク層３０
の上面よりも下まで掘穿することができる。当技術分野
で周知のエッチングなど、標準の技法を使用してダマシ
ン加工を続行して、コンタクト開口１００（図示せず）
を下地の絶縁層１５中に基板金属被覆２０まで移行させ
る。次いで、マスク層３０ならびにサブリソグラフィ開
口７１内の犠牲材料を除去し、その後金属被覆および平
坦化（図示せず）を実施する。
【００４６】したがって、本発明によれば、望ましくな
いサブリソグラフィ・コンタクト・ホール・イメージを
犠牲材料で充填すると、望ましくないサブリソグラフィ
・コンタクト・ホールの移行がなくなり、かつ所望のコ
ンタクト・ホールのＭ×Ｍコンタクト領域が維持され
る。さらに、望ましくないサブリソグラフィ・コンタク
ト・ホールが下地の絶縁層内に移行した場合、小さいホ
ールを二酸化シリコンなどの酸化物で充填することによ
って基板金属被覆との接触を回避することができる。最
後に、単一のマスク層内に生じるサブリソグラフィ欠陥
または開口の移行を回避することができる。
いサブリソグラフィ・コンタクト・ホール・イメージを
犠牲材料で充填すると、望ましくないサブリソグラフィ
・コンタクト・ホールの移行がなくなり、かつ所望のコ
ンタクト・ホールのＭ×Ｍコンタクト領域が維持され
る。さらに、望ましくないサブリソグラフィ・コンタク
ト・ホールが下地の絶縁層内に移行した場合、小さいホ
ールを二酸化シリコンなどの酸化物で充填することによ
って基板金属被覆との接触を回避することができる。最
後に、単一のマスク層内に生じるサブリソグラフィ欠陥
または開口の移行を回避することができる。
【００４７】以上本発明のいくつかの態様について本明
細書で説明し図示したが、当業者なら、同じ目的を達成
するために他の態様も実施することができよう。したが
って、頭記の特許請求の範囲は、本発明の真の精神およ
び範囲内に入るそのような他のすべての態様を包括する
ものである。
細書で説明し図示したが、当業者なら、同じ目的を達成
するために他の態様も実施することができよう。したが
って、頭記の特許請求の範囲は、本発明の真の精神およ
び範囲内に入るそのような他のすべての態様を包括する
ものである。
【００４８】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４９】（１）半導体構造の製造時に形成される望
ましくないサブリソグラフィ・コンタクト・ホール・イ
メージを充填する方法において、 （ａ）１）その中に金属被覆を有する基板上に配置され
た絶縁層の上にあって、その中にコンタクト開口が形成
された第１のマスク層の上にある、第２のマスク層上
と、２）前記第２のマスク層内に形成され、最小寸法Ｍ
を有し、前記コンタクト開口に重なって前記望ましくな
いサブリソグラフィ・コンタクト・ホール・イメージを
生成する、第１のライン・イメージ内とに共形犠牲材料
膜を付着し、前記犠牲材料で前記望ましくないサブリソ
グラフィ・コンタクト・ホール・イメージを充填するス
テップと、 （ｂ）前記望ましくないサブリソグラフィ・コンタクト
・ホール・イメージ内にだけ前記犠牲材料が残るよう
に、前記共形犠牲材料膜を等方性エッチングするステッ
プとを含む方法。 （２）前記望ましくないサブリソグラフィ・コンタクト
・ホール・イメージが、最大値で約０．０５Ｍの寸法を
有することを特徴とする、上記（１）に記載の方法。 （３）前記コンタクト開口が約２Ｍの寸法を有すること
を特徴とする、上記（１）に記載の方法。 （４）前記第１のマスクがフォトレジストを含むことを
特徴とする、上記（１）に記載の方法。 （５）前記第２のマスクがフォトレジストを含むことを
特徴とする、上記（１）に記載の方法。 （６）前記第１のマスクが、窒化シリコンまたは酸化ア
ルミニウムからなるグループから選択した非腐食性材料
を含むことを特徴とする、上記（１）に記載の方法。 （７）前記第２のマスクが、窒化シリコンまたは酸化ア
ルミニウムからなるグループから選択した非腐食性材料
を含むことを特徴とする、上記（１）に記載の方法。 （８）前記共形絶縁膜を約０．０２５Ｍ以上の厚さに付
着することを特徴とする、上記（１）に記載の方法。 （９）前記共形絶縁膜が、パリレン、フォトレジスト、
およびポリイミドからなるグループから選択した材料を
含むことを特徴とする、上記（１）に記載の方法。（１
０）酸素プラズマ・エッチング技法を使用して、前記共
形絶縁膜を等方性エ ッチングすることを特徴とする、上記（１）に記載の方
法。 （１１）さらに、ステップ（ａ）が、前記第２のマスク
層内に形成された隣接する第２のライン・イメージ内に
前記共形犠牲材料膜を付着するステップを含み、前記第
２のライン・イメージが、最小寸法Ｍを有し、Ｍ以下の
距離Ｎだけ前記第１のライン・イメージから横方向に分
離され、前記第２のライン・イメージが、前記コンタク
ト開口に重なって最小寸法Ｍの所望のコンタクト・ホー
ル・イメージを生成することを特徴とする、上記（１）
に記載の方法。 （１２）半導体構造の製造時に所望のコンタクト・ホー
ル・イメージを形成し、望ましくないサブリソグラフィ
・コンタクト・ホール・イメージを充填する方法におい
て、（ａ）その中に金属被覆を有する基板上に配置され
た絶縁層の上にある第１のマスク層内にコンタクト開口
を形成するステップと、（ｂ）前記第１のマスク層上お
よび前記コンタクト開口内に第２のマスク層を付着する
ステップと、（ｃ）隣接する少なくとも２つのライン・
イメージのそれぞれが、最小寸法Ｍを有し、Ｍ以下の距
離Ｎだけ横方向に分離され、前記隣接する少なくとも２
つのライン・イメージのうちの一方が、前記コンタクト
開口に重なって最小寸法Ｍの所望のコンタクト・ホール
・イメージを生成し、隣接する少なくとも２つのライン
・イメージのうちの第２のライン・イメージが前記コン
タクト開口に重なって望ましくないサブリソグラフィ・
コンタクト・ホール・イメージを生成するように、前記
第１のマスク層の上にある第２のマスク層内に隣接する
少なくとも２つのライン・イメージを形成するステップ
と、（ｄ）前記第２のマスク層上および前記隣接する少
なくとも２つのライン・イメージの各ライン・イメージ
内に共形犠牲材料膜を付着し、前記犠牲材料で前記望ま
しくないサブリソグラフィ・コンタクト・ホール・イメ
ージを充填するステップと、（ｅ）前記犠牲材料が前記
望ましくないサブリソグラフィ・コンタクト・ホール・
イメージ内にだけ残るように、前記共形犠牲材料膜を等
方性エッチングするステップとを含む方法。 （１３）前記望ましくないサブリソグラフィ・コンタク
ト・ホール・イメージが、最大値で約０．０５Ｍの寸法
を有することを特徴とする、上記（１２）に記載の方
法。 （１４）前記コンタクト開口が約２Ｍの寸法を有するこ
とを特徴とする、上記（１２）に記載の方法。 （１５）（ａ）上記（１１）に記載の方法に従って、前
記望ましくないサブリソグラフィ・コンタクト・ホール
・イメージを充填するステップと、（ｂ）前記所望のコ
ンタクト・ホール・イメージの下にある前記絶縁層を前
記基板までエッチングして、コンタクト・ホールを形成
するステップと、（ｃ）前記第２のマスクを除去するス
テップと、（ｄ）前記第１のマスクと、前記望ましくな
いサブリソグラフィ・コンタクト・ホール・イメージ内
に残っている前記共形犠牲材料膜とを除去するステップ
と、（ｅ）前記絶縁層上および前記コンタクト・ホール
内に金属を付着して、スタッド・ビア接続部を形成する
ステップと、（ｆ）前記絶縁層の上にある前記金属を除
去し、前記スタッド・ビア接続部内には前記金属を残す
ステップと、（ｇ）前記スタッド・ビア接続部内の前記
金属を前記絶縁層と共平面にするステップとを含む、半
導体構造を製造する方法。 （１６）さらに、ステップ（ｂ）とステップ（ｃ）の間
に、前記第１のライン・イメージの下にある前記第１の
マスク層および前記絶縁層を前記絶縁層中のほぼ中間の
点までエッチングして第１のグルーブを形成するステッ
プと、前記隣接する第２のライン・イメージの下にある
前記第１のマスク層および前記絶縁層を前記絶縁層中の
ほぼ中間の点までエッチングして第２のグルーブを形成
するステップとを含むことを特徴とする、上記（１５）
に記載の方法。 （１７）前記付着ステップ（ｅ）がさらに、前記第１の
グルーブ内および前記第２のグルーブ内に前記金属を付
着して第１の金属被覆ラインおよび第２の金属被覆ライ
ンを形成するステップを含み、前記金属が前記除去ステ
ップ（ｆ）の後に前記第１の金属被覆ラインおよび前記
第２の金属被覆ライン内にも残り、前記共平面化ステッ
プ（ｇ）がさらに、前記第１の金属被覆ラインおよび前
記第２の金属被覆ライン内前記金属を前記スタッド・ビ
ア接続部および前記絶縁層と共平面にするステップを含
むことを特徴とする、上記（１６）に記載の方法。 （１８）前記除去ステップ（ｆ）および前記共平面化ス
テップ（ｇ）が化学機械研磨を使用して実施されること
を特徴とする、上記（１５）に記載の方法。 （１９）半導体構造の製造時に形成された、その中に金
属被覆を有する基板上に配置された絶縁層内の望ましく
ないサブリソグラフィ・コンタクト・ホール・イメージ
を充填する方法において、（ａ）前記絶縁層上および前
記絶縁膜内に生成され前記基板金属被覆まで延びる前記
望ましくないサブリソグラフィ・コンタクト・ホール内
に共形犠牲材料膜を付着して、前記犠牲材料で前記望ま
しくないサブリソグラフィ・コンタクト・ホールを充填
するステップと、（ｂ）前記犠牲材料が前記望ましくな
いサブリソグラフィ・コンタクト・ホール内にだけ残る
ように、前記共形犠牲材料膜を等方性エッチングするス
テップとを含む方法。 （２０）前記絶縁層が、二酸化シリコン、リンでドープ
した二酸化シリコン、およびホウ素でドープした二酸化
シリコンからなるグループから選択した酸化物を含むこ
とを特徴とする、上記（１９）に記載の方法。 （２１）前記共形犠牲材料膜が、二酸化シリコン、リン
でドープした二酸化シリコン、およびホウ素でドープし
た二酸化シリコンからなるグループから選択した酸化物
を含むことを特徴とする、上記（１９）に記載の方法。 （２２）前記望ましくないサブリソグラフィ・コンタク
ト・ホールが、（ａ）その中に金属被覆を有する基板上
に配置された絶縁層の上にある第１のマスク層内にコン
タクト開口を形成するステップと、（ｂ）前記第１のマ
スク層上および前記コンタクト開口内に第２のマスク層
を付着するステップと、（ｃ）最小寸法Ｍを有し、前記
コンタクト開口に重なって望ましくないサブリソグラフ
ィ・コンタクト・ホール・イメージを生成する第１のラ
イン・イメージを第２のマスク層内に形成するステップ
と、（ｄ）前記望ましくないサブリソグラフィ・コンタ
クト・ホール・イメージの下にある前記絶縁層を前記基
板金属被覆までエッチングして望ましくないサブリソグ
ラフィ・コンタクト・ホールを形成するステップと、
（ｅ）前記絶縁層の上にある前記第１のマスクおよび前
記第２のマスクを除去するステップとからなるプロセス
から生じることを特徴とする、上記（１９）に記載の方
法。 （２３）前記望ましくないサブリソグラフィ・コンタク
ト・ホール・イメージが、最大値約０．０５Ｍの寸法を
有することを特徴とする、上記（２２）に記載の方法。 （２４）半導体構造の製造時に単一のマスク層内に生成
される望ましくないサブリソグラフィ開口を充填する方
法において、（ａ）その中に金属被覆を有する基板上に
配置された絶縁層の上にある前記単一のマスク層上およ
び前記望ましくないサブリソグラフィ開口内に共形犠牲
材料膜を付着して、前記共形犠牲材料膜で前記望ましく
ないサブリソグラフィ開口を充填するステップと、
（ｂ）前記犠牲材料が前記望ましくないサブリソグラフ
ィ開口内にだけ残るように、前記共形犠牲材料膜を等方
性エッチングするステップとを含む方法。
ましくないサブリソグラフィ・コンタクト・ホール・イ
メージを充填する方法において、 （ａ）１）その中に金属被覆を有する基板上に配置され
た絶縁層の上にあって、その中にコンタクト開口が形成
された第１のマスク層の上にある、第２のマスク層上
と、２）前記第２のマスク層内に形成され、最小寸法Ｍ
を有し、前記コンタクト開口に重なって前記望ましくな
いサブリソグラフィ・コンタクト・ホール・イメージを
生成する、第１のライン・イメージ内とに共形犠牲材料
膜を付着し、前記犠牲材料で前記望ましくないサブリソ
グラフィ・コンタクト・ホール・イメージを充填するス
テップと、 （ｂ）前記望ましくないサブリソグラフィ・コンタクト
・ホール・イメージ内にだけ前記犠牲材料が残るよう
に、前記共形犠牲材料膜を等方性エッチングするステッ
プとを含む方法。 （２）前記望ましくないサブリソグラフィ・コンタクト
・ホール・イメージが、最大値で約０．０５Ｍの寸法を
有することを特徴とする、上記（１）に記載の方法。 （３）前記コンタクト開口が約２Ｍの寸法を有すること
を特徴とする、上記（１）に記載の方法。 （４）前記第１のマスクがフォトレジストを含むことを
特徴とする、上記（１）に記載の方法。 （５）前記第２のマスクがフォトレジストを含むことを
特徴とする、上記（１）に記載の方法。 （６）前記第１のマスクが、窒化シリコンまたは酸化ア
ルミニウムからなるグループから選択した非腐食性材料
を含むことを特徴とする、上記（１）に記載の方法。 （７）前記第２のマスクが、窒化シリコンまたは酸化ア
ルミニウムからなるグループから選択した非腐食性材料
を含むことを特徴とする、上記（１）に記載の方法。 （８）前記共形絶縁膜を約０．０２５Ｍ以上の厚さに付
着することを特徴とする、上記（１）に記載の方法。 （９）前記共形絶縁膜が、パリレン、フォトレジスト、
およびポリイミドからなるグループから選択した材料を
含むことを特徴とする、上記（１）に記載の方法。（１
０）酸素プラズマ・エッチング技法を使用して、前記共
形絶縁膜を等方性エ ッチングすることを特徴とする、上記（１）に記載の方
法。 （１１）さらに、ステップ（ａ）が、前記第２のマスク
層内に形成された隣接する第２のライン・イメージ内に
前記共形犠牲材料膜を付着するステップを含み、前記第
２のライン・イメージが、最小寸法Ｍを有し、Ｍ以下の
距離Ｎだけ前記第１のライン・イメージから横方向に分
離され、前記第２のライン・イメージが、前記コンタク
ト開口に重なって最小寸法Ｍの所望のコンタクト・ホー
ル・イメージを生成することを特徴とする、上記（１）
に記載の方法。 （１２）半導体構造の製造時に所望のコンタクト・ホー
ル・イメージを形成し、望ましくないサブリソグラフィ
・コンタクト・ホール・イメージを充填する方法におい
て、（ａ）その中に金属被覆を有する基板上に配置され
た絶縁層の上にある第１のマスク層内にコンタクト開口
を形成するステップと、（ｂ）前記第１のマスク層上お
よび前記コンタクト開口内に第２のマスク層を付着する
ステップと、（ｃ）隣接する少なくとも２つのライン・
イメージのそれぞれが、最小寸法Ｍを有し、Ｍ以下の距
離Ｎだけ横方向に分離され、前記隣接する少なくとも２
つのライン・イメージのうちの一方が、前記コンタクト
開口に重なって最小寸法Ｍの所望のコンタクト・ホール
・イメージを生成し、隣接する少なくとも２つのライン
・イメージのうちの第２のライン・イメージが前記コン
タクト開口に重なって望ましくないサブリソグラフィ・
コンタクト・ホール・イメージを生成するように、前記
第１のマスク層の上にある第２のマスク層内に隣接する
少なくとも２つのライン・イメージを形成するステップ
と、（ｄ）前記第２のマスク層上および前記隣接する少
なくとも２つのライン・イメージの各ライン・イメージ
内に共形犠牲材料膜を付着し、前記犠牲材料で前記望ま
しくないサブリソグラフィ・コンタクト・ホール・イメ
ージを充填するステップと、（ｅ）前記犠牲材料が前記
望ましくないサブリソグラフィ・コンタクト・ホール・
イメージ内にだけ残るように、前記共形犠牲材料膜を等
方性エッチングするステップとを含む方法。 （１３）前記望ましくないサブリソグラフィ・コンタク
ト・ホール・イメージが、最大値で約０．０５Ｍの寸法
を有することを特徴とする、上記（１２）に記載の方
法。 （１４）前記コンタクト開口が約２Ｍの寸法を有するこ
とを特徴とする、上記（１２）に記載の方法。 （１５）（ａ）上記（１１）に記載の方法に従って、前
記望ましくないサブリソグラフィ・コンタクト・ホール
・イメージを充填するステップと、（ｂ）前記所望のコ
ンタクト・ホール・イメージの下にある前記絶縁層を前
記基板までエッチングして、コンタクト・ホールを形成
するステップと、（ｃ）前記第２のマスクを除去するス
テップと、（ｄ）前記第１のマスクと、前記望ましくな
いサブリソグラフィ・コンタクト・ホール・イメージ内
に残っている前記共形犠牲材料膜とを除去するステップ
と、（ｅ）前記絶縁層上および前記コンタクト・ホール
内に金属を付着して、スタッド・ビア接続部を形成する
ステップと、（ｆ）前記絶縁層の上にある前記金属を除
去し、前記スタッド・ビア接続部内には前記金属を残す
ステップと、（ｇ）前記スタッド・ビア接続部内の前記
金属を前記絶縁層と共平面にするステップとを含む、半
導体構造を製造する方法。 （１６）さらに、ステップ（ｂ）とステップ（ｃ）の間
に、前記第１のライン・イメージの下にある前記第１の
マスク層および前記絶縁層を前記絶縁層中のほぼ中間の
点までエッチングして第１のグルーブを形成するステッ
プと、前記隣接する第２のライン・イメージの下にある
前記第１のマスク層および前記絶縁層を前記絶縁層中の
ほぼ中間の点までエッチングして第２のグルーブを形成
するステップとを含むことを特徴とする、上記（１５）
に記載の方法。 （１７）前記付着ステップ（ｅ）がさらに、前記第１の
グルーブ内および前記第２のグルーブ内に前記金属を付
着して第１の金属被覆ラインおよび第２の金属被覆ライ
ンを形成するステップを含み、前記金属が前記除去ステ
ップ（ｆ）の後に前記第１の金属被覆ラインおよび前記
第２の金属被覆ライン内にも残り、前記共平面化ステッ
プ（ｇ）がさらに、前記第１の金属被覆ラインおよび前
記第２の金属被覆ライン内前記金属を前記スタッド・ビ
ア接続部および前記絶縁層と共平面にするステップを含
むことを特徴とする、上記（１６）に記載の方法。 （１８）前記除去ステップ（ｆ）および前記共平面化ス
テップ（ｇ）が化学機械研磨を使用して実施されること
を特徴とする、上記（１５）に記載の方法。 （１９）半導体構造の製造時に形成された、その中に金
属被覆を有する基板上に配置された絶縁層内の望ましく
ないサブリソグラフィ・コンタクト・ホール・イメージ
を充填する方法において、（ａ）前記絶縁層上および前
記絶縁膜内に生成され前記基板金属被覆まで延びる前記
望ましくないサブリソグラフィ・コンタクト・ホール内
に共形犠牲材料膜を付着して、前記犠牲材料で前記望ま
しくないサブリソグラフィ・コンタクト・ホールを充填
するステップと、（ｂ）前記犠牲材料が前記望ましくな
いサブリソグラフィ・コンタクト・ホール内にだけ残る
ように、前記共形犠牲材料膜を等方性エッチングするス
テップとを含む方法。 （２０）前記絶縁層が、二酸化シリコン、リンでドープ
した二酸化シリコン、およびホウ素でドープした二酸化
シリコンからなるグループから選択した酸化物を含むこ
とを特徴とする、上記（１９）に記載の方法。 （２１）前記共形犠牲材料膜が、二酸化シリコン、リン
でドープした二酸化シリコン、およびホウ素でドープし
た二酸化シリコンからなるグループから選択した酸化物
を含むことを特徴とする、上記（１９）に記載の方法。 （２２）前記望ましくないサブリソグラフィ・コンタク
ト・ホールが、（ａ）その中に金属被覆を有する基板上
に配置された絶縁層の上にある第１のマスク層内にコン
タクト開口を形成するステップと、（ｂ）前記第１のマ
スク層上および前記コンタクト開口内に第２のマスク層
を付着するステップと、（ｃ）最小寸法Ｍを有し、前記
コンタクト開口に重なって望ましくないサブリソグラフ
ィ・コンタクト・ホール・イメージを生成する第１のラ
イン・イメージを第２のマスク層内に形成するステップ
と、（ｄ）前記望ましくないサブリソグラフィ・コンタ
クト・ホール・イメージの下にある前記絶縁層を前記基
板金属被覆までエッチングして望ましくないサブリソグ
ラフィ・コンタクト・ホールを形成するステップと、
（ｅ）前記絶縁層の上にある前記第１のマスクおよび前
記第２のマスクを除去するステップとからなるプロセス
から生じることを特徴とする、上記（１９）に記載の方
法。 （２３）前記望ましくないサブリソグラフィ・コンタク
ト・ホール・イメージが、最大値約０．０５Ｍの寸法を
有することを特徴とする、上記（２２）に記載の方法。 （２４）半導体構造の製造時に単一のマスク層内に生成
される望ましくないサブリソグラフィ開口を充填する方
法において、（ａ）その中に金属被覆を有する基板上に
配置された絶縁層の上にある前記単一のマスク層上およ
び前記望ましくないサブリソグラフィ開口内に共形犠牲
材料膜を付着して、前記共形犠牲材料膜で前記望ましく
ないサブリソグラフィ開口を充填するステップと、
（ｂ）前記犠牲材料が前記望ましくないサブリソグラフ
ィ開口内にだけ残るように、前記共形犠牲材料膜を等方
性エッチングするステップとを含む方法。
【図１】従来技術のデュアル・ダマシング・プロセスに
従って形成した構造を示す半導体構造の一部の断面図で
ある。
従って形成した構造を示す半導体構造の一部の断面図で
ある。
【図２】セクションＡないしセクションＥに示すよう
に、ライン・イメージが最小ライン・イメージ・サイズ
Ｍのコンタクト開口と重なったフォトリソグラフィ・イ
メージングの５つの異なる場合を示す一連のデュアル・
ダマシン構造の上面図である。
に、ライン・イメージが最小ライン・イメージ・サイズ
Ｍのコンタクト開口と重なったフォトリソグラフィ・イ
メージングの５つの異なる場合を示す一連のデュアル・
ダマシン構造の上面図である。
【図３】寸法Ｍのコンタクト開口上のライン・イメージ
の不整合を示す、図２のセクションＢの線Ｂ−Ｂに沿っ
たデュアル・ダマシン構造の一部の断面図である。
の不整合を示す、図２のセクションＢの線Ｂ−Ｂに沿っ
たデュアル・ダマシン構造の一部の断面図である。
【図４】ライン・イメージと幅２Ｍのコンタクト開口と
の間の望ましくない重なりを示す、図２のセクションＥ
の線Ｅ−Ｅに沿ったデュアル・ダマシン構造の一部の断
面図である。
の間の望ましくない重なりを示す、図２のセクションＥ
の線Ｅ−Ｅに沿ったデュアル・ダマシン構造の一部の断
面図である。
【図５】本発明の方法を示す、デュアル・ダマシン構造
の一部の断面図である。
の一部の断面図である。
【図６】本発明の方法に従って、等方性エッチングによ
ってサブリソグラフィ・コンタクト・イメージを除くす
べての面から共形犠牲材料層を除去した後に得られる図
５の好ましい実施形態を示す半導体構造の一部の断面図
である。
ってサブリソグラフィ・コンタクト・イメージを除くす
べての面から共形犠牲材料層を除去した後に得られる図
５の好ましい実施形態を示す半導体構造の一部の断面図
である。
【図７】本発明の方法に従って、さらに加工して絶縁層
内に所望のコンタクト・ホールおよびグルーブを形成し
た後に得られる図６の好ましい実施形態を示す半導体構
造の一部の断面図である。
内に所望のコンタクト・ホールおよびグルーブを形成し
た後に得られる図６の好ましい実施形態を示す半導体構
造の一部の断面図である。
【図８】本発明の方法に従って、第１のマスクおよび第
２のマスクを除去し、金属を付着し、除去し、平坦化し
た後に得られる図７の好ましい実施形態を示す半導体構
造の一部の断面図である。
２のマスクを除去し、金属を付着し、除去し、平坦化し
た後に得られる図７の好ましい実施形態を示す半導体構
造の一部の断面図である。
【図９】望ましくないサブリソグラフィ・コンタクト・
ホールが絶縁層内に画定されるときの、本発明の方法を
示す半導体構造の一部の断面図である。
ホールが絶縁層内に画定されるときの、本発明の方法を
示す半導体構造の一部の断面図である。
【図１０】本発明の方法に従って、等方性エッチングに
よって望ましくないサブリソグラフィ・コンタクト・ホ
ールを除くすべての面から共形犠牲材料膜を除去した後
に得られる図９の好ましい実施形態を示す半導体構造の
一部の断面図である。
よって望ましくないサブリソグラフィ・コンタクト・ホ
ールを除くすべての面から共形犠牲材料膜を除去した後
に得られる図９の好ましい実施形態を示す半導体構造の
一部の断面図である。
【図１１】望ましくないサブリソグラフィ開口が絶縁層
の上にある単一のマスク層内で見つかったときの、本発
明の方法を示す半導体構造の一部の断面図である。
の上にある単一のマスク層内で見つかったときの、本発
明の方法を示す半導体構造の一部の断面図である。
【図１２】本発明の方法に従って、等方性エッチングに
よって望ましくないサブリソグラフィ開口を除くすべて
の平坦面から共形犠牲材料膜を除去した後に得られる図
１１の好ましい実施形態を示す半導体構造の一部の断面
図である。
よって望ましくないサブリソグラフィ開口を除くすべて
の平坦面から共形犠牲材料膜を除去した後に得られる図
１１の好ましい実施形態を示す半導体構造の一部の断面
図である。
１０ 半導体構造
１５ 第１の絶縁層
２０ 金属被覆レベル
２５ コンタクト・ホール
３０ 第１のマスク層
３５ 第２のレジスト
４０ ライン・イメージ
５０ ライン・イメージ
６０ａ 最終コンタクト・ホール・イメージ
６０ｂ 最終コンタクト・ホール・イメージ
６０ｃ 最終コンタクト・ホール・イメージ
６０ｄ 最終コンタクト・ホール・イメージ
６０ｅ 最終コンタクト・ホール・イメージ
７０ サブリソグラフィ・コンタクト・ホール・イメー
ジ ７１ 望ましくないサブリソグラフィ開口 ８０ スペース ８５ 望ましくないサブリソグラフィ・コンタクト・ホ
ール １００ａ コンタクト開口 １００ｂ コンタクト開口 １００ｃ コンタクト開口 １００ｄ コンタクト開口 １００ｅ コンタクト開口 １１０ グルーブ １１５ 第２の絶縁層 １２０ 基板金属被覆 １３０ スタッド・ビア接続部 １４０ 金属被覆ライン ２００ 共形犠牲材料膜 ２１０ 充填された望ましくないサブリソグラフィ・コ
ンタクト・ホール
ジ ７１ 望ましくないサブリソグラフィ開口 ８０ スペース ８５ 望ましくないサブリソグラフィ・コンタクト・ホ
ール １００ａ コンタクト開口 １００ｂ コンタクト開口 １００ｃ コンタクト開口 １００ｄ コンタクト開口 １００ｅ コンタクト開口 １１０ グルーブ １１５ 第２の絶縁層 １２０ 基板金属被覆 １３０ スタッド・ビア接続部 １４０ 金属被覆ライン ２００ 共形犠牲材料膜 ２１０ 充填された望ましくないサブリソグラフィ・コ
ンタクト・ホール
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フロントページの続き
(72)発明者 カーター・ウェリング・カーンタ
アメリカ合衆国05446 バーモント州コ
ルチェスター グランドビュー・モーテ
ル・ロード（番地なし)
(56)参考文献 特開 平３−195027（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/768
H01L 21/28
Claims (24)
- 【請求項１】半導体構造の製造時に形成される望ましく
ないサブリソグラフィ・コンタクト・ホール・イメージ
を充填する方法において、 （ａ）１）その中に金属被覆を有する基板上に配置され
た絶縁層の上にあって、その中にコンタクト開口が形成
された第１のマスク層の上にある、第２のマスク層上
と、 ２）前記第２のマスク層内に形成され、寸法Ｍを
有し、前記コンタクト開口に重なって前記望ましくない
サブリソグラフィ・コンタクト・ホール・イメージを生
成する、第１のライン・イメージ内とに共形犠牲材料膜
を付着し、前記犠牲材料で前記望ましくないサブリソグ
ラフィ・コンタクト・ホール・イメージを充填するステ
ップと、 （ｂ）前記望ましくないサブリソグラフィ・コンタクト
・ホール・イメージ内にだけ前記犠牲材料が残るよう
に、前記共形犠牲材料膜を等方性エッチングするステッ
プとを含む方法。 - 【請求項２】前記望ましくないサブリソグラフィ・コン
タクト・ホール・イメージが、最大値で０．０５Ｍの寸
法を有することを特徴とする、請求項１に記載の方法。 - 【請求項３】前記コンタクト開口が２Ｍの寸法を有する
ことを特徴とする、請求項１に記載の方法。 - 【請求項４】前記第１のマスクがフォトレジストを含む
ことを特徴とする、請求項１に記載の方法。 - 【請求項５】前記第２のマスクがフォトレジストを含む
ことを特徴とする、請求項１に記載の方法。 - 【請求項６】前記第１のマスクが、窒化シリコンまたは
酸化アルミニウムからなるグループから選択した非腐食
性材料を含むことを特徴とする、請求項１に記載の方
法。 - 【請求項７】前記第２のマスクが、窒化シリコンまたは
酸化アルミニウムからなるグループから選択した非腐食
性材料を含むことを特徴とする、請求項１に記載の方
法。 - 【請求項８】前記共形犠牲材料膜を０．０２５Ｍ以上の
厚さに付着することを特徴とする、請求項１に記載の方
法。 - 【請求項９】前記共形犠牲材料膜が、パリレン、フォト
レジスト、およびポリイミドからなるグループから選択
した材料を含むことを特徴とする、請求項１に記載の方
法。 - 【請求項１０】酸素プラズマ・エッチング技法を使用し
て、前記共形絶縁膜を等方性エッチングすることを特徴
とする、請求項１に記載の方法。 - 【請求項１１】さらに、ステップ（ａ）が、前記第２の
マスク層内に形成された隣接する第２のライン・イメー
ジ内に前記共形犠牲材料膜を付着するステップを含み、
前記第２のライン・イメージが、寸法Ｍを有し、Ｍ以下
の距離Ｎだけ前記第１のライン・イメージから横方向に
分離され、前記第２のライン・イメージが、前記コンタ
クト開口に重なって寸法Ｍの所望のコンタクト・ホール
・イメージを生成することを特徴とする、請求項１に記
載の方法。 - 【請求項１２】半導体構造の製造時に所望のコンタクト
・ホール・イメージを形成し、望ましくないサブリソグ
ラフィ・コンタクト・ホール・イメージを充填する方法
において、 （ａ）その中に金属被覆を有する基板上に配置された絶
縁層の上にある第１のマスク層内にコンタクト開口を形
成するステップと、 （ｂ）前記第１のマスク層上および前記コンタクト開口
内に第２のマスク層を付着するステップと、 （ｃ）隣接する少なくとも２つのライン・イメージのそ
れぞれが、寸法Ｍを有し、Ｍ以下の距離Ｎだけ横方向に
分離され、前記隣接する少なくとも２つのライン・イメ
ージのうちの一方が、前記コンタクト開口に重なって寸
法Ｍの所望のコンタクト・ホール・イメージを生成し、
前記隣接する少なくとも２つのライン・イメージのうち
の他方が前記コンタクト開口に重なって望ましくないサ
ブリソグラフィ・コンタクト・ホール・イメージを生成
するように、前記第１のマスク層の上にある第２のマス
ク層内に隣接する少なくとも２つのライン・イメージを
形成するステップと、 （ｄ）前記第２のマスク層上および前記隣接する少なく
とも２つのライン・イメージの各ライン・イメージ内に
共形犠牲材料膜を付着し、前記犠牲材料で前記望ましく
ないサブリソグラフィ・コンタクト・ホール・イメージ
を充填するステップと、 （ｅ）前記犠牲材料が前記望ましくないサブリソグラフ
ィ・コンタクト・ホール・イメージ内にだけ残るよう
に、前記共形犠牲材料膜を等方性エッチングするステッ
プとを含む方法。 - 【請求項１３】前記望ましくないサブリソグラフィ・コ
ンタクト・ホール・イメージが、最大値で０．０５Ｍの
寸法を有することを特徴とする、請求項１２に記載の方
法。 - 【請求項１４】前記コンタクト開口が２Ｍの寸法を有す
ることを特徴とする、請求項１２に記載の方法。 - 【請求項１５】（ａ）請求項１１に記載の方法に従っ
て、前記望ましくないサブリソグラフィ・コンタクト・
ホール・イメージを充填するステップと、 （ｂ）前記所望のコンタクト・ホール・イメージの下に
ある前記絶縁層を前記基板までエッチングして、コンタ
クト・ホールを形成するステップと、 （ｃ）前記第２のマスクを除去するステップと、 （ｄ）前記第１のマスクと、前記望ましくないサブリソ
グラフィ・コンタクト・ホール・イメージ内に残ってい
る前記共形犠牲材料膜とを除去するステップと、 （ｅ）前記絶縁層上および前記コンタクト・ホール内に
金属を付着して、スタッド・ビア接続部を形成するステ
ップと、 （ｆ）前記絶縁層の上にある前記金属を除去し、前記ス
タッド・ビア接続部内には前記金属を残すステップと、 （ｇ）前記スタッド・ビア接続部内の前記金属を前記絶
縁層と共平面にするステップとを含む、半導体構造を製
造する方法。 - 【請求項１６】さらに、ステップ（ｂ）とステップ
（ｃ）の間に、前記第１のライン・イメージの下にある
前記第１のマスク層および前記絶縁層を前記絶縁層中の
ほぼ中間の点までエッチングして第１のグルーブを形成
するステップと、前記隣接する第２のライン・イメージ
の下にある前記第１のマスク層および前記絶縁層を前記
絶縁層中のほぼ中間の点までエッチングして第２のグル
ーブを形成するステップとを含むことを特徴とする、請
求項１５に記載の方法。 - 【請求項１７】前記付着ステップ（ｅ）がさらに、前記
第１のグルーブ内および前記第２のグルーブ内に前記金
属を付着して第１の金属被覆ラインおよび第２の金属被
覆ラインを形成するステップを含み、前記金属が前記除
去ステップ（ｆ）の後に前記第１の金属被覆ラインおよ
び前記第２の金属被覆ライン内にも残り、前記共平面化
ステップ（ｇ）がさらに、前記第１の金属被覆ラインお
よび前記第２の金属被覆ライン内前記金属を前記スタッ
ド・ビア接続部および前記絶縁層と共平面にするステッ
プを含むことを特徴とする、請求項１６に記載の方法。 - 【請求項１８】前記除去ステップ（ｆ）および前記共平
面化ステップ（ｇ）が化学機械研磨を使用して実施され
ることを特徴とする、請求項１５に記載の方法。 - 【請求項１９】半導体構造の製造時に形成された、その
中に金属被覆を有する基板上に配置された絶縁層内の望
ましくないサブリソグラフィ・コンタクト・ホール・イ
メージを充填する方法において、 （ａ）前記絶縁層上および前記絶縁膜内において前記基
板金属被覆まで延びる前記望ましくないサブリソグラフ
ィ・コンタクト・ホール内に共形犠牲材料膜を付着し
て、前記犠牲材料で前記望ましくないサブリソグラフィ
・コンタクト・ホールを充填するステップと、 （ｂ）前記犠牲材料が前記望ましくないサブリソグラフ
ィ・コンタクト・ホール内にだけ残るように、前記共形
犠牲材料膜を等方性エッチングするステップとを含む方
法。 - 【請求項２０】前記絶縁層が、二酸化シリコン、リンで
ドープした二酸化シリコン、およびホウ素でドープした
二酸化シリコンからなるグループから選択した酸化物を
含むことを特徴とする、請求項１９に記載の方法。 - 【請求項２１】前記共形犠牲材料膜が、二酸化シリコ
ン、リンでドープした二酸化シリコン、およびホウ素で
ドープした二酸化シリコンからなるグループから選択し
た酸化物を含むことを特徴とする、請求項１９に記載の
方法。 - 【請求項２２】前記望ましくないサブリソグラフィ・コ
ンタクト・ホールが、 （ａ）その中に金属被覆を有する基板上に配置された絶
縁層の上にある第１のマスク層内にコンタクト開口を形
成するステップと、 （ｂ）前記第１のマスク層上および前記コンタクト開口
内に第２のマスク層を付着するステップと、 （ｃ）寸法Ｍを有し、前記コンタクト開口に重なって望
ましくないサブリソグラフィ・コンタクト・ホール・イ
メージを生成する第１のライン・イメージを第２のマス
ク層内に形成するステップと、 （ｄ）前記望ましくないサブリソグラフィ・コンタクト
・ホール・イメージの下にある前記絶縁層を前記基板金
属被覆までエッチングして望ましくないサブリソグラフ
ィ・コンタクト・ホールを形成するステップと、 （ｅ）前記絶縁層の上にある前記第１のマスクおよび前
記第２のマスクを除去するステップとからなるプロセス
から生じることを特徴とする、請求項１９に記載の方
法。 - 【請求項２３】前記望ましくないサブリソグラフィ・コ
ンタクト・ホール・イメージが、最大値０．０５Ｍの寸
法を有することを特徴とする、請求項２２に記載の方
法。 - 【請求項２４】半導体構造の製造時に単一のマスク層内
に生成される望ましくないサブリソグラフィ開口を充填
する方法において、 （ａ）その中に金属被覆を有する基板上に配置された絶
縁層の上にある前記単一のマスク層上および前記望まし
くないサブリソグラフィ開口内に共形犠牲材料膜を付着
して、前記共形犠牲材料膜で前記望ましくないサブリソ
グラフィ開口を充填するステップと、 （ｂ）前記犠牲材料が前記望ましくないサブリソグラフ
ィ開口内にだけ残るように、前記共形犠牲材料膜を等方
性エッチングするステップとを含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/517782 | 1995-08-22 | ||
| US08/517,782 US5759911A (en) | 1995-08-22 | 1995-08-22 | Self-aligned metallurgy |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09129733A JPH09129733A (ja) | 1997-05-16 |
| JP3377375B2 true JP3377375B2 (ja) | 2003-02-17 |
Family
ID=24061208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21484996A Expired - Fee Related JP3377375B2 (ja) | 1995-08-22 | 1996-08-14 | 自己整合メタラジ |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5759911A (ja) |
| JP (1) | JP3377375B2 (ja) |
| KR (1) | KR100201035B1 (ja) |
| TW (1) | TW307039B (ja) |
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-
1995
- 1995-08-22 US US08/517,782 patent/US5759911A/en not_active Expired - Fee Related
-
1996
- 1996-05-04 TW TW085105348A patent/TW307039B/zh active
- 1996-07-10 KR KR1019960027740A patent/KR100201035B1/ko not_active IP Right Cessation
- 1996-08-14 JP JP21484996A patent/JP3377375B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-26 US US09/084,518 patent/US5976963A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09129733A (ja) | 1997-05-16 |
| KR970013084A (ko) | 1997-03-29 |
| US5759911A (en) | 1998-06-02 |
| US5976963A (en) | 1999-11-02 |
| KR100201035B1 (ko) | 1999-06-15 |
| TW307039B (ja) | 1997-06-01 |
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