TW307039B - - Google Patents

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Description

經濟部中央梂準局貝工消費合作社印裝 A 7 B7 五、發明説明（1 ) 技術領域 本發明係關於一種半導鱧裝置製造用方法，更特定言之 ，係關於一種方法，用以填滿於多層半導體裝置内高密度 金屬線之對位不良及不受歡迎之重疊所造成之次石版印刷 金屬接點孔洞缺陷。此法亦提供直線及接點孔洞之自我對 位’經由此類接點孔洞提供與下層金屬層必要之接觸。 發明背景 於同一個矽晶圓上緊密間隔積體電路之生成爲眾所周知 者，而此種電路之導電連接技術狀況亦同。習知之連接技 術使用囷案化直線冶金學以形成所需之線層e SVLSI裝置 中’金屬圖案爲多層型，並由絕緣材料層所分離。不同金 屬線圖案層間之連接係藉接點孔洞（若貫通孔）達成，此類 孔洞係蚀穿絕緣材料層並爲金屬填滿以形成中間柱貫通孔 連接處。 如於邱等人之美國專利第4,789,648號中所描述，此專利 讓與予本申請案之同一受讓人，於一多層VLSI晶片中可於 穿過絕緣層而至下層金屬之形成中間柱貫通孔連接處之同 時，形成囷案化之導電直線。圖1所示爲一半導體結構1〇 ，其中將第一層絕緣層15沉積於需要接點之一圖案化金屬 層20上。藉微影蝕刻法將随後會用以形成中間柱貫通孔連 接處之接點孔洞或貫通孔2 5定義於例如蚀刻終止材料或光 阻，蓋住第一種絕緣層15之第一種遮蔽層30内。將第二種 絕緣層115沉積於第一種遮蔽層30上，之後將第二種遮蔽 層（未顯示），可爲光阻或蚀刻終止材料，沉積於第二種絕 —_ · 4 · 冬紙浪尺度適用中國國家標準（CNS )八4*1格（210X297公釐） 丨 ^丨裳 訂-----1線 {^先閲靖t~面之注意事項再填寫本頁)
五、發明説明（2 緣層115上。藉微影蝕刻法將第二種絕緣層115蝕刻至第一 種遮蔽層30，以定義出所需之配線直線或凹槽40及50, 其中某些係與先前形成之接點孔洞25排成一排，以標準對 位方法進行對位。凡被裸露之接點孔洞處，其蝕刻將會雄 續進行至第一層絕緣層15而使下層基板金屬層2〇顯露。而 不需接點孔洞之處，其蝕刻會於第一種遮蔽層30即停止， 並將第二種遮蔽層（未顯示）移除。而後以金屬將直線40及 50與接點孔洞填滿，藉蝕刻或化學機械磨光技術將多餘之 金屬移除°藉此即形成具有金屬線14〇及中間柱貫通孔連 接處130之裝置上述揭露之蝕刻及遮蔽順序，以及後 續之金屬沉積及平面化技術爲一般已知，使用一個光軍時 稱爲金屬鑲嵌技術或使用兩個光軍時之雙金屬鑲嵌技術。 經濟部中央梂準局貝工消费合作社印製 於另一個雙金屬鑲嵌具體實施例（未顯示）中，並未將第 二種遮蔽層115沉積在第一種遮蔽層3〇之上β而是將第二 種遮蔽層，包含一光阻或一蝕刻終止材料，直接放置在第 一種遮蔽層3 0上。接點孔洞並未裸露之處，會蝕刻直線4 〇 及50，穿過第二種遮蔽層、下層之第一種遮蔽層3〇3〇及 大約第一種絕緣層15之一半。穿過第一種絕緣層15之接點 孔洞2 5將定義在直線4 〇與先前蝕刻之接點開口排成列之處 。随後將兩種遮蔽物均移除，後續製程係如上述般於直線 及接點孔洞内沉積金屬。 於一每一層均包含許多導電元件之多層裝置中，層間不 注意之接點即可能造成半導體裝置之電氣短路及失效。例 如’於一已知裝置中，較低層上有一些導電金屬元件係設 — _-5- 豕紙張又度適用中8國家揉準（CNS > Α4規格（210X297公釐） 五、發明説明（3 ) 計成應與相鄰上層之導電金屬元件接觸，而同層其它導電 金屬元件應進行不同之功能，且必須與正好位於正上方之 上層元件隔離。 於下文中所使用，尤其是本文所描述之雙金屬鑲嵌結構 中，術語「直線影像」指的是定義在第一種遮蔽層3〇上第 二種遮蔽層内之開口 40及50，在平移穿過第一種遮蔽層 30並進入第一種絕緣層15内之前。「直線」或「凹槽j指 的是直線影像50下之開口，蝕刻穿透第一種遮蔽層3〇並進 入第一種絕緣層15，随後以金屬填滿以形成金屬線或導電 金屬元件。術語「接點開口」指的是—開始即蝕刻進入第 一種遮蔽層30,而後在直線影像形成前先以第二種遮蔽層 填滿之開口。術語「接點孔洞影像」或「貫通孔影像」指 的是直線影像與接點開口重要或排成一列處之開口。術語 「接點孔洞」係直線影像/接點開口下重疊及平移而穿過 第一種絕緣層15而基板金屬20之開口。然後將接點孔洞填 滿金屬並將之平面化以形成中間柱貫通孔連接處。「空間 J係指將相鄰金屬直線或直線影像橫向隔離之材料。 圖2爲顯示—個具有直線影像/空間/直線影像結合之雙 金屬鑲嵌結構的上視平面圖，其中直線影像係以微影蝕刻 法加以定義，並於5種情況下均具有最小之影像尺寸，M。 於第一種情況中，如入部份所示，直線影像4〇與下層接點 開口 110a完全對位，最後之接點孔洞影像6〇a尺寸爲Μχ Μ。然而由於形成直線影像4〇及接點開口 n〇a時即存在偏 差△及晶圓上之容許誤差，因此一般並無法達到完全 經濟部中央橾準局貝工消费合作社印製 A7 B7五、發明説明（4) 。8部份顯示的是對位最糟之情況，其中直線影像40與接 點開口 110b重疊部份只有最小影像尺寸之一半，或M/ 2 ，如最後接點孔洞影像6Ob所舉例説明。舉例來説，對1微 米乘1微米之接點開口 110b而言，最糟之狀況爲於整個晶 圓上只產生大約1/2微米之重疊。B部份對位最糟狀況於圖 3中更詳細説明，顯示沿直線B-B所截取標準雙金屬鑲嵌多 光阻結構10之橫截面視圖。第一種光阻30，用以定義接點 孔洞100b，係位在用於直線影像40及50定義用之第二種光 阻3 5之下《同顯示般，自接點孔洞影像60b之最後尺寸減 去光阻影像之對位不良即自Μ成爲Μ/2。 爲了避免上述問題，並確保接點孔洞尺寸最大化，可於 一開始即將第一種光阻3 0内接點開口 100做得較大，於X抽 兩方向均增大約Μ/2，以形成尺寸2 Μ X Μ之接點開口 1〇〇 。若接點開口 110c與直線影像4 0完全對位，則可達成圖 2C部份之上視圖。然而，於對位不良最糟之狀況下，重疊 部位爲M/2，如D部份所示，2M之接點開口 l〇〇d將與鄰接 空間80重疊。因此可於直線40與接點開口 i〇〇d之間獲得最 大之重疊尺寸Μ，同時接點孔洞影像60d具有MX Μ之最後 尺寸。 然而，事實上，晶圓上形成之接點孔洞影像及直線影像 之尺寸會有些差異，此乃因晶圓上之偏差及容許誤差所造 成。若不論直線影像4 0或接點孔洞影像6 〇之尺寸由於偏差 △均較最小之影像尺寸Μ爲大，那麼即會產生一不必要之 重疊，因此當接點孔洞影像70随後平移至下層絕緣體時， -7- I---;-----f -裝-----I 訂-----{線 (請先W讀背面之注意事項再填寫本頁) 本纸張尺度逍用中國國家標準（CNS ) A4規格（210X297公釐） 3〇7〇39 A7 B7 經濟部中央梯隼局員工消費合作杜印裝 五、發明説明（ 將與下層基板金屬形成不必要之接觸。此現象如囷2E部份 所示，並藉接點孔洞影像6 0 e及7 0舉例説明。舉例來説， 若尺寸爲1微米X 100微米之直線影像4〇及5〇將因〇」微米 之偏差（△)使寬度有所差異，其中^1爲1微米，那麼於晶圓 某些位置上其線寬爲1.1微米，但於其它位置則可能爲〇9 微米。若具有尺寸2MXM之下層接點開n100e與具丨^微 米寬之直線影像40對位不良時，則可能產生M/2之最糟重 疊狀況，而使得接點開口 1 〇〇e下方產生一塊微小、次石版 印刷直線影像區域70，於此區域中並不希望與基板產生接 觸。因此，當接點孔洞影像7 〇平移至絕緣層内並以金屬填 滿時，即發生與下層基板金屬不必要之接觸。本文中術語 「次石版印刷」係指一個比使用標準微影蝕刻圖案化技術 所形成之開口還小得多的開口，典型來説大約爲其百分之 五或更小，但亦可大至百分之十。 圖4中更進一步舉例説明上述不受歡迎之次石版印刷接點 ’此圖爲一標準雙金屬鑲嵌結構10,顯示圖2沿直線Ε·Ε 截取之一橫截面，Ε部份。接點開口 10(^之寬度爲2Μ。由 於容許誤差及偏差因素，在直線影像5 〇及接點開口 100e之 間存在不必要之重疊部份7 0。如上所述，次石版印刷接點 孔洞影像7 0之後續平移經過下層絕緣體丨5而至基板内之裝 置金屬層不但將造成在所需接點處產生接點孔洞，亦會產 生相當微小之接點孔洞，本文中稱爲次石版印刷（於不必要 之重疊或接點孔洞影像70之區域内），於此處並不希望有 與基板金屬接觸之接點。當所生成接點孔洞内填滿金屬時 8- 本紙張尺度適用中國S家揉準（CNS〉A4規格（210X297公釐） 丨·---1-----^ ·裝----：——訂-----(線 (請先閔讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 Α7 Β7 五、發明説明（） ，可能因而造成電路短路及失效β因此，需要有一種將在 沉積金屬之前即平移通過絕緣體1 5之不受歡迎次石版印刷 接點影像7 0或次石版印刷接點孔洞填滿之方法β 一種消除金屬層上絕緣層内次石版印刷表面缺陷之習知 方法包括在第一種絕緣體上沉積第二種絕緣膜以將缺陷填 滿，之後藉化學機械磨光將表面平面化。然而，若除了不 受歡迎之次石版印刷表面缺陷外，尚有蚀刻穿過第—種絕 緣體且必須維持與下層金屬暢通之接點孔洞時，則由於這 些必需之孔洞亦會爲第二種絕緣膜材料所填滿，故上述方 法並不適用。 克羅寧（Cronin)等人於美國專利第5，1 18,382號中揭露一 種方法，用以將蝕刻穿透絕緣層之接點孔洞内不需要之切 口填滿。使用化學氣相沉積技術將切口填滿一層二氧化矽 或氮化矽。此種沉積式填充材料將表面完全覆蓋，包括因 接點孔洞曝露之下層基板表面、接點孔洞蝕穿之絕緣層上 表面、接點孔洞之侧壁及切口。經濺鍍蝕刻之後，使用無 方向性反應性離子電漿蚀刻，將所有被復蓋表面之填充材 料移除，只留下切口爲填滿的。由於接點孔洞側壁及基板 表面上之填充材料均已移除，因此仍能經由接點孔洞與基 板金屬接觸’因此若接點孔洞不必要且爲次石版印刷之處 ，即此法即爲無效，此乃因若要再打開較大之必需的接點 孔洞，此法亦將打開那些與下層金屬接觸之不必要的次石 版印刷接點孔洞β 因此需要一種實用方法可將於雙金屬鑲嵌順序製程中在 -9 - 本紙張尺度適用中國國家梯準（CNS ) A4规格（21〇Χ25>7公釐） I.---_-----f -裝----^-I订-----(,線 (钟先聞讀背面之注意事項再填寫本頁) B7 經濟部中央標準局貝工消费合作社印裝 五、發明説明（7) 絕緣層内所形成之不必要的次石版印刷接點孔洞缺陷填滿 。或者’是一種藉著在蝕刻影像前將之填滿而避免此種次 石版印刷接點孔洞平移進入絕緣禮之方法。亦希望能有一 種將在位於絕緣體上單一遮蔽層之石版印刷或沉積製程中 所形成之次石版印刷開口填滿之方法。此種方法可藉消除 由絕緣層内次石版印刷接點孔洞形成之中間柱貫通孔連接 處’而將金屬層間不必要之接點數量減少。此法必須可使 後續金屬沉積需要開口之處的接點孔洞維持暢通。此外， 直線與所需接點孔洞必須能自我對位。最後，此法必須爲 有效的、不筇贵的’並且易於實施而不須再増加一大堆製 程步驟。 發明摘要 簡而言之’本發明之一方面爲提供一種方法，用以填滿 在微影蚀刻製程中因姑刻完之直線影像及接點開口間對位 不良及不必要之重疊所產生之不受歡迎的次石版印刷接點 孔洞影像。此方法包含： (a) 經共形犧牲材料膜沉積在1)位於第—種遮蔽層之第二 種遮蔽層上’該第一種遮蔽層層内形成有一接點開口，且 該第一種遮蔽層蓋在一位於内含金屬之基板上絕緣層之上 方’及2)形成在該第二種遮蔽層内之第一種直線影像内， 該第一種直線影像具有Μ之最小尺寸，並與該接點開口重 疊形成該不受歡迎之次石版印刷接點影像，該犧牲材料將 該不受歡迎之次石版印刷接點影像填滿；以及 (b) 等方向性地蝕刻該共形犧牲材料膜，以使該犧牲材料 -10- 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --~~-- _· ^ —Λ裝 訂 〈* 線 {請先閱讀背面之注意事項再填寫本頁)
經濟部中央樣準局負工消費合作社印製 只殘留於該不受歡迎之次石版印刷接點孔洞影像内β 典型來説，此不受歡迎之次石版印刷接點孔洞影像之尺 寸最大値爲大约0.05Μ。接點開口寬度大約2Μ以確保在直 線影像Μ/2之對位不良後可形成一具大約^^父最後接 點面積的接點孔洞。這些遮蔽物可爲光阻或例如氮化矽或 氧化鋁等不受腐蚀材料，抑或是其中一種遮蔽物可爲光阻 ，而另一種則爲不受腐蝕材料。 此用以形成共形犧牲材料膜之犧牲材料係一種例如聚對 亞苯基二甲基、光阻或聚醯亞胺之絕緣體。此犧牲材料係 經沉積以形成一厚度大於或等於大約〇 〇25Μ或大約不受歡 迎之次石版印刷接點孔洞影像寬度一半厚之共形膜。使用 如氧電漿蚀刻之等向性蝕刻技術將共形犧牲材料膜自所有 表面上，除了不受歡迎次石版印刷接點孔洞影像，移除。 可同時將共形犧牲材料膜沉積於與先前所述第—種直線 影像相鄰之第二種直線影像内。第二種遮蔽層使第二種直 線影像與第一種直線影像橫向間隔距離Ν，其中^^小於或 等於Μ。此第二種直線影像亦與接點開口重疊，形成一最 小尺寸等於Μ之所需接點孔洞影像。 另一方面，本發明提供一種方法，以於半導雜結構製程 中形成所需之接點孔洞影像，並填滿不受歡迎之次石版印 刷接點孔洞影像》此方法包含： (a) 於蓋住位於内含金屬之基板上絕緣層之第—種遮蔽層 内形成一接點開口； (b) 於該第一種遮蔽層上及該接點開口内沉積第二種遮蔽 -11 - 本紙張尺度適用中國國家標準（CN’S ) A4规格（210X297公釐） (請先閎讀背面之注意事項再填鸾本頁)
A7 ______ B7_ _ 五、發明説明（9 ) 層； (C)於位在該第一種遮蔽層上之第二種遮蔽層内形成至少 兩相鄰直線影像，該至少兩相鄰直線影像中每一條之最小 尺寸爲Μ ’並橫向間隔距離N，小於或等於Μ，該至少兩 相鄰直線影像其中之一與該接點開口重疊，形成最小尺寸 爲Μ之需求接點孔洞影像，而至少兩相鄰直線影像之第二 條則與該接點開口重疊以形成不受歡迎之次石版印刷接點 孔洞影像； (d) 於該第一種遮蔽層上及該至少兩相都直線影像之每一 條内沉積一共形犧牲材料膜’該犧牲材料膜填滿該不受歡 迎之石版印刷接點孔洞影像；以及 (e) 等方向性地蝕刻該共形犧牲材料膜，以使該犧牲材料 只殘留在該不受歡迎次石版印刷接點孔洞影像内。 通常不受歡迎之次石版印刷接點孔洞影像之尺寸最大値 爲大約0.05 Μ。接點開口一般寬度爲大約2 M ’以形成大約 Μ X Μ之最後接點孔洞影像面積。 但於另一方面，本發明係提供一種製造丰導體結構之方 法。在沉積共形犧牲材料膜，並如上述般等方性蝕刻，（將 不受歡迎次石版印刷接點開口影像填滿之後），可能將位於 需求之接點孔洞影像上之絕緣層蝕刻至下層基板而形成接 點孔洞。此外，可將位於兩條直線影像下之剩餘第一種遮 蔽層蝕刻至絕緣層之一半以形成第一及第二條凹槽。將兩 層遮蔽物均移除，並將填充不受歡迎次石版印刷接點孔洞 影像之共形犧牲材料随第一種遮蔽層一起移除。於絕緣層 ______^12- 本紙張尺度適用中@國家標準（CNS ) Α4胁（2Η)Χ297公籍） ----- B7 五、發明説明（1Q ) 上之接點孔洞與凹槽内沉積金屬以形成中間柱貫通孔連接 處及第一與第二條金屬線。移除多餘之金屬，並使中間柱 貫通孔連接處及金屬線共平面，典型係藉化學機械磨光法 0 於第四個方面’本發明係提供一種方法，用以將已姑穿 下層絕緣層而至基板金屬之次石版印刷接點孔洞填滿。將 一共形犧牲材料膜，較佳係由如二氧化矽、掺雜硼之二氧 化矽，或掺雜磷之二氧化矽等氧化物構成，沉積在絕緣層 上及次石版印刷接點孔洞内。等方向性蚀刻將犧牲材料自 絕緣層及所有其它表面移除，除了次石版印刷接點孔洞内 之犧牲材料。不受歡迎之次石版印刷接點孔洞，一般最大 尺寸値大約0.05 Μ，係藉下法形成： (a) 於位於配置在内含金屬之基板上絕緣層之第一種遮蔽 層内形成一接點開口； (b) 於該第一種遮蔽層上及該接點開口内沉積第二種遮蔽 層； 經濟部中央橾準局貝工消费合作社印製 (c) 於該第二種遮蔽層内形成第一種直線影像，該第一種 直線影像之最小尺寸爲Μ，並與該接點開口重疊形成不受 歡迎之次石版印刷接點孔洞影像； (d) 蝕刻在該不受歡迎次石版印刷接點孔洞影像下之該絕 緣層至該基板金屬，以形成一不受歡迎次石版印刷接點孔 洞；以及 (e) 將位於該絕緣層之該第一及第二種遮蔽物移除。 但於另一方面，本發明係提供一種方法，用以將形成於 ___- 13- _____ 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297公釐i 一 ' S〇7〇s$ 五、發明説明（11 位於配置在内含金屬之半導體基板上絕緣層的單一遮蔽層 内之次石版印刷開口填滿。於單一遮蔽層上及不受歡迎次 石版印刷開口内沉積共形犧牲材料層，將不受歡迎之次石 版印刷開口填滿。等方性蝕刻將犧牲材料自單一遮蔽層及 所有其它平面表面上移除，只留下不受歡迎次石版印刷開 口内之犧牲材料。 本發明將可滿足對用以將在微影蝕刻製程内因直線影像 與接點開口之對位不良及不需要之重疊所形成之不受歡迎 次石版印刷接點孔洞影像填滿之方法的需求。本法係具彈 性的，此乃因此法於不受歡迎次石版印刷接點孔洞影平移 至下層絕緣層之前或蚀刻接點孔洞之後進行均可。此外， 本發明之方法包括形成在所需接點孔洞影像上之直線影像 之自行對位，以提供最後接點面積爲Μχ μ之接點孔洞。 因此’想要於接點孔洞，經此與下層基板金屬接觸，内形 成中間柱貢通孔連接處係可能的。此法亦避免於石版印刷 或絕緣層上單一遮蔽層之沉積時不受歡迎次石版印刷開口 或缺陷之平移。 經濟部中央樣準局貝工消费合作社印製 本發明係有優點的，此乃因金屬層間不必要的接點及與 其相關之困擾，例如電路短路及失效，均可減少。由於捨 棄之半導體裝置較少，因此製造成本亦可降低。最後，此 方法係實用且易於實施，此乃因只須於已爲半導體工業所 使用之金屬鑲嵌及雙金屬鑲嵌製程中增加少許額外製程步 驟》 本發明之前述及其它目的、特徵及優點將因下列本發明 14- 本紙張尺度逋用中國國家標準（CNS ) Α4規格（2丨0><297公釐） 經濟部中央標準局貝工消費合作社印«. A7 _____B7 _ 五、發明説明（12 ) 之較佳具禮實施例詳加描述，如附圖所舉例説明，後更顯 而易見。 圖形簡述 圖1係半導雄構造之一部份的橫截面，舉例説明根據先前 技藝雙金屬鑲嵌製程所形成之構造； 圖2係一系列雙金屬鑲嵌構造之上視平面圖，舉例説明五 種不同微影蝕刻成像之狀況，其中直線影像與接點開口重 4，所使用最小直線影像尺寸爲Μ，如A至E部份所指出； 圖3係圖2之雙金屬讓嵌構造一部份之横截面，b部份， 沿直線B-B所截取，舉例説明直線影像與尺寸爲1^之接點 開口之對位不良狀況； 囷4係圖2之雙金屬鑲换構造一部份之橫截面，e部份， 沿直線E-E所截取，舉例説明直線影像與尺寸爲2M之接點 開口間不必要之重疊； 囷5係雙金屬鑲嵌構造一部份之橫截面，舉例説明本發明 之方法； 囷6係半導體構造一部份之截面圏，舉例説明圖5結構在 藉根據本發明方法之等向性蝕刻法自所有表面移除共形犧 牲材料層，除了次石版印刷接點影像，後所生成之較佳具 趙實施例； 圖7係半導體結構一部份之截面圖，舉例説明囷6結構在 根據本發明之方法之更進—步製程於絕緣層内形成所需之 接點孔洞及凹槽後所生之較佳具體實施例； 囷8係半導體構造一部份之截面圖，舉例説明圖7結構在 ^丨裝----1ί訂-----線 (t先閱讀1Τ-面之注意事項再填寫本頁)
Α7 Β7 五、發明説明（13 ) ~— 根據本發明之方法移除第一及第二種遮蔽物、沉積金屬及 移除與共平面之後所生成之較佳具體實施例； 囷9係半導體構造一部份之截面圖’舉例説明當不受歡迎 之次石版印刷接點孔洞係定義於絕緣層内時本發明之方法 圖1 0係半導體構造一部份之截面囷，舉例説明圖9結構 在藉根據本發明方法之等向性蝕刻法自所有表面移除共形 犧牲材料膜，除了不受歡迎次石版印刷接點孔洞，後所生 成之較佳具體實施例； 圖11係半導體構造一部份之截面圖，舉例説明當於一在 絕緣層上單一遮蔽層内發現一不受歡迎次石版印刷開口時 之本發明方法；以及 圖12係半導體構造一部份之截面圖，舉例説明圖i丨結構 在藉根據本發明方法之等向性蝕刻法自所有平面表面移除 共形犧牲材料膜’除了次石版印刷開口，後所生成 具體實施例。 耋施本發明之較佳模式詳述 經濟部中央樣準局貝工消費合作社印製 如應注意的，本發明係提供一種方法，用以將於多層半 導體裝置内因高密度金屬線與接點開口所形成之對位不良 及不受歡迎之重疊造成之次石版印刷金屬接點孔洞缺陷填 滿β此法亦提供這些直線與接點孔洞自行對位，經由這些 孔洞與下層金屬層達成接觸，特定言之，係於沉積在内含 金屬之基板上之絕緣層上方之第一種遮蔽物内形成接點開 口。於第一種接點開口遮蔽物上方之第二種遮蔽物内形成 * 16 - ------- —___B7 五、發明説明（14 ) 具有最小尺寸Μ之直線影像。由於直線影像在接點開口上 乏對位不良，將產生不必要之次石版印刷接點孔洞影像， 以及在相鄰直線影像下之所需接點孔洞影像。於第二種遮 蔽物尤上表面上及直線影像内沉積共形犧牲材料膜，將不 受歡迎次石版印刷接點孔洞影像填滿。之後進行等向性蝕 刻’應持續直至可將共形犧牲材料膜自所有包括所需接點 孔洞影像側壁及底部等平面表面移除。一般將監視表面上 議牲膜之終止點’並使蚀刻持續至多移除所有平面表面 10%之材料。這個過多之移除可確保犧牲材料已完全自所 需接點孔洞影像上移除。然而，在犧牲材料自不受歡迎次 石版印刷開口移除之前，蝕刻製程係不連續的。當随後接 點孔洞影像平移穿過下層絕緣層’將只產生所需之接點孔 洞。不受歡迎次石版印刷接點孔洞影像内之犧牲材料將於 遮蔽層被移除時完成移除》 現在參考附囷，在所有這些不同的圖形中相同的编號代 表相同或相似之零件。圖5係舉例説明本發明製程之雙金 屬鑲嵌構造之部份10的截面視圈，其中在直線影像及接點 孔洞影像間存在著對位不良。在内含金屬之基板頂層表面 上蓋著一層如S i Ο 2之絕緣層1 5，例如VLSI或ULSI積鱧電 路晶片（未顯示）上之裝置。接點開口 1〇〇通常具有大約2 M 之寬度’其中Μ係最小直線影像尺寸（參見下文）係形成於 殘留在絕緣層15上之第一種遮蔽層3〇内。利用習知微影姓 刻技術形成接點開口 100。然後將第二種遮蔽層35沉積在 第一種遮蔽層3 0上及接點開口 1〇〇内。如此，當形成接點 -17- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 經濟部中央揉準局貝工消費合作社印製 A7 ____ _B7_五、發明説明（15 ) 開口 100時所曝露之部份絕緣層15即爲第二種遮蔽層35所 遮蓋。其後使用習知微影蝕刻技術於第二種遮蔽層35内形 成最小尺寸爲Μ之直線影像4〇及5〇。第一種及第二種遮蔽 層30及35可爲光阻或非腐蝕性材料（蝕刻終止層或者， 一種遮蔽層可爲光阻，而另一種可爲非腐蝕性材料。非腐 蚀性材料之實例包括氮化矽及氧化鋁。 橫向間隔距離Ν之兩相鄰直線影像，第一條直線影像5 〇 及第二條直線影像4 0，其中Ν小於或等於Μ，排列在接點 開口 100上之處會將部份的絕緣層15裸露出來，並形成最 小尺寸爲Μ之所需接點孔洞影像6〇，及不受歡迎次石版印 刷接點孔洞影像7 0。第二條直線影像4 〇及一開始即形成之 接點開口 100自行對位會因此形成所需之接點孔洞影像6 0 。不受歡迎之次石版印刷接點孔洞影像7 0比所需接點孔洞 影像60小得多，通常最大値大約爲μ之百分之五或0.05Μ 。絕緣層15上寬度爲Ν之區域80仍爲第二種遮蔽層35所遮 蓋，於橫方向將所需接點孔洞影像6 0與不受歡迎次石版印 刷接點孔洞影像7 0分開。若在這時候需要及不受歡迎之次 石版印刷接點孔洞影像60及7 0均分別平移穿過絕緣層15( 未顯示），随後於其内沉積金屬形成中間柱赁通孔連接處（ 未顯示），則將經由與不受歡迎次石版印刷接點孔洞影像 70相對應之中間柱貫通孔連接處而與下層基板金屬產生不 受歡迎之接觸。 因此，根據本發明，即於殘留之第二種遮蔽層35上及第 一條患線影像50及第二條直紱影後40之睡·霞袅面上沉精包 一 ---------------------—-- -- ------- • 18 - ____ 本紙張尺度適用中國國家標準（CMS > Α4规格（210 X 297公釐） ^—^-- (t先閲讀t-面之注意事項再填寫本頁) γβ 3〇7〇39 at _ B7 經濟部中央樣準局負工消費合作社印製 五、發明説明（16 ) 含y轉·妓^之共形膜2Q0。適於形成共形膜200夕犧姓忖料 實例爲如聚對亞苯基二甲基（聚對亞二甲苯基）、聚醢亞胺 ，及光阻之絕緣體。典型係使用共形沉積技術，例如聚對 亞苯基二曱基適用之化學氣相沉積或聚醢亞胺及光阻適用 之旋轉鑄造，以於直線影像50及40之侧壁、第一層遮蔽物 30之曝露上表面及所需接點孔洞影像6〇之側壁與底部上沉 積犧牲材料。此外，犧塵 接點孔洞影像7 0卞滿。一般而言，共形膜2〇〇之厚度大於 或等於大約0.025M »因此，當μ大約爲1微米且不受歡迎 次石版印刷接點孔影像7 〇大約爲5 〇埃時，共形膜2〇〇應至 少沉積至大約2 5埃之厚度，但更特定言之係至大約5 〇埃厚 以確保將不受歡迎接點孔洞影像7〇完全填滿。 随後等_支]^^刻共形膜200，並監視其蝕刻終止點直到 將膜自包括所需接點孔洞影像6 0之底部及側壁的所有垂直 及水平面表面移除爲止，係使用例如氧氣電漿蝕刻之方法 。將共形膜200自所有平面表面上移除才算是終止點。爲 了確保共形膜200已自所需接點孔洞影像6 〇完全移除，而 且考慮整個晶圓大約百分之十之正常蝕刻差異（亦即有些表 面過蝕刻同時有些表面蝕刻不足），因此蝕刻典型係持續至 監視終止點下再百分之十之多餘材料。然而由於不受歡迎 次石版印刷接點孔洞影像7〇之尺寸相當小而且等方向性蝕 刻時間有限，因此孔洞影像仍將爲犧牲材料所填滿。但是 ’本發明之方法並未侷限於將最大尺寸爲〇〇5 Μ之不受歡 迎次石版印刷接點孔洞影像7 〇填滿，而且較有利的是對大 本紙張尺度適用中國國裳圾生f、 A>Ue 1* -19- r a 公 / y B7 五、發明説明（17 ) 經濟部中央橾準局貝工消費合作社印裝 至0.10M (未顯示）之較大不受歡迎接點孔洞影像在自所需 接點孔洞影像60移除共形犧牲材料膜2〇〇之後仍能維持填 滿的’如一般熟諳此技藝者可明顯得知者。等方向性蝕刻 後所生成之結構如圖6所示，舉例説明已填滿之不受歡迎 次石版印刷接點孔洞21〇。應注意的是，殘留於已填滿孔 洞210内之犧牲材料可能凹陷低於第—種遮蔽層3〇之上表 面’此乃用以填滿不受歡迎次石版印刷接點孔洞方法之蝕 刻較久而無損於有效性的結果。 如圖7所示金屬鑲嵌製程繈續使用，例如蝕刻，爲此技藝 所熟知之標準技術用以將所需接點孔洞影像6 〇 (未顯示）平 移穿過下層絕緣層15而至基板金屬20。如此完成接點孔洞 2 5。此外，可蝕刻位於直線影像5 〇及4 〇以下，未與一開 始即生成之接點開口 1〇〇 (未顯示）排成一排之第一種遮蔽物 30。在這些位置，蝕刻將持續至大約絕緣層15之一半，產 生供後續金屬線形成用於第一種直線影像5〇下之第一種凹 槽110及第二種直線影像下之第二種凹槽（未顯示）。然後使 用標準反應性離子蝕刻技術將第二種遮蔽層35及第一種遮 蔽層30移除。當移除第一種遮蔽層30時，亦將已填滿之孔 洞2 10内之犧牲材料移除。在平移後之接點孔洞25及凹槽 110内沉積例如鋁或鎢（未顯示）之金屬後，即形成所需之中 間柱貫通孔連接處130及金屬線140，如圖8所舉例説明。 因此即可避免下層金屬線（未顯示）及下層基板金屬12〇間不 需要之接觸’同時仍可經由中間柱貫通孔連接處13〇提供 與金屬20所需之接觸》然後將絕緣層15表面上多餘之金屬 -20 - 本紙張A適财關家料（CNS )八4胁（2igx297公釐） 經濟部中央梂準局貝工消費合作社印製 A7 ________B7 五、發明説明（18 ) —""— 移除，典型係使用化學機械磨光技術行之，同時亦可將金 屬線140及中間柱貫通孔連接處13〇與絕緣層丨5共平面化。 最後之半導雄結構部份1〇如囷8所示〇本發明之方法亦可 與此技藝中已知之標準技術合用，產生多層金屬囷案及絕 緣層以形成典型之VLSI及ULSI結構。 於另一個具體實施例中，如圖9所示，本發明之製程亦可 於不受歡迎次石版印刷接點孔洞8 5已蝕刻進入下層絕緣屠 15内且遮蔽物已移除之後使用。於絕緣層15上及不受歡迎 次石版印刷接點孔洞8 5内沉積共形犧牲材料膜20〇，典型 爲例如—氧化妙、接雜磷之二氧化梦或摻雜硼之二氧化梦 之氧化物。共形犧牲材料膜200亦沉積在任何蝕刻進入絕 緣層15之所需接點孔洞25之裸露表面上。絕緣層15典型 亦爲例如二氧化矽、摻雜磷之二氧化矽或滲雜硼之二氧化 矽之氧化物。然而，本發明並不侷限於上述氧化物，亦可 使用其它材料以形成絕緣層15及共形犧牲材料膜2〇〇。在 如上述之等方性蝕刻後，不受歡迎次石版印刷接點孔洞8 5 由於尺寸小及有限之蝕刻時間，因此仍爲犧牲氧化物所填 滿’如圖1 0所示。於絕緣層1 5内同時形成尺寸大於大約 0.05M之任何接點孔洞25内之辗牲氧化物亦將之移除。然 而本發明之方法並不侷限於填滿最大尺寸爲0.05 Μ之不受 歡迎次石版印刷接點孔洞85，對於最大至〇.1〇Μ(未顯示） 之較大不受歡迎接點孔洞在自所需接點孔洞25移除膜200 後仍爲共形犧牲材料膜200所填滿亦相當有用，對熟諳此 技藝者可明顯得知者。因此後續之金屬沉積（未顯示）將只 -21 - (請先閱讀背面之注意事項再填寫本頁) -裝. 訂 線 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） • m -I ί - I — A7 B7 經濟部中央樣準局貝工消費合作社印製 五、發明説明（19 ) 填滿所需接點孔洞25，形成與下層基板金屬20之中間柱貫 通孔連接處。將不會經由場滿之次石版印刷接點孔洞而與 基板金屬120有任何連接。 然而於另一個具體實施例中，如圖11所示，本發明之製 程亦可用以移除於絕緣層15上之單一遮蔽層30内形成之不 受歡迎次石版印刷孔洞或開口 71，此絕緣層係置於内含金 屬20及120之半導體基板上。舉例來説，除了製成石版印 刷接點開口 100之外，在微影蝕刻時由於原本已沉積之遮 蔽層30内之缺陷將可能產生不受歡迎石版印刷開口 71，典 型尺寸大約接點開口 100之百分之五’但亦可能大至百分 之十。在顯影時可將遮蔽層3〇之一石版印刷部份移除而產 生次石版印刷開口 71 »或者原本已沉積之單一遮蔽層30内 可能已經含有次石版印刷孔洞或開口 7 1。爲了避免次石版 .- 一 — 印刷7 1不必要之平移穿過^^屠15並與金屬120之後 -___ __ ___ 咬美觸’即於遮蔽層30及接點開口 1〇〇之裸露表面上沉積 — | -— _ - ' — ^含聚對亞苯基二甲基(聚對亞二甲苯基）、I醯亞联’及 光B之共I濟牲材膜200。隨後等方向性蝕刻共形膜200 ’並監視其蝕刻終止點一直到將膜自包括接點開口 1〇〇之 底部及侧壁的所有垂直及水平平面表面移除爲止，係使用 例如之方法。蚀刻典型係持續將監視終止點 下大約再百分之十之材料移除，留下不受歡迎次石版印刷 開口 1 7仍爲犧牲材料所填滿。等方向性蝕刻後生成之結構 如圖1 2所示。再次，殘留於次石版印刷開口 7 1内之犧牲材 料200可能凹陷低於遮蔽層30之上表面，爲蝕刻較久，而 -22 本紙張尺度適用中國國家橾準（CNS ) Α4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) -裝· 4¾ A7 B7 五、發明説明（2£) 不損及填充不受歡迎次石版印刷缺陷或開口之有效性的方 法。金屬鑲嵌製程持磧使用例如蝕刻之標準技術爲此技藝 所熟知，用以將接點開口 100平移（未顯示）穿過下層絕緣層 15至基板金屬20，然後將遮蔽層3〇及次石版印刷開口 71 内之犧牲材料移除，随後將金屬化及平面化（未顯示）。 因此，根據本發明，以犧牲材料將不受歡迎次石版印刷 接點孔洞影像填滿可消除不受歡迎次石版印刷接點孔洞之 平移現象，同時保有接點面積爲Μ χ M之所需接點孔洞。 此外，在不受歡迎次石版印刷接點孔洞已平移進入下層絕 緣層之處’藉著於小孔洞内填入如二氧化矽之氧化物將可 考A產板金屬之接觸。最後，亦可避免於單一遮益 ' i- I — 、— ' --- 層次石版印刷缺陷或開口之平移。 ^ 雖然於本文中已描述並敘述本發明之幾方面應用，但熟 諳此技藝者亦可於其它方面完成相同之目的。因此希望藉 下列之申請專利範園涵蓋爲本發明之眞精神及範疇所包含 之其它方面。 許. 先 閲 讀 背· 面 之 注 項 再 填 寫 本 頁 裝 訂 線 經濟部中央梂準局貝工消費合作社印製 23- 本紙張尺度適用中國國家標準（CNS )八4%格（210x297公瘦

Claims (1)

  1. S〇7〇39 C8 ---- D8 六、申請專利範圍 1· 一種方法，用以將於半導體構造製造中形成之不受歡迎 次石版印刷接點孔洞影像場滿，該方法包含下列步驟： (a) 沉積共形犧牲材料膜於丨）位於第一種遮蔽層上之第 二種遮蔽層上，該第一種遮蔽層内形成有接點開口，而 且該第一種遮蔽層蓋在位於内含金屬之基板上之絕緣層 上，以及2)形成於該第二種遮蔽層内之第一種直線影像 内’該第一種直線影像之最小尺寸爲Μ，且與該接點開 口重疊而產生該不受歡迎之次石版印刷接點孔洞影像， 該犧牲材料將該不受歡迎次石版印刷接點孔洞影像填滿 ;以及 (b) 等方向性地蚀刻該共形犧牲材料膜，以使該犧牲材 料只殘留在該不受歡迎次石版印刷接點孔洞影像内。 2. 根據申請專利範圍第1項之方法，其中該不受歡迎次石 版印刷接點孔洞影像尺寸之最大値大約〇 〇5M。 3. 根據申請專利範圍第1項之方法，其中該接點開口之尺 寸大約2 Μ。 4. 根據申請專利範圍第1項之方法，其中該第一種遮蔽物 包含一光阻。 5. 根據申請專利範圍第1項之方法，其中該第二種遮蔽物 包含一光阻。 6. 根據申請專利範圍第1項之方法，其中該第一種遮蔽物 包含一選自氮化矽及氧化鋁之非腐蝕性材料。 7. 根據申請專利範圍第1項之方法，其中該第二種遮蔽物 包含一選自氮化矽及氧化鋁之非腐蝕性材料。 8. 根據申請專利範圍第1項之方法，其中該共形絕緣膜係 -24- 本紙張尺度逋用中國國家標準（cxs )八4規格（210Χ297公釐） V— -- < · ^ (請先聞讀背面之注$項再填寫本頁) 經濟部中央標準局貝工消费合作社印製 、申請專利範圍 沉積至大於或等於大約0 025 Μ之厚度。 9.根據申請專利範圍第丨項之方法，其中該共形絕緣膜包 含—選自聚對亞苯基二甲基、光阻，及聚醯亞胺之材料 〇 10·根據申請專利範圍第”員之方法，其中該共形犧牲材料 係使用氧電漿蝕刻技術將之等方向性蝕刻。 11. 根據申請專利範圍第1項之方法，其中步驟（&)進—步包 含： 將該共形犧牲材料膜沉積在形成於該第二種遮蔽層内 相鄰第二種直線影像内，該第二種直線影像之最小尺寸 爲Μ，且與該第—種直線影像橫向間隔小於或等於Μ之 距離Ν，該第二種直線影像與該接點開口重疊形成具最 小尺寸Μ之所需接點孔洞影像。 12. —種方法，用以於半導髏構造製造中形成所需接點孔洞 影像及將不受歡迎次石版印刷接點孔洞影像填滿，該方 法包含下列步驟： (a) 於位於配置在内含金屬之基板上之絕緣層之第—種 遮蔽層内形成接點開口； (b) 於該第一種遮蔽層上及該接點開口内沉積第二種遮 蔽層； (c) 於該第一種遮蔽層上第二種遮蔽層内形成至少兩相 鄰直線影像，該至少兩相鄰之直線影像中每一條之最小 尺寸爲Μ，且橫向相隔小於或等於μ之距離N，該至少 兩相鄰直線影像其中之一與該接點開口重疊以形成具 as Β8 C8 D8 經濟部中央標準局男工消费合作社印裝 柱 申請專利範圍 小尺寸爲Μ之所需接點孔洞影像，而且該至少兩相鄰直 線影像之第二條與該接點開口重疊以形成不受歡迎次石 版印刷接點孔洞影像； (d) 於該第二種遮蔽層上及該至少兩相鄰直線影像内沉 積共形犧牲材料膜，該犧牲材料將該不受歡迎次石版印 刷接點孔洞影像填滿；以及 (e) 等方向性地蝕刻該共形犧牲材料膜，以使該犧牲材 料只殘留在該不受歡迎次石版印刷接點孔洞影像内。 13.根據申請專利範圍第12項之方法，其中該不受歡迎次石 版印刷接點孔洞影像尺寸之最大値大約〇. 〇 5 μ。 Κ根據申請專利範圍第12項之方法，其中該接點開口之尺 寸大約2 Μ。 15. —種方法，用以製造一半導體結構，包含下列步驟： (a) 根據申請專利範圍第丨丨項之方法將該不受歡迎次 石版印刷接點孔洞影像填滿； (b) 蚀刻該所需接點孔洞影像下之該絕緣層至該基板以 形成一接點孔洞； (c) 將該第二種遮蔽物移除； (d) 將該第一種遮蔽物及該不受歡迎次石版印刷接點孔 洞影像内殘留之該共形犧牲材料膜移除； (e )於該絕緣層上及該接點孔洞内沉積金屬，以形成中 間柱貫通孔連接處； (f) 將該絕緣層上之該金屬移除，而只留下於該中間 贯通孔連接處内之金屬；以及 -26- 本紙張尺度逋用中國國家標準（CNS >八4«1格（210X297公釐） II II —裝 H 訂 「線 (請先閲讀h面之注意事項再填寫本頁) 經濟部中央梂準局貝工消费合作杜印裝 A8 器 D8 --——- (g)使該中間柱貫通孔連接處内之該金屬與該絕緣層共 平面。 16.根據申請專利範圍第15項之方法，在步驟（}^及（〇之間 進一步包含以下步驟’蝕刻該第一種遮蔽層及該第一種 直線影像下之該絕緣層至該絕緣層之一半以形成第—種 凹槽，以及蝕刻該第一種遮蔽層及該相鄰第二種直線影 像下之該絕緣層至該絕緣層之一半以形成第二種凹槽。 π·根據申請專利範圍第丨6項之方法，其中該沉積步驟（e ) 更進一步包括於該第一種凹槽及該第二種凹槽内沉積該 金屬以形成第一種金屬線及第二種金屬線，其中該金屬 在該移除步驟（f)之後仍殘留於該第一及第二種金屬線内 ’以及其中該共平面化步驟更進一步包含將該第一及 第二種金屬線内之該金屬與該中間柱貫通孔連接處及該 絕緣層共平面化。 18.根據申請專利範圍第1 5項之方法，其中該移除步驟（f) 及該共平面化步驟（g)係利用化學機械磨光。 19_ 一種方法，用以將位於内含金屬之基板上之絕緣層内之 不受歡迎次石版印刷接點孔洞影像填滿，該不受歡迎次 石版印刷接點孔洞係於半導體構造製造中形成，該方法 包含下列步驟： (a)於該絕緣層上及形成於該絕緣層内之該不受歡迎次 石版印刷接點孔洞内沉積共形犧牲材料膜，該不受歡迎 次石版印刷接點孔洞延伸至該基板金屬，該犧牲材料將 該不受歡迎次石版印刷接點孔洞填滿；以及 -27- 本紙張尺度逋用中菌國家揉準（CNS > A4規格（210X297公漦） 丨^ p-裝-------訂-----^線 (請先閎靖背面之注意事項再填寫本頁) 經濟部中央梯準局員工消費合作社印裂 A8 —-----------D8 、申請專" ---- (b)等方向性地蝕刻該共形犧牲材料膜，以使該犧牲材 料只殘留在該不受歡迎次石版印刷接點孔洞内。 2〇·根據中請專利範圍第19項之方法，其中該絕緣層包含一 選自二氧化矽、摻雜磷之二氧化矽，以及摻雜硼之-氣 化矽之氧化物。 —虱 21. 根據中請專利範团第19項之方法，其中該共形犧牲材料 膜包含-選自二氧化矽、摻雜磷之二氧化矽，以及摻雜 蝴之二氧化矽之氧化物。 22. 根據申請專利範圍第19項之方法，其中該不受歡迎微影 蚀刻接點孔洞係自下列製程生成： (a) 於位於配置在内含金屬之基板上之絕緣層之第一種 遮蔽層内形成接點開口； (b) 於該第一種遮蔽層上及該接點開口内沉積第二種遮 蔽層； (Ο於該第二種遮蔽層内形成第一種直線影像，該第一 種直線影像之最小尺寸爲Μ，而且與該接點開口重疊以 形成不受歡迎次石版印刷接點孔洞影像； (d) 蝕刻該不受歡迎次石版印刷接點孔洞影像下之該絕 緣層至該基板金屬以形成一不受歡迎次石版印刷接點孔 洞；以及 (e) 將該絕緣層上之第一及第二種遮蔽物移除。 23. 根據申請專利範圍第22項之方法，其中該不受歡迎次石 版印刷接點孔洞影像之尺寸最大値大约〇.05 M。 24. —種方法，用以填滿於半導體結構製造時形成於一單一 -28- 本紙張尺度適用中國國家梯準（CNS ) A4洗格（210X297公釐） — · -^裳----*--訂-----5 線 (請先聞讀背面之注意事項再填寫本頁) ABCD 六、申請專利範園 遮蔽層内之不受歡迎次石版印刷開口，該方法包含下列 步驟： (a) 於該單一遮蔽層上及該不受歡迎次石版印刷開口内 沉積共形犧牲材料膜，該共形犧牲材料膜將該不受歡迎 次石版印刷開口填滿，該單一遮蔽層位於配置在内含金 屬之基板上之絕緣層；以及 (b) 等方向性地蝕刻該共形犧牲材料膜，以使該犧牲材 料只殘留在該不受歡迎次石版印刷開口内。 (請先閲讀背面之注意^項再填寫本I) -裝· 訂 7線- 經濟部中央梯準局負工消費合作社印製 -29- 本紙張;UL遙用中國囷家標率（CNS ) A4规格（210><297公釐）
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2934353B2 (ja) * 1992-06-24 1999-08-16 三菱電機株式会社 半導体装置およびその製造方法
US5846876A (en) * 1996-06-05 1998-12-08 Advanced Micro Devices, Inc. Integrated circuit which uses a damascene process for producing staggered interconnect lines
WO1998003994A1 (en) * 1996-07-18 1998-01-29 Advanced Micro Devices, Inc. Integrated circuit which uses an etch stop for producing staggered interconnect lines
US5854515A (en) * 1996-07-23 1998-12-29 Advanced Micro Devices, Inc. Integrated circuit having conductors of enhanced cross-sectional area
US5847462A (en) * 1996-11-14 1998-12-08 Advanced Micro Devices, Inc. Integrated circuit having conductors of enhanced cross-sectional area with etch stop barrier layer
JP3856544B2 (ja) * 1997-10-29 2006-12-13 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US6057239A (en) * 1997-12-17 2000-05-02 Advanced Micro Devices, Inc. Dual damascene process using sacrificial spin-on materials
US6051369A (en) * 1998-01-08 2000-04-18 Kabushiki Kaisha Toshiba Lithography process using one or more anti-reflective coating films and fabrication process using the lithography process
US6027994A (en) * 1998-06-22 2000-02-22 United Microelectronics Corp. Method to fabricate a dual metal-damascene structure in a substrate
US6025259A (en) * 1998-07-02 2000-02-15 Advanced Micro Devices, Inc. Dual damascene process using high selectivity boundary layers
US6127263A (en) 1998-07-10 2000-10-03 Applied Materials, Inc. Misalignment tolerant techniques for dual damascene fabrication
TW437040B (en) 1998-08-12 2001-05-28 Applied Materials Inc Interconnect line formed by dual damascene using dielectric layers having dissimilar etching characteristics
US6225207B1 (en) 1998-10-01 2001-05-01 Applied Materials, Inc. Techniques for triple and quadruple damascene fabrication
US6200906B1 (en) 1998-12-17 2001-03-13 Micron Technology, Inc. Stepped photoresist profile and opening formed using the profile
US20030089987A1 (en) * 1999-02-05 2003-05-15 Suketu A. Parikh Dual damascene misalignment tolerant techniques for vias and sacrificial etch segments
US6265301B1 (en) * 1999-05-12 2001-07-24 Taiwan Semiconductor Manufacturing Company Method of forming metal interconnect structures and metal via structures using photolithographic and electroplating or electro-less plating procedures
US6734110B1 (en) * 1999-10-14 2004-05-11 Taiwan Semiconductor Manufacturing Company Damascene method employing composite etch stop layer
JP2001185613A (ja) * 1999-12-24 2001-07-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6596591B1 (en) * 2000-12-18 2003-07-22 Advanced Micro Devices, Inc. Methods to form reduced dimension bit-line isolation in the manufacture of non-volatile memory devices
US6650000B2 (en) * 2001-01-16 2003-11-18 International Business Machines Corporation Apparatus and method for forming a battery in an integrated circuit
US6380077B1 (en) * 2001-04-13 2002-04-30 United Microelectronics Corp. Method of forming contact opening
US6777260B1 (en) * 2003-08-14 2004-08-17 Silicon Storage Technology, Inc. Method of making sub-lithographic sized contact holes
JP4476171B2 (ja) * 2005-05-30 2010-06-09 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US7651942B2 (en) * 2005-08-15 2010-01-26 Infineon Technologies Ag Metal interconnect structure and method
KR100952483B1 (ko) * 2008-02-18 2010-04-13 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US20100007028A1 (en) * 2008-07-11 2010-01-14 Infineon Technologies Austria Ag Device including an imide layer with non-contact openings and method
US8304916B1 (en) 2011-07-06 2012-11-06 Northrop Grumman Systems Corporation Half-through vias for suppression of substrate modes
US8883638B2 (en) * 2012-01-18 2014-11-11 United Microelectronics Corp. Method for manufacturing damascene structure involving dummy via holes
US11195792B2 (en) * 2020-01-10 2021-12-07 International Business Machines Corporation Top via stack
CN113488392B (zh) * 2021-07-13 2022-08-02 武汉新芯集成电路制造有限公司 集成电路器件制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3600169A1 (de) * 1985-01-07 1986-07-10 Canon K.K., Tokio/Tokyo Maskenstruktur zur lithographie, verfahren zu ihrer herstellung und lithographisches verfahren
US4789648A (en) * 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US4921723A (en) * 1987-10-16 1990-05-01 The Curators Of The University Of Missouri Process for applying a composite insulative coating to a substrate
US5106780A (en) * 1988-08-05 1992-04-21 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US4987101A (en) * 1988-12-16 1991-01-22 International Business Machines Corporation Method for providing improved insulation in VLSI and ULSI circuits
KR920005453B1 (ko) * 1989-05-13 1992-07-04 현대전자산업 주식회사 반도체 접속장치 형성방법
US5118382A (en) * 1990-08-10 1992-06-02 Ibm Corporation Elimination of etch stop undercut
US5100838A (en) * 1990-10-04 1992-03-31 Micron Technology, Inc. Method for forming self-aligned conducting pillars in an (IC) fabrication process
US5286674A (en) * 1992-03-02 1994-02-15 Motorola, Inc. Method for forming a via structure and semiconductor device having the same
JP3271094B2 (ja) * 1993-07-05 2002-04-02 ソニー株式会社 積層配線基板及びその製造方法
KR950025908A (ko) * 1994-02-03 1995-09-18 김주용 반도체소자 제조방법
US5710460A (en) * 1995-04-21 1998-01-20 International Business Machines Corporation Structure for reducing microelectronic short circuits using spin-on glass as part of the interlayer dielectric
US5525552A (en) * 1995-06-08 1996-06-11 Taiwan Semiconductor Manufacturing Company Method for fabricating a MOSFET device with a buried contact
US5539255A (en) * 1995-09-07 1996-07-23 International Business Machines Corporation Semiconductor structure having self-aligned interconnection metallization formed from a single layer of metal

Also Published As

Publication number Publication date
KR100201035B1 (ko) 1999-06-15
US5759911A (en) 1998-06-02
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JPH09129733A (ja) 1997-05-16
US5976963A (en) 1999-11-02
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