JP3114931B2 - 導電体プラグを備えた半導体装置およびその製造方法 - Google Patents
導電体プラグを備えた半導体装置およびその製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、さらに言えば、金属−酸化物−
半導体（Metal-Oxide-Semiconductor、ＭＯＳ）型の電
界効果トランジスタ（以下、ＭＯＳトランジスタとい
う）、ひいてはＭＯＳトランジスタを用いた半導体記憶
装置に好適に使用できる半導体装置と、その半導体装置
の製造方法に関する。
びその製造方法に関し、さらに言えば、金属−酸化物−
半導体（Metal-Oxide-Semiconductor、ＭＯＳ）型の電
界効果トランジスタ（以下、ＭＯＳトランジスタとい
う）、ひいてはＭＯＳトランジスタを用いた半導体記憶
装置に好適に使用できる半導体装置と、その半導体装置
の製造方法に関する。
【０００２】
【従来の技術】近年、半導体記憶装置の高集積化と半導
体素子の微細化はますます進んでいる。それに伴い、半
導体記憶装置を構成する半導体層、誘電体層、金属層の
パターンやそれらのパターン化に使用するマスクの間の
重ね合わせにいっそうの高精度化が必要とされ、各パタ
ーンやマスク間のマージン（重ね合わせ余裕）もますま
す減少している。そこで、従来より、半導体記憶装置を
構成する各素子の構造並びに形成法について見直しが行
われている。
体素子の微細化はますます進んでいる。それに伴い、半
導体記憶装置を構成する半導体層、誘電体層、金属層の
パターンやそれらのパターン化に使用するマスクの間の
重ね合わせにいっそうの高精度化が必要とされ、各パタ
ーンやマスク間のマージン（重ね合わせ余裕）もますま
す減少している。そこで、従来より、半導体記憶装置を
構成する各素子の構造並びに形成法について見直しが行
われている。
【０００３】例えば、ＭＯＳトランジスタを用いたＭＯ
Ｓ型半導体記憶装置では、半導体基板に形成されたソー
ス・ドレイン拡散層と、層間絶縁膜を介してその上に形
成される配線層とは、その層間絶縁膜に形成されるコン
タクト孔の内部に充填される導電性プラグ（コンタクト
・プラグ）によって電気的に接続される。パターンない
しマスク間の重ね合わせマージンが減少すると、実際の
製造工程において各パターンないしマスクの寸法や位置
のバラツキの如何によっては、前記配線層とソース・ド
レイン拡散層とが前記導電性プラグを介して電気的ショ
ートを起こす事態が頻発し、歩留まりや信頼性が大きく
低下する恐れがある。
Ｓ型半導体記憶装置では、半導体基板に形成されたソー
ス・ドレイン拡散層と、層間絶縁膜を介してその上に形
成される配線層とは、その層間絶縁膜に形成されるコン
タクト孔の内部に充填される導電性プラグ（コンタクト
・プラグ）によって電気的に接続される。パターンない
しマスク間の重ね合わせマージンが減少すると、実際の
製造工程において各パターンないしマスクの寸法や位置
のバラツキの如何によっては、前記配線層とソース・ド
レイン拡散層とが前記導電性プラグを介して電気的ショ
ートを起こす事態が頻発し、歩留まりや信頼性が大きく
低下する恐れがある。
【０００４】そこで、このような問題が生じないよう
に、従来より種々の改良がなされている。
に、従来より種々の改良がなされている。
【０００５】図６〜図７は、この問題の解消を意図した
従来の半導体装置の製造方法の一例を示す。この方法は
特開平２−２８５６５８号公報に開示されている。
従来の半導体装置の製造方法の一例を示す。この方法は
特開平２−２８５６５８号公報に開示されている。
【０００６】まず、図６（ａ）に示すように、表面領域
にソース・ドレイン拡散層１０１ａを有するシリコン基
板１０１の表面に、層間絶縁層として酸化シリコン層１
０２を形成する。次に、その酸化シリコン層１０２の上
に導電層を堆積した後、所定形状にパターン化してＭＯ
Ｓトランジスタのゲート電極１０５を形成する。酸化シ
リコン層１０２のゲート電極１０５の直下の部分は、ゲ
ート絶縁層として動作する。
にソース・ドレイン拡散層１０１ａを有するシリコン基
板１０１の表面に、層間絶縁層として酸化シリコン層１
０２を形成する。次に、その酸化シリコン層１０２の上
に導電層を堆積した後、所定形状にパターン化してＭＯ
Ｓトランジスタのゲート電極１０５を形成する。酸化シ
リコン層１０２のゲート電極１０５の直下の部分は、ゲ
ート絶縁層として動作する。
【０００７】続いて、図６（ｂ）に示すように、酸化シ
リコン層１０２の上に、ゲート電極１０５を覆う層間絶
縁層としてＢＰＳＧ（Boron-doped PhosphoSilicate Gl
ass）層１０８を堆積する。そして、フォトリソグラフ
ィによりパターン化されたフォトレジストを用いて、こ
のＢＰＳＧ層１０８とその下の酸化シリコン層１０２を
エッチングし、図６（ｂ）に示すようにコンタクト孔１
０９を形成する。このコンタクト孔１０９の平面形状は
例えば矩形あるいは円形であり、その底部はシリコン基
板１０１のソース・ドレイン拡散層１０１ａに達してい
る。
リコン層１０２の上に、ゲート電極１０５を覆う層間絶
縁層としてＢＰＳＧ（Boron-doped PhosphoSilicate Gl
ass）層１０８を堆積する。そして、フォトリソグラフ
ィによりパターン化されたフォトレジストを用いて、こ
のＢＰＳＧ層１０８とその下の酸化シリコン層１０２を
エッチングし、図６（ｂ）に示すようにコンタクト孔１
０９を形成する。このコンタクト孔１０９の平面形状は
例えば矩形あるいは円形であり、その底部はシリコン基
板１０１のソース・ドレイン拡散層１０１ａに達してい
る。
【０００８】図６（ｂ）では、コンタクト孔１０９は、
誤差により紙面に向かって左側にずれて描かれている。
正しくは、二つのゲート電極１０５に触れることなく、
それらゲート電極１０５の間に配置されるべきものであ
る。
誤差により紙面に向かって左側にずれて描かれている。
正しくは、二つのゲート電極１０５に触れることなく、
それらゲート電極１０５の間に配置されるべきものであ
る。
【０００９】さらに、酸化シリコンまたは窒化シリコン
からなる絶縁層をＢＰＳＧ層１０８上に堆積する。その
後、その絶縁層のエッチバックを行ってコンタクト孔１
０９の内部にのみ選択的に残す。こうして、図６（ｃ）
に示すように、コンタクト孔１０９の内壁の全面を覆う
側壁スペーサ１０３を形成する。側壁スペーサ１０３
は、後の工程でコンタクト孔１０９内に充填されるコン
タクト・プラグがゲート電極１０５と接触するのを防止
する作用をする。
からなる絶縁層をＢＰＳＧ層１０８上に堆積する。その
後、その絶縁層のエッチバックを行ってコンタクト孔１
０９の内部にのみ選択的に残す。こうして、図６（ｃ）
に示すように、コンタクト孔１０９の内壁の全面を覆う
側壁スペーサ１０３を形成する。側壁スペーサ１０３
は、後の工程でコンタクト孔１０９内に充填されるコン
タクト・プラグがゲート電極１０５と接触するのを防止
する作用をする。
【００１０】次に、ＢＰＳＧ層１０８の上に多結晶シリ
コン層（図示せず）を堆積する。この多結晶シリコン層
の厚さは、多結晶シリコンがコンタクト孔１０９の全体
に埋め込まれるように設定される。その後、その多結晶
シリコン層のエッチバックを行ってコンタクト孔１０９
の内部にのみ選択的に残す。こうして、図７に示すよう
に、コンタクト孔１０９の内部にコンタクト・プラグ１
１０を形成する。コンタクト・プラグ１１０の底部は、
シリコン基板１０１のソース・ドレイン拡散層１０１ａ
に接触している。
コン層（図示せず）を堆積する。この多結晶シリコン層
の厚さは、多結晶シリコンがコンタクト孔１０９の全体
に埋め込まれるように設定される。その後、その多結晶
シリコン層のエッチバックを行ってコンタクト孔１０９
の内部にのみ選択的に残す。こうして、図７に示すよう
に、コンタクト孔１０９の内部にコンタクト・プラグ１
１０を形成する。コンタクト・プラグ１１０の底部は、
シリコン基板１０１のソース・ドレイン拡散層１０１ａ
に接触している。
【００１１】その後、図７に示すように、ＢＰＳＧ層１
０８の上に導電体層（図示せず）を形成した後、その導
電体層を所定形状にパターン化して配線層１１１とす
る。この配線層１１１の底部は、コンタクト・プラグ１
１０の頂部に接触している。
０８の上に導電体層（図示せず）を形成した後、その導
電体層を所定形状にパターン化して配線層１１１とす
る。この配線層１１１の底部は、コンタクト・プラグ１
１０の頂部に接触している。
【００１２】こうして、配線層１１１は、多結晶シリコ
ン製のコンタクト・プラグ１１０を介して、シリコン基
板１０１のソース・ドレイン拡散層１０１ａに電気的に
接続される。配線層１１１は、半導体記憶装置ではビッ
ト線として使用される。
ン製のコンタクト・プラグ１１０を介して、シリコン基
板１０１のソース・ドレイン拡散層１０１ａに電気的に
接続される。配線層１１１は、半導体記憶装置ではビッ
ト線として使用される。
【００１３】なお、実際には、シリコン基板１０１内に
は多数のソース・ドレイン拡散層１０１ａが並んで形成
され、またそれに対応して、シリコン基板１０１上には
多数のゲート電極１０５やコンタクト孔１０９などが並
んで形成される。しかし、簡単化のため、ここでは、１
個のソース・ドレイン拡散層１０１ａと１個のコンタク
ト孔１０９と１個のコンタクト・プラグ１１０、２個の
ゲート電極１０５についてのみ説明している。この点は
以下の説明においても同様である。
は多数のソース・ドレイン拡散層１０１ａが並んで形成
され、またそれに対応して、シリコン基板１０１上には
多数のゲート電極１０５やコンタクト孔１０９などが並
んで形成される。しかし、簡単化のため、ここでは、１
個のソース・ドレイン拡散層１０１ａと１個のコンタク
ト孔１０９と１個のコンタクト・プラグ１１０、２個の
ゲート電極１０５についてのみ説明している。この点は
以下の説明においても同様である。
【００１４】図８〜図９は、前記問題の解消を意図した
従来の半導体装置の製造方法の他の例を示す。
従来の半導体装置の製造方法の他の例を示す。
【００１５】まず、図８（ａ）に示すように、表面領域
にソース・ドレイン拡散層２０１ａを有するシリコン基
板２０１の表面に、層間絶縁層として酸化シリコン層２
０２を形成する。次に、その酸化シリコン層２０２の上
に導電層と窒化シリコン層をこの順に堆積した後、所定
形状にパターン化する。こうして、導電層と窒化シリコ
ン層により、酸化シリコン層２０２上にＭＯＳトランジ
スタのゲート電極２０５とキャップ層２０４がそれぞれ
形成される。酸化シリコン層２０２のゲート電極２０５
の直下の部分は、ゲート絶縁層として動作する。
にソース・ドレイン拡散層２０１ａを有するシリコン基
板２０１の表面に、層間絶縁層として酸化シリコン層２
０２を形成する。次に、その酸化シリコン層２０２の上
に導電層と窒化シリコン層をこの順に堆積した後、所定
形状にパターン化する。こうして、導電層と窒化シリコ
ン層により、酸化シリコン層２０２上にＭＯＳトランジ
スタのゲート電極２０５とキャップ層２０４がそれぞれ
形成される。酸化シリコン層２０２のゲート電極２０５
の直下の部分は、ゲート絶縁層として動作する。
【００１６】続いて、図８（ｂ）に示すように、酸化シ
リコン層２０２の上に、ゲート電極２０５とキャップ層
２０４を覆うように窒化シリコン層（図示せず）を形成
し、その後、エッチバックを行ってその窒化シリコン層
をゲート電極２０５とキャップ層２０４の両側にのみ選
択的に残す。こうして、図８（ｂ）に示すように、側壁
スペーサ２０７が酸化シリコン層２０２上に形成され
る。
リコン層２０２の上に、ゲート電極２０５とキャップ層
２０４を覆うように窒化シリコン層（図示せず）を形成
し、その後、エッチバックを行ってその窒化シリコン層
をゲート電極２０５とキャップ層２０４の両側にのみ選
択的に残す。こうして、図８（ｂ）に示すように、側壁
スペーサ２０７が酸化シリコン層２０２上に形成され
る。
【００１７】こうして、ゲート電極２０５の上面は窒化
シリコンからなるキャップ層２０４で覆われ、ゲート電
極２０５の両側面は窒化シリコンからなる側壁スペーサ
２０７で覆われる。
シリコンからなるキャップ層２０４で覆われ、ゲート電
極２０５の両側面は窒化シリコンからなる側壁スペーサ
２０７で覆われる。
【００１８】続いて、図８（ｃ）に示すように、層間絶
縁層として、ゲート電極２０５とキャップ層２０４と側
壁スペーサ２０７を覆うようにＢＰＳＧ層２０８を堆積
する。そして、フォトリソグラフィによりパターン化さ
れたフォトレジストを用いて、このＢＰＳＧ層２０８と
その下の酸化シリコン層２０２をエッチングし、図８
（ｃ）に示すようなコンタクト孔２０９を形成する。こ
のコンタクト孔２０９の平面形状は例えば矩形あるいは
円形であり、その底部はシリコン基板２０１のソース・
ドレイン拡散層２０１ａに達している。図８（ｃ）で
は、コンタクト孔２０９は、誤差により紙面に向かって
左側にずれて描かれている。正しくは、二つのゲート電
極２０５に触れることなく、それらゲート電極２０５の
間に配置されるべきものである。
縁層として、ゲート電極２０５とキャップ層２０４と側
壁スペーサ２０７を覆うようにＢＰＳＧ層２０８を堆積
する。そして、フォトリソグラフィによりパターン化さ
れたフォトレジストを用いて、このＢＰＳＧ層２０８と
その下の酸化シリコン層２０２をエッチングし、図８
（ｃ）に示すようなコンタクト孔２０９を形成する。こ
のコンタクト孔２０９の平面形状は例えば矩形あるいは
円形であり、その底部はシリコン基板２０１のソース・
ドレイン拡散層２０１ａに達している。図８（ｃ）で
は、コンタクト孔２０９は、誤差により紙面に向かって
左側にずれて描かれている。正しくは、二つのゲート電
極２０５に触れることなく、それらゲート電極２０５の
間に配置されるべきものである。
【００１９】窒化シリコンからなるキャップ層２０４と
窒化シリコンからなる側壁スペーサ２０７のエッチング
を防止ないし抑制するために、ＢＰＳＧ層２０８と酸化
シリコン層２０２のエッチング工程は、それぞれ、窒化
シリコンに対してＢＰＳＧまたは酸化シリコンのエッチ
ング選択比が十分高いエッチング条件で行われる。
窒化シリコンからなる側壁スペーサ２０７のエッチング
を防止ないし抑制するために、ＢＰＳＧ層２０８と酸化
シリコン層２０２のエッチング工程は、それぞれ、窒化
シリコンに対してＢＰＳＧまたは酸化シリコンのエッチ
ング選択比が十分高いエッチング条件で行われる。
【００２０】さらに続いて、ＢＰＳＧ層２０８の上に多
結晶シリコン層（図示せず）を堆積する。この多結晶シ
リコン層の厚さは、多結晶シリコンがコンタクト孔２０
９の全体に埋め込まれるように設定される。その後、そ
の多結晶シリコン層のエッチバックを行ってコンタクト
孔２０９の内部にのみ選択的に残す。こうして、図９に
示すように、コンタクト孔２０９の内部にコンタクト・
プラグ２１０を形成する。コンタクト・プラグ２１０の
底部は、シリコン基板２０１のソース・ドレイン拡散層
２０１ａに接触している。
結晶シリコン層（図示せず）を堆積する。この多結晶シ
リコン層の厚さは、多結晶シリコンがコンタクト孔２０
９の全体に埋め込まれるように設定される。その後、そ
の多結晶シリコン層のエッチバックを行ってコンタクト
孔２０９の内部にのみ選択的に残す。こうして、図９に
示すように、コンタクト孔２０９の内部にコンタクト・
プラグ２１０を形成する。コンタクト・プラグ２１０の
底部は、シリコン基板２０１のソース・ドレイン拡散層
２０１ａに接触している。
【００２１】その後、図９に示すように、ＢＰＳＧ層２
０８上に導電体層（図示せず）を形成した後、その導電
体層を所定形状にパターン化して配線層２１１とする。
この配線層２１１の底部は、コンタクト・プラグ２１０
の頂部に接触している。
０８上に導電体層（図示せず）を形成した後、その導電
体層を所定形状にパターン化して配線層２１１とする。
この配線層２１１の底部は、コンタクト・プラグ２１０
の頂部に接触している。
【００２２】こうして、配線層２１１は、多結晶シリコ
ン製のコンタクト・プラグ２１０を介して、シリコン基
板２０１のソース・ドレイン拡散層２０１ａに電気的に
接続される。配線層２１１は、半導体記憶装置ではビッ
ト線として使用される。
ン製のコンタクト・プラグ２１０を介して、シリコン基
板２０１のソース・ドレイン拡散層２０１ａに電気的に
接続される。配線層２１１は、半導体記憶装置ではビッ
ト線として使用される。
【００２３】なお、関連する他の従来技術として、特開
平９−１６２３８８号公報に開示された半導体装置の製
造方法と、特開平９−２４６４８６号公報に開示された
半導体装置の製造方法がある。
平９−１６２３８８号公報に開示された半導体装置の製
造方法と、特開平９−２４６４８６号公報に開示された
半導体装置の製造方法がある。
【００２４】特開平９−１６２３８８号公報に開示され
た半導体装置の製造方法では、まず、ゲート電極と、ゲ
ート電極の両側に設けられた絶縁層よりなる側壁スペー
サとが第１絶縁層で覆われる。そして、その第１絶縁層
の上にさらに第２絶縁層が形成される。次に、その第２
絶縁層の両端部は、ゲート電極の下端からゲート電極の
半分の高さまでエッチングにより除去され、ゲート電極
の下半分で第１絶縁層が露出せしめられる。
た半導体装置の製造方法では、まず、ゲート電極と、ゲ
ート電極の両側に設けられた絶縁層よりなる側壁スペー
サとが第１絶縁層で覆われる。そして、その第１絶縁層
の上にさらに第２絶縁層が形成される。次に、その第２
絶縁層の両端部は、ゲート電極の下端からゲート電極の
半分の高さまでエッチングにより除去され、ゲート電極
の下半分で第１絶縁層が露出せしめられる。
【００２５】このように、特開平９−１６２３８８号公
報に開示された半導体装置の製造方法では、第２絶縁層
は、ソース・ドレイン拡散層に達するコンタクト孔を層
間絶縁層にエッチングによって形成する際に、エッチン
グ・ストッパとして動作する。それによってゲート電極
の露出が防止され、もってゲート電極とソース・ドレイ
ン拡散層との電気的ショートが防止される。
報に開示された半導体装置の製造方法では、第２絶縁層
は、ソース・ドレイン拡散層に達するコンタクト孔を層
間絶縁層にエッチングによって形成する際に、エッチン
グ・ストッパとして動作する。それによってゲート電極
の露出が防止され、もってゲート電極とソース・ドレイ
ン拡散層との電気的ショートが防止される。
【００２６】また、特開平９−２４６４８６号公報に開
示された半導体装置の製造方法では、まず、導電層の上
に絶縁層が形成される。そして、その絶縁層のパターン
化により、ゲート電極の上部を覆う上部絶縁層（キャッ
プ層）が形成される。その後、その上部絶縁層をマスク
として前記導電層がエッチングされ、ゲート電極とされ
る。さらに、このゲート電極の側面のみが選択的にエッ
チングされ、ゲート電極の幅が上部絶縁層より狭くせし
められる。その後、ゲート電極の両側に絶縁層よりなる
側壁スペーサが形成される。
示された半導体装置の製造方法では、まず、導電層の上
に絶縁層が形成される。そして、その絶縁層のパターン
化により、ゲート電極の上部を覆う上部絶縁層（キャッ
プ層）が形成される。その後、その上部絶縁層をマスク
として前記導電層がエッチングされ、ゲート電極とされ
る。さらに、このゲート電極の側面のみが選択的にエッ
チングされ、ゲート電極の幅が上部絶縁層より狭くせし
められる。その後、ゲート電極の両側に絶縁層よりなる
側壁スペーサが形成される。
【００２７】このように、特開平９−２４６４８６号公
報に開示された半導体装置の製造方法では、エッチング
によりゲート電極の幅が上部絶縁層より小さくされた後
に側壁スペーサが形成されるので、ゲート電極の側面に
対応する部分では側壁スペーサの厚さが大きくなる。こ
のため、側壁スペーサ全体の厚さを小さく設定しても、
ゲート電極とソース・ドレイン拡散層との電気的ショー
トは確実に防止される。
報に開示された半導体装置の製造方法では、エッチング
によりゲート電極の幅が上部絶縁層より小さくされた後
に側壁スペーサが形成されるので、ゲート電極の側面に
対応する部分では側壁スペーサの厚さが大きくなる。こ
のため、側壁スペーサ全体の厚さを小さく設定しても、
ゲート電極とソース・ドレイン拡散層との電気的ショー
トは確実に防止される。
【００２８】
【発明が解決しようとする課題】図６〜図７に示す従来
の半導体装置の製造方法では、ＢＰＳＧ層１０８と酸化
シリコン層１０２を貫通するコンタクト孔１０９を形成
した後に、コンタクト孔１０９の内部に側壁スペーサ１
０３が形成される。このため、コンタクト孔１０９のサ
イズが小さくなり、この部分のコンタクト抵抗が増加す
るという問題がある。
の半導体装置の製造方法では、ＢＰＳＧ層１０８と酸化
シリコン層１０２を貫通するコンタクト孔１０９を形成
した後に、コンタクト孔１０９の内部に側壁スペーサ１
０３が形成される。このため、コンタクト孔１０９のサ
イズが小さくなり、この部分のコンタクト抵抗が増加す
るという問題がある。
【００２９】図８〜図９に示す従来の半導体装置の製造
方法では、ゲート電極２０５の上面全体がキャップ層２
０４で覆われ、ゲート電極２０５の両側面全体が側壁ス
ペーサ２０７で覆われる。キャップ層２０４と側壁スペ
ーサ２０７はいずれも、誘電率の高い窒化シリコンから
形成される。このため、ゲート電極２０５とその周囲の
配線に起因する寄生容量が高くなるという問題がある。
方法では、ゲート電極２０５の上面全体がキャップ層２
０４で覆われ、ゲート電極２０５の両側面全体が側壁ス
ペーサ２０７で覆われる。キャップ層２０４と側壁スペ
ーサ２０７はいずれも、誘電率の高い窒化シリコンから
形成される。このため、ゲート電極２０５とその周囲の
配線に起因する寄生容量が高くなるという問題がある。
【００３０】特開平９−１６２３８８号公報に開示され
た半導体装置の製造方法では、ゲート電極と側壁スペー
サの全体が第１絶縁層で覆われ、ゲート電極と側壁スペ
ーサの上半分がさらに第２絶縁層で覆われる。このた
め、図８〜図９に示す従来の半導体装置の製造方法の場
合と同様に、ゲート電極とその周囲の配線による寄生容
量が高くなるという問題がある。
た半導体装置の製造方法では、ゲート電極と側壁スペー
サの全体が第１絶縁層で覆われ、ゲート電極と側壁スペ
ーサの上半分がさらに第２絶縁層で覆われる。このた
め、図８〜図９に示す従来の半導体装置の製造方法の場
合と同様に、ゲート電極とその周囲の配線による寄生容
量が高くなるという問題がある。
【００３１】特開平９−２４６４８６号公報に開示され
た半導体装置の製造方法では、ゲート電極の上面全体が
上部絶縁層で覆われ、ゲート電極の両側面全体が側壁ス
ペーサで覆われる。このため、図８〜図９に示す従来の
半導体装置の製造方法の場合と同様に、ゲート電極とそ
の周囲の配線による寄生容量が高くなるという問題があ
る。
た半導体装置の製造方法では、ゲート電極の上面全体が
上部絶縁層で覆われ、ゲート電極の両側面全体が側壁ス
ペーサで覆われる。このため、図８〜図９に示す従来の
半導体装置の製造方法の場合と同様に、ゲート電極とそ
の周囲の配線による寄生容量が高くなるという問題があ
る。
【００３２】そこで、この発明の目的は、コンタクト抵
抗や寄生容量の上昇といった問題を生じない半導体装置
とその製造方法を提供することにある。
抗や寄生容量の上昇といった問題を生じない半導体装置
とその製造方法を提供することにある。
【００３３】この発明の他の目的は、コンタクト孔に充
填された導電体プラグを介する電気的ショートを防止し
ながら自己整合的にコンタクト孔を形成できる半導体装
置とその製造方法を提供することにある。
填された導電体プラグを介する電気的ショートを防止し
ながら自己整合的にコンタクト孔を形成できる半導体装
置とその製造方法を提供することにある。
【００３４】
【課題を解決するための手段】（１） この発明の半導
体装置は、半導体基板上に直接あるいは他の層を介して
形成された第１絶縁層と、前記第１絶縁層上に形成され
且つ所定形状にパターン化された第１導電層と、前記第
１導電層上に形成され且つその第１導電層と略同一の形
状にパターン化された第２絶縁層と、前記第１導電層の
全体を覆うと共に前記第２絶縁層の少なくとも一部を露
出させて前記第１絶縁層上に形成された、層間絶縁層と
して動作する第３絶縁層と、前記第３絶縁層上に形成さ
れ、しかも前記第２絶縁層の前記第３絶縁層から露出し
た部分の両側を覆うようにパターン化された、側壁スペ
ーサとして動作する第４絶縁層と、前記第２絶縁層の前
記第３絶縁層から露出した部分と前記第４絶縁層とを覆
うように前記第３絶縁層上に形成された、層間絶縁層と
して動作する第５絶縁層と、少なくとも前記第５絶縁層
と前記第３絶縁層を貫通するコンタクト孔と、前記コン
タクト孔の内部に充填された導電体プラグと、前記導電
体プラグに接触するように前記第５絶縁層上に形成され
た第２導電層とを備え、前記第１導電層と前記コンタク
ト孔との間は、前記第３絶縁層によって絶縁されてお
り、前記第２導電層は前記導電体プラグを介して前記半
導体基板にまたは前記半導体基板と前記第１絶縁層の間
にある他の導電層に電気的に接続されていることを特徴
とする。
体装置は、半導体基板上に直接あるいは他の層を介して
形成された第１絶縁層と、前記第１絶縁層上に形成され
且つ所定形状にパターン化された第１導電層と、前記第
１導電層上に形成され且つその第１導電層と略同一の形
状にパターン化された第２絶縁層と、前記第１導電層の
全体を覆うと共に前記第２絶縁層の少なくとも一部を露
出させて前記第１絶縁層上に形成された、層間絶縁層と
して動作する第３絶縁層と、前記第３絶縁層上に形成さ
れ、しかも前記第２絶縁層の前記第３絶縁層から露出し
た部分の両側を覆うようにパターン化された、側壁スペ
ーサとして動作する第４絶縁層と、前記第２絶縁層の前
記第３絶縁層から露出した部分と前記第４絶縁層とを覆
うように前記第３絶縁層上に形成された、層間絶縁層と
して動作する第５絶縁層と、少なくとも前記第５絶縁層
と前記第３絶縁層を貫通するコンタクト孔と、前記コン
タクト孔の内部に充填された導電体プラグと、前記導電
体プラグに接触するように前記第５絶縁層上に形成され
た第２導電層とを備え、前記第１導電層と前記コンタク
ト孔との間は、前記第３絶縁層によって絶縁されてお
り、前記第２導電層は前記導電体プラグを介して前記半
導体基板にまたは前記半導体基板と前記第１絶縁層の間
にある他の導電層に電気的に接続されていることを特徴
とする。
【００３５】（２） この発明の半導体装置では、第１
絶縁層上にパターン化された第１導電層を有すると共
に、その第１導電層と略同一の形状にパターン化された
第２絶縁層をその第１導電層上に有している。そして、
層間絶縁層として動作する第３絶縁層によって第１導電
層の全体を覆うと同時に、第２絶縁層の少なくとも一部
をその第３絶縁層から露出させ、さらに、その第３絶縁
層から露出した第２絶縁層の部分の両側を覆うように側
壁スペーサとして動作する第４絶縁層を設けている。
絶縁層上にパターン化された第１導電層を有すると共
に、その第１導電層と略同一の形状にパターン化された
第２絶縁層をその第１導電層上に有している。そして、
層間絶縁層として動作する第３絶縁層によって第１導電
層の全体を覆うと同時に、第２絶縁層の少なくとも一部
をその第３絶縁層から露出させ、さらに、その第３絶縁
層から露出した第２絶縁層の部分の両側を覆うように側
壁スペーサとして動作する第４絶縁層を設けている。
【００３６】このため、パターン化された第１導電層の
両側面は、層間絶縁層として動作する第３絶縁層のみに
よって覆われる。よって、第３絶縁層を誘電率の低い材
料によって形成すれば、第２絶縁層を誘電率の高い材料
（例えば窒化シリコン）により形成しても、第１導電層
や第２導電層に起因する寄生容量を抑制することができ
る。
両側面は、層間絶縁層として動作する第３絶縁層のみに
よって覆われる。よって、第３絶縁層を誘電率の低い材
料によって形成すれば、第２絶縁層を誘電率の高い材料
（例えば窒化シリコン）により形成しても、第１導電層
や第２導電層に起因する寄生容量を抑制することができ
る。
【００３７】また、前記第１導電層とコンタクト孔との
間は、第３絶縁層それ自身によって絶縁されているた
め、側壁スペーサなどの絶縁層をコンタクト孔の内部に
設ける必要がない。よって、コンタクト孔のサイズの減
少に起因してこの部分のコンタクト抵抗が増加すること
もない。
間は、第３絶縁層それ自身によって絶縁されているた
め、側壁スペーサなどの絶縁層をコンタクト孔の内部に
設ける必要がない。よって、コンタクト孔のサイズの減
少に起因してこの部分のコンタクト抵抗が増加すること
もない。
【００３８】さらに、パターン化された第１導電層の上
面は、それと略同一形状にパターン化された第２絶縁層
により覆われ、その第１導電層の両側面は、側壁スペー
サとして動作する第４絶縁層によって覆われているの
で、エッチングなどによってコンタクト孔を形成する際
に第１導電層が露出する恐れがない。このため、コンタ
クト孔に充填された導電体プラグを介する電気的ショー
トを防止しながら、第２絶縁層と第４絶縁層に対して自
己整合的にコンタクト孔を形成することが可能となる。
面は、それと略同一形状にパターン化された第２絶縁層
により覆われ、その第１導電層の両側面は、側壁スペー
サとして動作する第４絶縁層によって覆われているの
で、エッチングなどによってコンタクト孔を形成する際
に第１導電層が露出する恐れがない。このため、コンタ
クト孔に充填された導電体プラグを介する電気的ショー
トを防止しながら、第２絶縁層と第４絶縁層に対して自
己整合的にコンタクト孔を形成することが可能となる。
【００３９】（３） この発明の半導体装置の好ましい
例では、前記第１導電層と略同一の形状にパターン化さ
れた前記第２絶縁層が、窒化シリコン層により形成され
る。この場合、コンタクト孔の形成時における前記第１
導電層の保護がより確実に行われる利点がある。
例では、前記第１導電層と略同一の形状にパターン化さ
れた前記第２絶縁層が、窒化シリコン層により形成され
る。この場合、コンタクト孔の形成時における前記第１
導電層の保護がより確実に行われる利点がある。
【００４０】この発明の半導体装置の他の好ましい例で
は、前記第１導電層と略同一の形状にパターン化された
前記第２絶縁層が、窒化シリコン層と酸化シリコン層か
らなる二層構造を持っており、その酸化シリコン層がそ
の窒化シリコン層と前記第１導電層との間に位置する。
この場合、コンタクト孔の形成時における前記第１導電
層の保護がより確実に行われるだけでなく、寄生容量を
いっそう低減できる利点がある。
は、前記第１導電層と略同一の形状にパターン化された
前記第２絶縁層が、窒化シリコン層と酸化シリコン層か
らなる二層構造を持っており、その酸化シリコン層がそ
の窒化シリコン層と前記第１導電層との間に位置する。
この場合、コンタクト孔の形成時における前記第１導電
層の保護がより確実に行われるだけでなく、寄生容量を
いっそう低減できる利点がある。
【００４１】この発明の半導体装置のさらに他の好まし
い例では、側壁スペーサとして動作する前記第４絶縁層
が窒化シリコン層により形成される。この場合、コンタ
クト孔の形成時における前記第１導電層の保護がより確
実に行われる利点がある。
い例では、側壁スペーサとして動作する前記第４絶縁層
が窒化シリコン層により形成される。この場合、コンタ
クト孔の形成時における前記第１導電層の保護がより確
実に行われる利点がある。
【００４２】（４） この発明の半導体装置の製造方法
は、半導体基板上に直接あるいは他の層を介して形成さ
れた第１絶縁層と、その第１絶縁層上に形成され且つ所
定形状にパターン化された第１導電層と、その第１導電
層上に形成され且つその第１導電層と略同一の形状にパ
ターン化された第２絶縁層とを含む構造体を形成する工
程と、前記第１導電層の全体を覆うと共に前記第２絶縁
層の少なくとも一部を露出させるように、層間絶縁層と
して動作する第３絶縁層を前記第１絶縁層上に形成する
工程と、前記第２絶縁層の前記第３絶縁層から露出した
部分を覆うように、前記第３絶縁層上に第４絶縁層を形
成する工程と、前記第４絶縁層をパターン化して、前記
第２絶縁層の前記第３絶縁層から露出した部分の両側を
覆う側壁スペーサを形成する工程と、前記第２絶縁層の
前記第３絶縁層から露出した部分と前記第４絶縁層とを
覆うように、層間絶縁層として動作する第５絶縁層を前
記第３絶縁層上に形成する工程と、少なくとも前記第５
絶縁層と前記第３絶縁層を貫通するコンタクト孔を形成
する工程と、前記半導体基板にまたは前記半導体基板と
前記第１絶縁層の間にある他の導電層に接触するように
前記コンタクト孔の内部に導電体プラグを充填する工程
と、前記導電体プラグに接触するように、前記第５絶縁
層上に第２導電層を形成する工程とを備え、前記コンタ
クト孔の形成工程では、前記コンタクト孔の周囲に前記
第３絶縁層が残るように前記コンタクト孔が形成される
ことを特徴とする。
は、半導体基板上に直接あるいは他の層を介して形成さ
れた第１絶縁層と、その第１絶縁層上に形成され且つ所
定形状にパターン化された第１導電層と、その第１導電
層上に形成され且つその第１導電層と略同一の形状にパ
ターン化された第２絶縁層とを含む構造体を形成する工
程と、前記第１導電層の全体を覆うと共に前記第２絶縁
層の少なくとも一部を露出させるように、層間絶縁層と
して動作する第３絶縁層を前記第１絶縁層上に形成する
工程と、前記第２絶縁層の前記第３絶縁層から露出した
部分を覆うように、前記第３絶縁層上に第４絶縁層を形
成する工程と、前記第４絶縁層をパターン化して、前記
第２絶縁層の前記第３絶縁層から露出した部分の両側を
覆う側壁スペーサを形成する工程と、前記第２絶縁層の
前記第３絶縁層から露出した部分と前記第４絶縁層とを
覆うように、層間絶縁層として動作する第５絶縁層を前
記第３絶縁層上に形成する工程と、少なくとも前記第５
絶縁層と前記第３絶縁層を貫通するコンタクト孔を形成
する工程と、前記半導体基板にまたは前記半導体基板と
前記第１絶縁層の間にある他の導電層に接触するように
前記コンタクト孔の内部に導電体プラグを充填する工程
と、前記導電体プラグに接触するように、前記第５絶縁
層上に第２導電層を形成する工程とを備え、前記コンタ
クト孔の形成工程では、前記コンタクト孔の周囲に前記
第３絶縁層が残るように前記コンタクト孔が形成される
ことを特徴とする。
【００４３】（５） この発明の半導体装置の製造方法
では、この発明の半導体装置で述べたのと同様に、第１
絶縁層上にパターン化された第１導電層を有すると共
に、その第１導電層と略同一の形状にパターン化された
第２絶縁層をその第１導電層上に有している。そして、
層間絶縁層として動作する第３絶縁層を、第１導電層の
全体を覆うと同時に第２絶縁層の少なくとも一部がその
第３絶縁層から露出するように形成し、さらに、その第
３絶縁層から露出した第２絶縁層の部分の両側を覆うよ
うに、側壁スペーサとして動作する第４絶縁層が形成さ
れる。
では、この発明の半導体装置で述べたのと同様に、第１
絶縁層上にパターン化された第１導電層を有すると共
に、その第１導電層と略同一の形状にパターン化された
第２絶縁層をその第１導電層上に有している。そして、
層間絶縁層として動作する第３絶縁層を、第１導電層の
全体を覆うと同時に第２絶縁層の少なくとも一部がその
第３絶縁層から露出するように形成し、さらに、その第
３絶縁層から露出した第２絶縁層の部分の両側を覆うよ
うに、側壁スペーサとして動作する第４絶縁層が形成さ
れる。
【００４４】このため、パターン化された第１導電層の
両側面は、層間絶縁層として動作する第３絶縁層のみに
よって覆われる。よって、第３絶縁層を誘電率の低い材
料によって形成すれば、第２絶縁層を誘電率の高い材料
（例えば窒化シリコン）により形成しても、第１導電層
や第２導電層に起因する寄生容量を抑制することができ
る。
両側面は、層間絶縁層として動作する第３絶縁層のみに
よって覆われる。よって、第３絶縁層を誘電率の低い材
料によって形成すれば、第２絶縁層を誘電率の高い材料
（例えば窒化シリコン）により形成しても、第１導電層
や第２導電層に起因する寄生容量を抑制することができ
る。
【００４５】また、前記コンタクト孔は、その周囲に層
間絶縁層として動作する前記第３絶縁層が残るように形
成されるので、前記第１導電層とコンタクト孔との間は
第３絶縁層それ自身によって絶縁される。このため、側
壁スペーサなどの絶縁層をコンタクト孔の内部に設ける
必要がない。よって、コンタクト孔のサイズの減少に起
因してこの部分のコンタクト抵抗が増加することもな
い。
間絶縁層として動作する前記第３絶縁層が残るように形
成されるので、前記第１導電層とコンタクト孔との間は
第３絶縁層それ自身によって絶縁される。このため、側
壁スペーサなどの絶縁層をコンタクト孔の内部に設ける
必要がない。よって、コンタクト孔のサイズの減少に起
因してこの部分のコンタクト抵抗が増加することもな
い。
【００４６】さらに、パターン化された第１導電層の上
面は、それと略同一形状にパターン化された第２絶縁層
により覆われ、その第１導電層の両側面は、側壁スペー
サとして動作する第４絶縁層によって覆われるので、エ
ッチングなどによってコンタクト孔を形成する際に第１
導電層が露出する恐れがない。このため、コンタクト孔
に充填された導電体プラグを介する電気的ショートを防
止しながら、第２絶縁層と第４絶縁層に対して自己整合
的にコンタクト孔を形成することが可能となる。
面は、それと略同一形状にパターン化された第２絶縁層
により覆われ、その第１導電層の両側面は、側壁スペー
サとして動作する第４絶縁層によって覆われるので、エ
ッチングなどによってコンタクト孔を形成する際に第１
導電層が露出する恐れがない。このため、コンタクト孔
に充填された導電体プラグを介する電気的ショートを防
止しながら、第２絶縁層と第４絶縁層に対して自己整合
的にコンタクト孔を形成することが可能となる。
【００４７】（６） この発明の半導体装置の製造方法
の好ましい例では、前記構造体の一部を構成する前記第
２絶縁層として窒化シリコン層が使用される。この場
合、コンタクト孔の形成時における前記第１導電層の保
護がより確実に行われる利点がある。
の好ましい例では、前記構造体の一部を構成する前記第
２絶縁層として窒化シリコン層が使用される。この場
合、コンタクト孔の形成時における前記第１導電層の保
護がより確実に行われる利点がある。
【００４８】この発明の半導体装置の製造方法の他の好
ましい例では、前記構造体の一部を構成する前記第２絶
縁層として、窒化シリコン層と酸化シリコン層からなる
二層構造を持つ積層体が使用され、しかもその積層体
は、前記酸化シリコン層を前記第１導電層上に形成する
工程と、前記窒化シリコン層を前記酸化シリコン層上に
形成する工程とによって得られる。この場合、コンタク
ト孔の形成時における前記第１導電層の保護がより確実
に行われるだけでなく、寄生容量をいっそう低減できる
利点がある。
ましい例では、前記構造体の一部を構成する前記第２絶
縁層として、窒化シリコン層と酸化シリコン層からなる
二層構造を持つ積層体が使用され、しかもその積層体
は、前記酸化シリコン層を前記第１導電層上に形成する
工程と、前記窒化シリコン層を前記酸化シリコン層上に
形成する工程とによって得られる。この場合、コンタク
ト孔の形成時における前記第１導電層の保護がより確実
に行われるだけでなく、寄生容量をいっそう低減できる
利点がある。
【００４９】この発明の半導体装置の製造方法のさらに
他の好ましい例では、側壁スペーサとして動作する前記
第４絶縁層として窒化シリコン層が使用される。この場
合、コンタクト孔の形成時における前記第１導電層の保
護がより確実に行われる利点がある。
他の好ましい例では、側壁スペーサとして動作する前記
第４絶縁層として窒化シリコン層が使用される。この場
合、コンタクト孔の形成時における前記第１導電層の保
護がより確実に行われる利点がある。
【００５０】この発明の半導体装置の製造方法のさらに
他の好ましい例では、層間絶縁層として動作する前記第
３絶縁層を形成する工程が、前記第３絶縁層の元になる
絶縁層を前記第１導電層と前記第２絶縁層の全体を覆う
ように前記第１絶縁層上に形成する第１ステップと、前
記第３絶縁層の元になる前記絶縁層の表面を平坦化する
第２ステップと、前記第３絶縁層の元になる前記絶縁層
の表面をエッチバックして前記第２絶縁層の少なくとも
一部を露出させる第３ステップから構成される。この場
合、前記第２絶縁層の少なくとも一部を露出させるよう
に前記第３絶縁層を容易に実現できる利点がある。
他の好ましい例では、層間絶縁層として動作する前記第
３絶縁層を形成する工程が、前記第３絶縁層の元になる
絶縁層を前記第１導電層と前記第２絶縁層の全体を覆う
ように前記第１絶縁層上に形成する第１ステップと、前
記第３絶縁層の元になる前記絶縁層の表面を平坦化する
第２ステップと、前記第３絶縁層の元になる前記絶縁層
の表面をエッチバックして前記第２絶縁層の少なくとも
一部を露出させる第３ステップから構成される。この場
合、前記第２絶縁層の少なくとも一部を露出させるよう
に前記第３絶縁層を容易に実現できる利点がある。
【００５１】
【発明の実施の形態】以下、この発明の好適な実施の形
態を添付図面を参照しながら具体的に説明する。
態を添付図面を参照しながら具体的に説明する。
【００５２】（第１実施形態）図１〜図３は、この発明
の第１実施形態の半導体装置の製造方法を示す。
の第１実施形態の半導体装置の製造方法を示す。
【００５３】まず、図１（ａ）に示すように、表面領域
にソース・ドレイン拡散層１ａを有するシリコン基板１
の表面に、熱酸化法などによって酸化シリコン層２を形
成する。
にソース・ドレイン拡散層１ａを有するシリコン基板１
の表面に、熱酸化法などによって酸化シリコン層２を形
成する。
【００５４】次に、その酸化シリコン層２の上に、ＣＶ
Ｄ（Chemical Vapor Deposition）法によって多結晶シ
リコン層（厚さ：２００ｎｍ）と窒化シリコン層（厚
さ：２００ｎｍ）を順に堆積した後、公知のフォトリソ
グラフィおよびエッチング法によってそれらを所定形状
にパターン化する。こうして、図１（ａ）に示すよう
に、酸化シリコン層２上に多結晶シリコン層からなる配
線層５と窒化シリコン層からなるキャップ層４とが形成
される。
Ｄ（Chemical Vapor Deposition）法によって多結晶シ
リコン層（厚さ：２００ｎｍ）と窒化シリコン層（厚
さ：２００ｎｍ）を順に堆積した後、公知のフォトリソ
グラフィおよびエッチング法によってそれらを所定形状
にパターン化する。こうして、図１（ａ）に示すよう
に、酸化シリコン層２上に多結晶シリコン層からなる配
線層５と窒化シリコン層からなるキャップ層４とが形成
される。
【００５５】この多結晶シリコン層と窒化シリコン層に
対するエッチングは、単一のマスクを用いてそれら二つ
の層に対して順に行ってもよいし、一つのマスクを用い
て窒化シリコン層のみをエッチングし、続いてそのパタ
ーン化された窒化シリコン層をマスクとして用いて多結
晶シリコン層をエッチングしてもよい。配線層５の上面
がキャップ層４で覆われた構成が得られれば、他の任意
の方法でもよい。
対するエッチングは、単一のマスクを用いてそれら二つ
の層に対して順に行ってもよいし、一つのマスクを用い
て窒化シリコン層のみをエッチングし、続いてそのパタ
ーン化された窒化シリコン層をマスクとして用いて多結
晶シリコン層をエッチングしてもよい。配線層５の上面
がキャップ層４で覆われた構成が得られれば、他の任意
の方法でもよい。
【００５６】配線層５とキャップ層４の位置は、隣接す
る二組の配線層５とキャップ層４間に、対応するソース
・ドレイン拡散層１ａが位置するように設定される。
る二組の配線層５とキャップ層４間に、対応するソース
・ドレイン拡散層１ａが位置するように設定される。
【００５７】続いて、ＣＶＤ法により、酸化シリコン層
２の上に、配線層５とキャップ層４を覆うようにＢＰＳ
Ｇ層（厚さ：６００ｎｍ）６を堆積する。このＢＰＳＧ
層６の表面には配線層５とキャップ層４に応じた突起が
生じるので、窒素雰囲気で加熱するリフロー法あるいは
ＣＭＰ（Chemical Mechanical Polishing）法などによ
り、ＢＰＳＧ層６の表面を平坦化する。
２の上に、配線層５とキャップ層４を覆うようにＢＰＳ
Ｇ層（厚さ：６００ｎｍ）６を堆積する。このＢＰＳＧ
層６の表面には配線層５とキャップ層４に応じた突起が
生じるので、窒素雰囲気で加熱するリフロー法あるいは
ＣＭＰ（Chemical Mechanical Polishing）法などによ
り、ＢＰＳＧ層６の表面を平坦化する。
【００５８】その後、フッ酸などを用いたウエット・エ
ッチングあるいはドライ・エッチングによってＢＰＳＧ
層６をエッチバックし、キャップ層４の上部を露出させ
る。ＢＰＳＧ層６の表面は平坦化されているので、エッ
チバックによりＢＰＳＧ層６の厚さは一様に減少してキ
ャップ層４の上部が露出する。露出の程度は、例えば、
ＢＰＳＧ層６の表面から露出したキャップ層４の厚さ
（高さ）が１００ｎｍ程度となるように（すなわち、キ
ャップ層４の厚さの１／２程度）する。この時の状態は
図１（ｂ）のようになる。
ッチングあるいはドライ・エッチングによってＢＰＳＧ
層６をエッチバックし、キャップ層４の上部を露出させ
る。ＢＰＳＧ層６の表面は平坦化されているので、エッ
チバックによりＢＰＳＧ層６の厚さは一様に減少してキ
ャップ層４の上部が露出する。露出の程度は、例えば、
ＢＰＳＧ層６の表面から露出したキャップ層４の厚さ
（高さ）が１００ｎｍ程度となるように（すなわち、キ
ャップ層４の厚さの１／２程度）する。この時の状態は
図１（ｂ）のようになる。
【００５９】続いて、ＢＰＳＧ層６の上に、ＣＶＤ法な
どによって窒化シリコン層（厚さ：１００ｎｍ）を堆積
する。この窒化シリコン層の表面には、ＢＰＳＧ層６か
ら突出したキャップ層４に応じた突起が生じるので、こ
の窒化シリコン層を異方性エッチングによってエッチバ
ックすると、図１（ｃ）に示すように、この窒化シリコ
ン層はキャップ層４の両側にのみ残存する。この残存し
た窒化シリコン層が側壁スペーサ７となる。
どによって窒化シリコン層（厚さ：１００ｎｍ）を堆積
する。この窒化シリコン層の表面には、ＢＰＳＧ層６か
ら突出したキャップ層４に応じた突起が生じるので、こ
の窒化シリコン層を異方性エッチングによってエッチバ
ックすると、図１（ｃ）に示すように、この窒化シリコ
ン層はキャップ層４の両側にのみ残存する。この残存し
た窒化シリコン層が側壁スペーサ７となる。
【００６０】図１（ｃ）の状態では、配線層５の上面は
窒化シリコンからなるキャップ層４で覆われ、配線層５
の両側面はＢＰＳＧ層６で覆われている。窒化シリコン
からなる側壁スペーサ７は、窒化シリコンからなるキャ
ップ層４の両側を覆っているだけである。
窒化シリコンからなるキャップ層４で覆われ、配線層５
の両側面はＢＰＳＧ層６で覆われている。窒化シリコン
からなる側壁スペーサ７は、窒化シリコンからなるキャ
ップ層４の両側を覆っているだけである。
【００６１】さらに、層間絶縁層としてのＢＰＳＧ層８
を、図２（ａ）に示すように、配線層５とキャップ層４
と側壁スペーサ７を覆うようにＢＰＳＧ層６の上に堆積
する。この堆積はＣＶＤ法などによって行う。このＢＰ
ＳＧ層８の表面には配線層５とキャップ層４と側壁スペ
ーサ７に応じた突起が生じるので、ＣＭＰ法などにより
ＢＰＳＧ層８の表面を平坦化する。
を、図２（ａ）に示すように、配線層５とキャップ層４
と側壁スペーサ７を覆うようにＢＰＳＧ層６の上に堆積
する。この堆積はＣＶＤ法などによって行う。このＢＰ
ＳＧ層８の表面には配線層５とキャップ層４と側壁スペ
ーサ７に応じた突起が生じるので、ＣＭＰ法などにより
ＢＰＳＧ層８の表面を平坦化する。
【００６２】そして、フォトリソグラフィによりパター
ン化されたフォトレジストを用いて、このＢＰＳＧ層８
および６と酸化シリコン層２をエッチングし、図２
（ａ）に示すようにコンタクト孔９を形成する。このコ
ンタクト孔９の平面形状は例えば矩形あるいは円形であ
り、その底部はシリコン基板１のソース・ドレイン拡散
層１ａに達している。図２（ａ）では、コンタクト孔９
は、誤差により紙面に向かって左側にずれて描かれてい
る。正しくは、コンタクト孔９は側壁スペーサ７に触れ
ることなく、隣接する二つの配線層５の間に位置すべき
である。
ン化されたフォトレジストを用いて、このＢＰＳＧ層８
および６と酸化シリコン層２をエッチングし、図２
（ａ）に示すようにコンタクト孔９を形成する。このコ
ンタクト孔９の平面形状は例えば矩形あるいは円形であ
り、その底部はシリコン基板１のソース・ドレイン拡散
層１ａに達している。図２（ａ）では、コンタクト孔９
は、誤差により紙面に向かって左側にずれて描かれてい
る。正しくは、コンタクト孔９は側壁スペーサ７に触れ
ることなく、隣接する二つの配線層５の間に位置すべき
である。
【００６３】窒化シリコンからなるキャップ層４と窒化
シリコンからなる側壁スペーサ７のエッチングを防止な
いし抑制するために、ＢＰＳＧ層８および６と酸化シリ
コン層２のエッチング工程は、それぞれ、窒化シリコン
に対してＢＰＳＧまたは酸化シリコンのエッチング選択
比が十分高いエッチング条件で行われる。例えば、エッ
チングガスとしてＣＨＦ3とＣＯの混合ガスを使用して
ドライ・エッチングする。
シリコンからなる側壁スペーサ７のエッチングを防止な
いし抑制するために、ＢＰＳＧ層８および６と酸化シリ
コン層２のエッチング工程は、それぞれ、窒化シリコン
に対してＢＰＳＧまたは酸化シリコンのエッチング選択
比が十分高いエッチング条件で行われる。例えば、エッ
チングガスとしてＣＨＦ3とＣＯの混合ガスを使用して
ドライ・エッチングする。
【００６４】引き続いて、ＢＰＳＧ層８の上に多結晶シ
リコン層を堆積する。この多結晶シリコン層の厚さは、
その多結晶シリコン層がコンタクト孔９の全体を埋める
ことができるように設定される。その後、ＢＰＳＧ層８
が露出するまでその多結晶シリコン層のエッチバックを
行い、コンタクト孔９の内部にのみ選択的に残す。こう
して、図２（ｂ）に示すように、コンタクト孔９の内部
に多結晶シリコンからなるコンタクト・プラグ１０を形
成する。コンタクト・プラグ１０の底部は、シリコン基
板１のソース・ドレイン拡散層１ａに接触している。
リコン層を堆積する。この多結晶シリコン層の厚さは、
その多結晶シリコン層がコンタクト孔９の全体を埋める
ことができるように設定される。その後、ＢＰＳＧ層８
が露出するまでその多結晶シリコン層のエッチバックを
行い、コンタクト孔９の内部にのみ選択的に残す。こう
して、図２（ｂ）に示すように、コンタクト孔９の内部
に多結晶シリコンからなるコンタクト・プラグ１０を形
成する。コンタクト・プラグ１０の底部は、シリコン基
板１のソース・ドレイン拡散層１ａに接触している。
【００６５】その後、図２（ｂ）に示すように、ＢＰＳ
Ｇ層８上に多結晶シリコン、金属などからなる導電体層
を形成した後、その導電体層を所定形状にパターン化し
て配線層１１とする。この配線層１１の底部は、コンタ
クト・プラグ１０に接触している。
Ｇ層８上に多結晶シリコン、金属などからなる導電体層
を形成した後、その導電体層を所定形状にパターン化し
て配線層１１とする。この配線層１１の底部は、コンタ
クト・プラグ１０に接触している。
【００６６】こうして、配線層１１は、コンタクト・プ
ラグ１０を介してシリコン基板１のソース・ドレイン拡
散層１ａに電気的に接続される。配線層１１は、半導体
記憶装置ではビット線として使用される。
ラグ１０を介してシリコン基板１のソース・ドレイン拡
散層１ａに電気的に接続される。配線層１１は、半導体
記憶装置ではビット線として使用される。
【００６７】以上述べたように、この発明の第１実施形
態の半導体装置の製造方法では、酸化シリコン層２（第
１絶縁層）上にパターン化された多結晶シリコン層すな
わち配線層５（第１導電層）を有すると共に、その配線
層５と略同一の形状にパターン化された窒化シリコン層
４（第２絶縁層）を配線層５上に有している。そして、
ＢＰＳＧ層６（第３絶縁層）を、配線層５の全体を覆う
と同時に窒化シリコン層４の少なくとも一部がＢＰＳＧ
層６から露出するように形成し、さらに、ＢＰＳＧ層６
から露出した窒化シリコン層４の部分の両側を覆うよう
に、側壁スペーサ７が形成される。
態の半導体装置の製造方法では、酸化シリコン層２（第
１絶縁層）上にパターン化された多結晶シリコン層すな
わち配線層５（第１導電層）を有すると共に、その配線
層５と略同一の形状にパターン化された窒化シリコン層
４（第２絶縁層）を配線層５上に有している。そして、
ＢＰＳＧ層６（第３絶縁層）を、配線層５の全体を覆う
と同時に窒化シリコン層４の少なくとも一部がＢＰＳＧ
層６から露出するように形成し、さらに、ＢＰＳＧ層６
から露出した窒化シリコン層４の部分の両側を覆うよう
に、側壁スペーサ７が形成される。
【００６８】このため、パターン化された配線層５の両
側面は、ＢＰＳＧ層６のみによって覆われる。よって、
ＢＰＳＧ層６を誘電率の低い材料によって形成すれば、
窒化シリコン層４を設けても、配線層５や配線層１１に
起因する寄生容量を抑制することができる。
側面は、ＢＰＳＧ層６のみによって覆われる。よって、
ＢＰＳＧ層６を誘電率の低い材料によって形成すれば、
窒化シリコン層４を設けても、配線層５や配線層１１に
起因する寄生容量を抑制することができる。
【００６９】また、コンタクト孔９は、その周囲にＢＰ
ＳＧ層６が残るように形成されるので、配線層５とコン
タクト孔９との間はＢＰＳＧ層６それ自身によって絶縁
される。このため、側壁スペーサなどの絶縁層をコンタ
クト孔９の内部に設ける必要がない。よって、コンタク
ト孔９のサイズの減少に起因してこの部分のコンタクト
抵抗が増加することもない。
ＳＧ層６が残るように形成されるので、配線層５とコン
タクト孔９との間はＢＰＳＧ層６それ自身によって絶縁
される。このため、側壁スペーサなどの絶縁層をコンタ
クト孔９の内部に設ける必要がない。よって、コンタク
ト孔９のサイズの減少に起因してこの部分のコンタクト
抵抗が増加することもない。
【００７０】さらに、配線層５の上面は、それと略同一
形状にパターン化された窒化シリコン層４により覆わ
れ、その両側面は側壁スペーサ７によって覆われるの
で、エッチングなどによってコンタクト孔９を形成する
際に配線層５が露出する恐れがない。このため、コンタ
クト孔９に充填された導電体プラグ１０を介する電気的
ショートを防止しながら、窒化シリコン層４と側壁スペ
ーサ７に対して自己整合的にコンタクト孔９を形成する
ことが可能となる。
形状にパターン化された窒化シリコン層４により覆わ
れ、その両側面は側壁スペーサ７によって覆われるの
で、エッチングなどによってコンタクト孔９を形成する
際に配線層５が露出する恐れがない。このため、コンタ
クト孔９に充填された導電体プラグ１０を介する電気的
ショートを防止しながら、窒化シリコン層４と側壁スペ
ーサ７に対して自己整合的にコンタクト孔９を形成する
ことが可能となる。
【００７１】（第２実施形態）図４〜図５は、この発明
の第２実施形態の半導体装置の製造方法を示す。
の第２実施形態の半導体装置の製造方法を示す。
【００７２】まず、図４（ａ）に示すように、表面領域
にソース・ドレイン拡散層１ａを有するシリコン基板１
の表面に、熱酸化法などによって酸化シリコン層２を形
成する。
にソース・ドレイン拡散層１ａを有するシリコン基板１
の表面に、熱酸化法などによって酸化シリコン層２を形
成する。
【００７３】次に、その酸化シリコン層２の上に、ＣＶ
Ｄ法によって多結晶シリコン層（厚さ：２００ｎｍ）と
酸化シリコン層（厚さ：１００ｎｍ）と窒化シリコン層
（厚さ：１００ｎｍ）を順に堆積した後、公知のフォト
リソグラフィおよびエッチング法によってそれらを所定
形状にパターン化する。こうして、図４（ａ）に示すよ
うに、酸化シリコン層２上に、多結晶シリコン層からな
る配線層５と、酸化シリコン層４ａおよび窒化シリコン
層４ｂからなる二層構造のキャップ層４とが形成され
る。
Ｄ法によって多結晶シリコン層（厚さ：２００ｎｍ）と
酸化シリコン層（厚さ：１００ｎｍ）と窒化シリコン層
（厚さ：１００ｎｍ）を順に堆積した後、公知のフォト
リソグラフィおよびエッチング法によってそれらを所定
形状にパターン化する。こうして、図４（ａ）に示すよ
うに、酸化シリコン層２上に、多結晶シリコン層からな
る配線層５と、酸化シリコン層４ａおよび窒化シリコン
層４ｂからなる二層構造のキャップ層４とが形成され
る。
【００７４】この多結晶シリコン層と酸化シリコン層と
窒化シリコン層に対するエッチングは、単一のマスクを
用いてそれら三つの層に対して順に行ってもよいし、一
つのマスクを用いて窒化シリコン層のみをエッチング
し、続いてそのパターン化された窒化シリコン層をマス
クとして用いて酸化シリコン層と多結晶シリコン層を順
にエッチングしてもよい。配線層５の上面が二層構造の
キャップ層４で覆われた構成が得られれば、他の任意の
方法でもよい。
窒化シリコン層に対するエッチングは、単一のマスクを
用いてそれら三つの層に対して順に行ってもよいし、一
つのマスクを用いて窒化シリコン層のみをエッチング
し、続いてそのパターン化された窒化シリコン層をマス
クとして用いて酸化シリコン層と多結晶シリコン層を順
にエッチングしてもよい。配線層５の上面が二層構造の
キャップ層４で覆われた構成が得られれば、他の任意の
方法でもよい。
【００７５】配線層５とキャップ層４の位置は、隣接す
る二組の配線層５とキャップ層４間に、対応するソース
・ドレイン拡散層１ａが位置するように設定される。
る二組の配線層５とキャップ層４間に、対応するソース
・ドレイン拡散層１ａが位置するように設定される。
【００７６】続いて、ＣＶＤ法により、酸化シリコン層
２の上に、配線層５とキャップ層４を覆うようにＢＰＳ
Ｇ層（厚さ：６００ｎｍ）６を堆積する。このＢＰＳＧ
層６の表面には配線層５とキャップ層４に応じた突起が
生じるので、窒素雰囲気で加熱するリフロー法あるいは
ＣＭＰ法などにより、ＢＰＳＧ層６の表面を平坦化す
る。
２の上に、配線層５とキャップ層４を覆うようにＢＰＳ
Ｇ層（厚さ：６００ｎｍ）６を堆積する。このＢＰＳＧ
層６の表面には配線層５とキャップ層４に応じた突起が
生じるので、窒素雰囲気で加熱するリフロー法あるいは
ＣＭＰ法などにより、ＢＰＳＧ層６の表面を平坦化す
る。
【００７７】その後、フッ酸などを用いたウエット・エ
ッチングあるいはドライ・エッチングによってＢＰＳＧ
層６をエッチバックし、キャップ層４の上部を露出させ
る。ＢＰＳＧ層６の表面は平坦化されているので、エッ
チバックによりＢＰＳＧ層６の厚さは一様に減少してキ
ャップ層４の上部が露出する。露出の程度は、ここで
は、キャップ層４の上半部を形成する窒化シリコン層４
ｂのみ（換言すれば、キャップ層４の全厚の１／２）が
ＢＰＳＧ層６の表面から露出するようにしている。この
時の状態は図４（ｂ）のようになる。
ッチングあるいはドライ・エッチングによってＢＰＳＧ
層６をエッチバックし、キャップ層４の上部を露出させ
る。ＢＰＳＧ層６の表面は平坦化されているので、エッ
チバックによりＢＰＳＧ層６の厚さは一様に減少してキ
ャップ層４の上部が露出する。露出の程度は、ここで
は、キャップ層４の上半部を形成する窒化シリコン層４
ｂのみ（換言すれば、キャップ層４の全厚の１／２）が
ＢＰＳＧ層６の表面から露出するようにしている。この
時の状態は図４（ｂ）のようになる。
【００７８】続いて、ＢＰＳＧ層６の上に、ＣＶＤ法な
どによって窒化シリコン層（厚さ：１００ｎｍ）を堆積
する。この窒化シリコン層の表面には、ＢＰＳＧ層６か
ら突出したキャップ層４に応じた突起が生じるので、こ
の窒化シリコン層を異方性エッチングによってエッチバ
ックすると、図４（ｃ）に示すように、この窒化シリコ
ン層はキャップ層４の上半部を形成する窒化シリコン層
４ｂの両側にのみ残存する。この残存した窒化シリコン
層が側壁スペーサ７となる。
どによって窒化シリコン層（厚さ：１００ｎｍ）を堆積
する。この窒化シリコン層の表面には、ＢＰＳＧ層６か
ら突出したキャップ層４に応じた突起が生じるので、こ
の窒化シリコン層を異方性エッチングによってエッチバ
ックすると、図４（ｃ）に示すように、この窒化シリコ
ン層はキャップ層４の上半部を形成する窒化シリコン層
４ｂの両側にのみ残存する。この残存した窒化シリコン
層が側壁スペーサ７となる。
【００７９】図４（ｃ）の状態では、配線層５の上面は
窒化シリコン層４ｂで覆われ、配線層５の両側面はＢＰ
ＳＧ層６で覆われている。窒化シリコンからなる側壁ス
ペーサ７は、キャップ層４の上半部を形成する窒化シリ
コン層４ｂの両側を覆っているだけである。
窒化シリコン層４ｂで覆われ、配線層５の両側面はＢＰ
ＳＧ層６で覆われている。窒化シリコンからなる側壁ス
ペーサ７は、キャップ層４の上半部を形成する窒化シリ
コン層４ｂの両側を覆っているだけである。
【００８０】さらに、層間絶縁層としてのＢＰＳＧ層８
を、図５（ａ）に示すように、配線層５と窒化シリコン
層４ｂと側壁スペーサ７を覆うようにＢＰＳＧ層６の上
に堆積する。この堆積はＣＶＤ法などによって行う。こ
のＢＰＳＧ層８の表面には配線層５と窒化シリコン層４
ｂと側壁スペーサ７に応じた突起が生じるので、ＣＭＰ
法などによりＢＰＳＧ層８の表面を平坦化する。
を、図５（ａ）に示すように、配線層５と窒化シリコン
層４ｂと側壁スペーサ７を覆うようにＢＰＳＧ層６の上
に堆積する。この堆積はＣＶＤ法などによって行う。こ
のＢＰＳＧ層８の表面には配線層５と窒化シリコン層４
ｂと側壁スペーサ７に応じた突起が生じるので、ＣＭＰ
法などによりＢＰＳＧ層８の表面を平坦化する。
【００８１】そして、フォトリソグラフィによりパター
ン化されたフォトレジストを用いて、このＢＰＳＧ層８
および６と酸化シリコン層２をエッチングし、図５
（ａ）に示すようにコンタクト孔９を形成する。このコ
ンタクト孔９の平面形状は例えば矩形であり、その底部
はシリコン基板１のソース・ドレイン拡散層１ａに達し
ている。図５（ａ）では、コンタクト孔９は、誤差によ
り紙面に向かって左側にずれて描かれている。正しく
は、コンタクト孔９は側壁スペーサ７や窒化シリコン層
４ｂに触れることなく、隣接する二つの配線層５の間に
位置すべきである。
ン化されたフォトレジストを用いて、このＢＰＳＧ層８
および６と酸化シリコン層２をエッチングし、図５
（ａ）に示すようにコンタクト孔９を形成する。このコ
ンタクト孔９の平面形状は例えば矩形であり、その底部
はシリコン基板１のソース・ドレイン拡散層１ａに達し
ている。図５（ａ）では、コンタクト孔９は、誤差によ
り紙面に向かって左側にずれて描かれている。正しく
は、コンタクト孔９は側壁スペーサ７や窒化シリコン層
４ｂに触れることなく、隣接する二つの配線層５の間に
位置すべきである。
【００８２】キャップ層４の窒化シリコン層４ｂと窒化
シリコンからなる側壁スペーサ７のエッチングを防止な
いし抑制するために、ＢＰＳＧ層８および６と酸化シリ
コン層２のエッチング工程（すなわち、コンタクト孔形
成工程）は、それぞれ、窒化シリコンに対してＢＰＳＧ
または酸化シリコンのエッチング選択比が十分高いエッ
チング条件で行われる。例えば、エッチングガスとして
ＣＨＦ3とＣＯの混合ガスを使用してドライ・エッチン
グする。
シリコンからなる側壁スペーサ７のエッチングを防止な
いし抑制するために、ＢＰＳＧ層８および６と酸化シリ
コン層２のエッチング工程（すなわち、コンタクト孔形
成工程）は、それぞれ、窒化シリコンに対してＢＰＳＧ
または酸化シリコンのエッチング選択比が十分高いエッ
チング条件で行われる。例えば、エッチングガスとして
ＣＨＦ3とＣＯの混合ガスを使用してドライ・エッチン
グする。
【００８３】引き続いて、ＢＰＳＧ層８の上に多結晶シ
リコン層を堆積する。この多結晶シリコン層の厚さは、
その多結晶シリコン層がコンタクト孔９の全体を埋める
ことができるように設定される。その後、ＢＰＳＧ層８
が露出するまでその多結晶シリコン層のエッチバックを
行い、コンタクト孔９の内部にのみ選択的に残す。こう
して、図５（ｂ）に示すように、コンタクト孔９の内部
に多結晶シリコンからなるコンタクト・プラグ１０を形
成する。コンタクト・プラグ１０の底部は、シリコン基
板１のソース・ドレイン拡散層１ａに接触している。
リコン層を堆積する。この多結晶シリコン層の厚さは、
その多結晶シリコン層がコンタクト孔９の全体を埋める
ことができるように設定される。その後、ＢＰＳＧ層８
が露出するまでその多結晶シリコン層のエッチバックを
行い、コンタクト孔９の内部にのみ選択的に残す。こう
して、図５（ｂ）に示すように、コンタクト孔９の内部
に多結晶シリコンからなるコンタクト・プラグ１０を形
成する。コンタクト・プラグ１０の底部は、シリコン基
板１のソース・ドレイン拡散層１ａに接触している。
【００８４】その後、図５（ｂ）に示すように、ＢＰＳ
Ｇ層８上に多結晶シリコン、金属などからなる導電体層
を形成した後、その導電体層を所定形状にパターン化し
て配線層１１とする。この配線層１１の底部は、コンタ
クト・プラグ１０に接触している。
Ｇ層８上に多結晶シリコン、金属などからなる導電体層
を形成した後、その導電体層を所定形状にパターン化し
て配線層１１とする。この配線層１１の底部は、コンタ
クト・プラグ１０に接触している。
【００８５】こうして、配線層１１は、コンタクト・プ
ラグ１０を介してシリコン基板１のソース・ドレイン拡
散層１ａに電気的に接続される。配線層１１は、半導体
記憶装置ではビット線として使用される。
ラグ１０を介してシリコン基板１のソース・ドレイン拡
散層１ａに電気的に接続される。配線層１１は、半導体
記憶装置ではビット線として使用される。
【００８６】以上述べたように、この発明の第２実施形
態の半導体装置の製造方法は、キャップ層４が酸化シリ
コン層４ａと窒化シリコン層４ｂからなる二層構造とさ
れている点以外は、第１実施形態のそれと実質的に同じ
工程を含んでいるから、第１実施形態のそれと同じ効果
が得られることが明らかである。
態の半導体装置の製造方法は、キャップ層４が酸化シリ
コン層４ａと窒化シリコン層４ｂからなる二層構造とさ
れている点以外は、第１実施形態のそれと実質的に同じ
工程を含んでいるから、第１実施形態のそれと同じ効果
が得られることが明らかである。
【００８７】また、キャップ層４が酸化シリコン層４ａ
と窒化シリコン層４ｂからなる二層構造とされているこ
とから、配線層５と窒化シリコン層４ｂの間に酸化シリ
コン層４ａが存在する。このため、配線による寄生容量
を第１実施形態の場合よりもいっそう低減することがで
きる利点がある。
と窒化シリコン層４ｂからなる二層構造とされているこ
とから、配線層５と窒化シリコン層４ｂの間に酸化シリ
コン層４ａが存在する。このため、配線による寄生容量
を第１実施形態の場合よりもいっそう低減することがで
きる利点がある。
【００８８】なお、上記実施形態では、配線層５につい
て説明したが、この発明はゲート電極やその他の導電体
に対しても適用できることは言うまでもない。
て説明したが、この発明はゲート電極やその他の導電体
に対しても適用できることは言うまでもない。
【００８９】
【発明の効果】以上説明した通り、この発明の半導体装
置およびその製造方法では、コンタクト抵抗や寄生容量
の上昇といった問題を生じない。また、コンタクト孔に
充填された導電体プラグを介する電気的ショートを防止
しながら自己整合的にコンタクト孔を形成できる。
置およびその製造方法では、コンタクト抵抗や寄生容量
の上昇といった問題を生じない。また、コンタクト孔に
充填された導電体プラグを介する電気的ショートを防止
しながら自己整合的にコンタクト孔を形成できる。
【図１】この発明の第１実施形態の半導体装置の製造方
法の各工程を示す、図３のＡ−Ａ線に沿った部分断面図
である。
法の各工程を示す、図３のＡ−Ａ線に沿った部分断面図
である。
【図２】この発明の第１実施形態の半導体装置の製造方
法の各工程を示す、図３のＡ−Ａ線に沿った部分断面図
で、図１の工程の続きである。
法の各工程を示す、図３のＡ−Ａ線に沿った部分断面図
で、図１の工程の続きである。
【図３】この発明の第１実施形態の半導体装置の部分平
面図である。
面図である。
【図４】この発明の第２実施形態の半導体装置の製造方
法の各工程を示す、図３のＡ−Ａ線に沿った部分断面図
である。
法の各工程を示す、図３のＡ−Ａ線に沿った部分断面図
である。
【図５】この発明の第２実施形態の半導体装置の製造方
法の各工程を示す、図３のＡ−Ａ線に沿った部分断面図
で、図４の工程の続きである。
法の各工程を示す、図３のＡ−Ａ線に沿った部分断面図
で、図４の工程の続きである。
【図６】従来の半導体装置の製造方法の各工程を示す部
分断面図である。
分断面図である。
【図７】従来の半導体装置の製造方法の各工程を示す部
分断面図で、図６の工程の続きである。
分断面図で、図６の工程の続きである。
【図８】他の従来の半導体装置の製造方法の各工程を示
す部分断面図である。
す部分断面図である。
【図９】他の従来の半導体装置の製造方法の各工程を示
す部分断面図で、図８の工程の続きである。
す部分断面図で、図８の工程の続きである。
１ シリコン基板 １ａ ソース・ドレイン拡散層 ２ 酸化シリコン層 ４ キャップ層 ５ 配線層 ６ ＢＰＳＧ層 ７ 側壁スペーサ ８ ＢＰＳＧ層 ９ コンタクト孔 １０ コンタクト・プラグ １１ 配線層
Claims (9)
- 【請求項１】 半導体基板上に直接あるいは他の層を介
して形成された第１絶縁層と、 前記第１絶縁層上に形成され且つ所定形状にパターン化
された第１導電層と、 前記第１導電層上に形成され且つその第１導電層と略同
一の形状にパターン化された第２絶縁層と、 前記第１導電層の全体を覆うと共に前記第２絶縁層の少
なくとも一部を露出させて前記第１絶縁層上に形成され
た、層間絶縁層として動作する第３絶縁層と、 前記第３絶縁層上に形成され、しかも前記第２絶縁層の
前記第３絶縁層から露出した部分の両側を覆うようにパ
ターン化された、側壁スペーサとして動作する第４絶縁
層と、 前記第２絶縁層の前記第３絶縁層から露出した部分と前
記第４絶縁層とを覆うように前記第３絶縁層上に形成さ
れた、層間絶縁層として動作する第５絶縁層と、 少なくとも前記第５絶縁層と前記第３絶縁層を貫通する
コンタクト孔と、 前記コンタクト孔の内部に充填された導電体プラグと、 前記導電体プラグに接触するように前記第５絶縁層上に
形成された第２導電層とを備え、前記第１導電層 と前記コンタクト孔との間は、前記第３
絶縁層によって絶縁されており、前記第２導電層は前記
導電体プラグを介して前記半導体基板にまたは前記半導
体基板と前記第１絶縁層の間にある他の導電層に電気的
に接続されていることを特徴とする半導体装置。 - 【請求項２】 前記第１導電層と略同一の形状にパター
ン化された前記第２絶縁層が、窒化シリコン層により形
成されている請求項１に記載の半導体装置。 - 【請求項３】 前記第１導電層と略同一の形状にパター
ン化された前記第２絶縁層が、窒化シリコン層と酸化シ
リコン層からなる二層構造を持っており、その酸化シリ
コン層がその窒化シリコン層と前記第１導電層との間に
位置している請求項１に記載の半導体装置。 - 【請求項４】 側壁スペーサとして動作する前記第４絶
縁層が、窒化シリコン層により形成される請求項１〜３
のいずれかに記載の半導体装置。 - 【請求項５】 半導体基板上に直接あるいは他の層を介
して形成された第１絶縁層と、その第１絶縁層上に形成
され且つ所定形状にパターン化された第１導電層と、そ
の第１導電層上に形成され且つその第１導電層と略同一
の形状にパターン化された第２絶縁層とを含む構造体を
形成する工程と、 前記第１導電層の全体を覆うと共に前記第２絶縁層の少
なくとも一部を露出させるように、層間絶縁層として動
作する第３絶縁層を前記第１絶縁層上に形成する工程
と、 前記第２絶縁層の前記第３絶縁層から露出した部分を覆
うように、前記第３絶縁層上に第４絶縁層を形成する工
程と、 前記第４絶縁層をパターン化して、前記第２絶縁層の前
記第３絶縁層から露出した部分の両側を覆う側壁スペー
サを形成する工程と、 前記第２絶縁層の前記第３絶縁層から露出した部分と前
記第４絶縁層とを覆うように、層間絶縁層として動作す
る第５絶縁層を前記第３絶縁層上に形成する工程と、 少なくとも前記第５絶縁層と前記第３絶縁層を貫通する
コンタクト孔を形成する工程と、 前記半導体基板にまたは前記半導体基板と前記第１絶縁
層の間にある他の導電層に接触するように前記コンタク
ト孔の内部に導電体プラグを充填する工程と、 前記導電体プラグに接触するように、前記第５絶縁層上
に第２導電層を形成する工程とを備え、 前記コンタクト孔の形成工程では、前記コンタクト孔の
周囲に前記第３絶縁層が残るように前記コンタクト孔が
形成されることを特徴とする半導体装置の製造方法。 - 【請求項６】 前記構造体の一部を構成する前記第２絶
縁層として、窒化シリコン層が使用される請求項５に記
載の半導体装置の製造方法。 - 【請求項７】 前記構造体の一部を構成する前記第２絶
縁層として、窒化シリコン層と酸化シリコン層からなる
二層構造を持つ積層体が使用され、しかもその積層体
は、前記酸化シリコン層を前記第１導電層上に形成する
工程と、前記窒化シリコン層を前記酸化シリコン層上に
形成する工程とによって得られる請求項５に記載の半導
体装置の製造方法。 - 【請求項８】 側壁スペーサとして動作する前記第４絶
縁層として、窒化シリコン層が使用される請求項５〜７
のいずれかに記載の半導体装置の製造方法。 - 【請求項９】 層間絶縁層として動作する前記第３絶縁
層を形成する工程が、前記第３絶縁層の元になる絶縁層
を前記第１導電層と前記第２絶縁層の全体を覆うように
前記第１絶縁層上に形成する第１ステップと、前記第３
絶縁層の元になる前記絶縁層の表面を平坦化する第２ス
テップと、前記第３絶縁層の元になる前記絶縁層の表面
をエッチバックして前記第２絶縁層の少なくとも一部を
露出させる第３ステップから構成される請求項５〜８の
いずれかに記載の半導体装置の製造方法。
Priority Applications (5)
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|---|---|---|---|
| JP10084624A JP3114931B2 (ja) | 1998-03-30 | 1998-03-30 | 導電体プラグを備えた半導体装置およびその製造方法 |
| CN99103261A CN1230790A (zh) | 1998-03-30 | 1999-03-29 | 具有导线插头的半导体器件及其生产方法 |
| US09/277,933 US6136696A (en) | 1998-03-30 | 1999-03-29 | Method of forming a semiconductor device with a conductor plug including five dielectric layers, the fourth dielectric layer forming sidewall spacers |
| TW088104992A TW417231B (en) | 1998-03-30 | 1999-03-30 | Semiconductor device with conductor plug and fabrication method thereof |
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|---|---|---|---|
| JP10084624A JP3114931B2 (ja) | 1998-03-30 | 1998-03-30 | 導電体プラグを備えた半導体装置およびその製造方法 |
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|---|---|
| JPH11284072A JPH11284072A (ja) | 1999-10-15 |
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ID=13835840
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| JP10084624A Expired - Fee Related JP3114931B2 (ja) | 1998-03-30 | 1998-03-30 | 導電体プラグを備えた半導体装置およびその製造方法 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101119879B (zh) * | 2005-06-14 | 2011-07-27 | 丰田自动车株式会社 | 车辆控制设备和抑制车辆振动的方法 |
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| US6877213B2 (en) * | 2002-01-07 | 2005-04-12 | International Business Machines Corporation | Feature size reduction in thin film magnetic head using low temperature deposition coating of photolithographically-defined trenches |
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| KR20160001114A (ko) * | 2014-06-26 | 2016-01-06 | 에스케이하이닉스 주식회사 | 반도체 장치 제조 방법 |
| CN105720039B (zh) * | 2014-12-04 | 2020-05-08 | 中芯国际集成电路制造(上海)有限公司 | 互连结构及其形成方法 |
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|---|---|---|---|---|
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| JPH09162388A (ja) * | 1995-12-04 | 1997-06-20 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5846873A (en) * | 1996-02-02 | 1998-12-08 | Micron Technology, Inc. | Method of creating ultra-small nibble structures during mosfet fabrication |
| JPH09246486A (ja) * | 1996-03-07 | 1997-09-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH09270461A (ja) * | 1996-03-29 | 1997-10-14 | Mitsubishi Electric Corp | 半導体装置 |
-
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-
1999
- 1999-03-29 CN CN99103261A patent/CN1230790A/zh active Pending
- 1999-03-29 US US09/277,933 patent/US6136696A/en not_active Expired - Fee Related
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- 1999-03-30 TW TW088104992A patent/TW417231B/zh not_active IP Right Cessation
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| US6136696A (en) | 2000-10-24 |
| KR100288178B1 (ko) | 2001-04-16 |
| TW417231B (en) | 2001-01-01 |
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