JPH09246486A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 側壁絶縁膜を薄くしても、ゲートとビット線
とのショートを確実に防止する。 【解決手段】 ゲート１２が上部絶縁膜１５と側壁絶縁
膜１６により覆われているＭＯＳトランジスタを有する
半導体装置の製造方法において、ゲート１２の構成材料
の上に形成された上部絶縁膜１５をマスクにゲート材料
をＲＩＥにより選択エッチングしてゲート１２を形成し
た後、ゲート１２をＣＤＥによりエッチングしてゲート
１２の幅を上部絶縁膜１５の幅よりも狭くし、次いでゲ
ート１２の側部に側壁絶縁膜１６を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ゲート構造を改良
した半導体装置に係わり、特にメモリセルを構成するＭ
ＯＳトランジスタ等のゲート構造を改良した半導体装置
及びその製造方法に関する。

【０００２】

【従来の技術】現在、半導体記憶装置のうち最も高集積
化されているのは、１個のＭＯＳトランジスタと１個の
キャパシタによりメモリセルが構成されるダイナミック
型ＲＡＭ（ＤＲＡＭ）である。このＤＲＡＭは、最小加
工寸法を微細化することによって集積度を上げてきた。
しかし、このまま微細化が進められた際には、特にメモ
リセルのトランジスタでゲート（ポリＳｉ）とビット線
（ポリＳｉ）とのショートが生じ易くなり、加工が非常
に困難になる。

【０００３】これに対し、ゲートの周囲を窒化膜（Ｓｉ
Ｎ）で囲い側壁絶縁膜を形成する方法や、この側壁絶縁
膜をＳｉＮやＳｉＯ₂ に対してエッチング選択比の高い
ポリＳｉで囲うストッパポリ方式などが提案されてい
る。しかしこれらのトランジスタ構造は、ゲートの周囲
を側壁絶縁膜の形成により厚膜化することによってゲー
トとビット線とのショートを防ぐため、ビット線コンタ
クトが取り難くなるという欠点がある。従って、微細化
によって集積度を向上させることは非常に困難である。
また同時に、１Ｇビット，４Ｇビット以降のＤＲＡＭに
おいてはゲートとビット線とのカップリングを小さくす
る必要があり、新しいゲート構造が必要となっている。

【０００４】ここで、側壁絶縁膜を使用したＭＯＳトラ
ンジスタにおける問題点を更に詳しく説明しておく。図
１５に示すように従来方法では、Ｓｉ基板５０上にゲー
ト酸化膜５１を介してポリＳｉ等のゲート５２，後酸化
膜５４，ＳｉＮ等の上部絶縁膜５５を形成した後、図示
しないレジストパターンをマスクにこれらをパターニン
グする（ａ）。次いで、ＳｉＮ等の絶縁膜５６を全面に
堆積し（ｂ）、エッチバックにより絶縁膜５６をゲート
の側部のみに残す（ｃ）。

【０００５】このような従来方法では、ゲート５２と上
部絶縁膜５５との幅が同じであるため、後酸化膜５４が
上部絶縁膜５５よりも外側に突出した状態となり、絶縁
膜５６を堆積すると側壁部で絶縁膜５６に段差が生じ
る。この段差はエッチバック後の形状に反映されるた
め、図１５（ｃ）に示すように、ゲート上部における側
壁絶縁膜５６の厚さが薄くなり、後に側壁部に形成する
配線層（例えばビット線）との絶縁が不完全となる。特
に、側壁絶縁膜５６の段差部で後酸化膜５４が露出する
と、ゲート酸化膜５１を除去する際に後酸化膜５４も除
去されてしまい、ゲート５２が露出することになり、ゲ
ートとビット線とのショートを招く。

【０００６】

【発明が解決しようとする課題】このように従来、側壁
絶縁膜を設けたＭＯＳトランジスタのゲート構造では、
ゲートとその側壁部に形成する配線層とのショートを確
実に防ぐために側壁絶縁膜を厚くすると、配線層とのコ
ンタクトが取り難くなる問題があった。

【０００７】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、側壁絶縁膜を薄くして
もゲートとその側壁部に形成する配線層とのショートを
確実に防ぐことができ、素子信頼性の向上をはかり得る
半導体装置及びその製造方法を提供することにある。

【０００８】

【課題を解決するための手段】

（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち本発明は、上部に形成され
た絶縁膜のパターンと実質的に同じパターンに加工され
たゲートの少なくとも一部が上部絶縁膜よりも幅の狭い
構造を有し、かつ該ゲートの側部が側壁絶縁膜により覆
われていることを特徴とする。

【０００９】また本発明は、上記構成の半導体装置を製
造する方法において、ゲート材料の上に形成された上部
絶縁膜又はその上のレジストをマスクにゲート材料を異
方性エッチングにより選択エッチングしてゲートを形成
する工程と、前記ゲートを等方性エッチングによりエッ
チングしてゲートの幅を上部絶縁膜の幅よりも狭くする
工程と、前記ゲートの側部に側壁絶縁膜を形成する工程
とを含むことを特徴とする。

【００１０】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) ゲートは、下層の第１のゲート材料とこれよりも導
電率の高い上層の第２のゲート材料で構成されており、
第１のゲート材料は第２のゲート材料よりも厚さが薄
く、かつ第２のゲート材料は第１のゲート材料よりも幅
が狭い構造を有すること。 (2) 第１のゲート材料はポリＳｉであり、第２のゲート
材料はＷ，ＷＳｉであること。 (3) ゲートは、ＤＲＡＭのメモリセルトランジスタの一
部を成し、ワード線として機能するものであること。 (4) 上部絶縁膜及び側壁絶縁膜は窒化膜であり、これら
の上に形成する層間絶縁膜は酸化膜であること。 （作用）本発明によれば、ゲートの幅を上部絶縁膜のそ
れよりも狭くしているので、ゲートを加工した後の後酸
化によりゲート部が上部絶縁膜よりも外側に突出するの
を防止できる。従って、側壁絶縁膜に段差が形成される
等の不都合はなく、側壁絶縁膜を薄くしてもゲートとそ
の側壁に形成するビット線等の配線とのショートを防止
することができる。即ち、ビット線コンタクトが小さく
なる等の不都合を防止できると共に、ゲートとビット線
等とのショートを防止することができ、素子信頼性の向
上をはかることが可能となる。

【００１１】また本発明によれば、ゲートを第１及び第
２のゲート材料の２層で構成し、第１のゲート材料より
も厚さの厚い第２のゲート材料の幅を第１のゲート材料
のそれよりも狭くすることにより、第２のゲート材料と
ゲートの側壁に形成する配線（例えばビット線）とのカ
ップリング容量は極めて小さくなる。従って、ゲートと
ビット線とのカップリングを低減することが可能とな
る。

【００１２】

【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わるＤＲＡＭのメモリセルアレイ部構成を説明するた
めのもので、（ａ）は平面パターン図、（ｂ）はＡ−
Ａ’での断面図である。

【００１３】図中の１０はＳｉ基板であり、この基板１
０上にはゲート酸化膜１１を介してゲート１２が形成さ
れている。ゲート１２は、例えばポリＳｉからなりワー
ド線を構成するものであり、一定ピッチでライン状に複
数本配置されている。そして、ゲート１２の両側の基板
表面には、セルトランジスタ形成領域に応じてソース・
ドレイン拡散層１９が形成されている。

【００１４】ゲート１２の上面及び側面には酸化膜１４
が形成され、ゲート１２の上にはＳｉＮ等の上部絶縁膜
１５が形成されている。ここで、ゲート１２の幅は上部
絶縁膜１５よりも狭くなっている。ゲート１２及び上部
絶縁膜１５の側面には、ＳｉＮ等の側壁絶縁膜１６が形
成されている。そして、素子形成された基板上には層間
絶縁膜１７が形成され、この層間絶縁膜１７にはビット
線と接続するためのコンタクトホール１８が形成されて
いる。

【００１５】図２〜図４は、本実施形態の製造工程を示
す図である。なお、いずれの図においても（ａ）は平面
パターン、（ｂ）は断面を示している。まず、図２に示
すように、基板１０上にゲート酸化膜１１を形成した
後、ゲート１２となるポリＳｉ等のゲート材料を堆積
し、後酸化による酸化膜１４を形成してその上部にＳｉ
Ｎ等の絶縁膜１５を堆積する。続いて、ゲートのパター
ニングを行った上で、上部絶縁膜１５とゲート材料とを
ＲＩＥにて連続的にエッチングを行う。

【００１６】より詳しくは、上部絶縁膜１５上に図示し
ないレジストパターンを形成し、これをマスクにＲＩＥ
で上部絶縁膜１５とゲート材料を選択エッチングする。
又は、レジストパターンをマスクに上部絶縁膜１５を選
択エッチングし、続いてレジストパターンを除去した後
に、上部絶縁膜１５をマスクにゲート材料を選択エッチ
ングしてもよい。

【００１７】このまま後酸化を行うと、ゲート側部の後
酸化膜１４が上部絶縁膜１５よりはみ出る。そこで、図
３に示すように、後酸化前にはみ出る分だけのゲート材
料をＣＤＥにて予めエッチングしておいてから、後酸化
を行う。

【００１８】次いで、ゲートに対してＳｉＮ等の側壁絶
縁膜１６を形成した後、ＳｉＯ₂ 等の層間絶縁膜１７を
堆積してからＳＡＣ（セルフアラインコンタクト）にて
ビット線のコンタクト１８を形成することにより、前記
図１に示す構造が得られる。なお、この側壁絶縁膜１６
を形成するのは、ビット線コンタクト１８を形成する前
でも後でも構わない。ビット線コンタクト１８を形成し
た後に側壁絶縁膜１６を形成した場合の断面は、図４の
ようになる。

【００１９】また、ソース・ドレイン拡散層９の形成の
ためのイオン注入は、上部絶縁膜１５と後酸化膜１４、
ゲート材料をＲＩＥにて連続的にエッチングし、さらに
後酸化した後か、又は側壁絶縁膜１６を形成した後に行
う。

【００２０】なお、ゲート１２の上部や側部に堆積した
上部絶縁膜１５や側壁絶縁膜１６に用いる材料は、エッ
チングの際に層間絶縁膜１７よりも選択比が１０以上あ
るものが望ましく、層間絶縁膜１７がＳｉＯ₂ の場合は
絶縁膜１５，１６としてＳｉＮを用いればよい。

【００２１】このように本実施形態によれば、ゲート１
２の幅を上部絶縁膜１５のそれよりも狭くしているの
で、後酸化膜１４を形成した際にもゲート部が上部絶縁
膜１５よりも外側に突出することはない。従って、側壁
絶縁膜１６に段差が形成されるのを未然に防止でき、側
壁絶縁膜１６を薄くしても十分な絶縁を保つことができ
る。つまり、ビット線コンタクト１８が小さくなる等の
不都合を防止できると共に、ゲート１２とビット線との
ショートを防止することができ、素子信頼性の向上をは
かることが可能となる。 （第２の実施形態）図５は、本発明の第２の実施形態に
係わるＤＲＡＭのメモリセルアレイ構成を説明するため
のもので、（ａ）は平面パターン図、（ｂ）はＡ−Ａ’
での断面図である。なお、図中の２０〜２８は図１の１
０〜１８に相当している。

【００２２】基本的な構成は第１の実施形態と同様であ
るが、本実施形態がこれと異なる点は、ゲートを２層構
造にした点である。即ち、本実施形態におけるゲート
は、ポリＳｉ等からなる下層の第１のゲート材料２２
と、Ｗ，ＷＳｉ等からなる上層の第２のゲート材料２３
とを積層して構成されている。ここで、第１のゲート材
料２２は第２のゲート材料２３よりも厚みを薄く形成さ
れ、第２のゲート材料２３は第１のゲート材料２２より
も幅を狭く形成されている。そして、第１のゲート材料
２２がゲート本来の働きをし、第２のゲート材料２３が
ゲートの低抵抗化に寄与することになる。

【００２３】図６〜図９は、本実施形態の製造工程を示
す図である。なお、いずれの図においても（ａ）は平面
パターン、（ｂ）は断面を示している。まず、図６に示
すように、基板２０上にゲート酸化膜２１を形成した
後、ポリＳｉ等の第１のゲート材料２２を薄く堆積し、
その上に第１のゲート材料２２よりも導電性の良いＷや
ＷＳｉ等の第２のゲート材料２３を堆積し、後酸化２４
を行いさらにＳｉＮ等の上部絶縁膜２５を堆積する。

【００２４】次いで、図７に示すように、ゲートのパタ
ーニングを行った上で、上部絶縁膜２５，後酸化膜２
４，第２のゲート材料２３，第１のゲート材料２２をＲ
ＩＥにて連続的にエッチングを行う。次いで、図８に示
すように、ビット線とゲートとのカップリングを低減す
るために第２のゲート材料２３だけを選択的に等方的に
エッチングする。この場合、ゲート長を維持するために
第１のゲート材料２２がエッチングされないこと、その
後のＳＡＣでのＲＩＥにおいて第１のゲート材料２２が
たたかれないためにＳｉＮ２５がエッチングされないこ
とが重要である。

【００２５】その後、後酸化を行った後にこのゲートに
対して絶縁性の側壁絶縁膜２６を形成した後、層間絶縁
膜２７を堆積し、ＳＡＣにてビット線コンタクト２８を
形成することにより、前記図５に示す構造が得られる。
なお、このＳｉＮの側壁絶縁膜２６を形成するのは、層
間絶縁膜２７を堆積する前でもビット線コンタクト２８
を形成した後でも構わない。後者の場合の断面は、図９
のようになる。

【００２６】また、ソース・ドレイン拡散層２９の形成
のためのイオン注入は、上部絶縁膜２５と後酸化膜２
４、導電性の良い第２のゲート材料２３、第１のゲート
材料２２とをＲＩＥにて連続的にエッチングし、さらに
後酸化した後か、又は側壁絶縁膜２６を形成した後に行
う。

【００２７】なお、ゲートの上部や側部に堆積した上部
絶縁膜２５や側壁絶縁膜２６に用いる材料は、エッチン
グの際に層間絶縁膜２７よりも選択比が１０以上あるも
のが望ましく、例えば絶縁膜２５，２６としてＳｉＮが
挙げられる。

【００２８】このような構成であれば、ゲートを２層構
造にし、厚さの厚い方の第２のゲート材料２３の幅を狭
くしているので、ゲートの大部分が上部絶縁膜２５より
も内側に後退した状態となる。このため、ビット線を形
成した際のビット線とゲートとの間のカップリングを小
さくすることができる。また、ゲートの一部が上部絶縁
膜２５よりも狭く形成されていることから、第１の実施
形態と同様の効果が得られる。 （第３の実施形態）図１０は、本発明の第３の実施形態
に係わるＤＲＡＭのメモリセルアレイ構成を説明するた
めのもので、（ａ）は平面パターン、（ｂ）はＡ−Ａ’
での断面図である。なお、図中の３０〜３８は図１の１
０〜１８に相当している。

【００２９】基本的な構成は第２の実施形態と同様であ
るが、本実施形態では２層のゲート材料をテーパ状に形
成している。即ち、第１のゲート材料３２と第２のゲー
ト材料３３はテーパ状に形成され、その上面及び側面に
は後酸化膜３４が形成されている。そして、テーパ上の
ゲート材料３２，３３を覆うように上部絶縁膜３５が形
成され、さらにその側部に側壁絶縁膜３６が形成されて
いる。

【００３０】図１１〜図１４は本実施形態の製造工程を
示す図である。なお、いずれの図においても（ａ）は平
面パターン、（ｂ）は断面を示している。まず、図１１
に示すように、基板３０上にゲート酸化膜３１を形成し
た後、ポリＳｉ等の第１のゲート材料３２を堆積し、そ
の上部に第１のゲート材料３２よりも導電性の良いＷや
ＷＳｉ等の第２のゲート材料３３を堆積し、第２のゲー
ト材料３３の表面に後酸化膜３４を形成する。

【００３１】次いで、図１２に示すように、ゲートのパ
ターニングを行った上で、第２のゲート材料３３と第１
のゲート材料３２をＲＩＥにて連続的にエッチングし、
さらに後酸化を行う。このとき、２つの層を斜めにエッ
チングすることが重要である。斜めにエッチングする方
法としてはゲートのパターニングの時点でレジスト形状
にテーパを付けることが考えられる。

【００３２】次いで、図１３に示すように、ＳｉＮから
なる上部絶縁膜３５を堆積し、再度ゲートのパターニン
グを行った上で、上部絶縁膜３５と後酸化膜３４、第２
のゲート材料３３、第１のゲート材料３２とをＲＩＥに
て連続的にエッチングする。その後、後酸化を行った
後、ゲートに対して側壁絶縁膜３６を形成した後、層間
絶縁膜３７を堆積しＳＡＣにてビット線コンタクト３８
を形成することにより、前記図１０に示す構造が得られ
る。なお、この側壁絶縁膜３６を形成するのは層間絶縁
膜３７を堆積する前でもビット線コンタクト３８を形成
した後でも構わない。この場合の断面は図１４になる。

【００３３】また、ソース・ドレイン拡散層３９の形成
のためのイオン注入は、第２のゲート材料３３、第１の
ゲート材料３２とをＲＩＥにて連続的にエッチングし、
さらに後酸化した後か、又は側壁絶縁膜３６を形成した
後に行う。

【００３４】なお、ゲートの上部や側部に堆積した上部
絶縁膜３５及び側壁絶縁膜３６に用いる材料は、エッチ
ングの際に層間絶縁膜３７よりも選択比が１０以上ある
ものが望ましく、例えば絶縁膜３５，３６としてＳｉＮ
が挙げられる。

【００３５】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態では、ＤＲＡＭのメモリ
セルアレイを例に取り説明したが、これに限らず各種の
ＭＯＳトランジスタに適用することができる。また、各
部の材料や膜厚等の条件は、仕様に応じて適宜変更可能
である。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。

【００３６】

【発明の効果】以上説明したように本発明によれば、ゲ
ートの少なくとも一部を上部絶縁膜よりも狭い構造とす
ることにより、側壁絶縁膜を薄くしてもゲートとその側
壁部に形成する配線層とのショートを確実に防ぐことが
でき、素子信頼性の向上をはかることが可能となる。

【図面の簡単な説明】

【図１】第１の実施形態に係わるメモリセルアレイの構
造を示す平面図と断面図。

【図２】第１の実施形態の製造工程を示す平面図と断面
図。

【図３】第１の実施形態の製造工程を示す平面図と断面
図。

【図４】第１の実施形態の変形例を示す平面図と断面
図。

【図５】第２の実施形態に係わるメモリセルアレイの構
造を示す平面図と断面図。

【図６】第２の実施形態の製造工程を示す平面図と断面
図。

【図７】第２の実施形態の製造工程を示す平面図と断面
図。

【図８】第２の実施形態の製造工程を示す平面図と断面
図。

【図９】第２の実施形態の変形例を示す平面図と断面
図。

【図１０】第３の実施形態に係わるメモリセルアレイの
構造を示す平面図と断面図。

【図１０】第３の実施形態の製造工程を示す平面図と断
面図。

【図１１】第３の実施形態の製造工程を示す平面図と断
面図。

【図１２】第３の実施形態の製造工程を示す平面図と断
面図。

【図１３】第３の実施形態の製造工程を示す平面図と断
面図。

【図１４】第３の実施形態の変形例を示す平面図と断面
図。

【図１５】側壁絶縁膜を使用した従来のＭＯＳトランジ
スタの製造工程を示す断面図。

【符号の説明】

１０，２０，３０…Ｓｉ基板 １１，２１，３１…ゲート酸化膜 １２…ゲート ２２，３２…第１のゲート材料 ２３，３３…第２のゲート材料 １４，２４，３４…後酸化膜 １５，２５，３５…上部絶縁膜 １６，２６，３６…側壁絶縁膜 １７，２７，３７…層間絶縁膜 １８，２８，３８…ビット線コンタクト １９，２９，３９…ソース・ドレイン拡散層

【手続補正書】

【提出日】平成８年６月２１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図１】第１の実施形態に係わるメモリセルアレイの構
造を示す平面図と断面図。

【図２】第１の実施形態の製造工程を示す平面図と断面
図。

【図３】第１の実施形態の製造工程を示す平面図と断面
図。

【図４】第１の実施形態の変形例を示す平面図と断面
図。

【図５】第２の実施形態に係わるメモリセルアレイの構
造を示す平面図と断面図。

【図６】第２の実施形態の製造工程を示す平面図と断面
図。

【図７】第２の実施形態の製造工程を示す平面図と断面
図。

【図８】第２の実施形態の製造工程を示す平面図と断面
図。

【図９】第２の実施形態の変形例を示す平面図と断面
図。

【図１０】第３の実施形態に係わるメモリセルアレイの
構造を示す平面図と断面図。

【図１１】第３の実施形態の製造工程を示す平面図と断
面図。

【図１２】第３の実施形態の製造工程を示す平面図と断
面図。

【図１３】第３の実施形態の製造工程を示す平面図と断
面図。

【図１４】第３の実施形態の変形例を示す平面図と断面
図。

【図１５】側壁絶縁膜を使用した従来のＭＯＳトランジ
スタの製造工程を示す断面図。

【符号の説明】 １０，２０，３０…Ｓｉ基板 １１，２１，３１…ゲート酸化膜 １２…ゲート ２２，３２…第１のゲート材料 ２３，３３…第２のゲート材料 １４，２４，３４…後酸化膜 １５，２５，３５…上部絶縁膜 １６，２６，３６…側壁絶縁膜 １７，２７，３７…層間絶縁膜 １８，２８，３８…ビット線コンタクト １９，２９，３９…ソース・ドレイン拡散層

Claims (3)

【特許請求の範囲】
1. 【請求項１】上部に形成された絶縁膜のパターンと実質
   的に同じパターンに加工されたゲートの少なくとも一部
   が上部絶縁膜よりも幅の狭い構造を有し、かつ該ゲート
   の側部が側壁絶縁膜により覆われていることを特徴とす
   る半導体装置。
2. 【請求項２】前記ゲートは、下層の第１のゲート材料と
   これよりも導電率の高い上層の第２のゲート材料で構成
   されており、第１のゲート材料は第２のゲート材料より
   も厚さが薄く、かつ第２のゲート材料は第１のゲート材
   料よりも幅が狭い構造を有することを特徴とする請求項
   １記載の半導体装置。
3. 【請求項３】ゲート材料の上に形成された上部絶縁膜又
   はその上のレジストをマスクにゲート材料を異方性エッ
   チングにより選択エッチングしてゲートを形成する工程
   と、前記ゲートを等方性エッチングによりエッチングし
   てゲートの幅を上部絶縁膜の幅よりも狭くする工程と、
   前記ゲートの側部に側壁絶縁膜を形成する工程とを含む
   ことを特徴とする半導体装置の製造方法。