JP3189807B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、複数種のコンタクトを有するＤＲＡ
Ｍ（Dynamic Random Access Memory）等の半導体装置の
製造方法に関する。
方法に関し、特に、複数種のコンタクトを有するＤＲＡ
Ｍ（Dynamic Random Access Memory）等の半導体装置の
製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭは、容量素子とＭＯＳ (Metal
Oxide Semiconductor)トランジスタとより構成された複
数のセルを有している。このＭＯＳトランジスタは、前
記容量素子に電荷の出し入れを行う機能を担っている。
Oxide Semiconductor)トランジスタとより構成された複
数のセルを有している。このＭＯＳトランジスタは、前
記容量素子に電荷の出し入れを行う機能を担っている。
【０００３】従来の製造プロセスは、第１コンタクト
（ビットコンタクト）と容量コンタクトを、２回のフォ
トレジスト（ＰＲ）で形成する工程を有している。以下
に、従来の製造プロセスを説明する。
（ビットコンタクト）と容量コンタクトを、２回のフォ
トレジスト（ＰＲ）で形成する工程を有している。以下
に、従来の製造プロセスを説明する。
【０００４】図６、図７および図８は、従来の半導体装
置の製造方法を示す。ここでは、第１コンタクトと容量
コンタクトを形成する段階の製造プロセスを示す。この
製造プロセスの順番は、図６→図７→図８となる。
置の製造方法を示す。ここでは、第１コンタクトと容量
コンタクトを形成する段階の製造プロセスを示す。この
製造プロセスの順番は、図６→図７→図８となる。
【０００５】（１）図６の（ａ）に示すように、ＭＯＳ
トランジスタのソース、ドレイン等の拡散領域を形成済
みの半導体基板３０１上に層間絶縁膜３０２が設けられ
る。 （２）図６の（ｂ）に示すように、層間絶縁膜３０２上
にフォトレジスト３０３が設けられる。このとき、第１
コンタクトを設ける領域にはフォトレジスト３０３を設
けず、非レジスト部３０４が形成される。 （３）図６の（ｃ）に示すように、ドライエッチングを
用いて第１コンタクト用のコンタクトホール３０５を形
成する。 （４）図６の（ｄ）に示すように、フォトレジスト３０
３を除去した後、表面およびコンタクトホール３０５内
に酸化膜３０６を形成する。
トランジスタのソース、ドレイン等の拡散領域を形成済
みの半導体基板３０１上に層間絶縁膜３０２が設けられ
る。 （２）図６の（ｂ）に示すように、層間絶縁膜３０２上
にフォトレジスト３０３が設けられる。このとき、第１
コンタクトを設ける領域にはフォトレジスト３０３を設
けず、非レジスト部３０４が形成される。 （３）図６の（ｃ）に示すように、ドライエッチングを
用いて第１コンタクト用のコンタクトホール３０５を形
成する。 （４）図６の（ｄ）に示すように、フォトレジスト３０
３を除去した後、表面およびコンタクトホール３０５内
に酸化膜３０６を形成する。
【０００６】（５）図６の（ｅ）に示すように、酸化膜
３０６が消失するまでエッチバックを施し、コンタクト
ホール３０５内にサイドウォール３０７を形成する。 （６）図６の（ｆ）に示すように、全表面およびサイド
ウォール３０７の内面に配線であるポリシリコン（Ｐｏ
１ｙ Ｓｉ）３０８をＤＯＰＯＳ（ Doped PolySilico
n)により設け、さらにポリシリコン３０８の表面にタン
グステンシリサイド（ＷＳｉ）３０９を設ける。ポリシ
リコン３０８は、コンタクトホール３０５内が埋まる状
態に形成する。 （７）次に、ビットラインのパターニングを行う。ま
ず、図６の（ｇ）に示すように、ビットラインの形成領
域を除いて、他の表面にフォトレジスト３１０を設け
る。 （８）図７の（ａ）に示すように、フォトレジスト３１
０を設けなかった部分のポリシリコン３０８とタングス
テンシリサイド３０９をエッチングにより除去してビッ
トラインを形成する。
３０６が消失するまでエッチバックを施し、コンタクト
ホール３０５内にサイドウォール３０７を形成する。 （６）図６の（ｆ）に示すように、全表面およびサイド
ウォール３０７の内面に配線であるポリシリコン（Ｐｏ
１ｙ Ｓｉ）３０８をＤＯＰＯＳ（ Doped PolySilico
n)により設け、さらにポリシリコン３０８の表面にタン
グステンシリサイド（ＷＳｉ）３０９を設ける。ポリシ
リコン３０８は、コンタクトホール３０５内が埋まる状
態に形成する。 （７）次に、ビットラインのパターニングを行う。ま
ず、図６の（ｇ）に示すように、ビットラインの形成領
域を除いて、他の表面にフォトレジスト３１０を設け
る。 （８）図７の（ａ）に示すように、フォトレジスト３１
０を設けなかった部分のポリシリコン３０８とタングス
テンシリサイド３０９をエッチングにより除去してビッ
トラインを形成する。
【０００７】（９）図７の（ｂ）に示すように、フォト
レジスト３１０を除去した後、図７の（ｃ）に示すよう
に、全表面に層間絶縁膜３１２を設ける。 （10）図７の（ｄ）に示すように、容量コンタクト用の
コンタクトホール形成領域３１４を除いて、層間絶縁膜
３１２の全面にフォトレジスト３１３を設ける。 （11）図７の（ｅ）に示すように、コンタクトホール形
成領域３１４を通して層間絶縁膜３１２および３０２を
エッチングし、容量コンタクト用のコンタクトホール３
１５を形成する。 （12）図８の（ａ）に示すように、フォトレジスト３１
３を除去する。 （13）図８の（ｂ）に示すように、層間絶縁膜３１２の
表面と、コンタクトホール３１５内に酸化膜３１６を設
ける。
レジスト３１０を除去した後、図７の（ｃ）に示すよう
に、全表面に層間絶縁膜３１２を設ける。 （10）図７の（ｄ）に示すように、容量コンタクト用の
コンタクトホール形成領域３１４を除いて、層間絶縁膜
３１２の全面にフォトレジスト３１３を設ける。 （11）図７の（ｅ）に示すように、コンタクトホール形
成領域３１４を通して層間絶縁膜３１２および３０２を
エッチングし、容量コンタクト用のコンタクトホール３
１５を形成する。 （12）図８の（ａ）に示すように、フォトレジスト３１
３を除去する。 （13）図８の（ｂ）に示すように、層間絶縁膜３１２の
表面と、コンタクトホール３１５内に酸化膜３１６を設
ける。
【０００８】（14）図８の（ｃ）に示すように、コンタ
クトホール３１５内の酸化膜３１６ａを残して層間絶縁
膜３１２の表面の酸化膜を除去する。 （15）図８の（ｄ）に示すように、層間絶縁膜３１２の
全表面およびコンタクトホール３１５内にポリシリコン
３１７をＣＶＤ（ Chemical Vapor Deposition：化学気
相堆積法）により形成する。 （16）図８の（ｅ）、（ｆ）に示すように、容量コンタ
クトを形成する領域にフォトレジスト３１８を形成す
る。この後、フォトレジスト３１８をマスクにしてエッ
チングを施した後、フォトレジスト３１８を除去すれば
容量電極が形成される。
クトホール３１５内の酸化膜３１６ａを残して層間絶縁
膜３１２の表面の酸化膜を除去する。 （15）図８の（ｄ）に示すように、層間絶縁膜３１２の
全表面およびコンタクトホール３１５内にポリシリコン
３１７をＣＶＤ（ Chemical Vapor Deposition：化学気
相堆積法）により形成する。 （16）図８の（ｅ）、（ｆ）に示すように、容量コンタ
クトを形成する領域にフォトレジスト３１８を形成す
る。この後、フォトレジスト３１８をマスクにしてエッ
チングを施した後、フォトレジスト３１８を除去すれば
容量電極が形成される。
【０００９】
【発明が解決しようとする課題】しかし、従来の半導体
装置によると、最初に第１コンタクトのコンタクトホー
ルのみを形成した後、次に容量コンタクトのコンタクト
ホールを形成するという２段階のホール形成のため、セ
ル間に位置ずれ（目ずれ）を生じ易くなる。これはコン
タクト間の距離が変動することを意味し、ＭＯＳトラン
ジスタの閾値電圧にばらつきを生じる。したがって、選
別不良が発生し易くなり、歩留り低下を招くことにな
る。
装置によると、最初に第１コンタクトのコンタクトホー
ルのみを形成した後、次に容量コンタクトのコンタクト
ホールを形成するという２段階のホール形成のため、セ
ル間に位置ずれ（目ずれ）を生じ易くなる。これはコン
タクト間の距離が変動することを意味し、ＭＯＳトラン
ジスタの閾値電圧にばらつきを生じる。したがって、選
別不良が発生し易くなり、歩留り低下を招くことにな
る。
【００１０】上記の問題を改善する１つの対策として、
従来は、各工程の目ずれ規格を厳しくしている。しか
し、目ずれ規格が厳しくなると、現在流通しているステ
ッパーでは規格はずれになることが多く、再工事を生じ
ることがある。このため、製造ばらつきを満足できるレ
ベルにするには無理がある。
従来は、各工程の目ずれ規格を厳しくしている。しか
し、目ずれ規格が厳しくなると、現在流通しているステ
ッパーでは規格はずれになることが多く、再工事を生じ
ることがある。このため、製造ばらつきを満足できるレ
ベルにするには無理がある。
【００１１】したがって、本発明の目的は、ビットコン
タクトと容量コンタクトの間の距離を一定に保てるよう
にし、プロセスばらつきや位置ずれに起因した選別不良
を低減できるようにした半導体装置の製造方法を提供す
ることにある。
タクトと容量コンタクトの間の距離を一定に保てるよう
にし、プロセスばらつきや位置ずれに起因した選別不良
を低減できるようにした半導体装置の製造方法を提供す
ることにある。
【００１２】
【００１３】
【００１４】
【課題を解決するための手段】 本発明は、上記の目的を
達成するため、トランジスタ素子の拡散領域に接続され
る第１のコンタクトと、容量素子の一方の電極に接続さ
れる第２のコンタクトとを備えた構造の半導体装置の製
造方法において、前記トランジスタ素子の拡散領域を形
成済みの半導体基板上に第１の層間絶縁膜を形成し、前
記第１のコンタクトのための第１のホールおよび前記第
２のコンタクトのための第２のホールを同時に前記第１
の層間絶縁膜に形成し、前記第１の層間絶縁膜、前記第
１および第２のホール内に酸化膜を形成し、前記酸化膜
をエッチバックして前記第１および第２のホール内に第
１および第２のサイドウォールを形成し、前記第１のサ
イドウォールに導電層を施して前記第１のホールを埋
め、かつ、前記第２のサイドウォールに前記導電層を施
して前記第２のホールを小径化し、さらに、前記第１の
層間絶縁膜上に前記導電層を施して所定のパターンの配
線を形成し、前記配線および前記第１の層間絶縁膜上に
第２の層間絶縁膜を形成し、前記第２のサイドウォール
に連通する第３のホールを前記第２の層間絶縁膜に形成
し、前記第２および第３のホールを導電層で埋めること
を特徴とする半導体装置の製造方法を提供する。
達成するため、トランジスタ素子の拡散領域に接続され
る第１のコンタクトと、容量素子の一方の電極に接続さ
れる第２のコンタクトとを備えた構造の半導体装置の製
造方法において、前記トランジスタ素子の拡散領域を形
成済みの半導体基板上に第１の層間絶縁膜を形成し、前
記第１のコンタクトのための第１のホールおよび前記第
２のコンタクトのための第２のホールを同時に前記第１
の層間絶縁膜に形成し、前記第１の層間絶縁膜、前記第
１および第２のホール内に酸化膜を形成し、前記酸化膜
をエッチバックして前記第１および第２のホール内に第
１および第２のサイドウォールを形成し、前記第１のサ
イドウォールに導電層を施して前記第１のホールを埋
め、かつ、前記第２のサイドウォールに前記導電層を施
して前記第２のホールを小径化し、さらに、前記第１の
層間絶縁膜上に前記導電層を施して所定のパターンの配
線を形成し、前記配線および前記第１の層間絶縁膜上に
第２の層間絶縁膜を形成し、前記第２のサイドウォール
に連通する第３のホールを前記第２の層間絶縁膜に形成
し、前記第２および第３のホールを導電層で埋めること
を特徴とする半導体装置の製造方法を提供する。
【００１５】この方法によれば、容量コンタクト用のホ
ールと他の用途のコンタクト用ホールとが同時に形成さ
れ、以後、各ホール内の導電層形成や配線形成に至るま
で、同時に加工される。容量コンタクト側の独自の加工
は、最終段階におけるコンタクトホール内の導電層およ
び層間絶縁膜上の導電層の形成部分である。容量コンタ
クト用のホールと他の用途のコンタクト用ホールが同時
に形成されることにより、容量コンタクトと第１のコン
タクトとの距離が、プロセスによらず一定に保たれる。
したがって、選別工程における不良発生を低減すること
ができる。また、位置ずれに起因した再工事を低減する
ことができる。
ールと他の用途のコンタクト用ホールとが同時に形成さ
れ、以後、各ホール内の導電層形成や配線形成に至るま
で、同時に加工される。容量コンタクト側の独自の加工
は、最終段階におけるコンタクトホール内の導電層およ
び層間絶縁膜上の導電層の形成部分である。容量コンタ
クト用のホールと他の用途のコンタクト用ホールが同時
に形成されることにより、容量コンタクトと第１のコン
タクトとの距離が、プロセスによらず一定に保たれる。
したがって、選別工程における不良発生を低減すること
ができる。また、位置ずれに起因した再工事を低減する
ことができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を基に説明する。図１は本発明による半導体装
置の製造方法を示す。また、図２〜図５は本発明による
半導体装置の各工程における製品状態を示す。図１〜図
５を参照して本発明の製造方法を工程順に説明する。
て、図面を基に説明する。図１は本発明による半導体装
置の製造方法を示す。また、図２〜図５は本発明による
半導体装置の各工程における製品状態を示す。図１〜図
５を参照して本発明の製造方法を工程順に説明する。
【００１７】（１）図２の（ａ）に示すように、ＭＯＳ
トランジスタの拡散領域を形成済みの半導体基板２０１
上に層間絶縁膜２０２を形成する（ステップ１０１）。 （２）図２の（ｂ）に示すように、第１コンタクト形成
部２０３と容量コンタクト形成部２０４を開口するため
に、フォトレジスト２０５を形成する（ステップ１０
２）。 （３）図２の（ｃ）に示すように、層間絶縁膜２０２を
ドライエッチし、コンタクトホール２０６（第１コンタ
クト用），２０７（容量コンタクト用）を開口する（ス
テップ１０３）。この時、コンタクトホール２０７の開
口径は、実際に開口する容量コンタクトのサイズより少
し大きく、かつ、第１コンタクト用のコンタクトホール
２０６の開口径より大きくする。 （４）図２の（ｄ）に示すように、コンタクトホール２
０６が埋まらないように、酸化膜２０８を形成する（ス
テップ１０４）。例えば、コンタクトホール２０６のコ
ンタクト径が０．４μｍであれば、酸化膜２０８の厚さ
は１０００Å〜１５００Å程度にする。
トランジスタの拡散領域を形成済みの半導体基板２０１
上に層間絶縁膜２０２を形成する（ステップ１０１）。 （２）図２の（ｂ）に示すように、第１コンタクト形成
部２０３と容量コンタクト形成部２０４を開口するため
に、フォトレジスト２０５を形成する（ステップ１０
２）。 （３）図２の（ｃ）に示すように、層間絶縁膜２０２を
ドライエッチし、コンタクトホール２０６（第１コンタ
クト用），２０７（容量コンタクト用）を開口する（ス
テップ１０３）。この時、コンタクトホール２０７の開
口径は、実際に開口する容量コンタクトのサイズより少
し大きく、かつ、第１コンタクト用のコンタクトホール
２０６の開口径より大きくする。 （４）図２の（ｄ）に示すように、コンタクトホール２
０６が埋まらないように、酸化膜２０８を形成する（ス
テップ１０４）。例えば、コンタクトホール２０６のコ
ンタクト径が０．４μｍであれば、酸化膜２０８の厚さ
は１０００Å〜１５００Å程度にする。
【００１８】（５）図３の（ａ）に示すように、形成し
た酸化膜２０８が無くなるまで、エッチバックを施す
（ステップ１０４）。これにより、第１コンタクト部２
０９と容量コンタクト部２１０にサイドウォール２１１
ａ，２１１ｂが形成される。 （６）図３の（ｂ）に示すように、配線となるポリシリ
コン２１２（Ｐｏ１ｙＳｉ）とタングステンシリサイド
２１３（ＷＳｉ）を形成する（ステップ１０５）。この
とき、第１コンタクト部２０９はポリシリコン２１２で
埋まるように設けるが、容量コンタクト部２１０は埋ま
らない厚みに形成する。例えば、第１コンタクト部２０
９の径が約０．２μｍ、容量コンタクト部２１０の径が
０．４μｍであれば、ポリシリコン２１２の膜厚は１０
００Åにする。 （７）図３の（ｃ）に示すように、配線パターンを形成
するため、フォトレジスト２１４がタングステンシリサ
イド２１３上に設けられる（ステップ１０６）。この
時、容量コンタクト部２１０はレジストで覆われていな
いので、エッチバックを施したのと同じ状態になる。し
たがって、図３の（ｄ）に示すように、容量コンタクト
部２１０には、ポリシリコン２１２とタングステンシリ
サイド２１３によるサイドウォール２１５が形成される
（ステップ１０７）。
た酸化膜２０８が無くなるまで、エッチバックを施す
（ステップ１０４）。これにより、第１コンタクト部２
０９と容量コンタクト部２１０にサイドウォール２１１
ａ，２１１ｂが形成される。 （６）図３の（ｂ）に示すように、配線となるポリシリ
コン２１２（Ｐｏ１ｙＳｉ）とタングステンシリサイド
２１３（ＷＳｉ）を形成する（ステップ１０５）。この
とき、第１コンタクト部２０９はポリシリコン２１２で
埋まるように設けるが、容量コンタクト部２１０は埋ま
らない厚みに形成する。例えば、第１コンタクト部２０
９の径が約０．２μｍ、容量コンタクト部２１０の径が
０．４μｍであれば、ポリシリコン２１２の膜厚は１０
００Åにする。 （７）図３の（ｃ）に示すように、配線パターンを形成
するため、フォトレジスト２１４がタングステンシリサ
イド２１３上に設けられる（ステップ１０６）。この
時、容量コンタクト部２１０はレジストで覆われていな
いので、エッチバックを施したのと同じ状態になる。し
たがって、図３の（ｄ）に示すように、容量コンタクト
部２１０には、ポリシリコン２１２とタングステンシリ
サイド２１３によるサイドウォール２１５が形成される
（ステップ１０７）。
【００１９】（８）図４の（ａ）に示すように、フォト
レジスト２１４を除去した後、配線と次工程のスタック
ポリシリコンを絶縁するための層間絶縁膜２１６をタン
グステンシリサイド２１３および層間絶縁膜２０２の表
面に形成する（ステップ１０８）。 （９）図４の（ｂ）に示すように、容量コンタクトを形
成するためのフォトレジスト２１７を層間絶縁膜２１６
の表面に設ける（ステップ１０８）。このとき、容量コ
ンタクト部２１０の真上には、フォトレジスト２１７を
設けない非レジスト部２１８が形成されている。この非
レジスト部２１８の内径は、ポリシリコン２１２および
タングステンシリサイド２１３を施されて小径化された
容量コンタクト部２１０の内径より大きく、サイドウォ
ール２１５のトップ径より０．１μｍ程度小さくするの
が良い。 （10）図４の（ｃ）に示すように、フォトレジスト２１
７をマスクとして、容量コンタクトホール２１９をエッ
チングにより開口する（ステップ１０９）。このエッチ
ングは酸化膜エッチングのため、容量コンタクトホール
２１９を開口するエッチングはサイドウォール２１５の
上端でストップし、サイドウォール２１５はエッチング
されない。これにより、必ず、容量コンタクトと第１コ
ンタクトの距離ｄは一定に保たれることになる。
レジスト２１４を除去した後、配線と次工程のスタック
ポリシリコンを絶縁するための層間絶縁膜２１６をタン
グステンシリサイド２１３および層間絶縁膜２０２の表
面に形成する（ステップ１０８）。 （９）図４の（ｂ）に示すように、容量コンタクトを形
成するためのフォトレジスト２１７を層間絶縁膜２１６
の表面に設ける（ステップ１０８）。このとき、容量コ
ンタクト部２１０の真上には、フォトレジスト２１７を
設けない非レジスト部２１８が形成されている。この非
レジスト部２１８の内径は、ポリシリコン２１２および
タングステンシリサイド２１３を施されて小径化された
容量コンタクト部２１０の内径より大きく、サイドウォ
ール２１５のトップ径より０．１μｍ程度小さくするの
が良い。 （10）図４の（ｃ）に示すように、フォトレジスト２１
７をマスクとして、容量コンタクトホール２１９をエッ
チングにより開口する（ステップ１０９）。このエッチ
ングは酸化膜エッチングのため、容量コンタクトホール
２１９を開口するエッチングはサイドウォール２１５の
上端でストップし、サイドウォール２１５はエッチング
されない。これにより、必ず、容量コンタクトと第１コ
ンタクトの距離ｄは一定に保たれることになる。
【００２０】（11）図５の（ａ）に示すように、容量コ
ンタクトホール２１９内にスタックポリシリコン２２０
ａをＣＶＤにより形成する（ステップ１０９）。さら
に、ポリシリコン２２０ａに連結させて、層間絶縁膜２
１６上の所定範囲にポリシリコン２２０ｂを設ける。こ
こでは、スタックポリシリコン２２０ａはＤＯＰＯＳ構
造とし、ポリシリコン２２０ｂは厚さ４０００Å〜８０
００Åの膜厚に形成している。 （12）図５の（ｂ）に示すように、この後、ポリシリコ
ン２２０ｂ上にフォトレジスト２２１を設け（ステップ
１１０）、このフォトレジスト２２１をマスクにしてポ
リシリコン２２０ｂの不要部分にエッチングを施せば
（ステップ１１１）、図５の（ｃ）に示すように、容量
電極が完成する。
ンタクトホール２１９内にスタックポリシリコン２２０
ａをＣＶＤにより形成する（ステップ１０９）。さら
に、ポリシリコン２２０ａに連結させて、層間絶縁膜２
１６上の所定範囲にポリシリコン２２０ｂを設ける。こ
こでは、スタックポリシリコン２２０ａはＤＯＰＯＳ構
造とし、ポリシリコン２２０ｂは厚さ４０００Å〜８０
００Åの膜厚に形成している。 （12）図５の（ｂ）に示すように、この後、ポリシリコ
ン２２０ｂ上にフォトレジスト２２１を設け（ステップ
１１０）、このフォトレジスト２２１をマスクにしてポ
リシリコン２２０ｂの不要部分にエッチングを施せば
（ステップ１１１）、図５の（ｃ）に示すように、容量
電極が完成する。
【００２１】以上説明したように、本発明は、１回のフ
ォトレジストにより第１コンタクト部と容量コンタクト
部を同時に形成し、この容量コンタクト部に導電性物質
（ポリシリコン＋タングステンシリサイド）を設けてサ
イドウォールを形成し、このサイドウォールの上部に容
量コンタクトホールを形成している。この結果、第１コ
ンタクト（ビットコンタクト）と容量コンタクトの距離
を一定にすることができ、プロセスばらつきや、コンタ
クトの位置ずれに基づく選別不良を低減することができ
る。
ォトレジストにより第１コンタクト部と容量コンタクト
部を同時に形成し、この容量コンタクト部に導電性物質
（ポリシリコン＋タングステンシリサイド）を設けてサ
イドウォールを形成し、このサイドウォールの上部に容
量コンタクトホールを形成している。この結果、第１コ
ンタクト（ビットコンタクト）と容量コンタクトの距離
を一定にすることができ、プロセスばらつきや、コンタ
クトの位置ずれに基づく選別不良を低減することができ
る。
【００２２】
【発明の効果】以上より明らかな如く、本発明の半導体
装置の製造方法によれば、ＭＯＳトランジスタのソース
・ドレイン領域の一方に通じるコンタクトホールと、Ｍ
ＯＳトランジスタのソース・ドレイン領域の他方および
一方のコンデンサ電極に通じるコンタクトホールを同一
のエッチング工程で作成するため、隣接セル間における
コンタクトホール間の位置ずれを防止することができ、
ＭＯＳトランジスタの閾値電圧のばらつきを抑えること
ができる。この結果、選別工程における不良発生を低減
することができる。また、位置ずれに起因した再工事を
低減することができる。
装置の製造方法によれば、ＭＯＳトランジスタのソース
・ドレイン領域の一方に通じるコンタクトホールと、Ｍ
ＯＳトランジスタのソース・ドレイン領域の他方および
一方のコンデンサ電極に通じるコンタクトホールを同一
のエッチング工程で作成するため、隣接セル間における
コンタクトホール間の位置ずれを防止することができ、
ＭＯＳトランジスタの閾値電圧のばらつきを抑えること
ができる。この結果、選別工程における不良発生を低減
することができる。また、位置ずれに起因した再工事を
低減することができる。
【図１】本発明による半導体装置の製造方法を示すフロ
ーチャートである。
ーチャートである。
【図２】本発明による半導体装置の製造方法の第１段階
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図３】本発明による半導体装置の製造方法の第２段階
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図４】本発明による半導体装置の製造方法の第３段階
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図５】本発明による半導体装置の製造方法の第４段階
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図６】従来の半導体装置の製造方法の第１段階の工程
における半導体装置の断面図である。
における半導体装置の断面図である。
【図７】従来の半導体装置の製造方法の第２段階の工程
における半導体装置の断面図である。
における半導体装置の断面図である。
【図８】従来の半導体装置の製造方法の第３段階の工程
における半導体装置の断面図である。
における半導体装置の断面図である。
２０１，３０１ 半導体基板 ２０２，２１６，３０２，３１１，３１２ 層間絶縁膜 ２０３ 第１コンタクト形成部 ２０４ 容量コンタクト形成部 ２０５，３１３ フォトレジスト ２０６，２０７，３０５，３１５ コンタクトホール ２０８，３０６，３１６，３１６ａ 酸化膜 ２０９ 第１コンタクト部 ２１０ 容量コンタクト部 ２１１ａ，２１１ｂ，２１５，３０７ サイドウォール ２１２，２２０ｂ，３０８，３１７ ポリシリコン ２１３，３０９ タングステンシリサイド（ＷＳｉ） ２１４，２１７，２２１，３０３，３１０，３１８ フ
ォトレジスト ２１８，３０４ 非レジスト部 ２１９ 容量コンタクトホール ２２０ａ スタックポリシリコン ３１４ コンタクトホール形成領域
ォトレジスト ２１８，３０４ 非レジスト部 ２１９ 容量コンタクトホール ２２０ａ スタックポリシリコン ３１４ コンタクトホール形成領域
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/28 H01L 21/768 H01L 21/8242
Claims (4)
- 【請求項１】 トランジスタ素子の拡散領域に接続され
る第１のコンタクトと、容量素子の一方の電極に接続さ
れる第２のコンタクトとを備えた構造の半導体装置の製
造方法において、 前記トランジスタ素子の拡散領域を形成済みの半導体基
板上に第１の層間絶縁膜を形成し、 前記第１のコンタクトのための第１のホールおよび前記
第２のコンタクトのための第２のホールを同時に前記第
１の層間絶縁膜に形成し、 前記第１の層間絶縁膜、前記第１および第２のホール内
に酸化膜を形成し、 前記酸化膜をエッチバックして前記第１および第２のホ
ール内に第１および第２のサイドウォールを形成し、 前記第１のサイドウォールに導電層を施して前記第１の
ホールを埋め、かつ、前記第２のサイドウォールに前記
導電層を施して前記第２のホールを小径化し、さらに、
前記第１の層間絶縁膜上に前記導電層を施して所定のパ
ターンの配線を形成し、 前記配線および前記第１の層間絶縁膜上に第２の層間絶
縁膜を形成し、 前記第２のサイドウォールに連通する第３のホールを前
記第２の層間絶縁膜に形成し、 前記第２および第３のホールを導電層で埋めることを特
徴とする半導体装置の製造方法。 - 【請求項２】 前記第２のホールは、前記第１のホール
より大きい径を有することを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項３】 前記第３のホールは、前記導電層を施さ
れて小径化された前記第２のホールの内径より大きく、
前記第２のホールの形成時の内径より小さい内径に設定
されていることを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項４】 前記第１のサイドウォールに設けた導電
層は、ＤＯＰＯＳ（DopedPoly Silicon)構造であり、前
記配線および前記第２のサイドウォールに設けた導電層
は、ＤＯＰＯＳとタングステンシリサイドの２層構造体
であることを特徴とする請求項１記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31353898A JP3189807B2 (ja) | 1998-11-04 | 1998-11-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31353898A JP3189807B2 (ja) | 1998-11-04 | 1998-11-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000138358A JP2000138358A (ja) | 2000-05-16 |
| JP3189807B2 true JP3189807B2 (ja) | 2001-07-16 |
Family
ID=18042536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31353898A Expired - Fee Related JP3189807B2 (ja) | 1998-11-04 | 1998-11-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3189807B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10985164B1 (en) * | 2019-09-27 | 2021-04-20 | Nanya Technology Corporation | Semiconductor device with nanowire contact and method for fabricating the same |
-
1998
- 1998-11-04 JP JP31353898A patent/JP3189807B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2000138358A (ja) | 2000-05-16 |
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