JP3077454B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3077454B2 JP3077454B2 JP05142460A JP14246093A JP3077454B2 JP 3077454 B2 JP3077454 B2 JP 3077454B2 JP 05142460 A JP05142460 A JP 05142460A JP 14246093 A JP14246093 A JP 14246093A JP 3077454 B2 JP3077454 B2 JP 3077454B2
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- insulating film
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に筒状から成るノード電極をスタックキャパ
シタとして有するダイナミックランダムアクセスメモリ
（ＤＲＡＭ）の製造方法に関する。
に関し、特に筒状から成るノード電極をスタックキャパ
シタとして有するダイナミックランダムアクセスメモリ
（ＤＲＡＭ）の製造方法に関する。
【０００２】
【従来の技術】従来、高集積のダイナミックランダムア
クセスメモリ（ＤＲＡＭ）のメモリセルとして微細化さ
れたセル面積でのキャパシタの表面積を増大させる手法
に筒状スタックキャパシタが提案されている。
クセスメモリ（ＤＲＡＭ）のメモリセルとして微細化さ
れたセル面積でのキャパシタの表面積を増大させる手法
に筒状スタックキャパシタが提案されている。
【０００３】次にその製造方法について説明する。図５
（ａ）〜（ｄ）、図６（ａ）〜（ｃ）は、従来例の筒状
スタックキャパシタセルの製造工程の説明のための工程
順断面図である。
（ａ）〜（ｄ）、図６（ａ）〜（ｃ）は、従来例の筒状
スタックキャパシタセルの製造工程の説明のための工程
順断面図である。
【０００４】まず図５（ａ）に示すように、Ｐ型シリコ
ン基板１表面に、素子分離絶縁膜２を形成し、ゲート絶
縁膜３、ゲート電極５、ｎ型のノード拡散層４−１、ｎ
型のビット拡散層４−２から成るトランジスタを形成す
る。ｎ型のビット拡散層４−２にはビット線８が接続さ
れており、ビット線８は、ゲート電極５及びｎ型のノー
ド拡散層４−１と、層間絶縁膜６によって絶縁されてい
る。次に全面に層間絶縁膜９ａを堆積した後、窒化シリ
コン膜９ｂを堆積する。
ン基板１表面に、素子分離絶縁膜２を形成し、ゲート絶
縁膜３、ゲート電極５、ｎ型のノード拡散層４−１、ｎ
型のビット拡散層４−２から成るトランジスタを形成す
る。ｎ型のビット拡散層４−２にはビット線８が接続さ
れており、ビット線８は、ゲート電極５及びｎ型のノー
ド拡散層４−１と、層間絶縁膜６によって絶縁されてい
る。次に全面に層間絶縁膜９ａを堆積した後、窒化シリ
コン膜９ｂを堆積する。
【０００５】次に、ノード拡散層４−１に達するコンタ
クト孔１０を開口し、下地のｎ型多結晶シリコン膜１１
及び下地の酸化シリコン膜１２を順次堆積する。続い
て、フォトレジスト膜（図示せず）をマスクにした反応
性イオンエッチング等の異方性エッチングにより、図５
（ｂ）に示すように、酸化シリコン膜１２及び下地のｎ
型多結晶シリコン膜１１を順次エッチングし、フォトレ
ジスト膜を除去することにより、断面台形状支持体１２
ｂおよび底部電極１１ｂを形成する。次に、図５（ｃ）
に示すように、第１のｎ型多結晶シリコン膜１３及び第
１の酸化シリコン膜を順次堆積し、続いて、反応性イオ
ンエッチング等の異方性エッチングにより、第１の酸化
シリコン膜をエッチングして、第１の多結晶シリコン膜
１３の側壁に第１の酸化シリコン膜１８を残すように形
成する。
クト孔１０を開口し、下地のｎ型多結晶シリコン膜１１
及び下地の酸化シリコン膜１２を順次堆積する。続い
て、フォトレジスト膜（図示せず）をマスクにした反応
性イオンエッチング等の異方性エッチングにより、図５
（ｂ）に示すように、酸化シリコン膜１２及び下地のｎ
型多結晶シリコン膜１１を順次エッチングし、フォトレ
ジスト膜を除去することにより、断面台形状支持体１２
ｂおよび底部電極１１ｂを形成する。次に、図５（ｃ）
に示すように、第１のｎ型多結晶シリコン膜１３及び第
１の酸化シリコン膜を順次堆積し、続いて、反応性イオ
ンエッチング等の異方性エッチングにより、第１の酸化
シリコン膜をエッチングして、第１の多結晶シリコン膜
１３の側壁に第１の酸化シリコン膜１８を残すように形
成する。
【０００６】続いて、図５（ｄ）に示すように、第２の
ｎ型多結晶シリコン膜１９を堆積した後、反応性イオン
エッチング等の異方性エッチングにより、図６（ａ）に
示すように、第２のｎ型多結晶シリコン膜１９及び第１
のｎ型多結晶シリコン膜１３をエッチングする。
ｎ型多結晶シリコン膜１９を堆積した後、反応性イオン
エッチング等の異方性エッチングにより、図６（ａ）に
示すように、第２のｎ型多結晶シリコン膜１９及び第１
のｎ型多結晶シリコン膜１３をエッチングする。
【０００７】次に、弗酸系のウェットエッチングによ
り、図６（ｂ）に示すように、断面台形状支持体１２
ｂ、及び第１の酸化シリコン膜１８を除去し、底部電極
１１ｂ，筒状電極１３ｂ，１９ｂから成るノード電極を
形成する。
り、図６（ｂ）に示すように、断面台形状支持体１２
ｂ、及び第１の酸化シリコン膜１８を除去し、底部電極
１１ｂ，筒状電極１３ｂ，１９ｂから成るノード電極を
形成する。
【０００８】次に、図６（ｃ）に示すように、容量絶縁
膜１６及びｎ型多結晶シリコン膜１７を全面に堆積した
後、これをエッチング加工して、セルプレート電極とし
てＤＲＡＭが完成する。
膜１６及びｎ型多結晶シリコン膜１７を全面に堆積した
後、これをエッチング加工して、セルプレート電極とし
てＤＲＡＭが完成する。
【０００９】
【発明が解決しようとする課題】この従来の筒型スタッ
クキャパシタセルの形成方法では、窒化シリコン膜９ｂ
が、ｎ型の多結晶シリコン膜１１，１３，１９を反応性
イオンエッチング等で異方性エッチングする際、及び酸
化シリコン膜（１２ｂ，１８）をウェットエッチング等
の等方性エッチングする際の計３回に対してエッチング
耐性がなくてはならず、最低でも１２０ｎｍ程度の膜厚
が必要になる。
クキャパシタセルの形成方法では、窒化シリコン膜９ｂ
が、ｎ型の多結晶シリコン膜１１，１３，１９を反応性
イオンエッチング等で異方性エッチングする際、及び酸
化シリコン膜（１２ｂ，１８）をウェットエッチング等
の等方性エッチングする際の計３回に対してエッチング
耐性がなくてはならず、最低でも１２０ｎｍ程度の膜厚
が必要になる。
【００１０】しかし、この窒化シリコン膜（断面台形状
支持体等の除去時のエッチング阻止層）が半導体基板全
面に厚く成膜されていることで、 （１）下地絶縁膜（９ａ）との膜応力の違いにより、酸
化シリコン膜に亀裂が生じる。
支持体等の除去時のエッチング阻止層）が半導体基板全
面に厚く成膜されていることで、 （１）下地絶縁膜（９ａ）との膜応力の違いにより、酸
化シリコン膜に亀裂が生じる。
【００１１】（２）下地絶縁膜（９ａ）より高い比誘電
率の膜であるためワード線、ビット線とスタックキャパ
シタより上層部に形成される配線との間の配線間容量が
増加し、電気信号伝達の遅れが生じる。
率の膜であるためワード線、ビット線とスタックキャパ
シタより上層部に形成される配線との間の配線間容量が
増加し、電気信号伝達の遅れが生じる。
【００１２】（３）あるいはこの電気信号伝達の遅れを
避けるため下地絶縁膜（９ａ）の厚さを大きくすると、
スタックキャパシタより上層部に形成される配線のコン
タクト孔が深くなるため、コンタクト抵抗が増大するな
どの問題点があった。
避けるため下地絶縁膜（９ａ）の厚さを大きくすると、
スタックキャパシタより上層部に形成される配線のコン
タクト孔が深くなるため、コンタクト抵抗が増大するな
どの問題点があった。
【００１３】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体チップの所定の層間絶縁膜を導電膜を
介して選択的に被覆する断面台形状支持体を形成する工
程と、前記断面台形状支持体の側面を覆い前記導電膜と
連結する筒状電極を形成する工程と、前記断面台形状支
持体の表面の少なくとも一部上に開口を有しかつ前記筒
状電極で覆われていない前記層間絶縁膜表面を覆うレジ
スト膜を形成する工程と、前記レジスト膜をマスクにし
て前記断面台形状支持体を除去する工程とを有するスタ
ックキャパシタ形成工程を含むというものである。
造方法は、半導体チップの所定の層間絶縁膜を導電膜を
介して選択的に被覆する断面台形状支持体を形成する工
程と、前記断面台形状支持体の側面を覆い前記導電膜と
連結する筒状電極を形成する工程と、前記断面台形状支
持体の表面の少なくとも一部上に開口を有しかつ前記筒
状電極で覆われていない前記層間絶縁膜表面を覆うレジ
スト膜を形成する工程と、前記レジスト膜をマスクにし
て前記断面台形状支持体を除去する工程とを有するスタ
ックキャパシタ形成工程を含むというものである。
【００１４】
【作用】断面台形状支持体の除去時に層間絶縁膜はレジ
スト膜で覆われているのでエッチング阻止層として窒化
シリコン膜を設ける必要がない。
スト膜で覆われているのでエッチング阻止層として窒化
シリコン膜を設ける必要がない。
【００１５】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１６】図１（ａ）〜（ｄ）、図２（ａ）〜（ｃ）
は本発明の第１の実施例の説明のための工程順断面図で
ある。
は本発明の第１の実施例の説明のための工程順断面図で
ある。
【００１７】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板１表面に素子分離絶縁膜２を形成し、ゲート絶
縁膜３，ゲート電極５，ｎ型のノード拡散層４−１，ｎ
型のビット拡散層４−２から成るトランジスタを形成す
る。ｎ型のビット拡散層４−２にはビット線８が接続さ
れており、ビット線８は、ゲート電極５及びｎ型のノー
ド拡散層４−１と層間絶縁膜６によって絶縁されてい
る。次に全面に層間絶縁膜９を堆積する。
コン基板１表面に素子分離絶縁膜２を形成し、ゲート絶
縁膜３，ゲート電極５，ｎ型のノード拡散層４−１，ｎ
型のビット拡散層４−２から成るトランジスタを形成す
る。ｎ型のビット拡散層４−２にはビット線８が接続さ
れており、ビット線８は、ゲート電極５及びｎ型のノー
ド拡散層４−１と層間絶縁膜６によって絶縁されてい
る。次に全面に層間絶縁膜９を堆積する。
【００１８】次に、このように準備された半導体チップ
の層間絶縁膜９，６に、ノード拡散層４−１に達するコ
ンタクト孔１０を開口し、下地のｎ型多結晶シリコン膜
１１を厚さ１６０ｎｍ程度、酸化シリコン膜１２を例え
ば５００ｎｍ程度、順次堆積する。続いて、フォトレジ
スト膜（図示せず）をマスクにしたＣＨＦ3 などによる
反応性イオンエッチング等の異方性エッチングにより、
下地のシリコン酸化膜１２をエッチングし、フォトレジ
スト膜を除去して図１（ｂ）に示すように、断面台形状
支持体１２ａを形成する。このときｎ型多結晶シリコン
膜１１の表面部が若干エッチングされる。次に、図１
（ｃ）に示すように、第１のｎ型多結晶シリコン膜１３
を例えば１００ｎｍ程度堆積し、続いて、ＨＢｒなどに
よる反応性イオンエッチング等の異方エッチングにより
図１（ｄ）に示すように、下地のｎ型多結晶シリコン膜
１１、及び第１のｎ型結晶シリコン膜１３をエッチング
して底部電極１１ａ，筒状電極１３ａを形成する。
の層間絶縁膜９，６に、ノード拡散層４−１に達するコ
ンタクト孔１０を開口し、下地のｎ型多結晶シリコン膜
１１を厚さ１６０ｎｍ程度、酸化シリコン膜１２を例え
ば５００ｎｍ程度、順次堆積する。続いて、フォトレジ
スト膜（図示せず）をマスクにしたＣＨＦ3 などによる
反応性イオンエッチング等の異方性エッチングにより、
下地のシリコン酸化膜１２をエッチングし、フォトレジ
スト膜を除去して図１（ｂ）に示すように、断面台形状
支持体１２ａを形成する。このときｎ型多結晶シリコン
膜１１の表面部が若干エッチングされる。次に、図１
（ｃ）に示すように、第１のｎ型多結晶シリコン膜１３
を例えば１００ｎｍ程度堆積し、続いて、ＨＢｒなどに
よる反応性イオンエッチング等の異方エッチングにより
図１（ｄ）に示すように、下地のｎ型多結晶シリコン膜
１１、及び第１のｎ型結晶シリコン膜１３をエッチング
して底部電極１１ａ，筒状電極１３ａを形成する。
【００１９】次に、フォトレジスト膜を全面に堆積した
後、フォトリソグラフィ技術を用いて、図２（ａ）に示
すように、断面台形状支持体１２ａ表面の少なくとも一
部が露出する開口１４を有し、かつ、層間絶縁膜９の表
面は全て覆うフォトレジスト膜１５を形成する。続い
て、フォトレジスト膜１５をマスクにして、例えば弗酸
系のウェットエッチングにより、図２（ｂ）に示すよう
に、断面台形状支持体１２ａを除去し、次にフォトレジ
スト膜１５を除去することで、底部電極１１ａおよび筒
状電極１３ａから成るノード電極を形成する。
後、フォトリソグラフィ技術を用いて、図２（ａ）に示
すように、断面台形状支持体１２ａ表面の少なくとも一
部が露出する開口１４を有し、かつ、層間絶縁膜９の表
面は全て覆うフォトレジスト膜１５を形成する。続い
て、フォトレジスト膜１５をマスクにして、例えば弗酸
系のウェットエッチングにより、図２（ｂ）に示すよう
に、断面台形状支持体１２ａを除去し、次にフォトレジ
スト膜１５を除去することで、底部電極１１ａおよび筒
状電極１３ａから成るノード電極を形成する。
【００２０】次に、図２（ｃ）に示すように、容量絶縁
膜１６を例えば５ｎｍ程度及びｎ型多結晶シリコン膜１
７を例えば１５０ｎｍ程度全面に堆積した後、これをエ
ッチング加工して、セルプレート電極に形成し、ＤＲＡ
Ｍが完成する。この実施例では、層間絶縁膜９がエッチ
ングされるのは図１（ｄ）を参照して説明した工程の１
回だけである。
膜１６を例えば５ｎｍ程度及びｎ型多結晶シリコン膜１
７を例えば１５０ｎｍ程度全面に堆積した後、これをエ
ッチング加工して、セルプレート電極に形成し、ＤＲＡ
Ｍが完成する。この実施例では、層間絶縁膜９がエッチ
ングされるのは図１（ｄ）を参照して説明した工程の１
回だけである。
【００２１】図３（ａ）〜（ｅ）、図４（ａ），（ｂ）
は本発明の第２の実施例の説明のための工程順断面図で
ある。
は本発明の第２の実施例の説明のための工程順断面図で
ある。
【００２２】第１の実施例で図１（ａ）を参照して説明
した工程の次に、図３（ａ）に示すように、断面台形状
支持体１２ｂを形成する。１２ｂは１２ａより小さくす
る。続いて、ｎ型多結晶シリコン膜を断面台形状支持体
１２ｂ，１２ａをマスクにして、反応性イオンエッチン
グ等の異方性エッチングにより、エッチングして底部電
極１１ｂを形成する。
した工程の次に、図３（ａ）に示すように、断面台形状
支持体１２ｂを形成する。１２ｂは１２ａより小さくす
る。続いて、ｎ型多結晶シリコン膜を断面台形状支持体
１２ｂ，１２ａをマスクにして、反応性イオンエッチン
グ等の異方性エッチングにより、エッチングして底部電
極１１ｂを形成する。
【００２３】次に、図３（ｂ）に示すように、第１のｎ
型多結晶シリコン膜１３を例えば１００ｎｍ及び第１の
酸化シリコン膜を例えば１００ｎｍ順次堆積した後、反
応性イオンエッチング等の異方性エッチングにより、第
１のシリコン酸化膜をエッチングして、第１のｎ型多結
晶シリコン膜１３の側壁に第１のシリコン酸化膜１８を
残すようにする。
型多結晶シリコン膜１３を例えば１００ｎｍ及び第１の
酸化シリコン膜を例えば１００ｎｍ順次堆積した後、反
応性イオンエッチング等の異方性エッチングにより、第
１のシリコン酸化膜をエッチングして、第１のｎ型多結
晶シリコン膜１３の側壁に第１のシリコン酸化膜１８を
残すようにする。
【００２４】続いて、図３（ｃ）に示すように、第２の
ｎ型多結晶シリコン膜１９を堆積した後、反応性イオン
エッチング等の異方性エッチングにより、図３（ｄ）に
示すように、第１のｎ型多結晶シリコン膜１３及び第２
のｎ型多結晶シリコン膜１９をエッチングして筒状電極
１３ｂ，１９ａを形成する。
ｎ型多結晶シリコン膜１９を堆積した後、反応性イオン
エッチング等の異方性エッチングにより、図３（ｄ）に
示すように、第１のｎ型多結晶シリコン膜１３及び第２
のｎ型多結晶シリコン膜１９をエッチングして筒状電極
１３ｂ，１９ａを形成する。
【００２５】次に、フォトレジスト膜を全面に例えば１
０００ｎｍ堆積した後、図３（ｄ）に示すように、断面
台形状支持体１２ｂ及び第１の酸化シリコン膜１８の表
面が露出し、かつ、層間絶縁膜９の表面は全て厚さ１０
０〜３００ｎｍ程度のフォトレジスト膜１５ａで覆われ
ている様にするため、例えばアルカリ系の水溶液を用い
て、フォトレジスト膜を選択的にエッチングする。
０００ｎｍ堆積した後、図３（ｄ）に示すように、断面
台形状支持体１２ｂ及び第１の酸化シリコン膜１８の表
面が露出し、かつ、層間絶縁膜９の表面は全て厚さ１０
０〜３００ｎｍ程度のフォトレジスト膜１５ａで覆われ
ている様にするため、例えばアルカリ系の水溶液を用い
て、フォトレジスト膜を選択的にエッチングする。
【００２６】続いてフォトレジスト膜１５ａをマスクに
して、例えば、弗酸系のウェットエッチングにより、断
面台形状支持体１２ｂ及び第１の酸化シリコン膜１８を
除去し、次にフォトレジスト膜１５ａを除去すること
で、図４（ａ）に示すように、底部電極１１ｂ，筒状電
極１３ｂ，１９ａから成るノード電極の形成を完了す
る。
して、例えば、弗酸系のウェットエッチングにより、断
面台形状支持体１２ｂ及び第１の酸化シリコン膜１８を
除去し、次にフォトレジスト膜１５ａを除去すること
で、図４（ａ）に示すように、底部電極１１ｂ，筒状電
極１３ｂ，１９ａから成るノード電極の形成を完了す
る。
【００２７】次に、図４（ｂ）に示すように、容量絶縁
膜１６を例えば５ｎｍ程度及びｎ型多結晶シリコン膜１
７を例えば１５０ｎｍ程度全面に堆積した後、これをエ
ッチング加工して、セルプレート電極に形成し、ＤＲＡ
Ｍが完成する。この第２の実施例は、第１の実施例に比
べ、フォトレジスト膜形成時のフォトリソグラフィにお
ける目合せ、露光が不要であり、また、自己整合でフォ
トレジスト膜を加工できることから、微細なパターン形
成に適しており、多重の円筒状ノード電極を形成するこ
とが容易である。なお、本実施例において、底部電極１
１ｂを断面台形状支持体１２ｂ形成の直後に行なった
が、第１の実施例と同様に、この段階ではｎ型多結晶シ
リコン膜１１のパターニングは行なわず、第２のｎ型多
結晶シリコン膜１９のパターニング時に同時にパターニ
ングしてもよい。
膜１６を例えば５ｎｍ程度及びｎ型多結晶シリコン膜１
７を例えば１５０ｎｍ程度全面に堆積した後、これをエ
ッチング加工して、セルプレート電極に形成し、ＤＲＡ
Ｍが完成する。この第２の実施例は、第１の実施例に比
べ、フォトレジスト膜形成時のフォトリソグラフィにお
ける目合せ、露光が不要であり、また、自己整合でフォ
トレジスト膜を加工できることから、微細なパターン形
成に適しており、多重の円筒状ノード電極を形成するこ
とが容易である。なお、本実施例において、底部電極１
１ｂを断面台形状支持体１２ｂ形成の直後に行なった
が、第１の実施例と同様に、この段階ではｎ型多結晶シ
リコン膜１１のパターニングは行なわず、第２のｎ型多
結晶シリコン膜１９のパターニング時に同時にパターニ
ングしてもよい。
【００２８】
【発明の効果】以上説明したように、本発明は筒状のノ
ード電極を有するスタックキャパシタＤＲＡＭセルの形
成時に筒状電極の形成に必要な断面台形状支持体等を除
去する際に、フォトレジストを全面に塗布した後、断面
台形状支持体表面の少なくとも一部上に開口を有し、か
つ、下地の層間絶縁膜表面を全て覆うようにフォトレジ
スト膜を加工して、このフォトレジスト膜をマスクに、
断面台形状支持体等を除去するので、従来技術では、エ
ッチング阻止層として必要であった窒化シリコン膜を使
用しなくて済み、これにより、 （１）窒化シリコン膜の亀裂 （２）スタックキャパシタ上層の配線と下層の配線との
配線間容量の増大 （３）あるいはスタックキャパシタ上層の配線のコンタ
クト深さ増大によるコンタクト抵抗の増大 などの問題を解消できるので、信頼性および電気的特性
の一層改善された半導体装置の実現が可能となる効果が
ある。
ード電極を有するスタックキャパシタＤＲＡＭセルの形
成時に筒状電極の形成に必要な断面台形状支持体等を除
去する際に、フォトレジストを全面に塗布した後、断面
台形状支持体表面の少なくとも一部上に開口を有し、か
つ、下地の層間絶縁膜表面を全て覆うようにフォトレジ
スト膜を加工して、このフォトレジスト膜をマスクに、
断面台形状支持体等を除去するので、従来技術では、エ
ッチング阻止層として必要であった窒化シリコン膜を使
用しなくて済み、これにより、 （１）窒化シリコン膜の亀裂 （２）スタックキャパシタ上層の配線と下層の配線との
配線間容量の増大 （３）あるいはスタックキャパシタ上層の配線のコンタ
クト深さ増大によるコンタクト抵抗の増大 などの問題を解消できるので、信頼性および電気的特性
の一層改善された半導体装置の実現が可能となる効果が
ある。
【図１】本発明の第１の実施例の説明のため（ａ）〜
（ｄ）に分図して示す工程順断面図である。
（ｄ）に分図して示す工程順断面図である。
【図２】図１に対応する工程の次工程の説明のため
（ａ）〜（ｃ）に分図して示す工程断面図である。
（ａ）〜（ｃ）に分図して示す工程断面図である。
【図３】本発明の第２の実施例の説明のため（ａ）〜
（ｅ）に分図して示す工程順断面図である。
（ｅ）に分図して示す工程順断面図である。
【図４】図３に対応する工程の次工程の説明のため
（ａ），（ｂ）に分図して示す工程順断面図である。
（ａ），（ｂ）に分図して示す工程順断面図である。
【図５】従来例の説明のため（ａ）〜（ｄ）に分図して
示す工程断面図である。
示す工程断面図である。
【図６】図５に対応する工程の次工程の説明のため
（ａ）〜（ｃ）に分図して示す工程順断面図である。
（ａ）〜（ｃ）に分図して示す工程順断面図である。
１ Ｐ型シリコン基板 ２ 素子分離絶縁膜 ３ ゲート絶縁膜 ４−１ ノード拡散層 ４−２ ビット拡散層 ５ ゲート電極（ワード線） ６ 層間絶縁膜 ７ コンタクト孔 ８ ビット線 ９，９ａ 層間絶縁膜 ９ｂ 窒化シリコン膜 １０ コンタクト孔 １１ ｎ型多結晶シリコン膜 １１ａ，１１ｂ 底部電極 １２ 酸化シリコン膜 １２ａ，１２ｂ 断面台形状支持体 １３ 多結晶シリコン膜 １３ａ，１３ｂ 筒状電極 １４ 開口 １５，１５ａ フォトレジスト膜 １６ 容量絶縁膜 １７ ｎ型多結晶シリコン膜（セルプレート） １８ 酸化シリコン膜 １９ ｎ型多結晶シリコン膜 １９ａ 筒状電極
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (2)
- 【請求項１】 半導体チップの所定の層間絶縁膜を導電
膜を介して選択的に被覆する断面台形状支持体を形成す
る工程と、前記断面台形状支持体の側面を覆い前記導電
膜と連結する筒状電極を形成する工程と、前記断面台形
状支持体の表面の少なくとも一部上に開口を有しかつ前
記筒状電極で覆われていない前記層間絶縁膜表面を覆う
レジスト膜を形成する工程と、前記レジスト膜をマスク
にして前記断面台形状支持体を除去する工程とを有する
スタックキャパシタ形成工程を含むことを特徴とする半
導体装置の製造方法。 - 【請求項２】 レジスト膜を塗布した後選択エッチング
を行ない断面台形状支持体の表面を露出させる請求項１
記載の半導体装置の製造方法。
Priority Applications (1)
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|---|---|---|---|
| JP05142460A JP3077454B2 (ja) | 1993-06-15 | 1993-06-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05142460A JP3077454B2 (ja) | 1993-06-15 | 1993-06-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0714931A JPH0714931A (ja) | 1995-01-17 |
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Family
ID=15315837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05142460A Expired - Lifetime JP3077454B2 (ja) | 1993-06-15 | 1993-06-15 | 半導体装置の製造方法 |
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| JP (1) | JP3077454B2 (ja) |
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-
1993
- 1993-06-15 JP JP05142460A patent/JP3077454B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH0714931A (ja) | 1995-01-17 |
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