JP3485683B2 - 半導体装置のキャパシタ製造方法 - Google Patents
半導体装置のキャパシタ製造方法Info
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- 239000003990 capacitor Substances 0.000 title claims description 69
- 238000004519 manufacturing process Methods 0.000 title claims description 44
- 239000004065 semiconductor Substances 0.000 title claims description 39
- 238000000034 method Methods 0.000 title claims description 37
- 239000000463 material Substances 0.000 claims description 192
- 238000003860 storage Methods 0.000 claims description 90
- 238000005530 etching Methods 0.000 claims description 59
- 239000000758 substrate Substances 0.000 claims description 34
- 125000006850 spacer group Chemical group 0.000 claims description 22
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 19
- 238000001039 wet etching Methods 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 239000002904 solvent Substances 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 4
- 239000011810 insulating material Substances 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 22
- 229920005591 polysilicon Polymers 0.000 description 13
- 238000000151 deposition Methods 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 230000000903 blocking effect Effects 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 239000005380 borophosphosilicate glass Substances 0.000 description 5
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- -1 SiN Chemical class 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000004094 surface-active agent Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H01L28/75—
-
- H01L28/87—
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Drying Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置のキャパ
シタ製造方法に係り、特に高集積ＤＲＡＭ（Dynamic Ra
ndom Access Memory）セルで使用される３次元構造のス
タックキャパシタ製造方法に関する。
シタ製造方法に係り、特に高集積ＤＲＡＭ（Dynamic Ra
ndom Access Memory）セルで使用される３次元構造のス
タックキャパシタ製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭの集積度の増加と共に、制限さ
れたセルの面積内でキャパシタンスを増やすために３次
元的なキャパシタ構造が提案されている。このような３
次元的なキャパシタ構造としては、例えば、シリンダ構
造、トレンチ構造、フィン構造などがある。
れたセルの面積内でキャパシタンスを増やすために３次
元的なキャパシタ構造が提案されている。このような３
次元的なキャパシタ構造としては、例えば、シリンダ構
造、トレンチ構造、フィン構造などがある。
【０００３】1988年 T. Ema などはフィン(Fin) 構造の
スタックキャパシタを提案した（参照文献； IEDM ′8
8. " 3-DIMENTIONAL STACKED CAPACITOR CELL FOR 16M
AND 64M DRAM " ）。前記の文献で提案されたフィン構
造のキャパシタは、半導体基板上に多数層の導電層およ
び物質層を交代に積層した後、前記物質層を食刻して前
記導電層の上面、側面および下面まで有効キャパシタの
面積として利用することができるというものである。
スタックキャパシタを提案した（参照文献； IEDM ′8
8. " 3-DIMENTIONAL STACKED CAPACITOR CELL FOR 16M
AND 64M DRAM " ）。前記の文献で提案されたフィン構
造のキャパシタは、半導体基板上に多数層の導電層およ
び物質層を交代に積層した後、前記物質層を食刻して前
記導電層の上面、側面および下面まで有効キャパシタの
面積として利用することができるというものである。
【０００４】
【発明が解決しようとする課題】図１Ａ〜図１Ｃを参照
して前記フィン構造のキャパシタの製造方法を説明す
る。図１Ａを参照すれば、半導体基板１０上にフィール
ド酸化膜１２とゲート電極１４を形成する。ゲート電極
１４が形成されている前記結果物上に高温酸化物および
シリコン窒化物を順に蒸着して絶縁層１６および食刻阻
止層１８を形成した後、前記食刻阻止層１８上に、例え
ば酸化物を蒸着して第１物質層２０を形成する。次い
で、前記第１物質層２０上に、例えば不純物のドープさ
れた多結晶シリコンおよび酸化物を順に１回以上、例え
ば２回さらに蒸着して第１導電層２２、第２物質層２
４、第２導電層２６および第３物質層２８を形成する。
して前記フィン構造のキャパシタの製造方法を説明す
る。図１Ａを参照すれば、半導体基板１０上にフィール
ド酸化膜１２とゲート電極１４を形成する。ゲート電極
１４が形成されている前記結果物上に高温酸化物および
シリコン窒化物を順に蒸着して絶縁層１６および食刻阻
止層１８を形成した後、前記食刻阻止層１８上に、例え
ば酸化物を蒸着して第１物質層２０を形成する。次い
で、前記第１物質層２０上に、例えば不純物のドープさ
れた多結晶シリコンおよび酸化物を順に１回以上、例え
ば２回さらに蒸着して第１導電層２２、第２物質層２
４、第２導電層２６および第３物質層２８を形成する。
【０００５】図１Ｂを参照すれば、写真食刻工程で前記
積層された層の所定部位を順に食刻して前記基板１０を
露出させるコンタクトホールを形成する。コンタクトホ
ールの形成された前記結果物の全面に不純物のドープさ
れた多結晶シリコンを蒸着して前記コンタクトホールを
埋め立て、前記第３物質層２８上に一定厚さを有する第
３導電層３０を形成する。
積層された層の所定部位を順に食刻して前記基板１０を
露出させるコンタクトホールを形成する。コンタクトホ
ールの形成された前記結果物の全面に不純物のドープさ
れた多結晶シリコンを蒸着して前記コンタクトホールを
埋め立て、前記第３物質層２８上に一定厚さを有する第
３導電層３０を形成する。
【０００６】図１Ｃを参照すれば、写真食刻工程で前記
第３導電層３０、第３物質層２８、第２導電層２６、第
２物質層２４、第１導電層２２および第１物質層２０を
順に食刻したのち、湿式食刻で前記第１、第２および第
３物質層２０、２４、２８を取り除くことにより、フィ
ン構造のストレージ電極３２を形成する。前述した製造
方法によれば、食刻率の差の大きい導電層と物質層との
積層により、コンタクトホールの形成時前記層を交代に
乾式食刻すべきなので、食刻時の装備を変更すべきやや
こしさがある。また、前記フィン構造をＣＯＢ（Capaci
tor Over Bitline) 構造に適用する場合、第１、第２お
よび第３導電層がコンタクトホールの内部で相互連結さ
れないという問題が生じるようになる。
第３導電層３０、第３物質層２８、第２導電層２６、第
２物質層２４、第１導電層２２および第１物質層２０を
順に食刻したのち、湿式食刻で前記第１、第２および第
３物質層２０、２４、２８を取り除くことにより、フィ
ン構造のストレージ電極３２を形成する。前述した製造
方法によれば、食刻率の差の大きい導電層と物質層との
積層により、コンタクトホールの形成時前記層を交代に
乾式食刻すべきなので、食刻時の装備を変更すべきやや
こしさがある。また、前記フィン構造をＣＯＢ（Capaci
tor Over Bitline) 構造に適用する場合、第１、第２お
よび第３導電層がコンタクトホールの内部で相互連結さ
れないという問題が生じるようになる。
【０００７】一方、ＣＯＢ構造はキャパシタを形成した
後ビットラインを形成した従来の技術とは異なり、キャ
パシタを形成する前にビットラインを先に形成した構造
であっる。これを図２を参照して説明する。図２におい
て、前記図１Ａ〜図１Ｃと同一な参照番号は実質的に同
一な物質を示す。図２を参照すれば、半導体基板１０上
に素子分離のために形成されたフィールド酸化膜１２と
ゲート電極１４が形成されており、前記基板１０にはソ
ース１１とドレイン１３とが形成されている。前記ソー
ス１１およびドレイン１３の上部にポリシリコンパッド
１５が形成されており、ポリシリコンパッド１５上にビ
ットライン１７が、例えばＢＰＳＧからなる絶縁層１９
で取り囲まれるよう形成されている。前記コンタクトホ
ールの側壁には絶縁物、例えば Si3N4や SiON を利用し
たスペーサ３１が形成されている。
後ビットラインを形成した従来の技術とは異なり、キャ
パシタを形成する前にビットラインを先に形成した構造
であっる。これを図２を参照して説明する。図２におい
て、前記図１Ａ〜図１Ｃと同一な参照番号は実質的に同
一な物質を示す。図２を参照すれば、半導体基板１０上
に素子分離のために形成されたフィールド酸化膜１２と
ゲート電極１４が形成されており、前記基板１０にはソ
ース１１とドレイン１３とが形成されている。前記ソー
ス１１およびドレイン１３の上部にポリシリコンパッド
１５が形成されており、ポリシリコンパッド１５上にビ
ットライン１７が、例えばＢＰＳＧからなる絶縁層１９
で取り囲まれるよう形成されている。前記コンタクトホ
ールの側壁には絶縁物、例えば Si3N4や SiON を利用し
たスペーサ３１が形成されている。
【０００８】ここで、前記ポリシリコンパッド１５はコ
ンタクトのアライメントマージンを増やす役割を果た
し、セルが十分に大きい場合には形成しない場合もあ
る。さらに、前記スペーサ３１はコンタクトホールの形
成後の洗浄時に洗浄液、例えばフッ酸（ＨＦ）溶液によ
り前記ＢＰＳＧ層１９の側面が湿式食刻されてコンタク
トホールが広がって半導体装置の信頼性を下げる現象を
防止するために形成する。
ンタクトのアライメントマージンを増やす役割を果た
し、セルが十分に大きい場合には形成しない場合もあ
る。さらに、前記スペーサ３１はコンタクトホールの形
成後の洗浄時に洗浄液、例えばフッ酸（ＨＦ）溶液によ
り前記ＢＰＳＧ層１９の側面が湿式食刻されてコンタク
トホールが広がって半導体装置の信頼性を下げる現象を
防止するために形成する。
【０００９】しかしながら、前述したように従来の一般
的なキャパシタ構造をＣＯＢ構造に適用する場合、導電
層が前記コンタクトホールの内部で絶縁物スペーサ３１
により相互連結されないという問題が発生する。したが
って、本発明の目的は簡単な食刻工程で高容量のセルキ
ャパシタンスを有するだけでなく、ＣＯＢ構造にも適用
できる半導体装置のキャパシタ製造方法を提供すること
にある。
的なキャパシタ構造をＣＯＢ構造に適用する場合、導電
層が前記コンタクトホールの内部で絶縁物スペーサ３１
により相互連結されないという問題が発生する。したが
って、本発明の目的は簡単な食刻工程で高容量のセルキ
ャパシタンスを有するだけでなく、ＣＯＢ構造にも適用
できる半導体装置のキャパシタ製造方法を提供すること
にある。
【００１０】
【課題を解決するための手段】前記の目的を達成するた
めに本発明は、表面にフィールド酸化膜およびゲート電
極が形成されている半導体基板上に絶縁層、食刻阻止
層、第１物質層および第２物質層を順に積層する段階
と、前記第２物質層、第１物質層、食刻阻止層および絶
縁層を部分的に食刻して前記基板を露出させるコンタク
トホールを形成する段階と、コンタクトホールを形成す
る前記段階で得られた結果物の全面に第１導電層を形成
する段階と、前記第１導電層をパタニングし前記第２物
質層を食刻してストレージ電極パターンを形成する段階
と、ストレージ電極パターンを形成する前記段階で得ら
れた結果物の全面に前記ストレージ電極パターンおよび
前記第１物質層を取り囲むように第２導電層を形成する
段階と、前記ストレージ電極パターンの上部表面が露出
されるように前記第２導電層を食刻する段階と、第２導
電層を食刻する前記段階で得られた結果物上に誘電体層
とプレート電極を順に形成する段階とを具備することを
特徴とする半導体装置のフィン構造のキャパシタ製造方
法を提供する。
めに本発明は、表面にフィールド酸化膜およびゲート電
極が形成されている半導体基板上に絶縁層、食刻阻止
層、第１物質層および第２物質層を順に積層する段階
と、前記第２物質層、第１物質層、食刻阻止層および絶
縁層を部分的に食刻して前記基板を露出させるコンタク
トホールを形成する段階と、コンタクトホールを形成す
る前記段階で得られた結果物の全面に第１導電層を形成
する段階と、前記第１導電層をパタニングし前記第２物
質層を食刻してストレージ電極パターンを形成する段階
と、ストレージ電極パターンを形成する前記段階で得ら
れた結果物の全面に前記ストレージ電極パターンおよび
前記第１物質層を取り囲むように第２導電層を形成する
段階と、前記ストレージ電極パターンの上部表面が露出
されるように前記第２導電層を食刻する段階と、第２導
電層を食刻する前記段階で得られた結果物上に誘電体層
とプレート電極を順に形成する段階とを具備することを
特徴とする半導体装置のフィン構造のキャパシタ製造方
法を提供する。
【００１１】前記コンタクトホールを形成する段階後、
前記コンタクトホールの内部側壁に絶縁物スペーサを形
成する段階をさらに具備することができ、前記第１導電
層を形成する段階後、前記第１導電層の上部に前記第１
導電層と同一な物質で第３物質層を形成する段階をさら
に具備することもできる。この際、前記第３物質層は酸
化物で形成することが望ましい。また、前記第２導電層
の食刻段階後、前記第１物質層を食刻する段階をさらに
具備することができる。
前記コンタクトホールの内部側壁に絶縁物スペーサを形
成する段階をさらに具備することができ、前記第１導電
層を形成する段階後、前記第１導電層の上部に前記第１
導電層と同一な物質で第３物質層を形成する段階をさら
に具備することもできる。この際、前記第３物質層は酸
化物で形成することが望ましい。また、前記第２導電層
の食刻段階後、前記第１物質層を食刻する段階をさらに
具備することができる。
【００１２】一方、前記第１物質層はＨＴＯなどのよう
な酸化物で、第２物質層はＳｉＮなどのような窒化物で
形成し、前記第２物質層をＳＯＧで形成する場合には、
その食刻溶剤としてＨＦ、ＳＢＯＥなどのフッ酸（hydr
ofluoric acid)を使用することが望ましい。前記の目的
を達成するために本発明は、また、表面にフィールド酸
化膜およびゲート電極が形成されている半導体基板上に
絶縁層、食刻阻止層、第１物質層、第２物質層、第１導
電層および第３物質層を順に積層する段階と、前記第３
物質層、第１導電層、第２物質層、第１物質層、食刻阻
止層および絶縁層を部分的に食刻して前記基板を露出さ
せるコンタクトホールを形成する段階と、コンタクトホ
ールを形成する前記段階で得られた結果物の全面に第２
導電層を形成する段階と、前記第２導電層および前記第
２導電層と接続する第１導電層よりなるフィン構造のス
トレージ電極パターンを形成する段階と、ストレージ電
極パターンを形成する前記段階で得られた結果物の全面
に前記ストレージ電極パターンおよび第１物質層を取り
囲むように第３導電層を形成する段階と、前記ストレー
ジ電極パターンの上部表面が露出されるように前記第３
導電層を食刻する段階と、第３導電層を食刻する前記段
階で得られた結果物上に誘電体層およびプレート電極を
順に形成する段階とを具備することを特徴とする半導体
装置のフィン構造のキャパシタ製造方法を提供する。
な酸化物で、第２物質層はＳｉＮなどのような窒化物で
形成し、前記第２物質層をＳＯＧで形成する場合には、
その食刻溶剤としてＨＦ、ＳＢＯＥなどのフッ酸（hydr
ofluoric acid)を使用することが望ましい。前記の目的
を達成するために本発明は、また、表面にフィールド酸
化膜およびゲート電極が形成されている半導体基板上に
絶縁層、食刻阻止層、第１物質層、第２物質層、第１導
電層および第３物質層を順に積層する段階と、前記第３
物質層、第１導電層、第２物質層、第１物質層、食刻阻
止層および絶縁層を部分的に食刻して前記基板を露出さ
せるコンタクトホールを形成する段階と、コンタクトホ
ールを形成する前記段階で得られた結果物の全面に第２
導電層を形成する段階と、前記第２導電層および前記第
２導電層と接続する第１導電層よりなるフィン構造のス
トレージ電極パターンを形成する段階と、ストレージ電
極パターンを形成する前記段階で得られた結果物の全面
に前記ストレージ電極パターンおよび第１物質層を取り
囲むように第３導電層を形成する段階と、前記ストレー
ジ電極パターンの上部表面が露出されるように前記第３
導電層を食刻する段階と、第３導電層を食刻する前記段
階で得られた結果物上に誘電体層およびプレート電極を
順に形成する段階とを具備することを特徴とする半導体
装置のフィン構造のキャパシタ製造方法を提供する。
【００１３】前記第３導電層を食刻する段階後、前記第
１物質層を食刻する段階をさらに具備することができ
る。前記第１物質層は酸化物で形成し、第２物質層およ
び第３物質層は窒化物で形成し、前記第２物質層および
第３物質層はＳＯＧで形成する場合には食刻溶剤として
ＨＦ、ＳＢＯＥ等のフッ酸を使用する。
１物質層を食刻する段階をさらに具備することができ
る。前記第１物質層は酸化物で形成し、第２物質層およ
び第３物質層は窒化物で形成し、前記第２物質層および
第３物質層はＳＯＧで形成する場合には食刻溶剤として
ＨＦ、ＳＢＯＥ等のフッ酸を使用する。
【００１４】前記フィン構造のストレージ電極パターン
は前記第２導電層、第３物質層および第１導電層をパタ
ニングし、前記第２および第３物質層を食刻して形成す
ることができる。前記の目的を達成するために本発明
は、また、表面にフィールド酸化膜およびゲート電極が
形成されている半導体基板上に絶縁層、食刻阻止層、第
１物質層、第２物質層および第３物質層を順に積層する
段階と、前記第３物質層、第２物質層、第１物質層、食
刻阻止層および絶縁層を部分的に食刻して前記基板を露
出させるコンタクトホールを形成する段階と、コンタク
トホールを形成する前記段階で得られた結果物の全面に
第１導電層を形成する段階と、前記第１導電層および前
記第１導電層と接続する第２物質層よりなるフィン構造
のストレージ電極パターンを形成する段階と、ストレー
ジ電極パターンを形成する前記段階で得られた結果物の
全面に前記ストレージ電極パターンおよび食刻素子層を
取り囲むように第２導電層を形成する段階と、前記スト
レージ電極パターンの上部表面が露出されるように前記
第２導電層を食刻する段階と、第２導電層を食刻する前
記段階で得られた結果物上に誘電体層およびプレート電
極を順に形成する段階とを具備することを特徴とする半
導体装置のフィン構造のキャパシタ製造方法を提供す
る。
は前記第２導電層、第３物質層および第１導電層をパタ
ニングし、前記第２および第３物質層を食刻して形成す
ることができる。前記の目的を達成するために本発明
は、また、表面にフィールド酸化膜およびゲート電極が
形成されている半導体基板上に絶縁層、食刻阻止層、第
１物質層、第２物質層および第３物質層を順に積層する
段階と、前記第３物質層、第２物質層、第１物質層、食
刻阻止層および絶縁層を部分的に食刻して前記基板を露
出させるコンタクトホールを形成する段階と、コンタク
トホールを形成する前記段階で得られた結果物の全面に
第１導電層を形成する段階と、前記第１導電層および前
記第１導電層と接続する第２物質層よりなるフィン構造
のストレージ電極パターンを形成する段階と、ストレー
ジ電極パターンを形成する前記段階で得られた結果物の
全面に前記ストレージ電極パターンおよび食刻素子層を
取り囲むように第２導電層を形成する段階と、前記スト
レージ電極パターンの上部表面が露出されるように前記
第２導電層を食刻する段階と、第２導電層を食刻する前
記段階で得られた結果物上に誘電体層およびプレート電
極を順に形成する段階とを具備することを特徴とする半
導体装置のフィン構造のキャパシタ製造方法を提供す
る。
【００１５】前記フィン構造のストレージ電極パターン
は前記第１導電層、第３物質層および第２物質層をパタ
ニングし、前記第１および第３物質層を湿式食刻して形
成することができる。前記第２物質層は前記第１物質層
および第３物質層に対して乾式食刻の選択比は小さく、
湿式食刻の選択比は大きい物質で形成することが望まし
い。この際、前記第２物質層は Si3N4および SiON のう
ちいずれか一つを選んで形成する。
は前記第１導電層、第３物質層および第２物質層をパタ
ニングし、前記第１および第３物質層を湿式食刻して形
成することができる。前記第２物質層は前記第１物質層
および第３物質層に対して乾式食刻の選択比は小さく、
湿式食刻の選択比は大きい物質で形成することが望まし
い。この際、前記第２物質層は Si3N4および SiON のう
ちいずれか一つを選んで形成する。
【００１６】前記絶縁層の形成前に埋没ビットラインを
形成することができ、この場合、前記コンタクトホール
の形成後前記コンタクトホールの内部側壁に絶縁物スペ
ーサを形成することができる。
形成することができ、この場合、前記コンタクトホール
の形成後前記コンタクトホールの内部側壁に絶縁物スペ
ーサを形成することができる。
【００１７】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳細に説明する。 （第１実施例）図３Ａ〜図４Ｆを参照して本発明の第１
実施例による半導体装置のフィン構造のキャパシタの製
造方法を説明する。
明を詳細に説明する。 （第１実施例）図３Ａ〜図４Ｆを参照して本発明の第１
実施例による半導体装置のフィン構造のキャパシタの製
造方法を説明する。
【００１８】図３Ａは第１物質層６０および第２物質層
６２を形成する段階を示す。半導体基板５０上に素子分
離のためのフィールド酸化膜５２とゲート電極５４を形
成した後、例えばＢＰＳＧのような絶縁物質を蒸着して
絶縁層５６を形成する。前記絶縁層５６は基板５０上に
形成されたトランジスタのような下部構造物を絶縁させ
るために形成される。次いで、前記絶縁層５６上に、例
えばシリコン窒化物を蒸着して食刻素子層５８を形成し
た後、続いて高温酸化物を蒸着して第１物質層６０を形
成する。ここで、前記食刻阻止層５８を構成する物質
は、前記第１物質６０を構成する物質に比して食刻率が
はるかに小さい物質を使用する。
６２を形成する段階を示す。半導体基板５０上に素子分
離のためのフィールド酸化膜５２とゲート電極５４を形
成した後、例えばＢＰＳＧのような絶縁物質を蒸着して
絶縁層５６を形成する。前記絶縁層５６は基板５０上に
形成されたトランジスタのような下部構造物を絶縁させ
るために形成される。次いで、前記絶縁層５６上に、例
えばシリコン窒化物を蒸着して食刻素子層５８を形成し
た後、続いて高温酸化物を蒸着して第１物質層６０を形
成する。ここで、前記食刻阻止層５８を構成する物質
は、前記第１物質６０を構成する物質に比して食刻率が
はるかに小さい物質を使用する。
【００１９】次に、前記第１物質層６０上に、例えばシ
リコン窒化物を蒸着して第２物質層６２を形成する。こ
の際、前記第２物質層６２は、例えばＳＯＧ（Silicon
On Glass) のような酸化物で形成することもできる。図
３Ｂはコンタクトホール６４を形成する段階を示す。写
真食刻工程で前記第２物質層６２、第１物質層６０、食
刻阻止層５８および絶縁層５６を部分的に食刻して前記
基板５０を露出させるコンタクトホール６４を形成す
る。前記コンタクトホール６４を通じて以後に形成され
るキャパシタのストレージ電極と前記基板５０とが接続
される。
リコン窒化物を蒸着して第２物質層６２を形成する。こ
の際、前記第２物質層６２は、例えばＳＯＧ（Silicon
On Glass) のような酸化物で形成することもできる。図
３Ｂはコンタクトホール６４を形成する段階を示す。写
真食刻工程で前記第２物質層６２、第１物質層６０、食
刻阻止層５８および絶縁層５６を部分的に食刻して前記
基板５０を露出させるコンタクトホール６４を形成す
る。前記コンタクトホール６４を通じて以後に形成され
るキャパシタのストレージ電極と前記基板５０とが接続
される。
【００２０】図３Ｃは第１導電層６６を形成する段階を
示す。前記コンタクトホール６４の形成された結果物の
全面に、前記コンタクトホートを埋め立て前記第２物質
層６２上に一定厚さを有するように例えば多結晶シリコ
ンを蒸着して第１導電層６６を形成する。図４Ｄはスレ
トージ電極パターン６８を形成する段階を示す。キャパ
シタのストレージ電極を形成するためのマスクパターン
（図示せず）を適用して前記第１導電層６６をパタニン
グしたのち、前記第２物質層６２を湿式食刻することに
よりストレージ電極パターン６８を形成する。この際、
前記第２物質層６２は前記導電層６８と第１物質層６０
との食刻選択比の高い溶剤、例えば燐酸（H3PO4 ）やフ
ッ酸（ＨＦまたはＳＢＯＥ、ＳＢＯＥ; Surfactant Buf
fered Oxide Etchant)を使用して食刻する。
示す。前記コンタクトホール６４の形成された結果物の
全面に、前記コンタクトホートを埋め立て前記第２物質
層６２上に一定厚さを有するように例えば多結晶シリコ
ンを蒸着して第１導電層６６を形成する。図４Ｄはスレ
トージ電極パターン６８を形成する段階を示す。キャパ
シタのストレージ電極を形成するためのマスクパターン
（図示せず）を適用して前記第１導電層６６をパタニン
グしたのち、前記第２物質層６２を湿式食刻することに
よりストレージ電極パターン６８を形成する。この際、
前記第２物質層６２は前記導電層６８と第１物質層６０
との食刻選択比の高い溶剤、例えば燐酸（H3PO4 ）やフ
ッ酸（ＨＦまたはＳＢＯＥ、ＳＢＯＥ; Surfactant Buf
fered Oxide Etchant)を使用して食刻する。
【００２１】図４Ｅは第２導電層７０を形成する段階を
示す。ストレージ電極パターン６８の形成された前記結
果物の全面に前記ストレージ電極パターン６８を取り囲
むように多結晶シリコンを蒸着して第２導電層７０を形
成する。即ち、前記ストレージ電極パターン６８の上
部、側部、下部および前記第１物質層６０の上部に第２
導電層７０が形成される。ここで、前記第２導電層７０
により前記ストレージ電極パターン６８の有効面積が拡
張され、ストレージ電極の二番目のフィンが形成され
る。
示す。ストレージ電極パターン６８の形成された前記結
果物の全面に前記ストレージ電極パターン６８を取り囲
むように多結晶シリコンを蒸着して第２導電層７０を形
成する。即ち、前記ストレージ電極パターン６８の上
部、側部、下部および前記第１物質層６０の上部に第２
導電層７０が形成される。ここで、前記第２導電層７０
により前記ストレージ電極パターン６８の有効面積が拡
張され、ストレージ電極の二番目のフィンが形成され
る。
【００２２】図４Ｆはストレージ電極７２を形成する段
階を示す。前記第２導電層７０をマスクを適用せずに食
刻して前記ストレージ電極パターン６８の上部を露出さ
せる。次いで、前記第１物質層６０を、例えばＳＢＯＥ
などで湿式食刻してストレージ電極７２を形成する。前
記した第１実施例によれば、コンタクトホールおよびス
トレージ電極パターンの形成時食刻装備を交替すべき従
来の食刻工程に比して簡単な食刻工程で二つのフィンを
有するストレージ電極を形成することができる。また、
第２導電層７０を形成することによりストレージ電極の
有効面積を拡張させ得る。
階を示す。前記第２導電層７０をマスクを適用せずに食
刻して前記ストレージ電極パターン６８の上部を露出さ
せる。次いで、前記第１物質層６０を、例えばＳＢＯＥ
などで湿式食刻してストレージ電極７２を形成する。前
記した第１実施例によれば、コンタクトホールおよびス
トレージ電極パターンの形成時食刻装備を交替すべき従
来の食刻工程に比して簡単な食刻工程で二つのフィンを
有するストレージ電極を形成することができる。また、
第２導電層７０を形成することによりストレージ電極の
有効面積を拡張させ得る。
【００２３】（第２実施例）図５Ａ〜図５Ｃを参照して
本発明の第２実施例によるキャパシタの製造方法を説明
する。図５Ａはスペーサ６３を形成する段階を示す。コ
ンタクトホールの形成段階まで前記第１実施例と同様に
行われた前記結果物の全面に、例えば高温酸化物などを
蒸着して酸化物層を形成した後、これを異方性食刻して
前記コンタクトホールの内部に酸化物スペーサ６３を形
成する。
本発明の第２実施例によるキャパシタの製造方法を説明
する。図５Ａはスペーサ６３を形成する段階を示す。コ
ンタクトホールの形成段階まで前記第１実施例と同様に
行われた前記結果物の全面に、例えば高温酸化物などを
蒸着して酸化物層を形成した後、これを異方性食刻して
前記コンタクトホールの内部に酸化物スペーサ６３を形
成する。
【００２４】図５Ｂはストレージ電極パターン６８およ
び第２導電層７０を形成する段階を示す。スペーサが形
成されている前記結果物の全面に第１導電層を積層した
のち、第１実施例と同様にキャパシタのストレージ電極
を形成するためのマスクパターン（図示せず）を適用し
て前記第１導電層を乾式食刻する。次いで、前記第２物
質層６２を湿式食刻してストレージ電極パターン６８を
形成する。ストレージ電極６８の形成された前記結果物
の全面に前記ストレージ電極パターンを取り囲むように
多結晶シリコンを蒸着して第２導電層７０を形成する。
び第２導電層７０を形成する段階を示す。スペーサが形
成されている前記結果物の全面に第１導電層を積層した
のち、第１実施例と同様にキャパシタのストレージ電極
を形成するためのマスクパターン（図示せず）を適用し
て前記第１導電層を乾式食刻する。次いで、前記第２物
質層６２を湿式食刻してストレージ電極パターン６８を
形成する。ストレージ電極６８の形成された前記結果物
の全面に前記ストレージ電極パターンを取り囲むように
多結晶シリコンを蒸着して第２導電層７０を形成する。
【００２５】図５Ｃはストレージ電極７２を形成する段
階を示す。前記ストレージ電極パターン６８の上部に形
成された第２導電層および第１物質層上に形成された第
２導電層を、マスクを適用せずに食刻して前記ストレー
ジ電極パターンの上部を露出させる。次いで、前記第１
物質層６０を、例えばＳＢＯＥなどで湿式食刻してスト
レージ電極７２を形成する。
階を示す。前記ストレージ電極パターン６８の上部に形
成された第２導電層および第１物質層上に形成された第
２導電層を、マスクを適用せずに食刻して前記ストレー
ジ電極パターンの上部を露出させる。次いで、前記第１
物質層６０を、例えばＳＢＯＥなどで湿式食刻してスト
レージ電極７２を形成する。
【００２６】前記第２実施例は第１実施例におけるコン
タクトホールを形成する段階後、前記コンタクトホール
の内部に絶縁物質からなるスペーサを形成することを除
いては前記第１実施例と同様な工程で行われる。コンタ
クトホールの内部に絶縁物スペーサを形成することによ
りストレージ電極を完全に絶縁させ得る。また、前記第
２実施例は前記第１実施例をＣＯＢ構造に適用しても第
１および第２導電層が電気的に連結できることを示す。
タクトホールを形成する段階後、前記コンタクトホール
の内部に絶縁物質からなるスペーサを形成することを除
いては前記第１実施例と同様な工程で行われる。コンタ
クトホールの内部に絶縁物スペーサを形成することによ
りストレージ電極を完全に絶縁させ得る。また、前記第
２実施例は前記第１実施例をＣＯＢ構造に適用しても第
１および第２導電層が電気的に連結できることを示す。
【００２７】（第３実施例）図６Ａ〜図６Ｃを参照して
本発明の第３実施例によるキャパシタの製造方法を説明
する。図６Ａは第１導電層６５および第３物質層６７を
形成する段階を示す。コンタクトホールの形成段階まで
前記第１実施例と同様に行われた前記基板の全面に、例
えばポリシリコンを蒸着して第１導電層６５を形成した
後、前記第１導電層６５上に、例えば高温酸化物を蒸着
して第３物質層６７を形成する。
本発明の第３実施例によるキャパシタの製造方法を説明
する。図６Ａは第１導電層６５および第３物質層６７を
形成する段階を示す。コンタクトホールの形成段階まで
前記第１実施例と同様に行われた前記基板の全面に、例
えばポリシリコンを蒸着して第１導電層６５を形成した
後、前記第１導電層６５上に、例えば高温酸化物を蒸着
して第３物質層６７を形成する。
【００２８】図６Ｂは第２導電層７０を形成する段階を
示す。キャパシタのストレージ電極を形成するためのマ
スクパターン（図示せず）を適用して前記第３物質層６
７および第１導電層６５を乾式食刻した後、前記第２物
質層６２を湿式食刻する。前記結果物の全面に前記食刻
された第１導電層６５および第３物質層６７を取り囲む
ように多結晶シリコンを蒸着して第２導電層７０を形成
する。
示す。キャパシタのストレージ電極を形成するためのマ
スクパターン（図示せず）を適用して前記第３物質層６
７および第１導電層６５を乾式食刻した後、前記第２物
質層６２を湿式食刻する。前記結果物の全面に前記食刻
された第１導電層６５および第３物質層６７を取り囲む
ように多結晶シリコンを蒸着して第２導電層７０を形成
する。
【００２９】図６Ｃはストレージ電極７１を形成する段
階を示す。第１導電層６５の上部に形成された第２導電
層７０および第１物質層６０の上部に形成された第２導
電層７０をマスクを適用せずに食刻して前記第３物質層
６７の上部を露出させる。次いで、前記第１物質層６０
を湿式食刻してストレージ電極７１を形成するが、この
際、前記第１物質層６０と第３物質層６７とを同一物質
で形成する。したがって、前記第３物質層６７も共に湿
式食刻して取り除かれる。
階を示す。第１導電層６５の上部に形成された第２導電
層７０および第１物質層６０の上部に形成された第２導
電層７０をマスクを適用せずに食刻して前記第３物質層
６７の上部を露出させる。次いで、前記第１物質層６０
を湿式食刻してストレージ電極７１を形成するが、この
際、前記第１物質層６０と第３物質層６７とを同一物質
で形成する。したがって、前記第３物質層６７も共に湿
式食刻して取り除かれる。
【００３０】前記第３実施例は第１実施例におけるコン
タクトホールを形成する段階後、前記コンタクトホール
の形成された基板の全面に第３物質層６７を形成するこ
とを除いては前記第１実施例と同様な工程で行われる。
第３物質層６７がマスクの役割を果たすことにより第２
導電層７０の食刻時十分なオーバエッチを施すことかで
きる。また、第２導電層７０を形成することにより、ス
トレージ電極の有効面積を拡張させることができ、前記
第３実施例をＣＯＢ構造に適用しても第１および第２導
電層が電気的に連結され得る。
タクトホールを形成する段階後、前記コンタクトホール
の形成された基板の全面に第３物質層６７を形成するこ
とを除いては前記第１実施例と同様な工程で行われる。
第３物質層６７がマスクの役割を果たすことにより第２
導電層７０の食刻時十分なオーバエッチを施すことかで
きる。また、第２導電層７０を形成することにより、ス
トレージ電極の有効面積を拡張させることができ、前記
第３実施例をＣＯＢ構造に適用しても第１および第２導
電層が電気的に連結され得る。
【００３１】（第４実施例）図７Ａ〜図７Ｃを参照して
本発明の第４実施例によるキャパシタ製造方法を説明す
る。図７Ａは第１導電層８０および第３物質層８２を形
成する段階を示す。半導体基板５０上に第２物質層６２
を形成する段階までは前記第１実施例と同様の方法で行
う。前記第２物質層６２上に、例えばポリシリコンを蒸
着して第１導電層８０を形成した後、前記第１導電層８
０上に第３物質層８２を形成する。この際、前記導電層
および物質層は必要に応じて追加に積層されることがで
きる。
本発明の第４実施例によるキャパシタ製造方法を説明す
る。図７Ａは第１導電層８０および第３物質層８２を形
成する段階を示す。半導体基板５０上に第２物質層６２
を形成する段階までは前記第１実施例と同様の方法で行
う。前記第２物質層６２上に、例えばポリシリコンを蒸
着して第１導電層８０を形成した後、前記第１導電層８
０上に第３物質層８２を形成する。この際、前記導電層
および物質層は必要に応じて追加に積層されることがで
きる。
【００３２】図７Ｂはストレージ電極パターン８５を形
成する段階を示す。写真食刻工程で前記第３物質層８
２、第１導電層８０、第２物質層６２、第１物質層６
０、食刻阻止層５８および絶縁層５６を部分的に食刻し
て前記基板５０を露出させるコンタクトホールを形成す
る。コンタクトホールの形成された前記結果物の全面
に、例えばポリシリコンを蒸着して第２導電層８４を形
成した後、キャパシタのストレージ電極を形成するため
のマスクパターン（図示せず）を適用して前記第２導電
層８４、第３物質層８２および第１導電層８０を順にパ
タニングした後、例えばフッ酸（ＨＦまたはＳＢＯＥ）
などを使用して前記物質層、即ち、第２および第３物質
層のみを湿式食刻してストレージ電極パターン８５を形
成する。この際、キャパシタのストレージ電極形成のた
めのマスクパターンを適用して前記第２導電層８４を乾
式食刻し、前記第３物質層８２を湿式食刻した後、前記
食刻された第２導電層８４をマスクパターンとして前記
第１導電層８０を乾式食刻し、第２物質層６２を湿式食
刻して前記ストレージ電極パターン８５を形成すること
ができる。
成する段階を示す。写真食刻工程で前記第３物質層８
２、第１導電層８０、第２物質層６２、第１物質層６
０、食刻阻止層５８および絶縁層５６を部分的に食刻し
て前記基板５０を露出させるコンタクトホールを形成す
る。コンタクトホールの形成された前記結果物の全面
に、例えばポリシリコンを蒸着して第２導電層８４を形
成した後、キャパシタのストレージ電極を形成するため
のマスクパターン（図示せず）を適用して前記第２導電
層８４、第３物質層８２および第１導電層８０を順にパ
タニングした後、例えばフッ酸（ＨＦまたはＳＢＯＥ）
などを使用して前記物質層、即ち、第２および第３物質
層のみを湿式食刻してストレージ電極パターン８５を形
成する。この際、キャパシタのストレージ電極形成のた
めのマスクパターンを適用して前記第２導電層８４を乾
式食刻し、前記第３物質層８２を湿式食刻した後、前記
食刻された第２導電層８４をマスクパターンとして前記
第１導電層８０を乾式食刻し、第２物質層６２を湿式食
刻して前記ストレージ電極パターン８５を形成すること
ができる。
【００３３】図７Ｃはストレージ電極８７を形成する段
階を示す。前記結果物の全面には前記ストレージ電極パ
ターン８５を取り囲むように多結晶シリコンを蒸着して
第３導電層８６を形成した後、前記第３導電層８６をマ
スク適用せずに前記ストレージ電極パターン８５の上部
表面が露出されるまで食刻する。次いで、前記第１物質
層６０を湿式食刻してストレージ電極８７を形成する。
階を示す。前記結果物の全面には前記ストレージ電極パ
ターン８５を取り囲むように多結晶シリコンを蒸着して
第３導電層８６を形成した後、前記第３導電層８６をマ
スク適用せずに前記ストレージ電極パターン８５の上部
表面が露出されるまで食刻する。次いで、前記第１物質
層６０を湿式食刻してストレージ電極８７を形成する。
【００３４】この際、前記コンタクトホールを形成する
段階後、前記コンタクトホールの内部に窒化物スペーサ
を形成することができ、前記第２導電層を形成する段階
後、前記第１導電層の上部に第４物質層を形成すること
ができる。前記した方法によれば、従来の方法に比して
簡単な工程で三つのフィンを有するキャパシタを製造し
得る。また、第３導電層８６を形成することによりスト
レージ電極の有効面積を拡張させることができ、前記第
４実施例をＣＯＢ構造に適用しても、第１、第２および
第３導電層が電気的に連結され得る。
段階後、前記コンタクトホールの内部に窒化物スペーサ
を形成することができ、前記第２導電層を形成する段階
後、前記第１導電層の上部に第４物質層を形成すること
ができる。前記した方法によれば、従来の方法に比して
簡単な工程で三つのフィンを有するキャパシタを製造し
得る。また、第３導電層８６を形成することによりスト
レージ電極の有効面積を拡張させることができ、前記第
４実施例をＣＯＢ構造に適用しても、第１、第２および
第３導電層が電気的に連結され得る。
【００３５】（第５実施例）図８Ａ〜図８Ｃを参照して
本発明の第５実施例によるキャパシタの製造方法を説明
する。図８Ａはコンタクトホール１０５を形成する段階
を示す。半導体基板５０上に食刻阻止層５８を形成する
段階までは前記第１実施例と同様の方法で行う。前記食
刻阻止層５８上に、例えば高温酸化物、シリコン窒化物
（Si3N4 ）および高温酸化物を順に積層して第１物質層
１００、第２物質層１０２および第３物質層１０４を形
成する。次いで、写真食刻工程で前記第３物質層１０
４、第２物質層１０２および第１物質層１００、食刻阻
止層５８および絶縁層５６を部分的に食刻して前記基板
５０を露出させるコンタクトホールを形成する。この
際、従来とは異なりコンタクトホールの形成される部分
の層が食刻選択比が極めて低い高温酸化物層（ＨＴＯ）
とシリコン窒化物（Si3N4 ）のみより構成されているの
で一回の食刻工程でコンタクトホールを形成し得る。
本発明の第５実施例によるキャパシタの製造方法を説明
する。図８Ａはコンタクトホール１０５を形成する段階
を示す。半導体基板５０上に食刻阻止層５８を形成する
段階までは前記第１実施例と同様の方法で行う。前記食
刻阻止層５８上に、例えば高温酸化物、シリコン窒化物
（Si3N4 ）および高温酸化物を順に積層して第１物質層
１００、第２物質層１０２および第３物質層１０４を形
成する。次いで、写真食刻工程で前記第３物質層１０
４、第２物質層１０２および第１物質層１００、食刻阻
止層５８および絶縁層５６を部分的に食刻して前記基板
５０を露出させるコンタクトホールを形成する。この
際、従来とは異なりコンタクトホールの形成される部分
の層が食刻選択比が極めて低い高温酸化物層（ＨＴＯ）
とシリコン窒化物（Si3N4 ）のみより構成されているの
で一回の食刻工程でコンタクトホールを形成し得る。
【００３６】この際、前記第２物質層１０２は、前記第
１物質層１００および第３物質層１０４に対する乾式食
刻の選択比は小さく湿式食刻の選択比は大きい SiNまた
は SiON などの物質で形成する。図８Ｂはストレージ電
極パターン１０７を形成する段階を示す。コンタクトホ
ール１０５の形成された前記基板の全面に、例えばポリ
シリコンを蒸着して第１導電層１０６を形成した後、キ
ャパシタのストレージ電極を形成するためのマスクパタ
ーン（図示せず）を適用して前記第１導電層１０６を乾
式食刻する。次いで、例えばＳＢＯＥ溶液を使用して第
３物質層１０４を湿式食刻し、前記食刻された第１導電
層１０６をマスクパターンとして前記第２物質層１０２
を乾式食刻したのち、下部の第１物質層１００を、例え
ばＳＢＯＥ溶液で湿式食刻してストレージ電極パターン
１０７を形成する。
１物質層１００および第３物質層１０４に対する乾式食
刻の選択比は小さく湿式食刻の選択比は大きい SiNまた
は SiON などの物質で形成する。図８Ｂはストレージ電
極パターン１０７を形成する段階を示す。コンタクトホ
ール１０５の形成された前記基板の全面に、例えばポリ
シリコンを蒸着して第１導電層１０６を形成した後、キ
ャパシタのストレージ電極を形成するためのマスクパタ
ーン（図示せず）を適用して前記第１導電層１０６を乾
式食刻する。次いで、例えばＳＢＯＥ溶液を使用して第
３物質層１０４を湿式食刻し、前記食刻された第１導電
層１０６をマスクパターンとして前記第２物質層１０２
を乾式食刻したのち、下部の第１物質層１００を、例え
ばＳＢＯＥ溶液で湿式食刻してストレージ電極パターン
１０７を形成する。
【００３７】一方、前記第１導電層１０６の食刻時第３
物質層１０４、第２物質層１０２を順に乾式食刻した
後、残存する前記第３物質層１０４および第１物質層１
００を湿式食刻して前記ストレージ電極パターン１０７
を形成することができる。図８Ｃはストレージ電極１０
９を形成する段階を示す。前記結果物の全面に前記スト
レージ電極パターン１０７を取り囲むように多結晶シリ
コンを蒸着して第２導電層１０８を形成した後、前記第
１導電層１０６の上部に形成された第２導電層１０８と
食刻阻止層５８の上部に形成された第２導電層１０８を
マスクの適用なしに前記ストレージ電極パターン１０７
の上部表面が露出されるまで食刻してストレージ電極１
０９を形成する。
物質層１０４、第２物質層１０２を順に乾式食刻した
後、残存する前記第３物質層１０４および第１物質層１
００を湿式食刻して前記ストレージ電極パターン１０７
を形成することができる。図８Ｃはストレージ電極１０
９を形成する段階を示す。前記結果物の全面に前記スト
レージ電極パターン１０７を取り囲むように多結晶シリ
コンを蒸着して第２導電層１０８を形成した後、前記第
１導電層１０６の上部に形成された第２導電層１０８と
食刻阻止層５８の上部に形成された第２導電層１０８を
マスクの適用なしに前記ストレージ電極パターン１０７
の上部表面が露出されるまで食刻してストレージ電極１
０９を形成する。
【００３８】前記本発明の第５実施例によれば、簡単な
食刻工程でキャパシタを形成し得るだけでなく、２回の
導電層の積層のみで三つのフィンを形成することができ
てセル内の段差を増やせずにも十分な有効面積が確保で
きる。 （第６実施例）図９Ａ〜図１０Ｄを参照して本発明の第
６実施例によるキャパシタ製造方法を説明する。前記第
６実施例では前記第５実施例によるキャパシタの製造方
法をＣＯＢ構造に適用した実施例である。
食刻工程でキャパシタを形成し得るだけでなく、２回の
導電層の積層のみで三つのフィンを形成することができ
てセル内の段差を増やせずにも十分な有効面積が確保で
きる。 （第６実施例）図９Ａ〜図１０Ｄを参照して本発明の第
６実施例によるキャパシタ製造方法を説明する。前記第
６実施例では前記第５実施例によるキャパシタの製造方
法をＣＯＢ構造に適用した実施例である。
【００３９】まず、図９Ａを参照してＣＯＢ構造を簡単
に説明する。ＣＯＢ構造はキャパシタの形成前にビット
ラインを形成することをその特徴とする。その一般的な
構造は、半導体基板５０上に素子分離のために形成され
たフィールド酸化膜５２とゲート電極５４が形成されて
おり、前記基板５０にはソース５１とドレイン５３が形
成されている。前記ソース５１およびドレイン５３の上
部にポリシリコンパッド５５が形成されており、ドレイ
ン５３の上部にあるポリシリコンパッド５５上にビット
ライン５７が、例えばＢＰＳＧからなる絶縁層５９で取
り囲まれるように形成されている。前記ポリシリコンパ
ッド５５はコンタクトのアライメントマージンを向上さ
せる役割を果たし、セルが十分に大きい場合には形成し
ないこともある。
に説明する。ＣＯＢ構造はキャパシタの形成前にビット
ラインを形成することをその特徴とする。その一般的な
構造は、半導体基板５０上に素子分離のために形成され
たフィールド酸化膜５２とゲート電極５４が形成されて
おり、前記基板５０にはソース５１とドレイン５３が形
成されている。前記ソース５１およびドレイン５３の上
部にポリシリコンパッド５５が形成されており、ドレイ
ン５３の上部にあるポリシリコンパッド５５上にビット
ライン５７が、例えばＢＰＳＧからなる絶縁層５９で取
り囲まれるように形成されている。前記ポリシリコンパ
ッド５５はコンタクトのアライメントマージンを向上さ
せる役割を果たし、セルが十分に大きい場合には形成し
ないこともある。
【００４０】このようなＣＯＢ構造は以後に形成される
ストレージ電極の下部がＢＰＳＧ層５９により平坦化さ
れているので、ストレージ電極の表面積を増やすことが
でき、以後の写真食刻工程が容易でデザインのマージン
を確保し得るという長所がある。図９Ａは第１物質層１
００、第２物質層１０２および第３物質層１０４を形成
する段階を示す。埋没ビットラインを有する前記トラン
ジスタを絶縁させるための絶縁層５９上に形成された食
刻阻止層５８上に前記第５実施例と同様に第１物質層１
００、第２物質層１０２および第３物質層１０４を形成
する。
ストレージ電極の下部がＢＰＳＧ層５９により平坦化さ
れているので、ストレージ電極の表面積を増やすことが
でき、以後の写真食刻工程が容易でデザインのマージン
を確保し得るという長所がある。図９Ａは第１物質層１
００、第２物質層１０２および第３物質層１０４を形成
する段階を示す。埋没ビットラインを有する前記トラン
ジスタを絶縁させるための絶縁層５９上に形成された食
刻阻止層５８上に前記第５実施例と同様に第１物質層１
００、第２物質層１０２および第３物質層１０４を形成
する。
【００４１】図９Ｂはスペーサ１１０を形成する段階を
示す。写真食刻工程で前記第３物質層１０４、第２物質
層１０２、第１物質層１００、食刻阻止層５８および絶
縁層５９を部分的に食刻して前記ソース５１側のポリシ
リコンパッド５５を露出させるコンタクトホールを形成
する。この際、前記第５実施例と同様に一回の食刻工程
でコンタクトホールを形成し得る。コンタクトホールの
形成された前記の結果物の全面に、例えばシリコン窒化
物（ Si3N4）を蒸着した後食刻してコンタクトホールの
内部にスペーサ１１０を形成する。前記スペーサ１１０
は洗浄液によるコンタクトホールの側面食刻を防止する
ために形成する。前記スペーサ１１０は前記ビットライ
ン５７を取り囲む絶縁層５９より、例えば Si3N4または
SiON のような湿式食刻比の高い物質で形成する。
示す。写真食刻工程で前記第３物質層１０４、第２物質
層１０２、第１物質層１００、食刻阻止層５８および絶
縁層５９を部分的に食刻して前記ソース５１側のポリシ
リコンパッド５５を露出させるコンタクトホールを形成
する。この際、前記第５実施例と同様に一回の食刻工程
でコンタクトホールを形成し得る。コンタクトホールの
形成された前記の結果物の全面に、例えばシリコン窒化
物（ Si3N4）を蒸着した後食刻してコンタクトホールの
内部にスペーサ１１０を形成する。前記スペーサ１１０
は洗浄液によるコンタクトホールの側面食刻を防止する
ために形成する。前記スペーサ１１０は前記ビットライ
ン５７を取り囲む絶縁層５９より、例えば Si3N4または
SiON のような湿式食刻比の高い物質で形成する。
【００４２】スペーサ１１０を形成する段階以後の工程
は前記第５実施例と同一である。図１０Ｃはストレージ
電極パターン１０７を形成する段階を示す。スペーサ１
１０の形成された前記結果物の全面に第１導電層１０６
を形成した後、キャパシタのストレージ電極を形成する
ためのマスクパターン（図示せず）を適用して前記第１
導電層１０６を乾式食刻する。次いで、第３物質層１０
４を湿式食刻し、前記食刻された第１導電層１０６をマ
スクパターンとして第２物質層１０２を乾式食刻した
後、下部の第１物質層１００を湿式食刻してストレージ
電極パターン１０７を形成する。
は前記第５実施例と同一である。図１０Ｃはストレージ
電極パターン１０７を形成する段階を示す。スペーサ１
１０の形成された前記結果物の全面に第１導電層１０６
を形成した後、キャパシタのストレージ電極を形成する
ためのマスクパターン（図示せず）を適用して前記第１
導電層１０６を乾式食刻する。次いで、第３物質層１０
４を湿式食刻し、前記食刻された第１導電層１０６をマ
スクパターンとして第２物質層１０２を乾式食刻した
後、下部の第１物質層１００を湿式食刻してストレージ
電極パターン１０７を形成する。
【００４３】図１０Ｄはストレージ電極１０９を形成す
る段階を示す。前記結果物の全面に前記ストレージ電極
パターン１０７を取り囲むように多結晶シリコンを蒸着
して第２導電層１０８を形成した後、前記第１導電層１
０６の上部に形成された第２導電層１０８と食刻阻止層
５８の上部に形成された第２導電層１０８をマスク適用
なしに前記ストレージ電極パターン１０７が露出される
まで食刻してストレージ電極１０９を形成する。
る段階を示す。前記結果物の全面に前記ストレージ電極
パターン１０７を取り囲むように多結晶シリコンを蒸着
して第２導電層１０８を形成した後、前記第１導電層１
０６の上部に形成された第２導電層１０８と食刻阻止層
５８の上部に形成された第２導電層１０８をマスク適用
なしに前記ストレージ電極パターン１０７が露出される
まで食刻してストレージ電極１０９を形成する。
【００４４】コンタクトホール内部に絶縁物スペーサを
必要とするＣＯＢ構造形成時、従来の方法はストレージ
電極の形成のための導電層が相互連結できないが、前記
実施例による方法は前記導電層を容易に連結して多数個
のフィンを形成することができる。
必要とするＣＯＢ構造形成時、従来の方法はストレージ
電極の形成のための導電層が相互連結できないが、前記
実施例による方法は前記導電層を容易に連結して多数個
のフィンを形成することができる。
【００４５】
【発明の効果】前述したように本発明によれば、スタッ
ク型のキャパシタ構造でポリシリコンを多層化しても工
程が複雑でないので製造が容易である。したがって、製
造コストを下げることができ、セルの段差を増加させる
ことなく十分な有効面積を確保し得る。また、コンタク
トホールの内部に絶縁膜スペーサを形成するＣＯＢ構造
にも多層のフィン構造を形成させることができる。
ク型のキャパシタ構造でポリシリコンを多層化しても工
程が複雑でないので製造が容易である。したがって、製
造コストを下げることができ、セルの段差を増加させる
ことなく十分な有効面積を確保し得る。また、コンタク
トホールの内部に絶縁膜スペーサを形成するＣＯＢ構造
にも多層のフィン構造を形成させることができる。
【００４６】本発明は前記の実施例に限定されず、多く
の変形が本発明の属する技術的思想内で当分野の通常の
知識を持つ者により可能なことは明白である。
の変形が本発明の属する技術的思想内で当分野の通常の
知識を持つ者により可能なことは明白である。
【図１】Ａ〜Ｃは従来のフィン構造のキャパシタ製造方
法の一例を示す断面図である。
法の一例を示す断面図である。
【図２】従来のフィン構造のキャパシタをＣＯＢに適用
した場合を示す断面図である。
した場合を示す断面図である。
【図３】Ａ〜Ｃは本発明によるキャパシタの製造方法の
第１実施例を示す断面図である。
第１実施例を示す断面図である。
【図４】Ｄ〜Ｆは本発明によるキャパシタの製造方法の
第１実施例を示す断面図である。
第１実施例を示す断面図である。
【図５】Ａ〜Ｃは本発明によるキャパシタの製造方法の
第２実施例を示す断面図である。
第２実施例を示す断面図である。
【図６】Ａ〜Ｃは本発明によるキャパシタの製造方法の
第３実施例を示す断面図である。
第３実施例を示す断面図である。
【図７】Ａ〜Ｃは本発明によるキャパシタの製造方法の
第４実施例を示す断面図である。
第４実施例を示す断面図である。
【図８】Ａ〜Ｃは本発明によるキャパシタの製造方法の
第５実施例を示す断面図である。
第５実施例を示す断面図である。
【図９】ＡおよびＢは本発明によるキャパシタの製造方
法の第６実施例を示す断面図である。
法の第６実施例を示す断面図である。
【図１０】ＣおよびＤは本発明によるキャパシタの製造
方法の第６実施例を示す断面図である。
方法の第６実施例を示す断面図である。
【符号の説明】
５０ 半導体基板
５１ ソース
５２ フィールド酸化膜
５３ ドレイン
５４ ゲート電極
５５ ポリシリコンパッド
５６ 絶縁層
５７ ビットライン
５８ 食刻阻止層
５９ 絶縁層
６０ 第１物質層
６２ 第２物質層
６３ スペーサ
６４ コンタクトホール
６５ 第１導電層
６６ 第１導電層
６７ 第３物質層
６８ ストレージ電極パターン
７０ 第２導電層
７１ ストレージ電極
７２ ストレージ電極
８０ 第１導電層
８２ 第３物質層
８５ ストレージ電極パターン
８６ 第３導電層
８７ ストレージ電極
１００ 第１物質層
１０２ 第２物質層
１０４ 第３物質層
１０５ コンタクトホール
１０６ 第１導電層
１０７ ストレージ電極パターン
１０８ 第２導電層
１０９ ストレージ電極
１１０ スペーサ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 李 怨植
大韓民国 ソウル特別市 松坡区 文井
洞 150番地 ファミリアパート 207棟
501号
(72)発明者 李 容煕
大韓民国 京畿道 城南市 盆唐区 西
▲見▼洞 291番地 東亞アパート 203
棟 1201号
(56)参考文献 特開 平５−291525（ＪＰ，Ａ)
特開 平４−61265（ＪＰ，Ａ)
特開 平５−198770（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 21/3065
H01L 21/8242
H01L 27/04
H01L 27/108
Claims (17)
- 【請求項１】 半導体装置のフィン構造のキャパシタ製
造方法であって、 表面にフィールド酸化膜およびゲート電極が形成されて
いる半導体基板上に絶縁層、食刻阻止層、第１物質層お
よび第２物質層を順に積層する段階と、 前記第２物質層、第１物質層、食刻阻止層および絶縁層
を部分的に食刻して前記基板を露出させるコンタクトホ
ールを形成する段階と、 コンタクトホールを形成する前記段階で得られた結果物
の全面に第１導電層を形成する段階と、 前記第１導電層をパタニングし前記第２物質層を食刻し
てストレージ電極パターンを形成する段階と、 ストレージ電極パターンを形成する前記段階で得られた
結果物の全面に前記ストレージ電極パターンおよび前記
第１物質層を取り囲むように第２導電層を形成する段階
と、 前記ストレージ電極パターンの上部表面が露出されるよ
うに前記第２導電層を食刻する段階と、 第２導電層を食刻する前記段階で得られた結果物上に誘
電体層とプレート電極を順に形成する段階と、 を具備すると共に、 前記第１導電層を形成する段階後、前記第１導電層の上
部に前記第１物質層と同一な物質で第３物質層を形成す
る段階をさらに具備することを特徴とする半導体装置の
キャパシタ製造方法。 - 【請求項２】 前記コンタクトホールを形成する段階
後、前記コンタクトホールの内部側壁に絶縁物スペーサ
を形成する段階をさらに具備することを特徴とする請求
項１記載の半導体装置のキャパシタ製造方法。 - 【請求項３】 前記第３物質層は酸化物で形成すること
を特徴とする請求項１記載の半導体装置のキャパシタ製
造方法。 - 【請求項４】 前記第２導電層を食刻する段階後、前記
第１物質層を食刻する段階をさらに具備することを特徴
とする請求項１記載の半導体装置のキャパシタ製造方
法。 - 【請求項５】 前記第１物質層は酸化物で、第２物質層
は窒化物で形成することを特徴とする請求項１記載の半
導体装置のキャパシタ製造方法。 - 【請求項６】 前記第２物質層をＳＯＧで形成し、その
食刻溶剤としてフッ酸を使用することを特徴とする請求
項１記載の半導体装置のキャパシタ製造方法。 - 【請求項７】 半導体装置のフィン構造のキャパシタ製
造方法であって、 表面にフィールド酸化膜およびゲート電極が形成されて
いる半導体基板上に絶縁層、食刻阻止層、第１物質層、
第２物質層、第１導電層および第３物質層を順に積層す
る段階と、 前記第３物質層、第１導電層、第２物質層、第１物質
層、食刻阻止層および絶縁層を部分的に食刻して前記基
板を露出させるコンタクトホールを形成する段階と、 コンタクトホールを形成する前記段階で得られた結果物
の全面に第２導電層を形成する段階と、 前記第２導電層および前記第２導電層と接続する第１導
電層よりなるフィン構造のストレージ電極パターンを形
成する段階と、 ストレージ電極パターンを形成する前記段階で得られた
結果物の全面に前記ストレージ電極パターンおよび第１
物質層を取り囲むように第３導電層を形成する段階と、 前記ストレージ電極パターンの上部表面が露出されるよ
うに前記第３導電層を食刻する段階と、 第３導電層を食刻する前記段階で得られた結果物上に誘
電体層およびプレート電極を順に形成する段階と、 を具備することを特徴とする半導体装置のキャパシタ製
造方法。 - 【請求項８】 前記第３導電層を食刻する段階後、前記
第１物質層を食刻する段階をさらに具備することを特徴
とする請求項７記載の半導体装置のキャパシタ製造方
法。 - 【請求項９】 前記第１物質層は酸化物で形成し、第２
物質層および第３物質層は窒化物で形成することを特徴
とする請求項７記載の半導体装置のキャパシタ製造方
法。 - 【請求項１０】 前記第２物質層および第３物質層をＳ
ＯＧで形成し、食刻溶剤としてフッ酸を使用することを
特徴とする請求項７記載の半導体装置のキャパシタ製造
方法。 - 【請求項１１】 前記フィン構造のストレージ電極パタ
ーンは前記第２導電層、第３物質層および第１物質層を
パタニングし、前記第２および第３物質層を湿式食刻し
て形成することを特徴とする請求項７記載の半導体装置
のキャパシタ製造方法。 - 【請求項１２】 半導体装置のフィン構造のキャパシタ
製造方法であって、 表面にフィールド酸化膜およびゲート電極が形成されて
いる半導体基板上に絶縁層、食刻阻止層、第１物質層、
第２物質層および第３物質層を順に積層する段階と、 前記第３物質層、第２物質層、第１物質層、食刻阻止層
および絶縁層を部分的に食刻して前記基板を露出させる
コンタクトホールを形成する段階と、 前記コンタクトホールを形成する前記段階で得られた結
果物の全面に第１導電層を形成する段階と、 前記第１導電層および前記第１導電層と接続する第２物
質層よりなるフィン構造のストレージ電極パターンを形
成する段階と、 ストレージ電極パターンを形成する前記段階で得られた
結果物の全面に前記ストレージ電極パターンおよび食刻
阻止層を取り囲むように第２導電層を形成する段階と、 前記ストレージ電極パターンの上部表面が露出されるよ
うに前記第２導電層を食刻する段階と、 第２導電層を食刻する前記段階で得られた結果物上に誘
電体層およびプレート電極を順に形成する段階と、 を具備することを特徴とする半導体装置のキャパシタ製
造方法。 - 【請求項１３】 前記フィン構造のストレージ電極パタ
ーンは前記第１導電層、第３物質層および第２物質層を
パタニングし、前記第１および第３物質層を湿式食刻し
て形成することを特徴とする請求項１２記載の半導体装
置のキャパシタ製造方法。 - 【請求項１４】 前記第２物質層は、前記第１物質層お
よび第３物質層に対して乾式食刻の選択比は小さく湿式
食刻の選択比は大きい物質で形成することを特徴とする
請求項１２記載の半導体装置のキャパシタ製造方法。 - 【請求項１５】 前記第２物質層はSi3N4およびSiONの
うちいずれか一つを選択して形成することを特徴とする
請求項１４記載の半導体装置のキャパシタ製造方法。 - 【請求項１６】 前記絶縁層の形成前に埋没ビットライ
ンを形成することを特徴とする請求項１２記載の半導体
装置のキャパシタ製造方法。 - 【請求項１７】 前記コンタクトホールの形成後、前記
コンタクトホールの内部側壁に絶縁物質スペーサを形成
することを特徴とする請求項１６記載の半導体装置のキ
ャパシタ製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994P21905 | 1994-08-31 | ||
| KR1019940021905A KR0138317B1 (ko) | 1994-08-31 | 1994-08-31 | 반도체장치 커패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0878632A JPH0878632A (ja) | 1996-03-22 |
| JP3485683B2 true JP3485683B2 (ja) | 2004-01-13 |
Family
ID=19391766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21468295A Expired - Fee Related JP3485683B2 (ja) | 1994-08-31 | 1995-08-23 | 半導体装置のキャパシタ製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5714401A (ja) |
| JP (1) | JP3485683B2 (ja) |
| KR (1) | KR0138317B1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2977077B2 (ja) * | 1996-08-16 | 1999-11-10 | ユナイテッド マイクロエレクトロニクス コープ | ツリー型コンデンサを備えた半導体メモリ素子 |
| US5926718A (en) * | 1996-08-20 | 1999-07-20 | Micron Technology, Inc. | Method for forming a capacitor |
| KR100243288B1 (ko) * | 1997-03-20 | 2000-02-01 | 윤종용 | 반도체소자의 커패시터 제조방법 |
| TW461049B (en) | 1998-02-27 | 2001-10-21 | Mosel Vitelic Inc | Bottom electrode process and structure of capacitor |
| KR100327123B1 (ko) * | 1998-03-30 | 2002-08-24 | 삼성전자 주식회사 | 디램셀캐패시터의제조방법 |
| US6136660A (en) * | 1998-09-28 | 2000-10-24 | Siemens Aktiengesellschaft | Stacked capacitator memory cell and method of fabrication |
| US6207524B1 (en) | 1998-09-29 | 2001-03-27 | Siemens Aktiengesellschaft | Memory cell with a stacked capacitor |
| KR100300059B1 (ko) * | 1998-12-08 | 2001-09-22 | 김영환 | 커패시터 제조방법 |
| US6180453B1 (en) | 1998-12-21 | 2001-01-30 | Vanguard International Semiconductor Corporation | Method to fabricate a DRAM cell with an area equal to five times the minimum used feature, squared |
| US6136643A (en) * | 1999-02-11 | 2000-10-24 | Vanguard International Semiconductor Company | Method for fabricating capacitor-over-bit-line dynamic random access memory (DRAM) using self-aligned contact etching technology |
| FR2795554B1 (fr) * | 1999-06-28 | 2003-08-22 | France Telecom | Procede de gravure laterale par trous pour fabriquer des dis positifs semi-conducteurs |
| US6455886B1 (en) | 2000-08-10 | 2002-09-24 | International Business Machines Corporation | Structure and process for compact cell area in a stacked capacitor cell array |
| US6403455B1 (en) | 2000-08-31 | 2002-06-11 | Samsung Austin Semiconductor, L.P. | Methods of fabricating a memory device |
| US6689668B1 (en) | 2000-08-31 | 2004-02-10 | Samsung Austin Semiconductor, L.P. | Methods to improve density and uniformity of hemispherical grain silicon layers |
| KR100491421B1 (ko) * | 2002-11-05 | 2005-05-25 | 매그나칩 반도체 유한회사 | 반도체 소자의 캐패시터 형성 방법 |
| KR100917057B1 (ko) * | 2002-12-26 | 2009-09-10 | 매그나칩 반도체 유한회사 | 반도체 소자의 커패시터 형성방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4321638A1 (de) * | 1992-09-19 | 1994-03-24 | Samsung Electronics Co Ltd | Halbleiterspeicherbauelement mit einem Kondensator und Verfahren zu seiner Herstellung |
-
1994
- 1994-08-31 KR KR1019940021905A patent/KR0138317B1/ko not_active IP Right Cessation
-
1995
- 1995-08-23 JP JP21468295A patent/JP3485683B2/ja not_active Expired - Fee Related
- 1995-08-31 US US08/521,985 patent/US5714401A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5714401A (en) | 1998-02-03 |
| JPH0878632A (ja) | 1996-03-22 |
| KR0138317B1 (ko) | 1998-04-28 |
| KR960009194A (ko) | 1996-03-22 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071024 Year of fee payment: 4 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081024 Year of fee payment: 5 |
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