KR960009194A - 반도체장치 커패시터 제조방법 - Google Patents

반도체장치 커패시터 제조방법 Download PDF

Info

Publication number
KR960009194A
KR960009194A KR1019940021905A KR19940021905A KR960009194A KR 960009194 A KR960009194 A KR 960009194A KR 1019940021905 A KR1019940021905 A KR 1019940021905A KR 19940021905 A KR19940021905 A KR 19940021905A KR 960009194 A KR960009194 A KR 960009194A
Authority
KR
South Korea
Prior art keywords
layer
material layer
conductive layer
etching
forming
Prior art date
Application number
KR1019940021905A
Other languages
English (en)
Other versions
KR0138317B1 (ko
Inventor
김영필
김종복
이원식
이용희
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019940021905A priority Critical patent/KR0138317B1/ko
Priority to JP21468295A priority patent/JP3485683B2/ja
Priority to US08/521,985 priority patent/US5714401A/en
Publication of KR960009194A publication Critical patent/KR960009194A/ko
Application granted granted Critical
Publication of KR0138317B1 publication Critical patent/KR0138317B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

반도체장치 커패시터 제조방법이 개시되어 있다. 그 표면에 필드산화막 및 게이트전극이 형성되어 있는 반도체 기판 상에 절연층, 식각저지층, 제 1 물질층, 및 제 2 물질층을 차례로 적층하고, 적층된 층들의 소정부위를 차례로 식각하여 기판을 노출시키는 개구부를 형성한 다음, 개구부가 형성된 결과물 전면에 제 1 도전층을 형성한다. 이어서, 개구부를 중심으로 일정거리 내를 제외한 제 1 도전층 및 제 2 물질층을 식각하고, 제 2 물질층이 식각된 결과물 전면에 제 1 도전층을 둘러싸도록 제 2 도전층을 형성한 다음, 제 1 도전층의 상부가 노출되도록 제 2 도전층을 마스크 적용없이 식각하고, 제 1 물질층을 식각한다.
커패시터의 제조공정, 특히 식각 공정을 단순화시킬 수 있고, COB 구조의 커패시터에도 적용가능하다.

Description

반도체장치 커패시터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2F도는 본 발명에 따른 커패시터 제조방법의 제 1 실시예를 설명하기 위한 공정 단면도들이다.

Claims (20)

  1. 그 표면에 필드산화막 및 게이트전극이 형성되어 있는 반도체기판 상에 절연층, 식각저지층, 제 1 물질층, 제 2 물질층을 차례로 적층하는 단계 ; 상기 제 2 물질층, 제 1 물질층, 식각저지층, 및 절연층을 부분적으로 식각하여 상기 기판을 노출시키는 개구부를 형성하는 단계 ; 상기 개구부가 형성된 결과물 전면에 제 1 도전층을 형성하는 단계 ;상기 개구부를 중심으로 일정거리 내를 제외한 상기 제 1 도전층을 식각하는 단계 ; 상기 제 2 물질층을 식각하는 단계 ; 상기 제 2 물질층이 식각된 상 결과물 전면에 제 1 도전층을 둘러싸도록 제 2 도전층을 형성하는 단계; 제 1 도전층의 상부가 노출되도록 상기 제 2 도전층을 마스크 적용없이 식각하는 단계 ; 및 상기 제 1 물질층을 식각하는 단계를 구비하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  2. 제 1 항에 있어서, 상기 개구부를 형성하는 단계 후, 상기 개구부의 내부에 절연막 스페이서를 형성하는 단계를 더 구비하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  3. 제 1 항에 있어서, 제 1 도전층을 형성하는 단계 후, 상기 제 1 도전층 상부에 제 2 물질층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  4. 제 1 항에 있어서, 상기 제 1 물질층을 산화물로, 제 2 물질층을 질화물로 형성하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  5. 제 4 항에 있어서, 상기 산화물은 HTO이고, 상기 질화물은 SiN인 것을 특징으로 하는 핀구조 커패시터 제조방법.
  6. 제 1 항에 있어서, 상기 제 2 물질층을 SOG로 형성하고, 식각용제로 HF, BOE 등의 불산을 사용하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  7. 그 표면에 필드산화막 및 게이트전극이 형성되어 있는 반도체기판 상에 절연층, 식각저지층, 제 1 물질층, 제 2 물질층, 제 1 도전층, 및 제 3 물질층을 차례로 적층하는 단계 ; 상기 제 3 물질층, 제 1 도전층 및 제 2 물질층, 제 1 물질층, 식각저지층, 및 절연층을 부분적으로 식각하여 상기 기판을 노출시키는 개구부를 형성하는 단계 ; 상기 개구부가 형성된 결과물 전면에 제 2 도전층을 형성하는 단계 ; 상기 개구부를 중심으로 일정거리 내를 제외한 상기 제 2 도전층을 식각하는 단계 ; 상기 제 3 물질층을 제거하는 단계 ; 제 2 도전층과 동일한 패턴으로 상기 제 1 도전층을 식각하는 단계 ; 상기 제 2 물질층을 식각하는 단계 ; 제 2 도전층이 식각된 상기 결과물 전면에 제 1 도전층 및 제 1 도전층을 둘러싸도록 제 3 도전층을 형성하는 단계 ; 제 2 도전층의 상부가 노출되도록 상기 제 3 도전층을 마스크 적용없이 식각하는 단계 ; 및 상기 제 1 물질층을 식각하는 단계를 구비하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  8. 제 7 항에 있어서, 상기 개구부를 형성하는 단계 후, 상기 개구부의 내부에 절연막 스페이서를 형성하는 단계를 더 구비하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  9. 제 7 항에 있어서, 상기 제 2 도전층을 형성하는 단계 후, 상기 제 1 도전층 상부에 제 4 물질층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  10. 제 7 항에 있어서, 상기 제 2 도전층 식각시 제 3 물질층, 제 1 도전층을 차례로 건식식각한 다음, 잔존하는 상기 제 3 물질층을 습식식각하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  11. 제 7 항에 있어서, 상기 제 1 물질층을 산화물로 형성하고, 제 2 물질층 및 제 3 물질층을 질화물로 형성하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  12. 제 7 항에 있어서, 상기 제 2 물질층 및 제 3 물질층을 SOG로 형성하고, 식각용제로 HF, BOE 등의 불산을 사용하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  13. 그 표면에 필드산화막 및 게이트전극이 형성되어 있는 반도체 기판상에 절연층, 식각저지층, 제 1 물질층, 제 2 물질층, 및 제 3 물질층을 차례를 적층하는 단계 ; 상기 제 3 물질층, 제 2 물질층, 제 1 물질층, 식각저지층, 및 절연층을 부분적으로 식각하여 상기 기판을 노출시키는 개구부를 형성하는 단계 ; 상기 개구부가 형성된결과물 전면에 제1도전층을 형성하는 단계; 상기 개구부를 중심으로 일정거리 내를 제외한 상기 제1도전층을식각하는 단계; 상기 제3물질틍을 식각하는 단계; 상기 제1도전층과 동일한 패턴으로 상기 제2물질층을 식각하는 단계; 상기 제1물질틍을 식각하는 단계; 제1물질틍이 식각된 상기 결과물 전면에 제1도전층 및 제1물질층을둘러싸도록 제2도전층을 형성하는 단계 ; 제 1 도전층의 상부가 노출되도록 상기 제 2 도전층을 마스크 적용없이 식각하는 단계를 구비하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  14. 제 13 항에 있어서, 상기 제 1 물질층 및 제 3 물질층은 HTO, LTO, BPSG 등의 산화물군에서 선택된 어느 하나로 형성되는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  15. 제 13 항에 있어서, 상기 제 2 물질층은 상기 제 1 물질층 및 제 3 물질층보다 건식식각 선택비는 작고, 습식식각 선택비는 큰 물질로 형성하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  16. 제 15 항에 있어서, 상기 물질은 Si3N4혹은 SiON인 것을 특징으로 하는 핀구조 커패시터 제조방법.
  17. 제 13 항에 있어서, 상기 제 1 도전층 식각시 제 3 물질층, 제 1 물질층을 차례로 건식식각한 다음, 잔존하는 상기 제 3 물질층 및 제 1 물질층을 습식식각하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  18. 그 표면에 소오스, 드레인, 게이트전극을 구비하는 트랜지스터와 절연층으로 둘러싸인 매몰 비트라인(buried bit-line)이 형성되어 있는 반도체 기판 상에 식각저지층, 제 1 물질층, 제 2 물질층, 및 제 3 물질층을 차례로 적층하는 단계 ; 상기 제 3 물질층, 제 2 물질층, 제 1 물질층, 식각저지층, 및 절연층을 부분적으로 식각하여 상기 트랜지스터의 소오스영역을 노출시키는 개구부를 형성하는 단계 ; 상기 개구부 내부 측벽에 절연막 스페이서를 형성하는 단계 ; 상기 스페이서가 형성된 결과물 전면에 제 1 도전층을 형성하는 단계 ; 상기 개구부를 중심으로 일정거리 내를 제외한 상기 제 1 도전층을 식각하는 단계 ; 상기 제 3 물질층을 식각하는 단계 ; 상기 제 1 도전층과 동일한 패턴으로 상기 제 2 물질층을 식각하는 단계 ; 상기 제 1 물질층을 식각하는 단계 ; 제 1 물질층이 식각된 상기 결과물 전면에 제 1 도전층 및 제 1 물질층을 둘러싸도록 제 2 도전층이 형성하는 단계 ; 및 상기 제 1 도전층이 노출되도록 상기 제 2 도전층을 마스크 적용없이 식각하는 단계를 구비하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  19. 제 18 항에 있어서, 상기 스페이서는 비트라인을 둘러싸는 절연층보다 습식식각 선택비가 높은 물질로 형성하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  20. 제 19 항에 있어서, 상기 물질은 Si3N4혹은 SiON인 것을 특징으로 하는 핀구조 커패시터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940021905A 1994-08-31 1994-08-31 반도체장치 커패시터 제조방법 KR0138317B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019940021905A KR0138317B1 (ko) 1994-08-31 1994-08-31 반도체장치 커패시터 제조방법
JP21468295A JP3485683B2 (ja) 1994-08-31 1995-08-23 半導体装置のキャパシタ製造方法
US08/521,985 US5714401A (en) 1994-08-31 1995-08-31 Semiconductor device capacitor manufactured by forming stack with multiple material layers without conductive layer therebetween

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940021905A KR0138317B1 (ko) 1994-08-31 1994-08-31 반도체장치 커패시터 제조방법

Publications (2)

Publication Number Publication Date
KR960009194A true KR960009194A (ko) 1996-03-22
KR0138317B1 KR0138317B1 (ko) 1998-04-28

Family

ID=19391766

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940021905A KR0138317B1 (ko) 1994-08-31 1994-08-31 반도체장치 커패시터 제조방법

Country Status (3)

Country Link
US (1) US5714401A (ko)
JP (1) JP3485683B2 (ko)
KR (1) KR0138317B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100243288B1 (ko) * 1997-03-20 2000-02-01 윤종용 반도체소자의 커패시터 제조방법
KR100491421B1 (ko) * 2002-11-05 2005-05-25 매그나칩 반도체 유한회사 반도체 소자의 캐패시터 형성 방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2977077B2 (ja) * 1996-08-16 1999-11-10 ユナイテッド マイクロエレクトロニクス コープ ツリー型コンデンサを備えた半導体メモリ素子
US5926718A (en) * 1996-08-20 1999-07-20 Micron Technology, Inc. Method for forming a capacitor
TW461049B (en) 1998-02-27 2001-10-21 Mosel Vitelic Inc Bottom electrode process and structure of capacitor
KR100327123B1 (ko) * 1998-03-30 2002-08-24 삼성전자 주식회사 디램셀캐패시터의제조방법
US6136660A (en) * 1998-09-28 2000-10-24 Siemens Aktiengesellschaft Stacked capacitator memory cell and method of fabrication
US6207524B1 (en) 1998-09-29 2001-03-27 Siemens Aktiengesellschaft Memory cell with a stacked capacitor
KR100300059B1 (ko) * 1998-12-08 2001-09-22 김영환 커패시터 제조방법
US6180453B1 (en) 1998-12-21 2001-01-30 Vanguard International Semiconductor Corporation Method to fabricate a DRAM cell with an area equal to five times the minimum used feature, squared
US6136643A (en) * 1999-02-11 2000-10-24 Vanguard International Semiconductor Company Method for fabricating capacitor-over-bit-line dynamic random access memory (DRAM) using self-aligned contact etching technology
FR2795554B1 (fr) * 1999-06-28 2003-08-22 France Telecom Procede de gravure laterale par trous pour fabriquer des dis positifs semi-conducteurs
US6455886B1 (en) 2000-08-10 2002-09-24 International Business Machines Corporation Structure and process for compact cell area in a stacked capacitor cell array
US6689668B1 (en) 2000-08-31 2004-02-10 Samsung Austin Semiconductor, L.P. Methods to improve density and uniformity of hemispherical grain silicon layers
US6403455B1 (en) 2000-08-31 2002-06-11 Samsung Austin Semiconductor, L.P. Methods of fabricating a memory device
KR100917057B1 (ko) * 2002-12-26 2009-09-10 매그나칩 반도체 유한회사 반도체 소자의 커패시터 형성방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4321638A1 (de) * 1992-09-19 1994-03-24 Samsung Electronics Co Ltd Halbleiterspeicherbauelement mit einem Kondensator und Verfahren zu seiner Herstellung

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100243288B1 (ko) * 1997-03-20 2000-02-01 윤종용 반도체소자의 커패시터 제조방법
KR100491421B1 (ko) * 2002-11-05 2005-05-25 매그나칩 반도체 유한회사 반도체 소자의 캐패시터 형성 방법

Also Published As

Publication number Publication date
US5714401A (en) 1998-02-03
JPH0878632A (ja) 1996-03-22
KR0138317B1 (ko) 1998-04-28
JP3485683B2 (ja) 2004-01-13

Similar Documents

Publication Publication Date Title
KR960009194A (ko) 반도체장치 커패시터 제조방법
KR920018951A (ko) 고집적 반도체 메모리장치 및 그 제조방법
KR930009087A (ko) 반도체 메모리장치의 제조방법
KR950021471A (ko) 반도체 장치의 제조방법
KR940016805A (ko) 반도체 소자의 적층 캐패시터 제조 방법
KR940016687A (ko) 반도체 접속장치 및 그 제조방법
KR970024206A (ko) 반도체 기억소자의 캐패시터 제조방법.
KR950034516A (ko) 반도체 소자 및 그 제조방법
KR970063746A (ko) 반도체 장치 및 그 제조 방법
KR950007102A (ko) 디램 캐패시터 및 그 제조방법
KR0170570B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR970018745A (ko) 반도체 장치의 커패시터 제조방법
KR950015774A (ko) 캐패시터의 전하저장전극 및 제조방법
KR970063729A (ko) 반도체 장치의 커패시터 제조 방법
KR20030001857A (ko) 반도체 소자의 캐패시터 제조방법
KR950004549A (ko) 반도체장치 및 그 제조방법
KR970003466A (ko) 반도체소자의 콘택홀 형성방법
KR980005623A (ko) 반도체 소자의 콘택홀 형성방법
KR950021623A (ko) 캐패시터의 전하저장전극 형성방법
KR940004813A (ko) 반도체메모리장치 및 그 제조방법
KR960026864A (ko) 반도체소자의 캐패시터 제조방법
KR960026851A (ko) 반도체소자의 캐패시터 제조방법
KR970018496A (ko) 반도체 소자의 저장전극 형성방법
KR950021548A (ko) 반도체 메모리장치의 커패시터 및 이의 제조방법
KR950015783A (ko) 반도체 메모리장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080201

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee