KR960009194A - 반도체장치 커패시터 제조방법 - Google Patents

반도체장치 커패시터 제조방법 Download PDF

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Abstract

반도체장치 커패시터 제조방법이 개시되어 있다. 그 표면에 필드산화막 및 게이트전극이 형성되어 있는 반도체 기판 상에 절연층, 식각저지층, 제 1 물질층, 및 제 2 물질층을 차례로 적층하고, 적층된 층들의 소정부위를 차례로 식각하여 기판을 노출시키는 개구부를 형성한 다음, 개구부가 형성된 결과물 전면에 제 1 도전층을 형성한다. 이어서, 개구부를 중심으로 일정거리 내를 제외한 제 1 도전층 및 제 2 물질층을 식각하고, 제 2 물질층이 식각된 결과물 전면에 제 1 도전층을 둘러싸도록 제 2 도전층을 형성한 다음, 제 1 도전층의 상부가 노출되도록 제 2 도전층을 마스크 적용없이 식각하고, 제 1 물질층을 식각한다.
커패시터의 제조공정, 특히 식각 공정을 단순화시킬 수 있고, COB 구조의 커패시터에도 적용가능하다.

Description

반도체장치 커패시터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2F도는 본 발명에 따른 커패시터 제조방법의 제 1 실시예를 설명하기 위한 공정 단면도들이다.

Claims (20)

  1. 그 표면에 필드산화막 및 게이트전극이 형성되어 있는 반도체기판 상에 절연층, 식각저지층, 제 1 물질층, 제 2 물질층을 차례로 적층하는 단계 ; 상기 제 2 물질층, 제 1 물질층, 식각저지층, 및 절연층을 부분적으로 식각하여 상기 기판을 노출시키는 개구부를 형성하는 단계 ; 상기 개구부가 형성된 결과물 전면에 제 1 도전층을 형성하는 단계 ;상기 개구부를 중심으로 일정거리 내를 제외한 상기 제 1 도전층을 식각하는 단계 ; 상기 제 2 물질층을 식각하는 단계 ; 상기 제 2 물질층이 식각된 상 결과물 전면에 제 1 도전층을 둘러싸도록 제 2 도전층을 형성하는 단계; 제 1 도전층의 상부가 노출되도록 상기 제 2 도전층을 마스크 적용없이 식각하는 단계 ; 및 상기 제 1 물질층을 식각하는 단계를 구비하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  2. 제 1 항에 있어서, 상기 개구부를 형성하는 단계 후, 상기 개구부의 내부에 절연막 스페이서를 형성하는 단계를 더 구비하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  3. 제 1 항에 있어서, 제 1 도전층을 형성하는 단계 후, 상기 제 1 도전층 상부에 제 2 물질층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  4. 제 1 항에 있어서, 상기 제 1 물질층을 산화물로, 제 2 물질층을 질화물로 형성하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  5. 제 4 항에 있어서, 상기 산화물은 HTO이고, 상기 질화물은 SiN인 것을 특징으로 하는 핀구조 커패시터 제조방법.
  6. 제 1 항에 있어서, 상기 제 2 물질층을 SOG로 형성하고, 식각용제로 HF, BOE 등의 불산을 사용하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  7. 그 표면에 필드산화막 및 게이트전극이 형성되어 있는 반도체기판 상에 절연층, 식각저지층, 제 1 물질층, 제 2 물질층, 제 1 도전층, 및 제 3 물질층을 차례로 적층하는 단계 ; 상기 제 3 물질층, 제 1 도전층 및 제 2 물질층, 제 1 물질층, 식각저지층, 및 절연층을 부분적으로 식각하여 상기 기판을 노출시키는 개구부를 형성하는 단계 ; 상기 개구부가 형성된 결과물 전면에 제 2 도전층을 형성하는 단계 ; 상기 개구부를 중심으로 일정거리 내를 제외한 상기 제 2 도전층을 식각하는 단계 ; 상기 제 3 물질층을 제거하는 단계 ; 제 2 도전층과 동일한 패턴으로 상기 제 1 도전층을 식각하는 단계 ; 상기 제 2 물질층을 식각하는 단계 ; 제 2 도전층이 식각된 상기 결과물 전면에 제 1 도전층 및 제 1 도전층을 둘러싸도록 제 3 도전층을 형성하는 단계 ; 제 2 도전층의 상부가 노출되도록 상기 제 3 도전층을 마스크 적용없이 식각하는 단계 ; 및 상기 제 1 물질층을 식각하는 단계를 구비하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  8. 제 7 항에 있어서, 상기 개구부를 형성하는 단계 후, 상기 개구부의 내부에 절연막 스페이서를 형성하는 단계를 더 구비하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  9. 제 7 항에 있어서, 상기 제 2 도전층을 형성하는 단계 후, 상기 제 1 도전층 상부에 제 4 물질층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  10. 제 7 항에 있어서, 상기 제 2 도전층 식각시 제 3 물질층, 제 1 도전층을 차례로 건식식각한 다음, 잔존하는 상기 제 3 물질층을 습식식각하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  11. 제 7 항에 있어서, 상기 제 1 물질층을 산화물로 형성하고, 제 2 물질층 및 제 3 물질층을 질화물로 형성하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  12. 제 7 항에 있어서, 상기 제 2 물질층 및 제 3 물질층을 SOG로 형성하고, 식각용제로 HF, BOE 등의 불산을 사용하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  13. 그 표면에 필드산화막 및 게이트전극이 형성되어 있는 반도체 기판상에 절연층, 식각저지층, 제 1 물질층, 제 2 물질층, 및 제 3 물질층을 차례를 적층하는 단계 ; 상기 제 3 물질층, 제 2 물질층, 제 1 물질층, 식각저지층, 및 절연층을 부분적으로 식각하여 상기 기판을 노출시키는 개구부를 형성하는 단계 ; 상기 개구부가 형성된결과물 전면에 제1도전층을 형성하는 단계; 상기 개구부를 중심으로 일정거리 내를 제외한 상기 제1도전층을식각하는 단계; 상기 제3물질틍을 식각하는 단계; 상기 제1도전층과 동일한 패턴으로 상기 제2물질층을 식각하는 단계; 상기 제1물질틍을 식각하는 단계; 제1물질틍이 식각된 상기 결과물 전면에 제1도전층 및 제1물질층을둘러싸도록 제2도전층을 형성하는 단계 ; 제 1 도전층의 상부가 노출되도록 상기 제 2 도전층을 마스크 적용없이 식각하는 단계를 구비하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  14. 제 13 항에 있어서, 상기 제 1 물질층 및 제 3 물질층은 HTO, LTO, BPSG 등의 산화물군에서 선택된 어느 하나로 형성되는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  15. 제 13 항에 있어서, 상기 제 2 물질층은 상기 제 1 물질층 및 제 3 물질층보다 건식식각 선택비는 작고, 습식식각 선택비는 큰 물질로 형성하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  16. 제 15 항에 있어서, 상기 물질은 Si3N4혹은 SiON인 것을 특징으로 하는 핀구조 커패시터 제조방법.
  17. 제 13 항에 있어서, 상기 제 1 도전층 식각시 제 3 물질층, 제 1 물질층을 차례로 건식식각한 다음, 잔존하는 상기 제 3 물질층 및 제 1 물질층을 습식식각하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  18. 그 표면에 소오스, 드레인, 게이트전극을 구비하는 트랜지스터와 절연층으로 둘러싸인 매몰 비트라인(buried bit-line)이 형성되어 있는 반도체 기판 상에 식각저지층, 제 1 물질층, 제 2 물질층, 및 제 3 물질층을 차례로 적층하는 단계 ; 상기 제 3 물질층, 제 2 물질층, 제 1 물질층, 식각저지층, 및 절연층을 부분적으로 식각하여 상기 트랜지스터의 소오스영역을 노출시키는 개구부를 형성하는 단계 ; 상기 개구부 내부 측벽에 절연막 스페이서를 형성하는 단계 ; 상기 스페이서가 형성된 결과물 전면에 제 1 도전층을 형성하는 단계 ; 상기 개구부를 중심으로 일정거리 내를 제외한 상기 제 1 도전층을 식각하는 단계 ; 상기 제 3 물질층을 식각하는 단계 ; 상기 제 1 도전층과 동일한 패턴으로 상기 제 2 물질층을 식각하는 단계 ; 상기 제 1 물질층을 식각하는 단계 ; 제 1 물질층이 식각된 상기 결과물 전면에 제 1 도전층 및 제 1 물질층을 둘러싸도록 제 2 도전층이 형성하는 단계 ; 및 상기 제 1 도전층이 노출되도록 상기 제 2 도전층을 마스크 적용없이 식각하는 단계를 구비하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  19. 제 18 항에 있어서, 상기 스페이서는 비트라인을 둘러싸는 절연층보다 습식식각 선택비가 높은 물질로 형성하는 것을 특징으로 하는 핀구조 커패시터 제조방법.
  20. 제 19 항에 있어서, 상기 물질은 Si3N4혹은 SiON인 것을 특징으로 하는 핀구조 커패시터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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