KR950004549A - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 반도체기판상에 형성된 전계절연막에 의해 한정되는 영역내에 형성된 한쌍의 불순물영역과, 상기 한쌍의 불순물영역들 사이에 위치되며, 그 상부가 절연막에 의해 절연되는 게이트전극으로 구성된 트랜지스터와, 상기 불순물영역의 어느 한 영역에 접속되는 제 1 전극 및 상기 제 1 전극 상에 유전막을 개재하여 형성된 제 2 전극으로 구성된 커패시터를 구비하는 반도체장치에 있어서, 상기 커패시터의 제 1 전극은, 상기 절연막 및 게이트전극 상으로 확장되는 제 1 공간부에 의해 서로 격리되면서 상방으로 차례로 적층되어 형성된 제 1 도전층과 제 2 도전층으로 이루어지고, 상기 제 2 도전층은 상기 불순물영역의 어느 한 영역에 직접 접속되기 위해 상방으로 확장되며, 상기 제 1 도전층은 상기 제 2 도전층의 상방 확장부에 접속되면서, 상기 게이트전극의 측벽에서 스페이서 형태로 남아 상기 측벽을 감싸도록 형성된다.
따라서 고용량의 셀 커패시턴스를 용이하게 확보할 수 있고 신뢰성 있는 반도체장치를 달성할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명의 반도체장치의 평면도, 제6도는 상기 제5도의 PP' 방향으로 자른, 본 발명에 의해 제조된 반도체장치의 단면도, 제7도 내지 제12도는 본 발명의 일실시예에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들.
Claims (14)
- 반도체기판 상에 형성된 전계절연막에 의해 한정되는 영역내에 형성된 한쌍의 불순물영역과, 상기 한쌍의 불순물영역들 사이에 위치되며, 그 상부가 절연막에 의해 절연되는 게이트전극으로 구성된 트랜지스터와, 상기 불순물영역의 어느 한 영역에 접속되는 제1전극 및 상기 제1전극 상에 유전막을 개재하여 형성된 제2전극으로 구성된 커패시터를 구비하는 반도체장치에 있어서, 상기 커패시터의 제1전극은, 상기 절연막 및 게이트전극 상으로 확장되는 제1공간부에 의해 서로 격리되면서 상방으로 차례로 적층되어 형성된 제1도전층과 제2도전층으로 이루어지고, 상기 제2도전층은 상기 불순물영역의 어느 한 영역에 직접 접속되기 위해 상방으로 확장되며, 상기 제1도전층은 상기 제2도전층의 상방 확장부에 접속되면서, 상기 게이트전극의 측벽에서 스페이서 형태로 남아 상기 측벽을 감싸도록 형성된 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 제1도전층은 상기 전계절연막 상의 게이트전극 측벽에만 스페이서 형태로 남아있는것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 제1도전층은 상기 활성영역 상의 게이트전극 측벽에만 스페이서 형태로 남아있는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 커패시터의 제1전극은 상기 절연막 및 게이트전극 상으로 확장된 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 제1도전층의 두께가 상기 제2도전층의 두께보다 두껍게 형성된 것을 특징으로 하는반도체장치.
- 반도체기판 상에 형성된 전계절연막에 의해 한정되는 영역내에 한쌍의 불순물영역 및 상기 한쌍의 불순물영역들간에 위치하는 게이트전극을 형성하는 공정 ; 결과물 상에 제1절연막, 제1도전층 및 제2절연막을 순차적으로 형성하는 공정 ; 상기 불순물영역의 어느 한 영역을 노출시키기 위한 매몰 콘택을 형성하는 공정 ; 결과물 상에 제2도전층을 형성하는 공정 ; 상기 제2도전층 상에 포토레지스트를 도포하고, 이를 커패시터의 제1전극패턴으로 패터닝하여 포토레지스트패턴을 형성하는 공정 ; 상기 포토레지스트패턴을 마스크로 하여 상기 제2도전층을 식각하는 공정 ; 상기 제2절연막을 습식식각에 의해 제거하는 공정 ; 결과물 전면에 이방성식각을 행하여 상기 포토레지스트패턴 및 제2도전층의 측벽에 식각부산물을 형성하는 공정 ; 상기 식각부산물을 마스크로 하여 상기 제1도전층을 식각하여 상기 제1도전층이 상기 게이트전극의 측벽에 스페이서 형태로 남아있게 함으로써, 상기 제1 및 제2도전층으로 이루어진 커패시터의 제1전극을 형성하는공정 ; 및 상기 커패시터의 제1전극 전면에 유전체막 및 커패시터의 제2전극을 순차적으로 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제6항에 있어서, 상기 커패시터의 제1전극패턴으로 패터닝되는 포토레지스트패턴은, 상기 매몰 콘택을 기준으로 가장 바깥쪽인 상기 게이트전극의 측벽 가장자리(edgd)와 동일하거나 약간 안쪽으로 형성되도록 하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제7항에 있어서, 상기 포토레지스트패턴은 상기 전계절연막 상의 게이트전극 측벽 가장자리와는 동일하고,상기 활성영역 상의 게이트전극 측벽 가장자리보다는 안쪽으로 형성되도록 하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제7항에 있어서, 상기 포토레지스트패턴은 상기 활성영역 상의 게이트전극 측벽 가장자리와는 동일하고,상기 전계절연막 상의 게이트전극 측벽 가장자리보다는 안쪽으로 형성되도록 하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제6항에 있어서, 상기 제1도전층의 두께는 상기 제2도전층의 두께보다 두껍게 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제6항에 있어서, 상기 제1절연막은, 상기 제1도전층이 게이트전극의 측벽에서 스페이서 형태로 잘 형성될수 있을 정도의 두께로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
- 제6항에 있어서, 상기 식각부산물을 형성하는 이방성식각은 CF4, CHF3 및 Ar가스를 이용한 플라즈마방식에의해 진행되는 것을 특징으로 하는 반도체장치의 제조방법.
- 제6항에 있어서, 상기 커패시터의 제2전극을 형성하는 공정후, 결과물 전면에 평탄화층을 형성하는 공정; 상기 트랜지스터의 드레인영역 상에 적층되어 있는 층들의 소정부분을 제거하여 큰택을 형성하는 공정 ; 및 결과물 전면에 도전물질을 침적하고 이를 패터닝하여 비트라인전극을 형성하는 공정이 더 포함되는 것을 특징으로 하는 반도체장치의 제조방법.
- 제13항에 있어서, 상기 콘택을 형성하는 공정후, 결과물 상에 절연물질을 도포하고 이를 이방성식각하여 상기 콘택의 내측벽에 상기 절연물질로 이루어진 스페이서를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930014467A KR960015526B1 (ko) | 1993-07-28 | 1993-07-28 | 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930014467A KR960015526B1 (ko) | 1993-07-28 | 1993-07-28 | 반도체장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950004549A true KR950004549A (ko) | 1995-02-18 |
| KR960015526B1 KR960015526B1 (ko) | 1996-11-15 |
Family
ID=19360261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930014467A KR960015526B1 (ko) | 1993-07-28 | 1993-07-28 | 반도체장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960015526B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100712820B1 (ko) * | 2005-12-28 | 2007-04-30 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
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1993
- 1993-07-28 KR KR1019930014467A patent/KR960015526B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960015526B1 (ko) | 1996-11-15 |
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