JP2708729B2 - 半導体素子のコンタクトホール形成方法 - Google Patents
半導体素子のコンタクトホール形成方法Info
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Description
【０００１】
【発明の属する技術分野】本発明は半導体素子のコンタ
クトホール形成方法に関し、特に高集積半導体素子を容
易に製造することができるよう環状のパッドをコンタク
ト領域に形成し、これをエッチング障壁膜として用いて
微細なコンタクトホールを形成する方法に関する。
クトホール形成方法に関し、特に高集積半導体素子を容
易に製造することができるよう環状のパッドをコンタク
ト領域に形成し、これをエッチング障壁膜として用いて
微細なコンタクトホールを形成する方法に関する。
【０００２】
【従来の技術】一般に、半導体素子はその集積度が増加
するに従い単位セルを構成する面積が減少するため電導
体と電導体との間の間隔が狭くなり、下部電導体と上部
電導体を接続するコンタクトの大きさも小さくなる傾向
がある。
するに従い単位セルを構成する面積が減少するため電導
体と電導体との間の間隔が狭くなり、下部電導体と上部
電導体を接続するコンタクトの大きさも小さくなる傾向
がある。
【０００３】
【発明が解決しようとする課題】そのため、上部電導体
が間隔の狭い中間電導体と絶縁を保持しながら下部電導
体、例えばシリコン基板とコンタクトすることができる
技術が必要となった。
が間隔の狭い中間電導体と絶縁を保持しながら下部電導
体、例えばシリコン基板とコンタクトすることができる
技術が必要となった。
【０００４】本発明の目的は、上部電導体が間隔の狭い
中間電導体と絶縁を保持しながら下部電導体とコンタク
トすることができるよう半導体素子のコンタクトホール
を形成する方法を提供することにある。
中間電導体と絶縁を保持しながら下部電導体とコンタク
トすることができるよう半導体素子のコンタクトホール
を形成する方法を提供することにある。
【０００５】
【問題を解決するための手段】前記した目的を達成する
ための本発明の第１特徴は、半導体基板上部に基板とは
絶縁される電導体を一定間隔離隔させ多数個形成する段
階と、全体構造の上部に第１絶縁膜を積層して平坦化さ
せた後、その上部に第２絶縁膜と第３絶縁膜を積層する
段階と、コンタクトホールを形成する領域の第３絶縁膜
の上部に第１コンタクトマスクを形成する段階と、第１
コンタクトマスクにより保護されない第３絶縁膜と、第
２絶縁膜の部分を異方性エッチングしてパターンを形成
した後、第２絶縁膜のみ選択的に等方性エッチングして
幅の狭い第２絶縁パターンを形成する段階と、第１コン
タクトマスクを除去した後、第３、第２絶縁膜パターン
の側壁に環状のパッドを形成する段階と、全体構造の上
部に第４絶縁膜を形成し、コンタクトホールを形成する
領域以外の第４絶縁膜の上部に第２コンタクトマスクを
形成する段階と、第２コンタクトマスクにより保護され
ない第４絶縁膜の部分をエッチングした後、第３絶縁膜
パターンと第２絶縁膜パターンを除去し、環状のパッド
をエッチング障壁膜として用いて第２絶縁膜パターンの
下部にある第１絶縁膜を異方性エッチングし、微細な大
きさのコンタクトホールを形成する段階とを含むことを
特徴とする半導体素子のコンタクトホール形成方法にあ
る。
ための本発明の第１特徴は、半導体基板上部に基板とは
絶縁される電導体を一定間隔離隔させ多数個形成する段
階と、全体構造の上部に第１絶縁膜を積層して平坦化さ
せた後、その上部に第２絶縁膜と第３絶縁膜を積層する
段階と、コンタクトホールを形成する領域の第３絶縁膜
の上部に第１コンタクトマスクを形成する段階と、第１
コンタクトマスクにより保護されない第３絶縁膜と、第
２絶縁膜の部分を異方性エッチングしてパターンを形成
した後、第２絶縁膜のみ選択的に等方性エッチングして
幅の狭い第２絶縁パターンを形成する段階と、第１コン
タクトマスクを除去した後、第３、第２絶縁膜パターン
の側壁に環状のパッドを形成する段階と、全体構造の上
部に第４絶縁膜を形成し、コンタクトホールを形成する
領域以外の第４絶縁膜の上部に第２コンタクトマスクを
形成する段階と、第２コンタクトマスクにより保護され
ない第４絶縁膜の部分をエッチングした後、第３絶縁膜
パターンと第２絶縁膜パターンを除去し、環状のパッド
をエッチング障壁膜として用いて第２絶縁膜パターンの
下部にある第１絶縁膜を異方性エッチングし、微細な大
きさのコンタクトホールを形成する段階とを含むことを
特徴とする半導体素子のコンタクトホール形成方法にあ
る。
【０００６】本発明の第２特徴は、半導体基板上部に基
板とは絶縁される電導体を一定間隔離隔させ多数個形成
する段階と、全体構造の上部に第１絶縁膜を積層し平坦
化させた後、その上部に第１エッチング障壁膜、第２絶
縁膜及び第３絶縁膜を積層する段階と、コンタクトホー
ルを形成する領域の第３絶縁膜の上部に第１コンタクト
マスクを形成する段階と、第１コンタクトマスクにより
保護されない第３絶縁膜と、第２絶縁膜の部分を異方性
エッチングしてパターン形成した後、第２絶縁膜のみ選
択的に等方性エッチングして幅の狭い第２絶縁膜パター
ンを形成する段階と、第１コンタクトマスクを除去した
後、全体構造の上部に第２エッチング障壁膜を蒸着した
後、第２エッチング障壁膜を異方性エッチングして前記
第３、第２絶縁膜パターン側壁に第２エッチング障壁ス
ペーサーを形成する段階と、第３絶縁膜パターンと第２
絶縁膜パターンを除去した後、第２エッチング障壁スペ
ーサーと第１エッチング障壁膜を異方性エッチングして
環状のエッチング障壁パッドを形成する段階と、全体構
造の上部に第４絶縁膜を形成し、コンタクトホールを形
成する領域以外の第４絶縁膜の上部に第２コンタクトマ
スクを形成する段階と、第２コンタクトマスクにより保
護されない第４絶縁膜をエッチングし、エッチング障壁
パッドをエッチング障壁膜として用い第４絶縁膜下部に
ある第１絶縁膜を異方性エッチングして、微細な大きさ
のコンタクトホールを形成する段階を含むことを特徴と
する半導体素子のコンタクトホール形成方法にある。
板とは絶縁される電導体を一定間隔離隔させ多数個形成
する段階と、全体構造の上部に第１絶縁膜を積層し平坦
化させた後、その上部に第１エッチング障壁膜、第２絶
縁膜及び第３絶縁膜を積層する段階と、コンタクトホー
ルを形成する領域の第３絶縁膜の上部に第１コンタクト
マスクを形成する段階と、第１コンタクトマスクにより
保護されない第３絶縁膜と、第２絶縁膜の部分を異方性
エッチングしてパターン形成した後、第２絶縁膜のみ選
択的に等方性エッチングして幅の狭い第２絶縁膜パター
ンを形成する段階と、第１コンタクトマスクを除去した
後、全体構造の上部に第２エッチング障壁膜を蒸着した
後、第２エッチング障壁膜を異方性エッチングして前記
第３、第２絶縁膜パターン側壁に第２エッチング障壁ス
ペーサーを形成する段階と、第３絶縁膜パターンと第２
絶縁膜パターンを除去した後、第２エッチング障壁スペ
ーサーと第１エッチング障壁膜を異方性エッチングして
環状のエッチング障壁パッドを形成する段階と、全体構
造の上部に第４絶縁膜を形成し、コンタクトホールを形
成する領域以外の第４絶縁膜の上部に第２コンタクトマ
スクを形成する段階と、第２コンタクトマスクにより保
護されない第４絶縁膜をエッチングし、エッチング障壁
パッドをエッチング障壁膜として用い第４絶縁膜下部に
ある第１絶縁膜を異方性エッチングして、微細な大きさ
のコンタクトホールを形成する段階を含むことを特徴と
する半導体素子のコンタクトホール形成方法にある。
【０００７】本発明の第３特徴は、半導体基板上部に基
板とは絶縁される電導体を一定間隔離隔させ多数個形成
する段階と、全体構造の上部に第１絶縁膜を積層し平坦
化させた後、その上部に第２絶縁膜と第３絶縁膜を積層
する段階と、コンタクトホールを形成しない領域の第３
絶縁膜の上部に第１コンタクトマスクを形成する段階
と、第１コンタクトマスクにより保護されない第３絶縁
膜と第２絶縁膜をエッチングして溝を形成した後、第２
絶縁膜のみ選択的に等方性エッチングして、溝が一層広
まるよう形成する段階と、第１コンタクトマスクを除去
した後、溝側壁に環状のパッドを形成する段階と、全体
構造の上部に第４絶縁膜を形成した後、コンタクトホー
ルを形成しない領域の第４絶縁膜の上部に第２コンタク
トマスクを形成する段階と、第２コンタクトマスクによ
り保護されない第４絶縁膜をエッチングした後、環状の
パッドをエッチング障壁膜として用いて第４絶縁膜の下
部にある第１絶縁膜を異方性エッチングし、微細な大き
さのコンタクトホールを形成する段階を含むことを特徴
とする半導体素子のコンタクトホール形成方法にある。
板とは絶縁される電導体を一定間隔離隔させ多数個形成
する段階と、全体構造の上部に第１絶縁膜を積層し平坦
化させた後、その上部に第２絶縁膜と第３絶縁膜を積層
する段階と、コンタクトホールを形成しない領域の第３
絶縁膜の上部に第１コンタクトマスクを形成する段階
と、第１コンタクトマスクにより保護されない第３絶縁
膜と第２絶縁膜をエッチングして溝を形成した後、第２
絶縁膜のみ選択的に等方性エッチングして、溝が一層広
まるよう形成する段階と、第１コンタクトマスクを除去
した後、溝側壁に環状のパッドを形成する段階と、全体
構造の上部に第４絶縁膜を形成した後、コンタクトホー
ルを形成しない領域の第４絶縁膜の上部に第２コンタク
トマスクを形成する段階と、第２コンタクトマスクによ
り保護されない第４絶縁膜をエッチングした後、環状の
パッドをエッチング障壁膜として用いて第４絶縁膜の下
部にある第１絶縁膜を異方性エッチングし、微細な大き
さのコンタクトホールを形成する段階を含むことを特徴
とする半導体素子のコンタクトホール形成方法にある。
【０００８】
【発明の実施の形態】以下、添付された図面を参照し本
発明の実施の形態を詳しく説明する。
発明の実施の形態を詳しく説明する。
【０００９】図１乃至図５は、本発明の第１実施形態に
よる半導体素子のコンタクトホール形成方法の製造工程
を示した図である。この実施形態はＤＲＡＭセルのビッ
トラインと貯蔵電極とを半導体基板にコンタクトするも
のである。
よる半導体素子のコンタクトホール形成方法の製造工程
を示した図である。この実施形態はＤＲＡＭセルのビッ
トラインと貯蔵電極とを半導体基板にコンタクトするも
のである。
【００１０】図１を参照すると、まず、半導体基板
（１）上部にゲート酸化膜等（２Ａ）とゲート電極とし
て用いるワードライン（２）とを多結晶シリコン膜を用
いて一定間隔離隔させ多数個形成する。また、ワードラ
イン（２）とワードライン（２）の間の半導体基板
（１）には基板とは異なる不純物を注入してソース又は
ドレイン領域（１３）を形成する。また、全体構造上部
に第１絶縁膜（３）を積層して平坦化させた後、その上
部に第２絶縁膜（４）と第３絶縁膜（５）を順次積層す
る。この際、第１、第２、第３絶縁膜（３、４、５）は
相互にエッチング選択比が大きい物質を用いる。また、
コンタクトホールを形成する領域の第３絶縁膜（５）の
上部には第１コンタクトマスク（６）を形成する。ここ
で、ワードライン（２）とワードライン（２）の間の間
隔を“Ａ”、第１コンタクトマスク（６）の幅を“Ｂ”
とする。“Ａ”と“Ｂ”はリソグラフィー技術による最
少パターンサイズで形成することができる。
（１）上部にゲート酸化膜等（２Ａ）とゲート電極とし
て用いるワードライン（２）とを多結晶シリコン膜を用
いて一定間隔離隔させ多数個形成する。また、ワードラ
イン（２）とワードライン（２）の間の半導体基板
（１）には基板とは異なる不純物を注入してソース又は
ドレイン領域（１３）を形成する。また、全体構造上部
に第１絶縁膜（３）を積層して平坦化させた後、その上
部に第２絶縁膜（４）と第３絶縁膜（５）を順次積層す
る。この際、第１、第２、第３絶縁膜（３、４、５）は
相互にエッチング選択比が大きい物質を用いる。また、
コンタクトホールを形成する領域の第３絶縁膜（５）の
上部には第１コンタクトマスク（６）を形成する。ここ
で、ワードライン（２）とワードライン（２）の間の間
隔を“Ａ”、第１コンタクトマスク（６）の幅を“Ｂ”
とする。“Ａ”と“Ｂ”はリソグラフィー技術による最
少パターンサイズで形成することができる。
【００１１】図２は、第１コンタクトマスク（６）によ
り保護されない第３絶縁膜（５）と第２絶縁膜（４）の
部分を、異方性エッチングして第３絶縁膜パターン
（５′）と第２絶縁膜パターン（４′）を形成した後、
前記第１、第２、第３絶縁膜の間のエッチング比の差を
用い、第２絶縁膜パターン（４′）のみを選択的に等方
性エッチングした断面図である。この際、第２絶縁膜
（４）は長さ“Ｍ”だけ側方向にエッチングされ、残る
第２絶縁膜パターン（４′）の幅はＢ−２Ｍとなる。
り保護されない第３絶縁膜（５）と第２絶縁膜（４）の
部分を、異方性エッチングして第３絶縁膜パターン
（５′）と第２絶縁膜パターン（４′）を形成した後、
前記第１、第２、第３絶縁膜の間のエッチング比の差を
用い、第２絶縁膜パターン（４′）のみを選択的に等方
性エッチングした断面図である。この際、第２絶縁膜
（４）は長さ“Ｍ”だけ側方向にエッチングされ、残る
第２絶縁膜パターン（４′）の幅はＢ−２Ｍとなる。
【００１２】図３は、図２の第１コンタクトマスク
（６）を除去した後、全体構造の上部に多結晶シリコン
膜（７）を堆積した断面図である。ここで、多結晶シリ
コン膜（７）を窒化膜で形成しても良い。この際、多結
晶シリコン膜（７）は第２絶縁膜パターン（４′）の側
壁に形成された凹溝にも完全に満たされるように形成す
る。
（６）を除去した後、全体構造の上部に多結晶シリコン
膜（７）を堆積した断面図である。ここで、多結晶シリ
コン膜（７）を窒化膜で形成しても良い。この際、多結
晶シリコン膜（７）は第２絶縁膜パターン（４′）の側
壁に形成された凹溝にも完全に満たされるように形成す
る。
【００１３】図４は、前記多結晶シリコン膜（７）を異
方性エッチングして最終的に縁が突出した環状の多結晶
シリコンパッド（７′）を形成し、全体構造の上部に第
４絶縁膜（８）を形成した断面図である。ここで、前記
多結晶シリコンパッド（７′）の突出部の幅は“Ｎ”で
ある。
方性エッチングして最終的に縁が突出した環状の多結晶
シリコンパッド（７′）を形成し、全体構造の上部に第
４絶縁膜（８）を形成した断面図である。ここで、前記
多結晶シリコンパッド（７′）の突出部の幅は“Ｎ”で
ある。
【００１４】図５は、コンタクトホールを形成する領域
以外の第４絶縁膜（８）の上部に第２コンタクトマスク
（９）を形成した後、前記コンタクトマスク（９）によ
り保護されない第４絶縁膜（８）と第３絶縁膜パターン
（５′）をエッチングし、前記環状の多結晶シリコンパ
ッド（７′）をエッチング障壁膜に用い、第２絶縁膜パ
ターン（４′）とその下部にある第１絶縁膜（３）を異
方性エッチングして半導体基板（１）が露出するようコ
ンタクトホール（２０）を形成した断面図である。ここ
で、環状の多結晶シリコンパッド（７′）の外径（Ｑ）
は第１コンタクトマスクの大きさ“Ｂ”より“２Ｎ”ほ
ど大きくなったＢ＋２Ｎとなり、コンタクトホール（２
０）の内径（Ｐ）はＢ−２Ｍになる。
以外の第４絶縁膜（８）の上部に第２コンタクトマスク
（９）を形成した後、前記コンタクトマスク（９）によ
り保護されない第４絶縁膜（８）と第３絶縁膜パターン
（５′）をエッチングし、前記環状の多結晶シリコンパ
ッド（７′）をエッチング障壁膜に用い、第２絶縁膜パ
ターン（４′）とその下部にある第１絶縁膜（３）を異
方性エッチングして半導体基板（１）が露出するようコ
ンタクトホール（２０）を形成した断面図である。ここ
で、環状の多結晶シリコンパッド（７′）の外径（Ｑ）
は第１コンタクトマスクの大きさ“Ｂ”より“２Ｎ”ほ
ど大きくなったＢ＋２Ｎとなり、コンタクトホール（２
０）の内径（Ｐ）はＢ−２Ｍになる。
【００１５】その結果、ワードライン（２）とコンタク
トホール（２０）の間にはＲ（Ｒ＝（Ａ−Ｂ＋２Ｍ）／
２）ほどの工程マージンが生じ、第２コンタクトマスク
（９）を形成する時にも多結晶シリコンパッド（７′）
の突出部の幅（Ｎ）ほどアラインメントマージンを得る
ことができる。
トホール（２０）の間にはＲ（Ｒ＝（Ａ−Ｂ＋２Ｍ）／
２）ほどの工程マージンが生じ、第２コンタクトマスク
（９）を形成する時にも多結晶シリコンパッド（７′）
の突出部の幅（Ｎ）ほどアラインメントマージンを得る
ことができる。
【００１６】前記工程の後、第２コンタクトマスク
（９）を除去した上、上部電導体を蒸着し前記コンタク
トホール（２０）を介して露出したドレイン、又はソー
ス領域（１３）に前記上部電導体をコンタクトさせる。
（９）を除去した上、上部電導体を蒸着し前記コンタク
トホール（２０）を介して露出したドレイン、又はソー
ス領域（１３）に前記上部電導体をコンタクトさせる。
【００１７】図６乃至図１０は、本発明の第２実施形態
による環状の多結晶シリコンパッドを用いたコンタクト
ホール形成方法の製造工程を示した断面図である。
による環状の多結晶シリコンパッドを用いたコンタクト
ホール形成方法の製造工程を示した断面図である。
【００１８】図６を参照すると、まず、半導体基板
（１）の上部にゲート酸化膜（２Ａ）とゲート電極とし
て用いられるワードライン（２）とを多結晶シリコン膜
を用いて一定間隔離隔させて多数個形成する。またワー
ドライン（２）とワードライン（２）の間の半導体基板
（１）には基板とは異なる不純物を注入してソース、又
はドレイン領域（１３）を形成する。さらに、全体構造
の上部に第１絶縁膜（３）を積層して平坦化させた後、
エッチング障壁膜に用いられる第１多結晶シリコン膜
（１１）を蒸着し、その上部に第２絶縁膜（４）と第３
絶縁膜（５）を積層する。この際、第１、第２、第３絶
縁膜（３、４、５）は相互にエッチング選択比が大きい
物質を用いる。また、コンタクトホールを形成する領域
の第３絶縁膜（５）の部分に第１コンタクトマスク
（６）を形成し、第１コンタクト マスク（６）により
保護されない第３絶縁膜（５）と第２絶縁膜（４）をエ
ッチングする。尚、エッチング比の差を利用し第２絶縁
膜（４）のみ選択的に等方性エッチングして“Ｍ”の大
きさほど、側方向にエッチングされた第２絶縁膜パター
ン（４′）を形成する。ここでワードライン（２）とワ
ードライン（２）との間の間隔を“Ａ”、第１コンタク
トマスク（６）の幅を“Ｂ”とする。第２絶縁膜パター
ン（４′）の幅はＢ−２Ｍになる。前記第１多結晶シリ
コン膜（１１）は窒化膜で形成しても良い。
（１）の上部にゲート酸化膜（２Ａ）とゲート電極とし
て用いられるワードライン（２）とを多結晶シリコン膜
を用いて一定間隔離隔させて多数個形成する。またワー
ドライン（２）とワードライン（２）の間の半導体基板
（１）には基板とは異なる不純物を注入してソース、又
はドレイン領域（１３）を形成する。さらに、全体構造
の上部に第１絶縁膜（３）を積層して平坦化させた後、
エッチング障壁膜に用いられる第１多結晶シリコン膜
（１１）を蒸着し、その上部に第２絶縁膜（４）と第３
絶縁膜（５）を積層する。この際、第１、第２、第３絶
縁膜（３、４、５）は相互にエッチング選択比が大きい
物質を用いる。また、コンタクトホールを形成する領域
の第３絶縁膜（５）の部分に第１コンタクトマスク
（６）を形成し、第１コンタクト マスク（６）により
保護されない第３絶縁膜（５）と第２絶縁膜（４）をエ
ッチングする。尚、エッチング比の差を利用し第２絶縁
膜（４）のみ選択的に等方性エッチングして“Ｍ”の大
きさほど、側方向にエッチングされた第２絶縁膜パター
ン（４′）を形成する。ここでワードライン（２）とワ
ードライン（２）との間の間隔を“Ａ”、第１コンタク
トマスク（６）の幅を“Ｂ”とする。第２絶縁膜パター
ン（４′）の幅はＢ−２Ｍになる。前記第１多結晶シリ
コン膜（１１）は窒化膜で形成しても良い。
【００１９】図７は、第１コンタクトマスク（６）を除
去した後、第１多結晶シリコン膜（１１）、第２絶縁膜
パターン（４′）及び第３絶縁膜パターン（５′）上部
にエッチング障壁膜に用いられる第２多結晶シリコン膜
（１２）を蒸着した断面図である。ここで、第２多結晶
シリコン膜（１２）は窒化膜で形成しても良い。
去した後、第１多結晶シリコン膜（１１）、第２絶縁膜
パターン（４′）及び第３絶縁膜パターン（５′）上部
にエッチング障壁膜に用いられる第２多結晶シリコン膜
（１２）を蒸着した断面図である。ここで、第２多結晶
シリコン膜（１２）は窒化膜で形成しても良い。
【００２０】図８は、前記第２多結晶シリコン膜（１
２）を異方性エッチングして第２多結晶シリコンスペー
サー（１２′）を形成し、第１多結晶シリコン膜（１
１）をエッチング障壁膜に用いて第２絶縁膜パターン
（４′）と第３絶縁膜パターン（５′）をエッチングし
た後の断面図である。この際、形成される第２多結晶シ
リコンスペーサー（１２′）の幅は“Ｎ”になる。
２）を異方性エッチングして第２多結晶シリコンスペー
サー（１２′）を形成し、第１多結晶シリコン膜（１
１）をエッチング障壁膜に用いて第２絶縁膜パターン
（４′）と第３絶縁膜パターン（５′）をエッチングし
た後の断面図である。この際、形成される第２多結晶シ
リコンスペーサー（１２′）の幅は“Ｎ”になる。
【００２１】図９は、前記第２多結晶シリコンスペーサ
ー（１２′）と第１多結晶シリコン膜（１１）を異方性
エッチングするが、第１多結晶シリコン膜（１１）の厚
さほどエッチングして突出部を有する環状の多結晶シリ
コンパッド（１２″、１１′）を形成した後、全体構造
の上部に第４絶縁膜（８）を形成した断面図である。
ー（１２′）と第１多結晶シリコン膜（１１）を異方性
エッチングするが、第１多結晶シリコン膜（１１）の厚
さほどエッチングして突出部を有する環状の多結晶シリ
コンパッド（１２″、１１′）を形成した後、全体構造
の上部に第４絶縁膜（８）を形成した断面図である。
【００２２】図１０は、コンタクトホールを形成する領
域以外の前記第４絶縁膜（８）の上部に第２コンタクト
マスク（９）を形成した後、前記第２コンタクトホール
により保護されない第４絶縁膜（８）をエッチングし、
環状の多結晶シリコンパッド（１１′、１２″）をエッ
チング障壁膜に用いその下部の第１絶縁膜（３）をエッ
チングして半導体基板（１）のソース、又はドレイン領
域（１３）が露出されるようにコンタクトホール（２
０）を形成した断面図である。最終的に形成されるコン
タクトホール（２０）の大きさ（Ｐ）はＢ−２Ｍであ
る。そのためワードライン（２）とコンタクトホール
（２０）の間にはＲ（Ｒ＝（Ａ−Ｂ＋２Ｍ）／２）ほど
の工程マージンが生じ、第２コンタクトマスク（９）を
形成する際、多結晶シリコンパッドの突出部の幅（Ｎ）
ほどアラインメントマージンを得ることができる。
域以外の前記第４絶縁膜（８）の上部に第２コンタクト
マスク（９）を形成した後、前記第２コンタクトホール
により保護されない第４絶縁膜（８）をエッチングし、
環状の多結晶シリコンパッド（１１′、１２″）をエッ
チング障壁膜に用いその下部の第１絶縁膜（３）をエッ
チングして半導体基板（１）のソース、又はドレイン領
域（１３）が露出されるようにコンタクトホール（２
０）を形成した断面図である。最終的に形成されるコン
タクトホール（２０）の大きさ（Ｐ）はＢ−２Ｍであ
る。そのためワードライン（２）とコンタクトホール
（２０）の間にはＲ（Ｒ＝（Ａ−Ｂ＋２Ｍ）／２）ほど
の工程マージンが生じ、第２コンタクトマスク（９）を
形成する際、多結晶シリコンパッドの突出部の幅（Ｎ）
ほどアラインメントマージンを得ることができる。
【００２３】図１１乃至図１３は、本発明の第３実施形
態による環状の多結晶シリコンパッドを用いた半導体素
子のコンタクトホール形成方法の製造工程を示す断面図
である。
態による環状の多結晶シリコンパッドを用いた半導体素
子のコンタクトホール形成方法の製造工程を示す断面図
である。
【００２４】図１１を参照すると、まず、半導体基板
（１）の上部にゲート酸化膜等（２Ａ）とゲート電極に
用いるワードライン（２）とを多結晶シリコン膜を用い
て一定間隔離隔させて多数個形成する。ワードライン
（２）とワードライン（２）の間の半導体基板（１）に
基板とは異なる不純物を注入して、ソース又はドレイン
領域（１３）を形成する。さらに、全体構造の上部に第
１絶縁膜（３）を積層して平坦化させた後、その上部に
第２絶縁膜（４）と第３絶縁膜（５）を積層する。この
際、第１、第２、第３絶縁膜（３、４、５）は相互にエ
ッチング選択比が大きい物質を用いる。また、コンタク
トホールを形成しない領域の前記第３絶縁膜（５）の上
部に第１コンタクト マスク（１６）を形成した後、前
記第１コンタクト マスク（１６）により保護されない
第３絶縁膜（５）と第２絶縁膜（４）を異方性エッチン
グして溝（１８）を形成し、第２絶縁膜（４）を選択的
に等方性エッチングして側方向にＭほどエッチングす
る。
（１）の上部にゲート酸化膜等（２Ａ）とゲート電極に
用いるワードライン（２）とを多結晶シリコン膜を用い
て一定間隔離隔させて多数個形成する。ワードライン
（２）とワードライン（２）の間の半導体基板（１）に
基板とは異なる不純物を注入して、ソース又はドレイン
領域（１３）を形成する。さらに、全体構造の上部に第
１絶縁膜（３）を積層して平坦化させた後、その上部に
第２絶縁膜（４）と第３絶縁膜（５）を積層する。この
際、第１、第２、第３絶縁膜（３、４、５）は相互にエ
ッチング選択比が大きい物質を用いる。また、コンタク
トホールを形成しない領域の前記第３絶縁膜（５）の上
部に第１コンタクト マスク（１６）を形成した後、前
記第１コンタクト マスク（１６）により保護されない
第３絶縁膜（５）と第２絶縁膜（４）を異方性エッチン
グして溝（１８）を形成し、第２絶縁膜（４）を選択的
に等方性エッチングして側方向にＭほどエッチングす
る。
【００２５】ここで、ワードライン（２）とワードライ
ン（２）の間の間隔を“Ａ”、第１コンタクト マスク
（１６）の溝（１８）の幅を“Ｂ”とする。“Ａ”と
“Ｂ”はリソグラフィー技術による最少パターンサイズ
に形成することができる。
ン（２）の間の間隔を“Ａ”、第１コンタクト マスク
（１６）の溝（１８）の幅を“Ｂ”とする。“Ａ”と
“Ｂ”はリソグラフィー技術による最少パターンサイズ
に形成することができる。
【００２６】図１２は、前記第１コンタクト マスク
（１６）を除去し、全体構造の上部に第１多結晶シリコ
ン膜（ここで、第１多結晶シリコン膜は窒化膜で形成し
ても良い。）を蒸着したあと、第１多結晶シリコン膜を
異方性エッチングして前記溝（１８）の側壁に環状の多
結晶シリコン パッド（１０）を形成した断面図であ
る。この際、形成される多結晶シリコン パッドの突出
部の幅はＮであり、多結晶シリコン パッドの大きさは
外径がＢ＋２Ｍ、内径がＢ−２Ｎとなる。
（１６）を除去し、全体構造の上部に第１多結晶シリコ
ン膜（ここで、第１多結晶シリコン膜は窒化膜で形成し
ても良い。）を蒸着したあと、第１多結晶シリコン膜を
異方性エッチングして前記溝（１８）の側壁に環状の多
結晶シリコン パッド（１０）を形成した断面図であ
る。この際、形成される多結晶シリコン パッドの突出
部の幅はＮであり、多結晶シリコン パッドの大きさは
外径がＢ＋２Ｍ、内径がＢ−２Ｎとなる。
【００２７】図１３は、図１２の全体構造の上部に第４
絶縁膜（８）を形成し、コンタクトホールを形成しない
領域の第４絶縁膜（８）の上部に第２コンタクト マス
ク（１７）を形成した後、前記第２コンタクト マスク
（１７）により保護されない第４絶縁膜（８）の部分を
エッチングし、前記環状の多結晶シリコン パッド（１
０）をエッチング障壁膜に用い下部の第１絶縁膜（３）
をエッチングすることによりソース、又はドレイン領域
（１３）が露出されるようコンタクトホール（２０）を
形成した断面図である。この際、最終的に形成されるコ
ンタクトホール（２０）の大きさ（Ｐ）はＢ−２Ｎとな
る。その結果、ワードライン（２）とコンタクトホール
（２０）の間にはＲ＝（Ａ−Ｂ＋２Ｍ）／２ほどの工程
マージンが生じ、第２コンタクト マスクを形成する時
にも図１１に示した側面エッチングの大きさＭほどのア
ラインメント マージンを得ることができる。
絶縁膜（８）を形成し、コンタクトホールを形成しない
領域の第４絶縁膜（８）の上部に第２コンタクト マス
ク（１７）を形成した後、前記第２コンタクト マスク
（１７）により保護されない第４絶縁膜（８）の部分を
エッチングし、前記環状の多結晶シリコン パッド（１
０）をエッチング障壁膜に用い下部の第１絶縁膜（３）
をエッチングすることによりソース、又はドレイン領域
（１３）が露出されるようコンタクトホール（２０）を
形成した断面図である。この際、最終的に形成されるコ
ンタクトホール（２０）の大きさ（Ｐ）はＢ−２Ｎとな
る。その結果、ワードライン（２）とコンタクトホール
（２０）の間にはＲ＝（Ａ−Ｂ＋２Ｍ）／２ほどの工程
マージンが生じ、第２コンタクト マスクを形成する時
にも図１１に示した側面エッチングの大きさＭほどのア
ラインメント マージンを得ることができる。
【００２８】
【発明の効果】前記のような本発明の構成によると、隣
接する電導体との絶縁を維持しながら工程マージンを拡
大することができる微細なコンタクトホールを形成する
ことができるようになる。
接する電導体との絶縁を維持しながら工程マージンを拡
大することができる微細なコンタクトホールを形成する
ことができるようになる。
【図１】本発明の第１実施形態による半導体素子のコン
タクトホール形成段階を示した断面図。
タクトホール形成段階を示した断面図。
【図２】本発明の第１実施形態による半導体素子のコン
タクトホール形成段階を示した断面図。
タクトホール形成段階を示した断面図。
【図３】本発明の第１実施形態による半導体素子のコン
タクトホール形成段階を示した断面図。
タクトホール形成段階を示した断面図。
【図４】本発明の第１実施形態による半導体素子のコン
タクトホール形成段階を示した断面図。
タクトホール形成段階を示した断面図。
【図５】本発明の第１実施形態による半導体素子のコン
タクトホール形成段階を示した断面図。
タクトホール形成段階を示した断面図。
【図６】本発明の第２実施形態による半導体素子のコン
タクトホール形成段階を示した断面図。
タクトホール形成段階を示した断面図。
【図７】本発明の第２実施形態による半導体素子のコン
タクトホール形成段階を示した断面図。
タクトホール形成段階を示した断面図。
【図８】本発明の第２実施形態による半導体素子のコン
タクトホール形成段階を示した断面図。
タクトホール形成段階を示した断面図。
【図９】本発明の第２実施形態による半導体素子のコン
タクトホール形成段階を示した断面図。
タクトホール形成段階を示した断面図。
【図１０】本発明の第２実施形態による半導体素子のコ
ンタクトホール形成段階を示した断面図。
ンタクトホール形成段階を示した断面図。
【図１１】本発明の第３実施形態による半導体素子のコ
ンタクトホール形成段階を示した断面図。
ンタクトホール形成段階を示した断面図。
【図１２】本発明の第３実施形態による半導体素子のコ
ンタクトホール形成段階を示した断面図。
ンタクトホール形成段階を示した断面図。
【図１３】本発明の第３実施形態による半導体素子のコ
ンタクトホール形成段階を示した断面図。
ンタクトホール形成段階を示した断面図。
１…半導体基板、２…ワードライン、３…第１絶縁膜、
４…第２絶縁膜、５…第３絶縁膜、６，１６…第１コン
タクト マスク、７…多結晶シリコン膜、８…第４絶縁
膜、９，１７…第２コンタクト マスク、１０…パッ
ド、１１…第１多結晶シリコン膜、１２…第２多結晶シ
リコン膜、１３…ソース又はドレイン領域、２０…コン
タクトホール。
４…第２絶縁膜、５…第３絶縁膜、６，１６…第１コン
タクト マスク、７…多結晶シリコン膜、８…第４絶縁
膜、９，１７…第２コンタクト マスク、１０…パッ
ド、１１…第１多結晶シリコン膜、１２…第２多結晶シ
リコン膜、１３…ソース又はドレイン領域、２０…コン
タクトホール。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−227422（ＪＰ，Ａ) 特開 平３−178129（ＪＰ，Ａ)
Claims (16)
- 【請求項１】 半導体基板上部に基板とは絶縁される電
導体を一定間隔離隔させ多数個形成する段階と、 前記全体構造の上部に第１絶縁膜を積層して平坦化させ
た後、その上部に第２絶縁膜と第３絶縁膜を積層する段
階と、 コンタクトホールを形成する領域の前記第３絶縁膜の上
部に第１コンタクトマスクを形成する段階と、 前記第１コンタクトマスクにより保護されない第３絶縁
膜と、第２絶縁膜の部分を異方性エッチングしてパター
ンを形成した後、第２絶縁膜のみ選択的に等方性エッチ
ングして幅の狭い第２絶縁パターンを形成する段階と、 前記第１コンタクトマスクを除去した後、前記第３、第
２絶縁膜パターンの側壁に環状のパッドを形成する段階
と、 全体構造の上部に第４絶縁膜を形成し、前記コンタクト
ホールを形成する領域以外の第４絶縁膜の上部に第２コ
ンタクトマスクを形成する段階と、 前記第２コンタクトマスクにより保護されない第４絶縁
膜の部分をエッチングした後、第３絶縁膜パターンと第
２絶縁膜パターンを除去し、前記環状のパッドをエッチ
ング障壁膜として用いて第２絶縁膜パターンの下部にあ
る第１絶縁膜を異方性エッチングし、微細な大きさのコ
ンタクトホールを形成する段階とを含むことを特徴とす
る半導体素子のコンタクトホール形成方法。 - 【請求項２】 前記半導体基板上部に形成される電導体
は、ワードラインに用いるものであることを特徴とする
請求項１記載の半導体素子のコンタクトホール形成方
法。 - 【請求項３】 前記環状のパッド形成段階は、前記第２
絶縁膜パターンを形成した後その全体構造の上部にエッ
チング障壁膜を形成し、そのエッチング障壁膜を異方性
エッチングして形成する段階を含むことを特徴とする請
求項１記載の半導体素子のコンタクトホール形成方法。 - 【請求項４】 前記エッチング障壁膜は、多結晶シリコ
ン膜又は窒化膜で形成することを特徴とする請求項３記
載の半導体素子のコンタクトホール形成方法。 - 【請求項５】 前記電導体が形成されない露出した半導
体基板上には、ドレイン又はソース領域が形成されるこ
とを特徴とする請求項１記載の半導体素子のコンタクト
ホール形成方法。 - 【請求項６】 前記第１、第２、第３絶縁膜は、相互に
高いエッチング選択比を有する事を特徴とする請求項１
記載の半導体素子のコンタクトホール形成方法。 - 【請求項７】 半導体基板上部に基板とは絶縁される電
導体を一定間隔離隔させ多数個形成する段階と、 前記全体構造の上部に第１絶縁膜を積層し平坦化させた
後、その上部に第１エッチング障壁膜、第２絶縁膜及び
第３絶縁膜を積層する段階と、 コンタクトホールを形成する領域の前記第３絶縁膜の上
部に第１コンタクトマスクを形成する段階と、 前記第１コンタクトマスクにより保護されない前記第３
絶縁膜と、第２絶縁膜の部分を異方性エッチングしてパ
ターン形成した後、第２絶縁膜のみ選択的に等方性エッ
チングして幅の狭い第２絶縁膜パターンを形成する段階
と、 前記第１コンタクトマスクを除去した後、全体構造の上
部に第２エッチング障壁膜を蒸着した後、第２エッチン
グ障壁膜を異方性エッチングして前記第３、第２絶縁膜
パターン側壁に第２エッチング障壁スペーサーを形成す
る段階と、 第３絶縁膜パターンと第２絶縁膜パターンを除去した
後、第２エッチング障壁スペーサーと第１エッチング障
壁膜を異方性エッチングして環状のエッチング障壁パッ
ドを形成する段階と、 全体構造の上部に第４絶縁膜を形成し、前記コンタクト
ホールを形成する領域以外の前記第４絶縁膜の上部に第
２コンタクトマスクを形成する段階と、 前記第２コンタクトマスクにより保護されない第４絶縁
膜をエッチングし、前記エッチング障壁パッドをエッチ
ング障壁膜として用い第４絶縁膜下部にある第１絶縁膜
を異方性エッチングして、微細な大きさのコンタクトホ
ールを形成する段階を含むことを特徴とする半導体素子
のコンタクトホール形成方法。 - 【請求項８】 前記半導体基板上部に形成される電導体
は、ワールドラインに用いるものであることを特徴とす
る請求項７記載の半導体素子のコンタクトホール形成方
法。 - 【請求項９】 前記エッチング障壁パッドは、第１エッ
チング障壁の厚さほど第２エッチング障壁スペーサーと
第１エッチング障壁を異方性エッチングして形成するこ
とを特徴とする請求項７記載の半導体素子のコンタクト
ホール形成方法。 - 【請求項１０】 前記第１エッチング障壁膜と第２エッ
チング障壁膜を、多結晶シリコン膜又は窒化膜で形成す
ることを特徴とする請求項７記載の半導体素子のコンタ
クトホール形成方法。 - 【請求項１１】 前記第１、第２、第３絶縁膜は、相互
に高いエッチング選択比を有することを特徴とする請求
項７記載の半導体素子のコンタクトホール形成方法。 - 【請求項１２】 半導体基板上部に基板とは絶縁される
電導体を一定間隔離隔させ多数個形成する段階と、 前記全体構造の上部に第１絶縁膜を積層し平坦化させた
後、その上部に第２絶縁膜と第３絶縁膜を積層する段階
と、 コンタクトホールを形成しない領域の前記第３絶縁膜の
上部に第１コンタクトマスクを形成する段階と、 前記第１コンタクトマスクにより保護されない第３絶縁
膜と第２絶縁膜をエッチングして溝を形成した後、第２
絶縁膜のみ選択的に等方性エッチングして、溝が一層広
まるよう形成する段階と、 前記第１コンタクトマスクを除去した後、前記溝側壁に
環状のパッドを形成する段階と、 前記全体構造の上部に第４絶縁膜を形成した後、前記コ
ンタクトホールを形成しない領域の前記第４絶縁膜の上
部に第２コンタクトマスクを形成する段階と、前記第２
コンタクトマスクにより保護されない第４絶縁膜をエッ
チングした後、前記環状のパッドをエッチング障壁膜と
して用いて前記第４絶縁膜の下部にある第１絶縁膜を異
方性エッチングし、微細な大きさのコンタクトホールを
形成する段階を含むことを特徴とする半導体素子のコン
タクトホール形成方法。 - 【請求項１３】 前記半導体基板の上部に形成される電
導体は、ワードラインに用いるものであることを特徴と
する請求項１２記載の半導体素子のコンタクトホール形
成方法。 - 【請求項１４】 前記環状のパッドは前記第１コンタク
トマスクを除去した後、全体構造の上部にパッド用物質
を蒸着してから異方性エッチングで前記パッド用物質を
エッチングし、溝側壁に形成することを特徴とする請求
項１２記載の半導体素子のコンタクト製造方法。 - 【請求項１５】 前記パッド用の物質は多結晶シリコン
膜又は、窒化膜で形成することを特徴とする請求項１２
記載の半導体素子のコンタクトホール形成方法。 - 【請求項１６】 前記第１、第２、第３絶縁膜は、相互
に高いエッチング選択比を有することを特徴とする請求
項１２記載の半導体素子のコンタクトホール形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940024221A KR0146246B1 (ko) | 1994-09-26 | 1994-09-26 | 반도체 소자 콘택 제조방법 |
| KR94-24221 | 1994-09-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08195436A JPH08195436A (ja) | 1996-07-30 |
| JP2708729B2 true JP2708729B2 (ja) | 1998-02-04 |
Family
ID=19393510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7247772A Expired - Fee Related JP2708729B2 (ja) | 1994-09-26 | 1995-09-26 | 半導体素子のコンタクトホール形成方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5663100A (ja) |
| JP (1) | JP2708729B2 (ja) |
| KR (1) | KR0146246B1 (ja) |
| CN (1) | CN1049299C (ja) |
| DE (1) | DE19535779B4 (ja) |
| GB (1) | GB2293491B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0140657B1 (ko) * | 1994-12-31 | 1998-06-01 | 김주용 | 반도체 소자의 제조방법 |
| US5795822A (en) * | 1996-08-07 | 1998-08-18 | Vanguard International Semiconductor Corporation | Method for manufacturing an aligned opening in an integrated circuit |
| US6486527B1 (en) | 1999-06-25 | 2002-11-26 | Macpherson John | Vertical fuse structure for integrated circuits containing an exposure window in the layer over the fuse structure to facilitate programming thereafter |
| US6673714B2 (en) * | 2002-04-25 | 2004-01-06 | Hewlett-Packard Development Company, L.P. | Method of fabricating a sub-lithographic sized via |
| KR102378419B1 (ko) * | 2019-12-03 | 2022-03-24 | 주식회사 파이어시스 | 풍선 크기 측정 및 조절 장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5087591A (en) * | 1985-01-22 | 1992-02-11 | Texas Instruments Incorporated | Contact etch process |
| KR910010043B1 (ko) * | 1988-07-28 | 1991-12-10 | 한국전기통신공사 | 스페이서를 이용한 미세선폭 형성방법 |
| US5279990A (en) * | 1990-03-02 | 1994-01-18 | Motorola, Inc. | Method of making a small geometry contact using sidewall spacers |
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