KR100192927B1

KR100192927B1 - 반도체소자의 캐패시터 제조방법

Info

Publication number: KR100192927B1
Application number: KR1019950010729A
Authority: KR
Inventors: 최양규
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1995-05-02
Filing date: 1995-05-02
Publication date: 1999-06-15
Also published as: KR960043152A

Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 반도체 기판에 콘택마스크를 이용하여 제1,2콘택홀을 형성하고 상기 제1콘택홀을 통하여 상기반도체기판에 접속되는 제1도전층, 즉 제1저장전극 형성하되, 상기 제2콘택홀과 일정거리 이격시켜 형성한 다음, 전체표면상부에 일정두께 절연막을 형성하고 제2저장전극마스크를 이용하여 상기 제2콘택홀을 노출시킨 다음, 상기 제2콘택홀에 매립된 도전층을 선택성장시켜 상기 제1저장전극과 동일한 표면적을 갖는 제2저장전극을 형성하고 상기 저장전극과 절연막의 식각선택비 차이를 이용하여 상기 절연막을 일정깊이 측면식각한 다음, 후공정에서 유전체막과 플레이트전극을 순차적으로 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성하여 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 캐패시터 제조방법

제1도는 종래기술에 의한 반도체소자 캐패시터의 레이아웃도.

제2a도 내지 제2d도 그리고 제3도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조방법을 도시한 관계도.

* 도면의 주요부분에 대한 부호의 설명

11 : 반도체기판 13 : 소자분리산화막

15 : 불순물 확산영역 17 : 하부절연층

19a : 제1콘택홀 19B : 제2콘택홀

21,21A,21B : 제1다결성실리콘막 23 : 제1감광막

25 : 산화막 27 : 제2감광막

29 : 제2다결정실리콘막 31 : 유전체막

33 : 플레이트전극 41 : 저장전극 마스크

43,100 : 콘택마스크 200 : 제1저장전극마스크

300 : 제2저장전극마스크 400 : 제2저장전극

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 특히 서로 중첩된 이층구조로 캐패시터들을 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성하여 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.

디램이 고집적화됨에 따라 셀의 면적은 급격하게 축소되고, 셀 면적의 축소에도 불구하고 소자동작에 필요한 셀당 일정용량 이상의 캐패시터 용량을 확보해야 하는 필요성이 발생된다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, (E_OX Er X A) / T (단, 상기 E_O는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T는 유전막의 두께 )로 표시되는 캐패시터의 정전용량 C를 증가시키기 위하여, 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 캐패시터의 표면적을 증가시키는 등의 방법을 사용하였다.

그러나, 이러한 방법들은 모두 각각의 문제점을 가지고 있다.

즉, 높은 유전상수를 갖는 유전물질, 예를들어 Ta₂O₅, TiO₂또는 SrTiO₃등은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않아 실제소자에 적용하기 어렵다. 그리고, 유전체막 두께를 감소시키는 것은 소자 동작시 유전체막이 파괴되어 캐패시터의 신뢰도가 저하되는 현상이 발생하였다.

또한, 캐패시터의 표면적을 증가시키기 위하여,하부절연층이 형성된 반도체기판에 콘택홀을 형성하고 상기 콘택홀을 통하여 상기 반도체기판에 접속되는 구조의 저장전극을 형성하면, 즉 스택형구조를 채택하면 단차의 증가가 커져서 후속공정에 큰 어려움을 준다.

상기 현상들에 의하여 종래기술을 반도체소자의 고집적화를 어렵게 하고 그에 따른 반도체소자의 신뢰도를 저하시키는 문제점이 있다.

제1도는 종래기술에 의한 반도체소자의 캐패시터 제조시 저장전극마스크 및 콘택마스크 레이아웃을 도시한 것이다.

제1도를 참조하면, 일정갼격으로 저장전극마스크(41)를 형성하고 상기 저장전극마스크(41)에 중첩되도록 콘택마스크(43)를 형성한 것이다.

한편, 캐패시터는 반도체기판(도시안됨) 상부에 소자분리절연막(도시안됨), 게이트전극(도시안됨) 및 불순물 확산영역(도시안됨)을 순차적으로 형성하고 그 상부를 평탄화시키는 하부절연층을 식각하여 상기 불순물 확산영역을 노출시키는 콘택홀(도시안됨)을 형성하고 상기 콘택홀을 통하여 상기 불순물 확산영역에 접속되는 저장전극용 도전층(도시안됨)을 형성한 다음, 상기 저장전극마스크(41)를 이용한 식각공정으로 상기 저장전극용 도전층을 식각하고 후공정에서 유전체막(도시안됨)과 플레이트전극(도시안됨)을 순차적으로 형성함으로써 형성된다.

따라서, 본 발명은 종래기술의 문제점을 해결하기 위하여, 서로 중첩되는 두층의 캐패시터를 형성함으로써 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 신뢰성을 향상시킬 수 있는 반도체소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.

이상의 제1목적을 달성하기위한 본 발명인 반도체소자의 캐패시터의 특징은, 반도체기판의 예정된 부분을 노출시키며 동시에 형성되는 제1콘택홀 및 제2콘택홀과, 상기 제1콘택홀을 통하여 상기 반도체기판에 접속되는 제1저장전극과, 상기 제2콘택홀을 통하여 상기 반도체기판에 접속되되, 상기 제1저장전극 상부에 중첩된 제2저장전극이 구비되는 것이다.

또한, 상기 제1저장전극은 상기 제2콘택홀과 상기 콘택홀의 직경만큼 이격되어 형성된 것과, 상기 제2저장전극은 상기 제1저장전극과 표면적이 같게 형성된 것이다.

이상의 제2목적을 달성하기위한 본 발명인 반도체소자의 캐패시터 제조방법의 특징은, 반도체기판 상부에 콘택마스크를 이용하여 제1,2콘택홀을 형성하는 공정과, 상기 제1콘택홀을 통하여 상기 반도체판에 접속되는 제1도전층을 형성하는 공정과 제1저장전극마스크를 이용하여 제1저장전극을 형성하는 공정과, 전체표면상부에 절연막을 일정두께 형성하는 공정과, 제2저장전극마스크를 이용하여 상기 절연막을 식각함으로써 상기 제2콘택홀을 노출시키는 공정과, 상기 제2콘택홀에 형성된 제1도전층을 선택성장시켜 제2도전층을 형성함으로써 상기 제2콘택홀을 통하여 상기 반도체기판에 접속된 제2저장전극을 형성하는 공정과, 상기 절연막을 일정깊이 측면식각하는 공정과, 전체표면상부에 유전체막 및 플레이트전극을 순차적으로 형성하는 공정을 포함하는 것이다.

또한, 상기 제1도전층은 다결정실리콘으로 형성되는 것과, 상기 제1저장전극마스크는 상기 제2콘택홀과 상기 콘택홀의 직경만큼 이격되는 것과, 상기 절연막은 상기 제1도전층과 같은 두께로 형성되는 것과, 상기 제2저장전극마스크는 상기 제2콘택홀이 노출되도록 상기 제2콘택홀 반경만큼 이격되어 원형으로 형성되는 것과, 상기 제2저장전극은 상기 제1저장전극과 표면적이 같게 형성되는 것과, 상기 측면식각은 상기 도전층과 절연막의 식각선택비 차이를 이용한 식각공정으로 실시되는 것과, 상기 측면식각은 상기 제1저장전극 상부에 형성된 상기 절연막이 모두 제거되는 것과, 상기 절연막이 상기 제1도전층보다 두꺼운 두께로 형성될 때, 상기 측면식각은 상기 절연막 일부가 제거되는 것이다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

제2a도 내지 제2d도 그리고 제3도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 관계도이다.

제2a도를 참조하면,반도체기판(11)에 소자분리산화막(13), 게이트전극(도시안됨) 및 불순물 확산영역(15)을 순차적으로 형성한다. 그리고, 전체표면상부를 평탄화시키는 하부절연층(17)을 형성한다. 그리고, 캐패시터 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 볼순물 확산영역(15)을 노출시키는 제1,2콘택홀(l9A,19B)을 형성한다. 그리고, 상기 제1,2콘택홀(19A, 19B)을 통하여 상기 불순물 확산영역(15)에 접속되는 제1다결정실리콘막(21)을 일정두께 형성한다. 그리고, 상기 제1다결정실리콘막(21) 상부에 제1감광막(23)패턴을 형성한다. 이때, 상기 제1감광막(23)패턴은 제1저장전극마스크(도시안됨)를 이용한 식각공정으로 형성한 것이다. 그리고, 상기 제1저장전극마스크는 상기 제2콘택홀(19B)과 상기 콘택홀(19A,19B) 직경만큼 이격된 것이다.

여기서, 상기 하부절연층(17)은 비.피.에스.지 (BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG 라 함) 와 같이 평탄화가 용이한 유동성을 갖는 절연물질로 형성된 것이다. 그리고, 상기 제1다결정실리콘막(21)은 폴리사이드 또는 이와 유사한 특성을 갖는 전도물질로 형성된 것이다.

제2b도를 참조하면, 상기 제1감광막(23)패턴을 마스크로하여 상기 제1다결정 실리콘막(21)을 식각한다. 이때, 상기 하부절연층(17)이 노출되도록 과도식각함으로써 상기 콘택홀(19A)에 매립된 상기 제1다결정실리콘막(21) 상측이 식각된다. 그 다음에, 상기 제1감광막(23)패턴을 제거함으로써 상기 제1다결정실리콘막(21)으로 형성된 제1저장전극(21A)을 형성한다. 이때, 상기 제2톤택홀(19B)에 매립된 제1다결정실리콘막 21B 가 형성된다. 그 다음에, 전체표면상부에 일정두께 산화막(25)을 형성한다. 이때, 상기 산화막(25)은 제1저장전극으로 사용되는 제1다결정실리콘막(21)과 후공정으로 형성되는 제2저장전극 사이에 보이드 (void) 없이 플레이트전극을 형성할 수 있도록 두껍게 형성하되, 전체 저장전극의 높이 변화가 없도록 하는 두께, 즉 상기 제1다결정실리콘막(21)과 같은 두께로 형성된 것이다. 그 다음에, 상기 산화막(25) 상부에 제2감광막(27)패턴을 형성한다. 이때, 상기 제2감광막(27)패턴은 상기 제1저장전극(21A) 간에 형성된 상기 제2콘택홀(19B)를 노출시킬 수 있도록 형성된 제2저장전극마스크(도시안됨)를 이용한 식각공정으로 형성된 것이다. 그리고, 상기 제2저장전극마스크는 상기 제2콘택홀(19B)과 상기 제2콘택홀(19B) 반경만큼 공정마진을 갖고 원형으로 형성된 것이다.

제2c도를 참조하면, 상기 제2감광막(27)패턴을 마스크로하여 상기 산화막(25)을 식각한다. 그로인하여, 상기 제2콘택홀(19B)에 매립된 상기 제1다결정실리콘막(21B)이 노출된다. 그 다음에, 상기 제2감광막(27)패턴을 제거한다. 그리고, 상기 노출된 제1다결정실리콘막(21B)에 제2다결정실리톤막(29)을 형성함으로써 제1,2다결정 실리콘막(21B,29)으로 형성된 제2저장전극을 형성한다. 이때, 상기 제2다결정실리콘막(29)은 상기 노출된 제1다결정실리콘막(21B)을 선택성장시켜 형성한 것이다. 그리고, 상기 제2다결정실리콘막(29)은 상기 제1다결정실리콘막(21B)과 함께 제2저장전극을 형성할 때, 상기 제1저장전극을 형성하는 제1다결정실리콘막(21A)과 같은 표면적으로 형성한 것이다. 그리고, 상기 제2다결정실리콘막(29)은 상기 제1저장전극(21a)에 중첩되도록 형성된 것이다.

제2d도를 참조하면, 상기 제2다결정실리콘막(29) 하부의 일정깊이까지 상기 산화막(25)을 식각한다. 이때, 상기 식각공정은 상기 제1,2다결정실리콘막(21A,21B,29)과 상기 산화막(25)의 식각선택비 차이를 이용한 습식식각공정으로 실시된 것이다. 그리고, 상기 제2저장전극(21A)보다 높게 형성된 상기 산화막(25)이 완전히 제거되도록 실시된 것이다. 그 다음에, 전체표면상부에 유전체막(31)을 형성한다. 이때, 상기 유전체막(31)은 NO 또는 ONO 복합구조로 형성된 것이다. 그 다음에, 상기 유전체막(31) 상부에 플레이트전극(33)을 일정두께 형성함으로써 정전용량이 증가된 이층구조의 캐패시터를 형성한다. 이때, 상기 플레이트전극(33)은 다결정실리콘, 폴리사이드 또는 이와 유사한 특성을 갖는 전도물질로 형성된 것이다.

여기서, 상기 산화막(25) 식각공정시 상기 산화막(25) 전체를 식각하고 후공정에 유전체막과 플레이트전극을 형성함으로써 상기 캐패시터의 정전용량을 더욱 증가시킬 수 있다. 단, 상기 산화막(25)은 제거공정후에 상기 유전체막과 플레이트전극이 완전히 증착될 수 있도록 상기 제1다결정실리콘막(21) 보다 두꺼운 두께로 형성하여 상기 제1저장전극(21A)과 제2저장전극(21B,29)의 간격을 넓게 한 것이다.

제3도는 캐패시터 콘택마스크(100), 제1저장전극마스크(200) 및 제2저장전극 마스크(300)를 순차적으로 배열한 마스크 레이아웃도로서, 상기 제2저장전극(21B,29)의 상부를 형성하는 선택성장된 제2다결정실리콘막인 400 이 도시된 것이다. 한편, 본 발명의 실시예는 상기 제3도의 ⓐ -ⓐ 절단면을 따라 형성된 것이다.

제3도를 참조하면, 상기 캐패시터 콘택마스크(100)는 종래의 디자인를 (design rule)에 의하여 형성된 것이다. 그리고, 상기 제1저장전극마스크(200)는 가로, 세로방향으로 각각 번갈아서 상기 제1콘택홀(19A)에 형성하되, 상기 제1저장전극마스크(200)가 형성되지않은 부분의 상기 콘택마스크(100), 즉 상기 제2콘택홀(19B)과 상기 콘택홀(19A,19B)의 직경만큼 공정마진을 갖고 형성한다. 그리고, 상기 제2저장전극마스크(300)는 상기 제2콘택홀(19B)을 노출시키며 상기 콘택홀(19A,19B)의 반경만큼 공정마진을 갖고 형성한다. 이때, 상기 제2저장전극마스크(300)는 상기 제1저장전극마스크(200)가 형성되지않은 부분에 형성되는 제2콘택홀(19B)이 노출되도록 형성한 것이다.

그리고, 상기 400 은 상기 제2저장전극마스크(300)에 의하여 노출된 상기 제2콘택홀(19B)을 통하여 상기 반도체기판(11)에 접속되는 상기 제2저장전극(29,21B)을 형성하되, 상기 제1저장전극(21A)과 표면적이 갖도록 형성한 것이다.

여기서, 상기400은 본 발명의 실시예와 다른 형상으로 형성할 수도 있다. 단, 상기 제1저장전극(21A)과 표면적을 같도록 형성하여야 한다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 선택성장방법을 이용하여 캐패시터가 서로 중첩된 이층구조의 캐패시터들을 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보하여 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 신뢰성을 향상시킬 수 있는 잇점이 있다.

Claims

반도체기판 상부에 콘택마스크를 이용하여 제1,2콘택홀을 형성하는 공정과, 상기 제1,2콘택롤을 통하여 상기 반도체기판에 접속되는 제1도전층을 형성하는 공정과, 상기 제1도전층은 제1저장전극마스크를 이용하여 패턴닝하여 상기 제1콘택홀을 통하여 상기 반도체기판과 접속되는 제1저장전극을 형성하고, 제2콘택홀을 메우는 콘택 플러그를 형성하는 공정과, 전체표면 상부에 절연막을 일정 두께 형성하는 공정과, 상기 절연막을 제2저장전극마스크를 이용하여 측면식각하여 상기 콘택 플러그를 노출시키는 공정과, 상기 콘택 플러그 상부에 선택성장방법으로 제2도전층을 형성시키되, 상기 절연막과 중첩되고,상기 제2콘택홀을 통하여 상기 반도체기판과 접속되는 제2저장전극을 형성하는 공정과 상기 노출된 절연막을 제거하는 공정과, 전체표면 상부에 유전체막 및 플레이트전극을 순차적으로 형성하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
제1항에 있어서, 상기 제1도전층은 다결정실리콘으로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
제1항에 있어서, 상기 제1저장전극마스크는 상기 제2콘택롤과 상기 콘택홀의 직경만큼 이격되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
제1항에 있어서, 상기 절연막은 상기 제1도전층 두께로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
제1항에 있어서, 상기 제2저장전극마스크는 상기 제2콘택홀이 노출되도록 상기 제2콘택홀 반경만큼 이격되어 원형으로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
제1항에 있어서, 상기 제2저장전극은 상기 제1저장전극과 표면적이 같게 형성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
제1항에 있어서, 상기 측면식각은 상기 제1도전층과 절연막의 식각선택비 차이를 이용한 식각공정으로 실시되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
제1항에 있어서, 상기 측면식각은 상기 제1저장전극 상부에 형성된 상기 절연막이 모두 제거되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
제1항에 있어서, 상기 절연막이 상기 제1도전층보다 두꺼운 두께로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
제1항에 또는 제9항에 있어서, 상기 측면식각은 상기 절연막이 모두 제거되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.