KR960011661B1 - 반도체메모리 장치 및 그 제조방법 - Google Patents
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Abstract
내용없음.
Description
제1도는 종래의 반도체메모리 장치의 단면구조를 나타낸 도면.
제2도는 본 발명의 반도체메모리 장치의 레이아웃을 나타낸 도면.
제3도는 본 발명의 반도체메모리 장치의 제조방법의 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
AC : 액티브영역 WL : 워드라인
BC : 비트라인콘택 BL : 비트라인
CN : 커패시터 노드 NC : 노드콘택
20 : 반도체기판 24 : 필드산화막
26 : 고농도 불순물영역 28 : 저농도 불순물영역
29 : 문턱전압 조절용 이온주입영역 30 : 게이트 산화막
31A : 매립워드라인 31B : 커패시터 노드 접속용 콘택패드
31C : 비트라인 접속용 콘택패드 32 : 절연층
33A : 제1플레이트노드 35 : 제1커패시터 유전체막
37 : 스토리지 노드 38 : 제2커패시터 유전체막
39 : 제2플레이트노드 41 : 층간절연막
42 : 비트라인 43 : 평탄화층
44 : 상부워드라인
본 발명은 반도체메모리 장치 및 그 제조방법에 관한 것으로, 매립워드라인과 폴리실리콘 콘택패드를 동시에 형성하므로써 다층배선에 따른 콘택프로파일을 개선하고 상층배선의 평탄화를 이룰 수 있는 반도체메모리 장치의 이의 제조방법에 관한 것이다.
종래의 스택커패시터(stacked capacitor) 구조를 가지는 메모리셀 단면구조를 제1도에 도시하였다.
상기한 제1도의 메모리구조는 다음과 같은 공정에 의해 제조된다.
반도체기판(1)의 소정의 웰(도시하지 않음)을 형성하고, 필드산화막(2)을 형성한 후 문턱전압조절을 위한 이온주입(5)을 실시한다.
이어서, 게이트 절연막(6)과 도전물질을 증착하고 이를 소정패턴으로 패터닝하여 게이트전극, 즉 워드라인(7)을 형성한 다음 측벽스페이서(8)를 이용한 통상의 LDD(Lightly Doped Drain) 구조형성방법에 의해 저농도영역(4) 및 고농도영역(3)으로 이루어진 소오스/드레인을 형성한다.
이어서 워드라인(7)상에 절연층(9)을 형성하고 커패시터 스토리지노드(storage node)접속을 위한 콘택홀을 형성한 후, 스토리지노드(10), 커패시터 유전체막(11) 및 플레이트노드(Plate node)(12)를 차례로 형성하여 커패시터를 완성한다. 이어 결과물 전면에 절연층(13)과 평탄화층(14)을 형성하고 비트라인 접속을 위한 콘택홀을 형성한 후, Al등의 금속을 증착하여 제1금속층인 비트라인(15)을 형성한 다음 다시 평탄화층(16)을 형성한 다음 제2금속층(17)을 형성한다.
상기한 종래의 메모리구조는 반도체메모리 장치가 고집적화됨에 따라 다음과 같은 문제점을 가지게 된다.
즉, 다층의 배선층을 사용하므로 배선층과 기판과의 콘택시 그 단차가 커지게 되어 콘택프로파일이 악화되는 문제가 있으며, 다층구조는 따른 토폴로지(Topology)의 악화로 인해 사진식각 공정시 촛점심도(Depth of Focus)가 악화되는 문제가 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 반도체메모리 장치의 워드라인을 기판내에 매립하여 형성함과 동시에 폴리실리콘 콘택패드를 형성함으로써, 다층배선구조에 적합한 반도체메모리 구조 및 이의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명의 반도체메모리 장치는 소정부분이 선택적으로 식각된 반도체기판(20)과, 상기 반도체기판(20)의 소정부위에 형성된 필드산화막(24), 상기 반도체기판(20)의 식각된 부분에 게이트 결연막(30)을 개재하여 매립되어 형성된 매립워드라인(31A), 상기 매립워드라인(31A) 측면 및 반도체기판(20)의 식각되지 않은 표면부위에 걸쳐 형성된 소오스/드레인영역(26,28), 상기 반도체기판(20)위의 식각되지 않은 부분상에 상기 매립워드라인(31A)과는 절연층(32)에 의해 절연되고, 상기 소오스/드레인(26,28)과는 접속을 이루며 형성된 콘택패드(31B,31C), 상기 절연층(32) 및 콘택패드(31B)상에 형성되며 상기 콘택패드(31B)와 접속을 이루는 커패시터, 상기 커패시터상에 층간절연막(41)을 개재하여 형성되며 상기 콘택패드(31C)와 접속을 이루는 비트라인(42), 및 상기 비트라인(42)상에 평탄화층(43)을 개재하여 형성된 상기 워드라인(44)이 구비된 것을 특징으로 한다.
또한, 상기 반도체메모리 장치를 제조하기 위한 본 발명의 반도체메모리 장치의 제조방법은 반도체기판(20)의 소정부분을 선택적으로 식각하는 공정과, 상기 선택적으로 식각된 반도체기판(20)에 필드산화막(24)을 형성하여 소자분리영역과 액티브영역을 구분하는 공정, 상기 반도체기판(20)의 액티브영역에 소오스/드레인영역(26,28)을 형성하는 공정, 상기 결과물 전면에 게이트 절연막(30)을 증착한 후 소오스/드레인영역(26,28)상의 소정부분을 노출시키는 공정, 상기 결과를 전면에 제1도전층(31)을 증착한 후 이를 패터닝하여 상기 반도체기판(20)의 식각된 부분에 매립워드라인(31A)을 형성함과 동시에 상기 소오스/드레인영역(26,28)상에 콘택패드(31B,31C)를 형성하는 공정, 상기 결과물상에 상기 콘택패드(31B)와 연결되도록 커패시터를 형성하는 공정, 상기 결과물상에 상기 콘택패드(31C)와 연결되도록 비트라인(42)을 형성하는 공정, 상기 비트라인(42)상에 평탄화층(43)을 형성하는 공정, 및 상기 평탄화층(43)상에 상부 워드라인(44)을 형성하는 공정이 구비된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다. 제2a도 및 b 도는 본 발명에 의한 반도체메모리 구조의 레이아웃을 나타낸 것으로, 각각은 기판내에 매립되어 형성된 워드라인 패턴(WL)만 다른 형태로 레이아웃한 것이다. 즉, a도의 경우에는 워드라인 패턴(WL)을 일자형으로 레이아웃한 것이고, b도의 경우에는 지그재그형태로 레이아웃한 것이다.
제2a도 및 b도에서 참조부호 BL은 비트라인 패턴을 나타내고, CN은 커패시터 노드 패턴을 나타내며, AC는 액티브영역 패턴, BC는 비트라인 콘택패턴, 그리고 NC는 커패시터 노드 콘택패턴을 각각 나타낸다.
제3도는 제2도의 레이아웃의 A-A'선을 잘랐을때의 단면도에 따라 본 발명의 메모리구조를 형성하기 위한 제조방법을 공정순서도로 나타낸 것이다.
제3도를 참조하여 본 발명의 일실시예에 의한 반도체메모리 장치의 제조방법을 설명하면 다음과 같다.
먼저, 제3a도를 참조하면, 반도체기판(20)상에 포토레지스트(21)를 도포한 후 사진식각공정에 의해 소정패턴으로 패터닝한 다음, 이 포토레지스트 패턴을 마스크로 하여 상기 반도체기판(20)을 식각한다.
다음에 제3b도를 참조하면, 통상 LOCOS(Local oxidation of silicon) 공정을 행하여 소자분리 절연막을 형성하는 바, 상기 포토레지스트 패턴을 제거한 다음 선택적으로 식각된 상기 반도체기판(20) 전면에 질화막(22)을 증착하고 이어서 포토레지스트(23)를 도포한 후 이를 소정패턴으로 패터닝한 다음 이 포토레지스트 패턴을 마스크로 이용하여 질화막을 선택적으로 식각한다.
이어서 상기 질화막을 선택적인 식각에 의해 노출된 반도체기판(20)상에 제3c도에 도시한 바와 같이 필드산화막(24)을 형성하여 소자분리영역과 액티브영역을 구분한다.
계속해서 상기 남아 있는 포토레지스트 패턴 및 질화막을 제거한 다음, 다시 포토레지스트(25)를 상기 결과물 전면에 도포하고 사진식각공정에 의해 소정부위에만 남도록 패터닝한 다음 이 패터닝된 포토레지스트 패턴(25)을 마스크로 하여 이온주입공정을 행하여 고농도 불순물영역(26)을 형성한다.
이어서 제3d도를 참조하면, 상기 고농도 불순물영역(26) 형성시 이온주입 마스크로 사용된 포토레지스트를 제거한 다음 다시 포토레지스트를 도포하고 이를 사진식각공정에 의해 소정부위에만 남도록 패터닝한 다음, 이 패터닝된 포토레지스트 패턴(27)을 마스크로 하여 이온주입공정을 행하여 저농도 불순물영역(28)을 형성함으로써 상기 형성된 고농도 불순물영역(26)과 저농도 불순물영역(28)으로 이루어진 LDD 구조의 소오스/드레인을 형성한다.
다음에 제3e도를 참조하면, 상기 포토레지스트 패턴을 제거한 후, 문턱전압 조절을 위한 이온주입(29)을 행한다.
이어서 제3f도를 참조하면, 상기 결과물 전면에 게이트 산화막(30)을 증착한 후 상기 소오스/드레인(26,28)영역의 일정부분이 노출되도록 상기 게이트 산화막(30)을 선택적으로 식각한 다음, 결과물 전면에 워드라인 형성을 위한 제1도전층(31)으로서, 예컨대 폴리실리콘을 증착하고 계속해서 폴리실리콘층상에 포토레지스트(32)를 도포한 후 사진식각공정에 의해 소정패턴을 패터닝한다.
다음에 제3g도를 참조하면, 상기 포토레지스트 패턴(32)을 마스크로 사용하여 제1도전층(31)을 식각하여 반도체기판내에 매립된 워드라인(31A)과 후속공정에 형성되는 커패시터 스토리지노드와 기판과의 접속을 위한 콘택패트(31B) 및 후속 공정에서 형성된 상층배선과 기판과의 접속을 위한 콘택패드(32C)를 동시에 형성한다.
이어서 상기 워드라인(31A) 및 콘택패드(31B,31C)가 형성된 반도체기판 전면에 절연층(32)으로서, 예컨대 산화막을 형성한 후, 산화막위에 커패시터의 제1플레이트노드 형성을 위한 제2도전층(33)으로서, 예컨대 폴리실리콘을 증착한 다음, 포토레지스트(34)를 도포하고 이를 사진식각공정에 의해 소정패턴으로 패터닝한다.
이어서 제3h도를 참조하면, 상기 포토레지스트 패턴(34)을 마스크로 하여 상기 제2도전층(33) 및 그 하부의 절연층(32)을 식각하여 제1플레이트노드(33A)를 형성한 후, 결과물 전면에 제1커패시터 유전체막(35)을 형성하고 계속해서 상기 제1커패시터 유전체막(35)상에 포토레지스트(36)를 도포한 다음 이를 사진식각공정에 의해 소정패턴으로 패터닝한다.
이어서 제3i도를 참조하면, 상기 포토레지스트 패턴(36)을 마스크로 하여 상기 제1커패시터 유전체막(35)을 선택적으로 식각하여 상기 커패시터 스토리지노드와 기판과의 접속을 위해 형성된 콘택패드(31B)를 노출한 후, 결과물 전면에 커패시터 스토리지노드 형성을 위한 제3도전층(37)으로서, 예컨대 폴리실리콘을 증착한다.
계속해서 상기 제3도전층(37)을 각 메모리셀 단위로 한정시키기 위해 소정의 패턴으로 패터닝하여 스토리지 노드(37)를 형성한다.
이어서 상기 결과물상에 제2커패시터 유전체막(38) 및 커패시터의 제2플레이트노드형성을 위한 제4도전층(39)을 차례로 증착한 다음, 포토레지스트(40)를 도포하고 이를 사진식각공정에 의해 소정패턴으로 패터닝한다.
다음에 제3j도를 참조하면, 상기 포토레지스트 패턴(40)을 마스크로 하여 상기 제4도전층(39)을 패턴닝하여 커패시터 제2플레이트노드(39A)를 형성한 후, 결과물 전면에 층간절연막(41)으로서, 예컨대 BPSG(Borophospho-Silicate Glass)/PSG(Phospho-Silicate Glass)를 증착한 다음 포토레지스트(도시하지 않음)를 이용한 사진식각공정에 의해 비트라인 접속을 위한 콘택홀을 형성한다.
이어서 결과물 전면에 제1금속층으로서, 예컨대 Al을 증착하여 콘택홀을 통해 콘택패드(31C)에 접속되는 비트라인(42)을 형성한 다음 비트라인(42) 전면에 평탄화층(43)으로서, 예컨대 TEOS(TetraOrthoSilicate)막 및 SOG(Spin On Glass)를 증착한 후, 제2금속층으로서, 예컨대 Al을 증착하고 이를 소정패턴으로 패터닝하여 상층워드라인(44)을 형성함으로써 본 발명의 반도체메모리 장치를 완성한다.
상기 실시예에서는 커패시터를 제1플레이트노드와 스트리지노드 및 제2플레이트노드로 구성된 이중스택(Double Stacked)구조로 형성하였으나, 스토리지노드와 단일 플레이트노드로 구성된 싱글스택(Single Stacked)구조로 형성할 수 있음은 물론이다.
상술한 바와 같이 본 발명의 반도체메모리 장치는 워드라인을 반도체기판내의 식각부분에 매립하여 형성하고 이와 동시에 커패시터 및 상부의 금속층을 기판과 접속시키기 위한 콘택패드를 함께 형성하므로 콘택프로파일이 개선되고 토폴로지 또한 획기적으로 개선됨에 따라 공정마진을 확보할 수 있으며, 사진식각공정시의 촛점심도로 개선된다.
또한, 상기 매립워드라인과 콘택패드로 인하여 토폴로지를 악화시키는 일없이 용이하게 이중스택구조의 커패시터의 형성이 가능하게 되므로 충분한 커패시터 용량을 확보할 수 있어 고집적 메모리 장치에 유효하게 적용할 수 있다.
Claims (10)
- 소정부분이 선택적으로 식각된 반도체기판(20)과, 상기 반도체기판(20)의 소정부위에 형성된 필드산화막(24), 상기 반도체기판(20)의 식각된 부분에 게이트 결연막(30)을 개재하여 매립되어 형성된 매립워드라인(31A), 상기 매립워드라인(31A) 측면 및 반도체기판(20)의 식각되지 않은 표면부위에 걸쳐 형성된 소오스/드레인영역(26,28), 상기 반도체기판(20)위의 식각되지 않은 부분상에 상기 매립워드라인(31A)과는 절연층(32)에 의해 절연되고, 상기 소오스/드레인(26,28)과는 접속을 이루며 형성된 콘택패드(31B,32C), 상기 절연층(32) 및 콘택패드(31B)상에 형성되며 상기 콘택패드(31B)와 접속을 이루는 커패시터, 상기 커패시터상에 층간절연막(41)을 개재하여 형성되며 상기 콘택패드(31C)와 접속을 이루는 비트라인(42), 및 상기 비트라인(42)상에 평탄화층(43)을 개재하여 형성된 상기 워드라인(44)이 구비된 것을 특징으로 하는 반도체메모리 장치.
- 제1항에 있어서, 상기 커패시터는 제1플레이트노드(33A), 제1커패시터 유전체막(35), 스토리지노드(37), 제2커패시터 유전체막(38) 및 제2플레이트노드(39A)로 이루어진 이중스택 구조임을 특징으로 하는 반도체메모리 장치.
- 제1항에 있어서, 상기 커패시터는 스토리지노드와 커패시터 유전체막 및 플레이트노드로 이루어진 싱글스택구조임을 특징으로 하는 반도체메모리 장치.
- 제1항에 있어서, 상기 소오스/드레인영역(26,28)은 상기 매립워드라인(31A) 측면에 형성된 저농도 불순물영역(28)과 반도체기판(20)의 식각되지 않은 표면부위에 형성된 고농도 불순물영역(26)으로 이루어진 LDD 구조임을 특징으로 하는 반도체메모리 장치.
- 반도체기판(20)의 소정부분을 선택적으로 식각하는 공정과, 상기 선택적으로 식각된 반도체기판(20)에 필드산화막(24)을 형성하여 소자분리영역과 액티브영역을 구분하는 공정, 상기 반도체기판(20)의 액티브영역에 소오스/드레인영역(26,28)을 형성하는 공정, 상기 결과물 전면에 게이트 절연막(30)을 증착한 후 소오스/드레인영역(26,28)상의 소정부분을 노출시키는 공정, 상기 결과물 전면에 제1도전층(31)을 증착한 후 이를 패터닝하여 상기 반도체기판(20)의 식각된 부분에 매립워드라인(31A)을 형성함과 동시에 상기 소오스/드레인영역(26,28)상에 콘택패드(31B,31C)를 형성하는 공정, 상기 결과물상에 상기 콘택패드(31B)와 완결되도록 커패시터를 형성하는 공정, 상기 결과물상에 상기 콘택패드(31C)와 연결되도록 비트라인(42)을 형성하는 공정, 상기 비트라인(42)상에 평탄화층(43)을 형성하는 공정, 및 상기 평탄화층(43)상에 상부 워드라인(44)을 형성하는 공정이 구비된 것을 특징으로 하는 반도체메모리 장치의 제조방법의 제조방법.
- 제5항에 있어서, 상기 소오스/드레인영역(26,28)을 형성하는 공정은, 상기 필드산화막(24)이 형성된 반도체기판(20)의 소정부위에 포토레지스트 패턴(25)을 형성하고 이를 마스크로 하여 이온주입공정에 의해 고농도 불순물영역(26)을 형성한 후, 상기 포토레지스트 패턴(25)을 제거한 다음 상기 반도체기판(20)의 소정부위에 포토레지스트 패턴(27)을 형성하고 이를 마스크로 하여 이온주입공정에 의해 저농도 불순물영역(28)을 형성하는 공정임을 특징으로 하는 반도체메모리 장치의 제조방법.
- 제5항에 있어서, 상기 소오스/드레인영역(26,28) 형성공정후 문턱전압조절을 위한 이온주입 공정이 더 구비된 것을 특징으로 하는 반도체메모리 장치의 제조방법.
- 제5항에 있어서, 상기 커패시터를 형성하는 공정은, 상기 매립워드라인(31A)과 콘택패드(31B,31C)가 형성된 반도체기판 전면에 절연층(32) 및 제2전도층(33)을 순차적층하고 이를 패터닝하여 제1플레이트노드(33A)를 형성한 후, 결과물 전면에 제1커패시터 유전체막(35)을 증착하고 이를 선택적으로 식각하여 상기 콘택패드(31B) 상부면을 노출시킨 다음, 결과물 전면에 제3도전층을 증착하고 패터닝하여 스토리지노드(37)를 형성하고, 이 위에 제2커패시터 유전체막(38) 및 제4도전층(39)을 순차적층한 후 패터닝하여 제2플레이트노드(39A)를 형성하여 이루어짐을 특징으로 하는 반도체메모리 장치의 제조방법.
- 제5항에 있어서, 상기 커패시터를 스토리지노드와 커패시터 유전체막 및 단일 플레이트노드로 된 싱글스택구조로 형성함을 특징으로 하는 반도체메모리 장치의 제조방법.
- 제5항에 있어서, 상기 비트라인(42)을 형성하는 공정은, 상기 커패시터가 형성된 결과물 전면에 층간절연막(41)을 증착한 후 선택적으로 식각하여 상기 콘택패드(31C) 상부면을 노출시킨 다음 결과를 전면에 제1금속층을 증착하는 공정임을 특징으로 하는 반도체메모리 장치의 제조방법.
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| KR1019930008694A KR960011661B1 (ko) | 1993-05-20 | 1993-05-20 | 반도체메모리 장치 및 그 제조방법 |
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| KR940027166A KR940027166A (ko) | 1994-12-10 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019930008694A KR960011661B1 (ko) | 1993-05-20 | 1993-05-20 | 반도체메모리 장치 및 그 제조방법 |
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-
1993
- 1993-05-20 KR KR1019930008694A patent/KR960011661B1/ko not_active IP Right Cessation
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|---|---|
| KR940027166A (ko) | 1994-12-10 |
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