JP3487927B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP3487927B2
JP3487927B2 JP27794694A JP27794694A JP3487927B2 JP 3487927 B2 JP3487927 B2 JP 3487927B2 JP 27794694 A JP27794694 A JP 27794694A JP 27794694 A JP27794694 A JP 27794694A JP 3487927 B2 JP3487927 B2 JP 3487927B2
Authority
JP
Japan
Prior art keywords
forming
trench
pillar
insulating film
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP27794694A
Other languages
English (en)
Other versions
JPH07273214A (ja
Inventor
柱泳 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH07273214A publication Critical patent/JPH07273214A/ja
Application granted granted Critical
Publication of JP3487927B2 publication Critical patent/JP3487927B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate

Landscapes

  • Semiconductor Memories (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に係り、特に集積度を増加させうる埋没ビットラ
インセルおよびその製造方法に関する。
【０００２】
【従来の技術】半導体メモリセル、特にダイナミックラ
ムの集積度を増加させるためには、最も小さい面積に最
も多い数の素子を集積させることが重要である。次世代
素子であるギガビット級のＤＲＡＭセルは１つのトラン
ジスタと１つのキャパシターからなるメモリセルの面積
が０．３μｍ2 以下の水準であり、これはメガビット級
のＤＲＡＭセルで相互接続のためのコンタクトホール１
つの面積に過ぎない。したがって、０．３μｍ2 のよう
に小さい面積に単位セル構成のためにトランジスタ、キ
ャパシターおよび相互接続のためのコンタクトホールを
それぞれ１つずつ共に形成させることは不可能である。
特に、今まで提示されてきたレイアウト方法では面積の
限界が障害となるため、新たな構造の技術導入が必要に
なる。
【０００３】今まで用いられてきた大部分のメモリセル
は、トランジスタ、キャパシターおよびコンタクトホー
ルが平面レイアウト状よりなり、前記それぞれの面積の
和がメモリセルの面積を決定する要因として作用した。
すなわち、ギガビット級のメモリセルを構成しようとす
れば約０．３μｍ2 以下の面積の中にトランジスタ、キ
ャパシター、ソース、およびドレイン領域の接続のため
のコンタクトホールが全部入らなければならないため、
面積の限界を乗り越えるためには３次元的なセル構造が
必要となり、水平レイアウトから垂直レイアウト構造に
セルを構成すべきである。
【０００４】このような３次元的なセル構造の代表的な
例としてトレンチ構造又はスタック構造が挙げられる
が、前記スタック構造の場合は段差問題、トレンチ構造
の場合はパターン形成および洗浄の問題が生ずる。
【０００５】一方、１９９１年ＩＥＤＭに東芝が発表し
た論文“A Surrounding Isolation-Merged Plate Elect
rode (SIMPLE) Cell with checkered layout for 256Mb
itDRAMs and beyond”（Ｔ. Ozaki et al.）から提案さ
れたＳＩＭＰＬＥセル構造は、分離領域の面積を最小化
させながらキャパシターの面積を増加させうる構造であ
る。
【０００６】しかしながら、前記ＳＩＭＰＬＥセル構造
は伝送トランジスタのソース領域とキャパシターストレ
ージノードとの接続工程がラテラル構成なので接続のた
めのコンタクトホール面積が必要である。また、ドレイ
ン領域とビットラインとの接続時にもコンタクトホール
の面積が必要である。したがって、前記ＳＩＭＰＬＥ構
造によると、０．１μｍのデザインルール工程でも０．
３μｍ2 程度のセル面積にＤＲＡＭの単位素子を形成さ
せ得ないため、ギガビット級以上のメモリセルを形成す
ることが不可能である。
【０００７】また、１９８９年ＩＥＤＭに東芝が発表し
た論文“A Surrounding Gate Transistor (SGT) Cell f
or 64/256Mbit DRAMs ”(K. Sunouchi et al.)から提案
されたＳＧＴセル構造は、トレンチキャパシターに垂直
トランジスタを適用するため、一定容量のセルキャパシ
タンスおよび電気的な特性確保のためにはトレンチの深
さが１０μｍ以上を維持すべきなので、トレンチホール
のアスペクト比は５０程度まで急激に増加して工程実現
が不可能なだけでなくトレンチ洗浄およびトレンチ内の
パターン形成が非常に難しくなる。
【０００８】また、前記ＳＧＴセル構造の製造工程で、
単位メモリセルを構成する全ての素子がマトリックス式
のトレンチにより分離されるシリコンピラー内に形成さ
れるが、ワードラインを連結させる工程が追加され前記
シリコンピラーを形成する工程が複雑であり、キャパシ
ターを形成する工程も難しい。また、メモリセル間の分
離特性が脆弱なのでゲート電極形成時キャパシタープレ
ートノードとのショートが発生する可能性が大きい。
【０００９】
【発明が解決しようとする課題】前述した問題点を解決
するために本発明の目的は、集積度を増加させうる半導
体装置を提供することである。
【００１０】また本発明の他の目的は、前記目的を達成
するに適した製造方法を提供することである。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に本発明は、第１トレンチにより分離された複数の第１
ピラーと前記第１ピラーの下面に連結されながら該第１
トレンチより口径の小さい第２トレンチにより分離され
た第２ピラーを有する半導体基板と、前記第１トレンチ
の中に形成され、前記複数の第１ピラーを取り囲みなが
ら形成されるゲート絶縁膜およびゲート電極と、前記複
数の第１ピラーを取り囲みながら形成されるゲート電極
同士を絶縁するために形成された第２分離絶縁膜と、前
記第１ピラーおよび前記第２ピラーに垂直に形成される
第１不純物領域、第２不純物領域、および該第１および
第２不純物領域の間に位置するチャネル領域と、前記第
２分離絶縁膜により絶縁され前記ゲート電極を連結する
ワードラインと、前記第２ピラーを取り囲みながら形成
され、前記第１不純物領域と連結され、前記ワードライ
ンとマトリックス形態に交叉しながら形成されるビット
ラインと、前記第２トレンチの内面および前記第１トレ
ンチの底に形成され前記ビットライン間の絶縁のために
形成された第１分離絶縁膜と、を具備することを特徴と
する半導体装置である。
【００１２】また、本発明の半導体装置は、前記第１ピ
ラーの上部を取り囲みながら形成されストレージノード
／誘電体膜／プレート電極構造のスタックキャパシター
を更に具備することを特徴とする。
【００１３】 また、本発明の半導体装置において、前
記キャパシターはシリンダー形態のキャパシターである
ことを特徴とする。
【００１４】また、本発明の半導体装置において、前記
ワードラインと前記ストレージ電極は前記第２分離絶縁
膜により分離されていることを特徴とする。
【００１５】また、本発明の半導体装置において、前記
第１および第２不純物領域およびチャネル領域は、前記
第１、第２ピラーの表面に垂直に形成されている垂直ト
ランジスタであることを特徴とする。
【００１６】前記他の目的を達成するために本発明は、
半導体基板を蝕刻して第１トレンチとその間に第１ピラ
ーを形成する段階と、前記第１ピラーの側壁にスペーサ
を形成する段階と、前記第１トレンチおよび第１ピラー
を有する基板を前記スペーサを蝕刻マスクとして蝕刻し
て第２トレンチおよびその間に第２ピラーを形成する段
階と、前記第２トレンチの底に絶縁膜を形成する段階
と、前記第２ピラーを取り囲むビットラインを形成する
段階と、前記蝕刻マスクとして使用したスペーサを取り
除く段階と、前記第２ピラー上に第１不純物領域を形成
する段階と、前記ビットラインの間および第１トレンチ
の底に第１分離絶縁膜を形成する段階と、前記第１ピラ
ーを取り囲むようにゲート絶縁膜を形成する段階と、前
記ゲート絶縁膜の側壁の一部および第１トレンチの底
に、ゲート電極とこれを連結するワードラインを形成す
る段階と、前記ワードラインにより露出された前記第１
ピラーの側壁にイオン注入して第２不純物領域を形成す
る段階と、前記第１トレンチ内部に、前記ゲート電極お
よび隣接する前記ワードラインを絶縁する第２分離絶縁
膜を形成する段階と、を含むことを特徴とする半導体装
置の製造方法であるまた、本発明の半導体装置の製造方
法は、前記第２分離絶縁膜上にキャパシターを更に形成
する段階を含むことを特徴とする。
【００１７】また、本発明の半導体装置の製造方法は、
第２分離絶縁膜上に前記第１ピラーの上部を取り囲みな
がらキャパシターを更に形成する段階を含むことを特徴
とする。
【００１８】 また、本発明の半導体装置の製造方法
は、前記キャパシターはシリンダー形態のキャパシター
であることを特徴とする。
【００１９】 また、本発明の半導体装置の製造方法に
おいて、前記キャパシターを製造する方法は、前記第２
分離絶縁膜上にストレージノードの間の空間を決定して
ストレージノードの間の絶縁に使用される絶縁膜パター
ンを形成する段階と、前記絶縁膜パターン上に第１導電
膜を形成する段階と、前記第１導電膜の側壁にスペーサ
を形成する段階と、前記第１導電膜および絶縁膜スペー
サ上に第２導電膜を形成する段階と、前記第２導電膜を
エッチバックして絶縁膜パターンとスペーサを露出する
段階と、前記露出された絶縁膜パターンとスペーサを蝕
刻してストレージノードを形成する段階と、前記ストレ
ージノードの全面に誘電体膜とプレートノードを形成す
る段階とを更に含むことを特徴とする請求項８項記載の
半導体装置の製造方法。
【００２０】また、本発明の半導体装置の製造方法は、
前記第１ピラーの側壁にゲート酸化膜を形成する前にス
レショルド電圧を調節するためにイオン注入する段階を
更に含むことを特徴とする。
【００２１】また、本発明の半導体装置の製造方法は、
前記スペーサは熱酸化膜、窒化膜およびＣＶＤ酸化膜の
３層膜で形成することを特徴とする。
【００２２】 また、本発明の半導体装置の製造方法
は、前記第２トレンチの底に絶縁膜を形成する段階は、
前記第２トレンチをさらに蝕刻して第３トレンチを形成
する段階と、当該第３トレンチの底に第４酸化膜を形成
する段階とを含み、前記第２トレンチと第３トレンチの
深さと幅は、前記第１不純物領域と前記ビットラインと
の接触窓の大きさおよび分離絶縁膜の大きさを調整する
ことを特徴とする。
【００２３】
【００２４】また、本発明の半導体装置の製造方法は、
前記ワードラインは前記第１ピラーの全面および第１ト
レンチの底に形成されることを特徴とする。
【００２５】
【作用】上述のように構成された本発明の半導体装置
は、半導体基板内形成された２〜３μｍ程度の浅いトレ
ンチおよびピラーを形成し、このピラーにトランジスタ
のソース／ドレインとなる２つの不純物領域とその間の
チャネル領域が形成されて、前記トレンチ内部を埋め立
てるようにゲート絶縁膜およびゲート電極と、このゲー
ト電極に連結されるワードラインと、このワードライン
に対しマトックッス状に配置されるビットラインとが形
成された構造であるため、上部にキャパシターを形成す
る時、隣り合う層に対するデザインマージンが確保でき
る。また、セル領域対ストレージノード領域の比率を高
めてセル領域の効率が極大化させうる。
【００２６】本発明において、上部に形成されるキャパ
シターとしては、前記第１ピラーの上部を取り囲みなが
らストレージノード／誘電体膜／プレート電極構造のス
タックキャパシターが好適であり、このキャパシターと
しては、特にピン又はシリンダー形態が好適である。そ
して、上部にキャパシターが形成される際には、第１分
離絶縁膜が、前記複数のピラーを取り囲むように形成し
たゲート電極同士の絶縁と共に、ピラーに垂直に形成さ
れたトランジスタと上部のキャパシターとの絶縁分離を
なす。
【００２７】また、本発明において、ピラーに形成され
る第１および第２不純物領域とチャネル領域はピラー表
面部分にあれば垂直のトランジスタとして動作する。
【００２８】上述のように構成された本発明の半導体装
置の製造方法は、第１トレンチの蝕刻によって、まず第
１ピラーが形成され、このピラーを取り囲むように、第
１トレンチ内部にスペーサを設けて、第２トレンチの蝕
刻を行うことで、第１トレンチより口径の小さな第２ト
レンチが形成されると共に第２ピラーが形成される。そ
して、第２トレンチの底に絶縁膜を形成することで、第
２トレンチ内に形成するビットラインと基板との絶縁体
となる。
【００２９】次いで、第２トレンチ内部に第２ピラーを
取り囲むようにビットラインを形成することで、第２ト
レンチの埋め立てが行われる。そして、前記スペーサを
除去し、第１不純物領域の形成と、前記ビットライン上
に第１分離絶縁膜の形成が行われて、第１ピラーの側壁
に、ゲート絶縁膜の形成が行われて、その後、ゲート電
極、およびこのゲート電極を連結するワードラインが形
成されて、第１トレンチが埋め立てられる。そして、第
１ピラー上部にオン注入によって、第２不純物領域が形
成される。これにより前述の本発明による半導体装置が
完成する。
【００３０】また、本発明の半導体装置の製造方法にお
いては、上記各段階の経た後、キャパシターの形成の段
階を具備することができ、このキャパシターは、例えば
第２絶縁分離膜を取り囲むように形成される段階であ
る。また、この形成されるキャパシターはピン又はシリ
ンダ形態のキャパシターである。
【００３１】そして、このキャパシターの形成方法とし
ては、第２分離絶縁膜を柱状に取り囲むように形成する
第１導電膜と、さらに第２導電膜が形成されて、この第
１および第２導電膜によって、ストレージノードが形成
される、そして、この上に誘電体膜とプレートノードを
形成する各段階によりキャパシターが形成される。
【００３２】また本発明の製造方法においては、ゲート
酸化膜形成前にイオン注入によって、トランジスタのス
レショルド電圧の調整を行う工程をさらに具備する。
【００３３】また本発明の製造方法においては、スペー
サを熱酸化膜、窒化膜、およびＣＶＤ酸化膜とすること
で、ビットライン形成の段階で熱酸化膜がピラーのエッ
チング保護膜となり、第１分離絶縁膜形成の段階で窒化
膜が熱酸化防止膜として作用する。
【００３４】また、本発明の製造方法においては、第２
トレンチの深さを調節することで、第１不純物領域とビ
ットラインとの接触面積が決定される。
【００３５】また、本発明の製造方法においては、第２
トレンチをさらに蝕刻することで、第２トレンチの底に
形成される絶縁膜の厚さを増すことができ、これにより
素子分離の大きさを決定する。
【００３６】また、本発明の製造方法においては、ワー
ドラインの形成を第１ピラーの全面および第１トレンチ
の底とすることでにより、ワードラインの電気抵抗を低
減する。
【００３７】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。
【００３８】図１は本発明の半導体装置のレイアウト図
であり、参照符号１８はピラーを示し、３１はワードラ
インを示し、２７はビットラインを示し、４１はストレ
ージノード形成パターンを示す。
【００３９】図２Ａおよび図２Ｂは図１のワードライン
３１およびビットライン２７に沿って平行に切った半導
体装置の断面図である。
【００４０】図２Ａおよび図２Ｂを参照すれば、基板を
蝕刻して形成された第１トレンチ１９により分離された
第１ピラー１８とその下部に連結されており、第２トレ
ンチ２０により分離された口径の大きい第２ピラー１８
ａが形成されている。前記第１ピラー１８の両側面にゲ
ート酸化膜３０およびゲート電極３１，３１ａが位置
し、前記ゲート電極３１，３１ａは上下部に形成された
第１および第２分離絶縁膜２８ａ，３３により絶縁され
ている。
【００４１】特に前記図２Ａに示した前記図１のワード
ラインによる断面図には前記ゲート電極３１がトレンチ
の底にも形成され連結されており、反面前記図２Ｂに示
した図１のビットラインによる断面図には前記ゲート電
極３１ａは連結されていない。
【００４２】前記第１ピラー１８と連結された第２ピラ
ー１８ａの両側面および第２トレンチの底にビットライ
ン２７，２７ａが形成されており、前記ビットラインを
絶縁するために上下部に第１分離絶縁膜２８，２８ａお
よび絶縁膜２３が形成されている。
【００４３】特に前記図２Ａに示した前記図１のワード
ラインによる断面図には前記ビットライン２７が連結さ
れず、反面前記図２Ｂに示した図１のビットラインによ
る断面図にはビットライン２７ａがトレンチの底にも形
成され連結されている。
【００４４】また、前記トレンチに埋没され形成された
第２分離絶縁膜３３上に第１ピラーを取り囲みながら柱
状にストレージノード４１が形成されており、その上に
誘電体膜３９およびプレートノード４０が順次に形成さ
れキャパシターを形成する。
【００４５】図３は前記図２Ａおよび図２Ｂに示した本
発明による半導体装置を３次元的に示したセル構造であ
る。
【００４６】先ず、図面にワードラインＷＬ方向とビッ
トラインＢＬ方向が示されており、プレートノードおよ
び各層を絶縁するための層間絶縁膜は部分的に略されて
いる。基板を蝕刻して形成された第１トレンチにより分
離された第１ピラー１８と、その下部に連結されており
第２トレンチにより分離された第１ピラーより大きい第
２ピラー１８ａが形成されている。前記第１ピラー１８
を取り囲みながら連結されており第１分離絶縁膜２８ａ
により分離されるワードライン３１が形成されており、
前記第２ピラー１８ａを取り囲みながら連結されている
ビットライン２７が形成されている。
【００４７】また、前記第１ピラー１８および第２ピラ
ー１８ａの垂直に形成される第１不純物領域４４および
第２不純物領域４３とその間にチャネル領域４５が形成
されている。前記第１不純物領域４４はドレイン領域と
して作用し、第２不純物領域４３はソース領域として作
用する。以下ではソースおよびドレイン領域と称する。
前記ドレイン領域４４はビットライン２７と連結され、
前記第１トレンチに埋没され形成された分離絶縁膜上に
前記第１ピラー１８を取り囲みながら形成され前記ソー
ス領域４３と連結されるストレージノード４１が形成さ
れる。前記ストレージノード４１は複数のシリンダー状
の柱に形成されその間に誘電体膜およびプレートが順次
に形成されキャパシターを形成する。
【００４８】以下、添付した図面を参照して本発明によ
る半導体装置の製造方法を詳細に説明する。
【００４９】Ａを付した図４Ａないし図１８Ａは本発明
による半導体装置の製造方法を説明するために、前記図
１のワードラインに沿って平行に工程順どおり切った断
面図であり、Ｂを付した図４Ｂないし図１８Ｂは本発明
による半導体装置の製造方法を説明するために、前記図
１のビットラインに沿って平行に工程順どおり切った断
面図である。
【００５０】図４Ａおよび図４Ｂは半導体基板１０上に
パッド酸化膜１１、バッファーポリシリコン層１２、第
１シリコン窒化膜１３および第１酸化膜１４を順次に形
成する段階を示す。
【００５１】半導体基板１０上にＣＶＤ酸化膜や高温酸
化膜を１００〜４００Å程度の厚さで沈積してパッド酸
化膜１１を形成したのちに、前記パッド酸化膜１１上に
ポリシリコンを蒸着してバッファーポリシリコン層１２
を形成する。続いて前記バッファーポリシリコン層１２
上に第１シリコン窒化膜１３を形成した後、前記第１シ
リコン窒化膜１３にＣＶＤ方法で第１酸化膜１４を形成
する。
【００５２】次いで、前記第１酸化膜１４上にフォトレ
ジストを塗布したのちにパターニングしてフォトレジス
トパターン１５ａを形成するが、前記フォトレジストパ
ターン１５ａは後工程に形成されるピラー又は前記順次
に形成された層１３，１２，１１，１０の蝕刻マスクと
して用いられる。
【００５３】図５Ａおよび図５Ｂは前記半導体基板１０
を蝕刻して第１ピラー１８を形成する段階を示す。
【００５４】前記形成されたフォトレジストパターン１
５ａを蝕刻マスクとして、前記パッド酸化膜１１、バッ
ファーポリシリコン層１２、第１シリコン窒化膜１３お
よび第１酸化膜１４を順次に蝕刻し、次いで半導体基板
１０を蝕刻することにより第１ピラー１８とその間に第
１トレンチ１９を形成する。前記第１トレンチは幅ｗが
０．１〜０．１５μｍ、深さｄが１〜２μｍ程度に形成
し、これは望む垂直トランジスタの長さに応じて変更し
うる。
【００５５】次に、前記第１ピラー１８の形成されてい
る半導体基板１０の全面に熱酸化方法で第２酸化膜１５
を形成したのちに、続いて第２シリコン窒化膜１６およ
び第３酸化膜１７を形成した後、エッチバックして前記
ピラーの両側壁に前記第２酸化膜１５、第２シリコン窒
化膜１６および第３酸化膜１７から構成された第１スペ
ーサ１００：１５，１６，１７を形成する。
【００５６】図６Ａおよび図６Ｂは前記トレンチを有す
る半導体基板を２次蝕刻する段階を示す。
【００５７】前記形成されたスペーサ１００：１５，１
６，１７を蝕刻マスクとして、前記蝕刻された半導体基
板を再び２次蝕刻することにより前記第１トレンチより
更に深く第２トレンチ２０とその間に対応して第２ピラ
ー１８ａを形成する。前記第２トレンチ２０は前記第１
ピラー１８の下部（底）から０．５〜１μｍ程度の深さ
となり、これは望む不純物領域（例えばドレイン領域）
間の接触大きさに応じて変更しうる。
【００５８】図７Ａおよび図７Ｂは前記第２ピラーの両
側壁にシリコン窒化膜２１を形成する段階を示す。
【００５９】具体的に、熱酸化を防止する目的として前
記第２ピラー１８ａの両側壁に窒化シリコンを蒸着して
第３シリコン窒化膜２１を形成する。
【００６０】図８Ａおよび図８Ｂは前記第２トレンチを
有する半導体基板を３次蝕刻する段階を示す。
【００６１】前記形成された第３シリコン窒化膜２１を
蝕刻マスクとして、前記蝕刻された半導体基板を再び３
次蝕刻することにより、前記第２トレンチより更に深く
なった第３トレンチ２２とその間に第３ピラー１８ｂを
形成する。前記３次に蝕刻された半導体基板の第３トレ
ンチ２２の底には後工程で熱酸化方法による酸化膜が形
成される。前記第２トレンチ２０と第３トレンチ２２の
深さと幅は後工程で形成されるビットラインとドレイン
の接触窓の大きさおよび分離酸化膜の大きさを調節する
に利用される。
【００６２】図９Ａおよび図９Ｂは前記３次蝕刻により
形成された第３トレンチ２２の底に第４酸化膜２３を形
成する段階を示す。
【００６３】更に詳細には前記３次蝕刻により前記第２
トレンチ２０より更に深くなった第３トレンチ２２の底
に熱酸化方法により第４酸化膜２３を形成するが、前記
第４酸化膜２３はビットラインと基板との間の絶縁又は
分離のために使用される分離絶縁膜となる。
【００６４】図１０Ａおよび図１０Ｂは前記２次蝕刻に
より形成された第２ピラー１８ａの両側壁にビットライ
ン形成のための第１ポリシリコン膜２５，２５ａを形成
する段階を示す。
【００６５】先ず、形成された第３シリコン窒化膜２１
を湿式蝕刻で取り除いた後、全面に不純物がドーピング
されたポリシリコンを蒸着する。次いで、前記ポリシリ
コン上にフォトレジストを塗布した後パターニングして
フォトレジストパターン２４，２４ａを形成する。次に
前記フォトレジストパターン２４，２４ａを蝕刻マスク
として前記ポリシリコンを蝕刻し前記第２トレンチ２０
の両側部および第１酸化膜１４上に第１ポリシリコン膜
２５，２５ａが形成される。
【００６６】特に、前記図１０Ｂに示した前記図１のビ
ットラインによる半導体装置の断面図には第２トレンチ
２０の底に第１ポリシリコン膜２５ａが連結されてお
り、反面前記図１０Ａに示した図１のワードラインによ
る断面図には第２トレンチ２０の底に前記第１ポリシリ
コン膜２５は分離されている。
【００６７】図１１Ａおよび図１１Ｂは前記第１ポリシ
リコン膜２５，２５ａ上にフォトレジストを塗布した後
全面蝕刻する段階を示す。
【００６８】先ず、前記形成されたフォトレジストパタ
ーン２４，２４ａを除去し、再び前記第１ポリシリコン
膜２５，２５ａ上にフォトレジストを塗布したのちに、
全面蝕刻して前記第１ポリシリコン膜２５，２５ａの間
にトレンチの底から一定の高さでフォトレジストパター
ン２６を形成する。
【００６９】図１２Ａおよび図１２Ｂは前記第１ポリシ
リコン膜２５，２５ａを全面蝕刻してビットライン２
７，２７ａを形成する段階を示す。
【００７０】具体的に、前記フォトレジストパターン２
６および第３酸化膜１７を蝕刻マスクとして前記第１ポ
リシリコン膜２５，２５ａを乾式蝕刻や湿式蝕刻で除去
する。こうなれば、前記２次蝕刻により形成された第２
ピラー１８ａの両側壁と第２トレンチ２０の底にビット
ライン２７，２７ａが形成される。次いで、第３酸化膜
１７およびフォトレジストパターン２６を除去し第２シ
リコン窒化膜１６を酸化防止膜として前記ビットライン
を酸化させ前記ビットライン２７，２７ａを絶縁する。
この時、ビットライン２７，２７ａ間には前記ビットラ
インの酸化により生成される第１分離絶縁膜２８，２８
ａにより満たされ、そして不純物領域（図示せず）がビ
ットライン２７（２７ａ）に含まれた不純物の外部拡散
により形成される。続いて垂直トランジスタの臨界電圧
を調節するために、例えばボロンでイオン注入を進んだ
後、前記第２酸化膜１５と第２シリコン窒化膜１６を除
去する。
【００７１】特に、前記図１２Ｂに示した前記図１のビ
ットラインによる半導体装置の断面図には第２トレンチ
２０の底に前記ビットライン２７ａが連結されており、
反面前記図１２Ａに示した図１のワードラインによる断
面図には第２トレンチ２０の底に前記ビットライン２７
は分離されている。
【００７２】図１３Ａおよび図１３Ｂは前記１次蝕刻に
より形成された第１ピラー１８の両側壁にワードライン
形成のための第２ポリシリコン酸化膜３１，３１ａを形
成する段階を示す。
【００７３】先ず、前記形成された第１ピラー１８の両
側壁にゲート酸化膜３０を形成したのちに、全面にポリ
シリコンを蒸着する。次いで、前記ポリシリコン上にフ
ォトレジストを塗布した後パターニングしてフォトレジ
ストパターン２４ｂ，２４ｃを形成する。次に、前記フ
ォトレジスト２４ｂ，２４ｃを蝕刻マスクとして前記ポ
リシリコンを蝕刻して前記第１ピラー１８の両側部およ
び第１酸化膜上に第２ポリシリコン膜３１，３１ａが形
成される。
【００７４】特に、前記図１３Ｂに示した前記図１のビ
ットラインによる半導体装置の断面図には第１トレンチ
１９の底に前記第２ポリシリコン膜３１ａが分離されて
おり、反面前記図１３Ａに示した図１のワードラインに
よる断面図には第１トレンチ１９の底に前記第２ポリシ
リコン膜３１は連結されている。
【００７５】図１４Ａおよび図１４Ｂは前記第２ポリシ
リコン膜３１，３１ａ上にフォトレジストを塗布した後
全面蝕刻する段階を示す。
【００７６】先ず、前記形成されたフォトレジストパタ
ーン２４ｂ，２４ｃを除去し、再び前記第２ポリシリコ
ン膜３１，３１ａ上にフォトレジストを塗布したのち
に、前記フォトレジストを全面蝕刻し、前記第１ピラー
の表面から一定の深さでフォトレジストパターン３２を
形成する。
【００７７】次いで、前記フォトレジストパターン３２
をマスクとして前記第２ポリシリコン膜を乾式蝕刻や湿
式蝕刻する。こうなれば、前記１次蝕刻により形成され
た第１ピラー１８の両側壁の一部と第１トレンチ１９の
底にワードラインが形成される。前記第２ポリシリコン
膜３１，３１ａの蝕刻は本実施例では第１ピラー１８の
上面から一定の深さで形成したが、第１ピラーの上部ま
で蝕刻してワードラインを形成することもできる。
【００７８】図１５Ａおよび図１５Ｂはゲート電極と連
結したワードライン３１，３１ａを形成する段階を示
す。
【００７９】先ず、前記フォトレジストパターン３２を
除去する。こうすると、前記１次蝕刻により形成された
第１ピラー１８の一部の両側壁と第１トレンチ１９の底
にワードライン３１，３１ａが形成される。次いで、前
記ワードラインを酸化させたりＣＶＤ酸化膜を全面に蒸
着およびエッチバックし、前記ワードラインを絶縁する
第２分離絶縁膜３３を形成する。続いて全面に垂直トラ
ンジスタのソース領域を形成するために、例えば燐又は
砒素３４を利用してイオン注入を進行する。
【００８０】特に、前記図１５Ａに示した前記図１のワ
ードラインによる半導体装置の断面図には第１トレンチ
１９の底に前記ワードライン３１が連結されており、反
面前記図１５Ｂに示した図１のビットラインによる断面
図には第１トレンチ１９の底に前記ワードライン３１ａ
は分離されている。
【００８１】図１６Ａおよび図１６Ｂは前記第２分離絶
縁膜３３上に第５酸化膜パターン３５を形成する段階を
示す。
【００８２】キャパシター形成のためにＣＶＤ方法で第
５酸化膜を基板全面にかけて形成した後パターニングし
て柱状に第５酸化膜パターン３５（絶縁膜パターン）を
形成する。この時第５酸化膜パターン３５の幅は後工程
で形成されるストレージ電極の間の空間を決定し、前記
第５酸化膜パターン３５はストレージノードの間の絶縁
のために使用される。
【００８３】図１７Ａおよび図１７Ｂは第３ポリシリコ
ン膜３６、第２スペーサ３７および第４ポリシリコン膜
３８を形成する段階を示す。
【００８４】先ず、前記柱形態の第５酸化膜パターン３
５の形成された基板全面にかけて第１導電膜としてスト
レージノード用の第３ポリシリコン膜３６を形成する。
前記第３ポリシリコン膜３６は前記第２分離酸化膜３３
を覆いながら蒸着される。次いで、第３ポリシリコン膜
３６の形成された基板全面にかけてＣＶＤ方法で酸化膜
を形成したのちに、蝕刻して第３ポリシリコン膜の両側
壁に第２スペーサ３７を形成する。続いて前記結果物全
面に導電膜としてストレージノード用の第４ポリシリコ
ン膜３８を形成する。
【００８５】図１８Ａおよび図１８Ｂはストレージノー
ド４１およびプレード電極４０を形成する段階を示す。
【００８６】先ず、第４ポリシリコン膜３８をエッチバ
ックすれば前記第５酸化膜パターン３５と第２スペーサ
３７が露出される。次いで、前記露出された第５酸化膜
パターン３５と第２スペーサ３７を湿式蝕刻で除去す
る。こうすると、前記第３ポリシリコン膜３６と第４ポ
リシリコン膜３８とから構成され柱状にストレージノー
ド４１が形成される。
【００８７】次に、前記ストレージ電極４１の全面に誘
電体膜３９、例えば酸化膜／窒化膜／酸化膜の３層膜を
形成した後、結果物全面にポリシリコンでプレートノー
ド４０を形成してメモリ素子のセルを完成する。
【００８８】
【発明の効果】以上説明したように請求項１〜５記載の
本発明の半導体装置によれば、トランジスタのソース領
域とキャパシターストレージノードとの接続工程が垂直
に形成され、接続のためのコンタクトホールの面積が不
要である。また、ドレイン領域とビットラインとの接続
時にもコンタクトホールの面積が不要である。従って、
０．１μｍのデザインルール工程でも０．３μｍ2 程度
のセル面積にＤＲＡＭの単位素子を形成させうる。
【００８９】また、本発明は２〜３μｍ程度の浅いトレ
ンチおよびピラーを形成すれば良いため工程進行が容易
であり、ワードラインおよびビットラインがピラーを取
り囲みながらトレンチを埋め立てる構造なので上部にキ
ャパシターを形成する際に隣り合う層に対するデザイン
マージンが確保できる。また、セル領域対ストレージノ
ード領域の比率を高めセル領域の効率を極大化させう
る。
【００９０】また、第１、第２ピラーの高さおよびキャ
パシターのストレージノードの高さを調節することによ
り、深いトレンチに対する問題点およびスタックキャパ
シターの段差問題が解決でき、ストレージノードと連結
される第２不純物領域（ソース領域）は垂直トランジス
タのチャネル領域のみ隣接しているためセル漏洩電流が
減らせる。
【００９１】 また、請求項６〜１４記載の本発明の半
導体装置の製造方法によれば、ストレージノードと第２
不純物領域（ソース領域）およびビットラインと第１不
純物領域（ドレイン領域）は前記ピラーを取り囲みなが
らセルフアライン方式で形成されるため、平面セル領域
の増加なくコンタクト面積を増加させコンタクト抵抗を
非常に小さくできる。
【００９２】なお、本発明は前記実施例に限らず、本発
明の技術的思想を逸脱しない範囲内で当分野の通常の知
識を有する者により様々な変形が可能であることは無論
である。
【図面の簡単な説明】
【図１】 本発明による半導体装置のレイアウト図であ
る。
【図２】 図１のワードラインおよびビットラインに沿
って平行に切った半導体装置の断面図である。
【図３】 本発明による半導体装置の３次元セル構造図
である。
【図４】 本発明による半導体装置の製造方法を説明す
るために、前記図１のワードラインに沿って平行に工程
順どおり切った断面図（図４Ａ）と、前記図１のビット
ラインに沿って平行に工程順どおり切った断面図（図４
Ｂ）である。
【図５】 図４に続く、前記図１のワードラインに沿っ
て平行に工程順どおり切った断面図（図５Ａ）と、前記
図１のビットラインに沿って平行に工程順どおり切った
断面図（図５Ｂ）である。
【図６】 図５に続く、前記図１のワードラインに沿っ
て平行に工程順どおり切った断面図（図６Ａ）と、前記
図１のビットラインに沿って平行に工程順どおり切った
断面図（図６Ｂ）である。
【図７】 図６に続く、前記図１のワードラインに沿っ
て平行に工程順どおり切った断面図（図７Ａ）と、前記
図１のビットラインに沿って平行に工程順どおり切った
断面図（図７Ｂ）である。
【図８】 図７に続く、前記図１のワードラインに沿っ
て平行に工程順どおり切った断面図（図８Ａ）と、前記
図１のビットラインに沿って平行に工程順どおり切った
断面図（図８Ｂ）である。
【図９】 図８に続く、前記図１のワードラインに沿っ
て平行に工程順どおり切った断面図（図９Ａ）と、前記
図１のビットラインに沿って平行に工程順どおり切った
断面図（図９Ｂ）である。
【図１０】 図９に続く、前記図１のワードラインに沿
って平行に工程順どおり切った断面図（図１０Ａ）と、
前記図１のビットラインに沿って平行に工程順どおり切
った断面図（図１０Ｂ）である。
【図１１】 図１０に続く、前記図１のワードラインに
沿って平行に工程順どおり切った断面図（図１１Ａ）
と、前記図１のビットラインに沿って平行に工程順どお
り切った断面図（図１１Ｂ）である。
【図１２】 図１１に続く、前記図１のワードラインに
沿って平行に工程順どおり切った断面図（図１２Ａ）
と、前記図１のビットラインに沿って平行に工程順どお
り切った断面図（図１２Ｂ）である。
【図１３】 図１２に続く、前記図１のワードラインに
沿って平行に工程順どおり切った断面図（図１３Ａ）
と、前記図１のビットラインに沿って平行に工程順どお
り切った断面図（図１３Ｂ）である。
【図１４】 図１３に続く、前記図１のワードラインに
沿って平行に工程順どおり切った断面図（図１４Ａ）
と、前記図１のビットラインに沿って平行に工程順どお
り切った断面図（図１４Ｂ）である。
【図１５】 図１４に続く、前記図１のワードラインに
沿って平行に工程順どおり切った断面図（図１５Ａ）
と、前記図１のビットラインに沿って平行に工程順どお
り切った断面図（図１５Ｂ）である。
【図１６】 図１５に続く、前記図１のワードラインに
沿って平行に工程順どおり切った断面図（図１６Ａ）
と、前記図１のビットラインに沿って平行に工程順どお
り切った断面図（図１６Ｂ）である。
【図１７】 図１６に続く、前記図１のワードラインに
沿って平行に工程順どおり切った断面図（図１７Ａ）
と、前記図１のビットラインに沿って平行に工程順どお
り切った断面図（図１７Ｂ）である。
【図１８】 図１７に続く、前記図１のワードラインに
沿って平行に工程順どおり切った断面図（図１８Ａ）
と、前記図１のビットラインに沿って平行に工程順どお
り切った断面図（図１８Ｂ）である。
【符号の説明】
１０…半導体基板、 １１，１４，１７，２３…酸化膜、 １３、１５…シリコン窒化膜、 １８…第１ピラー、 １８ａ…第２ピラー、 １９，２０，２２…トレンチ、 ２５，２５ａ，３８…ポリシリコン、 ２７…ビットライン、 ２８，３３…分離絶縁膜、 ３０…ゲート酸化膜、 ３１…ワードライン（ゲート電極）、 ３９…誘電体膜、 ４０…プレート電極、 ４１…ストレージノード、 ４３…第２不純物領域、 ４４…第１不純物領域、 ４５…チャネル領域。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 27/108

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１トレンチにより分離された複数の第
    １ピラーと前記第１ピラーの下面に連結されながら該第
    １トレンチより口径の小さい第２トレンチにより分離さ
    れた第２ピラーを有する半導体基板と、 前記第１トレンチの中に形成され、前記複数の第１ピラ
    ーを取り囲みながら形成されるゲート絶縁膜およびゲー
    ト電極と、 前記複数の第１ピラーを取り囲みながら形成されるゲー
    ト電極同士を絶縁するために形成された第２分離絶縁膜
    と、 前記第１ピラーおよび前記第２ピラーに垂直に形成され
    る第１不純物領域、第２不純物領域、および該第１およ
    び第２不純物領域の間に位置するチャネル領域と、 前記第２分離絶縁膜により絶縁され前記ゲート電極を連
    結するワードラインと、 前記第２ピラーを取り囲みながら形成され、前記第１不
    純物領域と連結され、前記ワードラインとマトリックス
    形態に交叉しながら形成されるビットラインと、 前記第２トレンチの内面および前記第１トレンチの底に
    形成され前記ビットライン間の絶縁のために形成された
    第１分離絶縁膜と、を具備することを特徴とする半導体
    装置。
  2. 【請求項２】 前記第１ピラーの上部を取り囲みながら
    形成されストレージノード／誘電体膜／プレート電極構
    造のスタックキャパシターを更に具備することを特徴と
    する請求項１項記載の半導体装置。
  3. 【請求項３】 前記キャパシターはシリンダー形態のキ
    ャパシターであることを特徴とする請求項２項記載の半
    導体装置。
  4. 【請求項４】 前記ワードラインと前記ストレージノー
    ドは前記第２分離絶縁膜により分離されていることを特
    徴とする請求項２項記載の半導体装置。
  5. 【請求項５】 前記第１および第２不純物領域およびチ
    ャネル領域は、前記第１、第２ピラーの表面に垂直に形
    成されている垂直トランジスタであることを特徴とする
    請求項１項記載の半導体装置。
  6. 【請求項６】 半導体基板を蝕刻して第１トレンチとそ
    の間に第１ピラーを形成する段階と、 前記第１ピラーの側壁にスペーサを形成する段階と、 前記第１トレンチおよび第１ピラーを有する基板を前記
    スペーサを蝕刻マスクとして蝕刻して第２トレンチおよ
    びその間に第２ピラーを形成する段階と、 前記第２トレンチの底に絶縁膜を形成する段階と、 前記第２ピラーを取り囲むビットラインを形成する段階
    と、 前記蝕刻マスクとして使用したスペーサを取り除く段階
    と、 前記第２ピラー上に第１不純物領域を形成する段階と、 前記ビットラインの間および第１トレンチの底に第１分
    離絶縁膜を形成する段階と、 前記第１ピラーを取り囲むようにゲート絶縁膜を形成す
    る段階と、 前記ゲート絶縁膜の側壁の一部および第１トレンチの底
    に、ゲート電極とこれを連結するワードラインを形成す
    る段階と、 前記ワードラインにより露出された前記第１ピラーの側
    壁にイオン注入して第２不純物領域を形成する段階と、 前記第１トレンチ内部に、前記ゲート電極および隣接す
    る前記ワードラインを絶縁する第２分離絶縁膜を形成す
    る段階と、を含むことを特徴とする半導体装置の製造方
    法。
  7. 【請求項７】 前記第２分離絶縁膜上にキャパシターを
    更に形成する段階を含むことを特徴とする請求項６項記
    載の半導体装置の製造方法。
  8. 【請求項８】 第２分離絶縁膜上に前記第１ピラーの上
    部を取り囲みながらキャパシターを更に形成する段階を
    含むことを特徴とする請求項６項記載の半導体装置の製
    造方法。
  9. 【請求項９】 前記キャパシターはシリンダー形態のキ
    ャパシターであることを特徴とする請求項８項記載の半
    導体装置の製造方法。
  10. 【請求項１０】 前記キャパシターを製造する方法は、 前記第２分離絶縁膜上にストレージノードの間の空間を
    決定してストレージノードの間の絶縁に使用される絶縁
    膜パターンを形成する段階と、 前記絶縁膜パターン上に第１導電膜を形成する段階と、 前記第１導電膜の側壁にスペーサを形成する段階と、 前記第１導電膜および絶縁膜スペーサ上に第２導電膜を
    形成する段階と、 前記第２導電膜をエッチバックして絶縁膜パターンとス
    ペーサを露出する段階と、 前記露出された絶縁膜パターンとスペーサを蝕刻してス
    トレージノードを形成する段階と、 前記ストレージノードの全面に誘電体膜とプレートノー
    ドを形成する段階とを更に含むことを特徴とする請求項
    ８項記載の半導体装置の製造方法。
  11. 【請求項１１】 前記第１ピラーの側壁にゲート酸化膜
    を形成する前にスレショルド電圧を調節するためにイオ
    ン注入する段階を更に含むことを特徴とする請求項６項
    記載の半導体装置の製造方法。
  12. 【請求項１２】 前記スペーサは熱酸化膜、窒化膜およ
    びＣＶＤ酸化膜の３層膜で形成することを特徴とする請
    求項６項記載の半導体装置の製造方法。
  13. 【請求項１３】 前記第２トレンチの底に絶縁膜を形成
    する段階は、 前記第２トレンチをさらに蝕刻して第３トレンチを形成
    する段階と、当該第３トレンチの底に第４酸化膜を形成
    する段階とを含み、 前記第２トレンチと第３トレンチの深さと幅は、前記第
    １不純物領域と前記ビットラインとの接触窓の大きさお
    よび分離絶縁膜の大きさを調整する ことを特徴とする請
    求項６項記載の半導体装置の製造方法。
  14. 【請求項１４】 前記ワードラインは前記第１ピラーの
    全面および第１トレンチの底に形成されることを特徴と
    する請求項６項記載の半導体装置の製造方法。
JP27794694A 1994-03-17 1994-11-11 半導体装置およびその製造方法 Expired - Fee Related JP3487927B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019940005372A KR0147584B1 (ko) 1994-03-17 1994-03-17 매몰 비트라인 셀의 제조방법
KR94P5372 1994-03-17

Publications (2)

Publication Number Publication Date
JPH07273214A JPH07273214A (ja) 1995-10-20
JP3487927B2 true JP3487927B2 (ja) 2004-01-19

Family

ID=19379107

Family Applications (1)

Application Number Title Priority Date Filing Date
JP27794694A Expired - Fee Related JP3487927B2 (ja) 1994-03-17 1994-11-11 半導体装置およびその製造方法

Country Status (6)

Country Link
US (1) US5828094A (ja)
JP (1) JP3487927B2 (ja)
KR (1) KR0147584B1 (ja)
CN (1) CN1045349C (ja)
DE (1) DE4438518B4 (ja)
GB (1) GB2287581B (ja)

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3703885B2 (ja) 1995-09-29 2005-10-05 株式会社東芝 半導体記憶装置とその製造方法
KR19980028402A (ko) * 1996-10-22 1998-07-15 문정환 디램(dram) 셀의 구조 및 그 제조 방법
US6033919A (en) * 1996-10-25 2000-03-07 Texas Instruments Incorporated Method of forming sidewall capacitance structure
TW393731B (en) * 1997-12-01 2000-06-11 Nanya Plastics Corp DRAM sharing a bit line contact window with multi-memory cells and its manufacturing method
US6087263A (en) 1998-01-29 2000-07-11 Micron Technology, Inc. Methods of forming integrated circuitry and integrated circuitry structures
US6563155B2 (en) * 1998-09-08 2003-05-13 Texas Instruments Incorporated Cross point type DRAM cell composed of a pillar having an active region
US5990510A (en) * 1998-12-15 1999-11-23 Samsung Electronics, Co., Ltd. Dynamic random access memory device and method for fabricating the same
DE19911148C1 (de) * 1999-03-12 2000-05-18 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US6355520B1 (en) * 1999-08-16 2002-03-12 Infineon Technologies Ag Method for fabricating 4F2 memory cells with improved gate conductor structure
US6455886B1 (en) 2000-08-10 2002-09-24 International Business Machines Corporation Structure and process for compact cell area in a stacked capacitor cell array
DE10111755C1 (de) * 2001-03-12 2002-05-16 Infineon Technologies Ag Verfahren zur Herstellung einer Speicherzelle eines Halbleiterspeichers
DE10131627B4 (de) * 2001-06-29 2006-08-10 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleiterspeichereinrichtung
WO2003036714A1 (fr) * 2001-10-24 2003-05-01 Hitachi, Ltd D Procede de fabrication de misfet longitudinal, misfet longitudinal, procede de fabrication de dispositif de stockage a semi-conducteur et dispositif de stockage a semi-conducteur
KR100618819B1 (ko) * 2004-02-06 2006-08-31 삼성전자주식회사 오버레이 마진이 개선된 반도체 소자 및 그 제조방법
KR100574317B1 (ko) * 2004-02-19 2006-04-26 삼성전자주식회사 게이트 구조물, 이를 갖는 반도체 장치 및 그 형성 방법
KR100626912B1 (ko) 2004-04-23 2006-09-20 주식회사 하이닉스반도체 불휘발성 강유전체 수직 전극 셀과 수직 전극 셀을 이용한불휘발성 강유전체 메모리 장치 및 그 수직 전극 셀 제조방법
DE102004052643B4 (de) * 2004-10-29 2016-06-16 Infineon Technologies Ag Verfahren zur Herstellung eines lateralen Trenchtransistors
KR100618875B1 (ko) * 2004-11-08 2006-09-04 삼성전자주식회사 수직 채널 ｍｏｓ 트랜지스터를 구비한 반도체 메모리소자 및 그 제조방법
KR100800469B1 (ko) * 2005-10-05 2008-02-01 삼성전자주식회사 매몰 비트 라인에 접속된 수직형 트랜지스터를 포함하는회로 소자 및 제조 방법
KR100688576B1 (ko) 2005-10-14 2007-03-02 삼성전자주식회사 수직채널 트랜지스터를 갖는 반도체 메모리 장치 및 그제조방법
KR100833182B1 (ko) * 2005-11-17 2008-05-28 삼성전자주식회사 수직채널 트랜지스터를 구비한 반도체 메모리장치 및 그제조 방법
KR100725370B1 (ko) * 2006-01-05 2007-06-07 삼성전자주식회사 반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치
KR100734313B1 (ko) 2006-02-09 2007-07-02 삼성전자주식회사 수직 채널을 갖는 반도체 소자 및 그 제조방법
JP2008140996A (ja) * 2006-12-01 2008-06-19 Elpida Memory Inc 半導体装置及びその製造方法
US8058683B2 (en) * 2007-01-18 2011-11-15 Samsung Electronics Co., Ltd. Access device having vertical channel and related semiconductor device and a method of fabricating the access device
KR100891521B1 (ko) * 2007-05-25 2009-04-06 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR101046692B1 (ko) * 2007-11-01 2011-07-06 주식회사 하이닉스반도체 수직 채널 반도체 소자의 제조방법
KR100955166B1 (ko) * 2008-03-13 2010-04-28 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100983693B1 (ko) 2008-04-10 2010-09-24 주식회사 하이닉스반도체 고집적 반도체 장치 내 수직형 트랜지스터의 제조 방법
KR101486797B1 (ko) * 2008-06-04 2015-01-28 삼성전자주식회사 수직형 반도체 소자, 이를 제조하는 방법 및 이의 동작방법.
KR100985883B1 (ko) * 2008-06-20 2010-10-08 주식회사 하이닉스반도체 4ｆ2 트랜지스터를 갖는 반도체 소자 및 그 제조방법
JP5112201B2 (ja) * 2008-07-11 2013-01-09 株式会社東芝 不揮発性半導体記憶装置
KR101073073B1 (ko) * 2008-10-17 2011-10-12 주식회사 하이닉스반도체 수직게이트를 구비한 반도체장치 및 그 제조 방법
KR101036927B1 (ko) * 2008-12-31 2011-05-25 주식회사 하이닉스반도체 수직게이트를 구비한 반도체장치 및 그 제조 방법
JP2011040421A (ja) * 2009-08-06 2011-02-24 Elpida Memory Inc 半導体装置およびその製造方法
KR101607265B1 (ko) * 2009-11-12 2016-03-30 삼성전자주식회사 수직 채널 트랜지스터의 제조방법
KR101129867B1 (ko) * 2010-02-01 2012-03-23 주식회사 하이닉스반도체 반도체 소자의 제조 방법
TW201138069A (en) * 2010-04-23 2011-11-01 Inotera Memories Inc A memory cell with surrounding word line and manufacturing method thereof
KR101212257B1 (ko) 2010-07-06 2012-12-12 에스케이하이닉스 주식회사 측벽콘택을 구비한 반도체장치 및 그 제조 방법
US8361856B2 (en) 2010-11-01 2013-01-29 Micron Technology, Inc. Memory cells, arrays of memory cells, and methods of forming memory cells
US8329567B2 (en) 2010-11-03 2012-12-11 Micron Technology, Inc. Methods of forming doped regions in semiconductor substrates
TWI415247B (zh) * 2010-12-15 2013-11-11 Powerchip Technology Corp 具有垂直通道電晶體的動態隨機存取記憶胞及陣列
KR101172272B1 (ko) * 2010-12-30 2012-08-09 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체장치 제조 방법
US8450175B2 (en) 2011-02-22 2013-05-28 Micron Technology, Inc. Methods of forming a vertical transistor and at least a conductive line electrically coupled therewith
US8569831B2 (en) 2011-05-27 2013-10-29 Micron Technology, Inc. Integrated circuit arrays and semiconductor constructions
US9036391B2 (en) 2012-03-06 2015-05-19 Micron Technology, Inc. Arrays of vertically-oriented transistors, memory arrays including vertically-oriented transistors, and memory cells
US9129896B2 (en) 2012-08-21 2015-09-08 Micron Technology, Inc. Arrays comprising vertically-oriented transistors, integrated circuitry comprising a conductive line buried in silicon-comprising semiconductor material, methods of forming a plurality of conductive lines buried in silicon-comprising semiconductor material, and methods of forming an array comprising vertically-oriented transistors
US9006060B2 (en) 2012-08-21 2015-04-14 Micron Technology, Inc. N-type field effect transistors, arrays comprising N-type vertically-oriented transistors, methods of forming an N-type field effect transistor, and methods of forming an array comprising vertically-oriented N-type transistors
US9478550B2 (en) 2012-08-27 2016-10-25 Micron Technology, Inc. Arrays of vertically-oriented transistors, and memory arrays including vertically-oriented transistors
KR101386911B1 (ko) * 2012-12-11 2014-04-18 (주)피델릭스 필라형 수직 디램셀 및 그의 제조방법
US9111853B2 (en) 2013-03-15 2015-08-18 Micron Technology, Inc. Methods of forming doped elements of semiconductor device structures
CN116234300B (zh) * 2022-03-18 2024-02-20 北京超弦存储器研究院 动态存储单元及动态存储装置
CN115884593A (zh) * 2022-11-24 2023-03-31 长鑫存储技术有限公司 半导体结构及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920010461B1 (ko) * 1983-09-28 1992-11-28 가부시끼가이샤 히다찌세이사꾸쇼 반도체 메모리와 그 제조 방법
JPH0793365B2 (ja) * 1984-09-11 1995-10-09 株式会社東芝 半導体記憶装置およびその製造方法
JP2655859B2 (ja) * 1988-02-03 1997-09-24 株式会社日立製作所 半導体記憶装置
GB8827661D0 (en) * 1988-11-26 1989-05-17 Emi Plc Thorn Thermal imaging devices
US5252845A (en) * 1990-04-02 1993-10-12 Electronics And Telecommunications Research Institute Trench DRAM cell with vertical transistor
KR940006679B1 (ko) * 1991-09-26 1994-07-25 현대전자산업 주식회사 수직형 트랜지스터를 갖는 dram셀 및 그 제조방법

Also Published As

Publication number Publication date
GB9421903D0 (en) 1994-12-14
DE4438518A1 (de) 1995-09-21
CN1045349C (zh) 1999-09-29
CN1118937A (zh) 1996-03-20
JPH07273214A (ja) 1995-10-20
KR0147584B1 (ko) 1998-08-01
DE4438518B4 (de) 2004-08-26
US5828094A (en) 1998-10-27
GB2287581B (en) 1997-11-12
GB2287581A (en) 1995-09-20

Similar Documents

Publication Publication Date Title
JP3487927B2 (ja) 半導体装置およびその製造方法
JP3510923B2 (ja) 半導体装置の製造方法
US8283714B2 (en) Semiconductor memory device having vertical channel transistor and method for fabricating the same
JPH07193142A (ja) 高集積半導体装置およびその製造方法
JP3183817B2 (ja) トレンチｄｒａｍセルの製造方法
US20030132456A1 (en) Method of forming cross point type DRAM cell
KR100509210B1 (ko) Dram셀장치및그의제조방법
JPH0997882A (ja) 半導体記憶装置及びその製造方法
KR100275551B1 (ko) 반도체 메모리 장치의 콘택 형성 방법
US5714401A (en) Semiconductor device capacitor manufactured by forming stack with multiple material layers without conductive layer therebetween
KR0151197B1 (ko) 반도체 메모리장치 및 그 제조방법
US5723889A (en) Semiconductor memory device and method for fabricating the same
JP2002280462A (ja) Ｄｒａｍセル及びその製造方法
US6856024B2 (en) Semiconductor device with wiring embedded in trenches and vias
US7312489B2 (en) Memory cell having bar-shaped storage node contact plugs and methods of fabricating same
JP2002009261A (ja) Ｄｒａｍキャパシタの製造方法
KR100325471B1 (ko) 디램의 제조 방법
JP3355511B2 (ja) 半導体装置の製造方法
JP3190659B2 (ja) 半導体メモリ及びその製造方法
JPH07123159B2 (ja) 半導体メモリ及びその製造方法
JPH08274275A (ja) 半導体装置およびその製造方法
JPH05211312A (ja) Ｄｒａｍセルの製造方法
KR960001038B1 (ko) 워드라인 매립형 디램 셀의 제조방법
KR960011176B1 (ko) 반도체 장치의 제조방법 및 그 구조
KR100305401B1 (ko) 반도체소자의캐패시터형성방법

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071031

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081031

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091031

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091031

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101031

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111031

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121031

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131031

Year of fee payment: 10

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees